JP3832945B2 - 半導体装置の製造方法、半導体ウェハおよびその半導体ウェハを用いて行う半導体装置の検査方法、バーンイン装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法、半導体ウェハおよびその半導体ウェハを用いて行う半導体装置の検査方法、プローブカードならびにバーンイン装置に関する。
【０００２】
【従来の技術】
近年、半導体集積回路装置（以後、「半導体装置」と称する。）を搭載した電子機器の小型化及び低価格化の進展は目ざましく、これに伴って、半導体装置に対する小型化及び低価格化の要求が強くなっている。
【０００３】
通常、半導体装置は、半導体チップとリードフレームとがボンディングワイヤによって電気的に接続された後、半導体チップ及びリードフレームが樹脂又はセラミクスにより封止された状態で供給され、プリント基板に実装される。ところが、電子機器の小型化の要求から、半導体装置を半導体ウエハから切り出したままの状態（以後、この状態の半導体装置をベアチップと称する。）で回路基板に直接実装する方法が開発され、品質が保証されたベアチップを低価格で供給することが望まれている。
【０００４】
ベアチップに対して品質保証を行なうためには、半導体装置に対してウェハ状態でバーンイン等の検査をする必要がある。ところが、半導体ウェハ上に形成されている複数のベアチップに対して１個又は数個づつ何度にも分けて検査を行なうことは多くの時間を要するので、時間的にもコスト的にも現実的ではない。そこで、全てのベアチップに対してウェハ状態で一括してバーンイン等の検査を行なうことが要求される。
【０００５】
ベアチップに対してウェハ状態で一括して検査を行なうには、半導体ウェハ上に形成された複数の半導体チップの電極に電源電圧や信号を同時に印加し、該複数の半導体チップを動作させる必要がある。このためには、非常に多く（通常、数千個以上）のプローブ針を持つプローブカードを用意する必要があるが、このようにするには、従来のニードル型プローブカードではピン数の点からも価格の点からも対応できない。
【０００６】
そこで、ウェハ上の多数のパッド電極に対してプローブ電極を一括的にコンタクトできるプローブカードが提案されている（特開平７−２３１０１９号公報）。この技術によれば、プローブカードに多数のバンプを形成し、これらのバンプをプローブ電極として用いる。
【０００７】
【発明が解決しようとする課題】
ウェハ一括型のプローブカードを用いてバーンイン検査を行う場合、各ウェハに含まれる多数のチップを同時に動作させることになる。多数のチップについて、その動作を同時に開始すると、チップ動作の最初に瞬時的に大量の電流をウェハに供給する必要が生じる。計算では、そのような大量の電流をウェハに供給しようとすると、プローブカード上の配線抵抗によって電源電圧が大きく降下するおそれや、プローブカード上の配線が大電流に耐えきれず断線するおそれがある。
【０００８】
本発明は上記問題に鑑みてなされたものであり、その目的とするところは、選択された複数のチップが動作を開始する時点で各チップに流れる電流のピークを分散させることのできる半導体装置およびその製造方法、そのような半導体装置を含む半導体ウェハ、その半導体ウェハを用いて行う半導体装置の検査方法、その検査方法に用いるプローブカード、ならびにバーンイン装置を提供することにある。
【０００９】
【課題を解決するための手段】
本発明の半導体装置は、内部回路と、チップ選択信号を受け取るパッド電極と、前記パッド電極と前記内部回路との間に設けられた遅延回路とを備え、前記遅延回路は、直列的に接続された複数の遅延回路素子と、前記複数の遅延回路素子の各々の入力部を出力部に接続する配線とを含み、前記配線の少なくとも一部はヒューズ素子として機能する。
【００１０】
前記パッド電極は、ウェハ一括型バーンイン検査のためのチップ選択信号を受け取るパッド電極であり、通常の動作時にチップ選択信号を受け取るためのパッド電極からは分離されていてもよい。
【００１１】
バーンインモード検出回路と、前記バーンインモード検出回路からの出力に応答して、前記チップ選択信号を前記遅延回路に与える回路素子とを更に備えていもよい。
【００１２】
本発明の半導体ウェハは、複数のチップを含む半導体ウェハであって、前記複数のチップの各々は、内部回路と、チップ選択信号を受け取るパッド電極と、前記パッド電極と前記内部回路との間に設けられた遅延回路とを備え、前記遅延回路は、直列的に接続された複数の遅延回路素子と、前記複数の遅延回路素子の各々の入力部を出力部に接続する配線とを含み、前記配線の少なくとも一部はヒューズ素子として機能する。
【００１３】
前記パッド電極は、ウェハ一括型バーンイン検査のためのチップ選択信号を受け取るパッド電極であり、通常の動作時にチップ選択信号を受け取るためのパッド電極からは分離されていてもよい。
【００１４】
バーンインモード検出回路と、前記バーンインモード検出回路からの出力に応答して、前記チップ選択信号を前記遅延回路に与える回路素子とを更に備えていてもよい。
【００１５】
本発明の半導体装置の製造方法は、前記半導体ウェハを用いた半導体装置の製造方法であって、前記半導体ウェハを用意する工程と、前記チップ選択信号を共通に受け取る複数のチップのうち少なくとも２個のチップ間で、前記遅延回路による前記チップ選択信号の遅延程度が異なるように前記ヒューズ素子の一部を溶断する工程を包含する。
【００１６】
ウェハ一括型検査測定用プローブカードを用いてバーンイン検査を行う工程と、前記半導体ウェハから各チップを分離する工程とを更に包含していてもよい。
【００１７】
前記プローブカードは、二次元的に配列された複数のプローブ電極と、前記複数のプローブ電極に電気的に接続された多層配線基板とを備えたウェハ一括型測定検査用のプローブカードであることが好ましい。
【００１８】
前記プローブ電極はバンプ電極であることが好ましい。
【００１９】
前記プローブ電極と前記多層配線基板との間において、前記プローブ電極を前記多層配線基板に電気的に接続するための導電性ゴムを備えていることが好ましい。
【００２０】
前記プローブ電極は剛性リングに張力を持った状態で張られた薄膜上に形成されていることが好ましい。
【００２１】
前記プローブ電極は前記多層配線基板の配線の少なくとも一部から形成されていることが好ましい。
【００２２】
本発明の半導体装置の検査方法は、前記半導体ウェハを用いて行う半導体装置の検査方法であって、前記半導体ウェハ上の前記配線の前記ヒューズ素子として機能する部分を選択的に溶断する工程と、前記複数のチップのそれぞれのパッド電極に、対応するプローブ電極をコンタクトさせる工程と、前記複数のチップのそれぞれのパッド電極に対して、前記プローブ電極を介してチップ選択信号を供給する工程とを包含する。
【００２３】
前記ヒューズ素子として機能する部分を選択的に溶断する工程は、共通するチップ選択信号を受け取る複数のチップ間で信号遅延の程度が異なるように行うことが好ましい。
【００２４】
本発明のプローブカードは、二次元的に配列された複数のプローブ電極と、前記複数のプローブ電極に電気的に接続された多層配線基板とを備えたプローブカードであって、前記多層配線基板中の多層配線は、複数のチップ選択信号線を含み、前記複数のチップ選択信号線の少なくとも一つは遅延回路素子を含んでおり、その結果、前記複数のチップ選択信号線の一端にチップ選択信号が同時に印加された場合において、前記複数のチップ選択信号線の他端に到達する前記チップ選択信号の遅延程度に差異が生じる。
【００２５】
前記プローブ電極はバンプ電極であることが好ましい。
【００２６】
前記プローブ電極と前記多層配線基板との間において、前記プローブ電極を前記多層配線基板に電気的に接続するための導電性ゴムを備えていることが好ましい。
【００２７】
前記プローブ電極は剛性リングに張力を持った状態で張られた薄膜上に形成されていることが好ましい。
【００２８】
前記プローブ電極は前記多層配線基板の配線の少なくとも一部から形成されていることが好ましい。
【００２９】
本発明のバーンイン装置は、バーンイン動作時に複数のチップ選択信号線に印加するための共通の信号パターンを生成する回路と、ダイナミックバーンイン動作時に前記信号パターンから位相のずれたチップ選択信号を生成する回路とを備え、異なるチップ選択信号線に対して異なるタイミングで前記チップ選択信号を印加する。
【００３０】
前記位相のずれの最小値は、約２０ナノ秒から約１００ナノ秒の範囲内にあることが好ましい。
【００３１】
【発明の実施の形態】
まず、本発明の理解を容易にするため、本発明が適用されるウェハ一括型測定・検査技術を説明する。
【００３２】
図１には、ウェハ上の多数のパッド電極に対してプローブ電極を一括的にコンタクトできるプローブカード１が示されている。測定・検査の対象となる素子・回路が形成されたウェハ（例えば直径２００ｍｍのシリコンウェハ）２は、チップ状に分割されることなく、そのままの状態でウェハトレイ３上に載置される。測定・検査に際して、ウェハ２はプローブカード１とウェハトレイ３との間に挟まれる。プローブカード１とウェハトレイ３との間にできる僅かな空間は、シールリング４によって大気からシールされる。その空間を真空バルブ５を介して減圧する（例えば大気圧に比べて２００ミリトール程度減圧する）ことにより、プローブカード１は大気圧の力をかりて均等にウェハ２を押圧する。その結果、プローブカード１のプローブ電極は、広いウェハ２の全面にわたって均等な力でウェハ２上のパッド電極を押圧することができる。プローブカード１上の多数のプローブ電極がウェハ２上の所定のパッド電極と確実に接触するためには、接触の前に、プローブカード１とウェハ２との間のアライメントを高精度で実行する必要がある。
【００３３】
このようなウェハ一括型の測定・検査技術によれば、ウェハ２の全面に形成された数千から数万個以上の多数のパッド電極に対して、プローブカード１に形成した多数のプローブ電極を同時にしかも確実にコンタクトさせることができる。
【００３４】
図２は、本発明のプローブカード２０の断面構成例を示している。
【００３５】
このプローブカード２０は、測定・検査装置に電気的に接続されることになる多層配線基板２１と、バンプ付きポリイミド薄膜２２と、それらの間に設けられた局在型異方導電性ゴム２３とを少なくとも備えている。局在型異方導電性ゴム２３は、多層配線基板２１の電極配線２１ｂとバンプ付きポリイミド薄膜２２のバンプ２２ｂとを電気的に接続する弾性部材である。図２では、上記３つの部材２１〜２３が縦方向に分離された状態が示されているが、これらの部材２１〜２３を密着固定することにより、一枚のプローブカード２０が形成される。
【００３６】
多層配線基板２１としては、ガラス基板２１ａ上に多層配線２１ｂが形成されたものを使用できる。ガラス基板２１ａは、広い面積にわたって高い平坦性を持つものが比較的容易に作製され得るので好ましい。また、ガラスの熱膨張係数はシリコンウェハの熱膨張係数に近いため、ガラスは、特にバーンイン用プローブカードの多層配線基板の材料として好適である。
【００３７】
多層配線２１ｂの形成は、公知の薄膜堆積技術とパターニング技術を用いて行える。たとえば、銅（Ｃｕ）などの導電性薄膜をスパッタリング法等によりガラス基板２１ａ上に堆積した後、フォトリソグラフィおよびエッチング工程で導電性薄膜をパターニングすれば、任意のパターンを持った配線２１ｂを形成することができる。異なるレベルの配線２１ｂは、層間絶縁膜２１ｃにより分離される。層間絶縁膜２１ｃは、たとえばポリイミド薄膜をスピンコート等の方法でガラス基板２１ａ上に形成することで得られる。多層配線２１ｂは、面内に二次元的に配列される多数のバンプ（プローブ電極）２２ｂをプローブカード２０の周辺領域に設けられた不図示の接続電極やコネクタに電気的に接続し、外部の検査装置や検査回路とプローブ電極２２ｂとの電気的接続を可能にするものである。
【００３８】
バンプ付きポリイミド薄膜２２は、たとえば次のようにして得られる。まず、厚さ１８μｍ程度のポリイミド薄膜２２ａと厚さ３５μｍ程度の銅薄膜とが二層になった基材に多数の開口部（内径２０〜３０μｍ程度）を設ける。電解メッキなどの方法を用いて各開口部をＮｉ等の金属材料で埋め込み、バンプ２２ｂを形成する。ポリイミド薄膜２２ａから銅薄膜の不要部分をエッチングで除去すれば、図示されるようなバンプ付きポリイミド薄膜２２が得られる。バンプ２２ｂの高さは、一例としては、約２０μｍ程度である。バンプの横方向サイズは、４０μｍ程度である。ポリイミド薄膜２２ａのどの位置にバンプ２２ｂを形成するかは、測定対象ウェハ２５のどの位置にパッド電極２６が形成されているかに依存して決定される。
【００３９】
局在型異方導電性ゴム２３は、シリコーン製ゴムのシート（厚さ２００μｍ程度）２３ａ内の特定箇所に導電性粒子２３ｂが配置されており、その箇所で導通方向（膜厚方向）に鎖状につなげたものである。多層配線基板２１とバンプ２２ｂとの間に、弾力性を持ったゴムを介在させることにより、ウェハ２５上の段差やウェハ２５のそりの影響を受けることなく、プローブカード２０のバンプ２２ｂとウェハ２５上の電極２６との間のコンタクトを確実に実現することができる。
【００４０】
このようなプローブカード２０をバーンイン検査に使用する場合、ポリイミド薄膜２２ａの熱膨張係数（約１６×１０^-6／℃）とウェハ２５の熱膨張係数（約３×１０^-6／℃）とが異なるため、バーンインのための加熱時に、ポリイミド薄膜２２ａ上のバンプ２２ｂの位置がウェハ２５上のパッド電極２６の位置に対して横方向にずれてしまう。この位置ズレは、ウェハ２５の中央部よりも周辺部で大きくなり、ウェハ２５とプローブカード２０との間で正常な電気的コンタクトがとれなくなる。このような問題を解決するには、特開平７−２３１０１９号公報に開示されているように、熱膨張係数がシリコンウェハに近いセラミックリングなどの剛性リング（不図示）にポリイミド薄膜２２ａを張りつけ、そのポリイミド薄膜２２ａにあらかじめ張力を与えておくことが有効である。この場合、ポリイミド薄膜２２ａを剛性リングに張りつけてから、バンプ２２ｂを形成する方がよい。バンプ２２ｂの位置がずれにくいからである。
【００４１】
ウェハ２５は、ウェハトレイ２８に配置される。ウェハ２５を搭載したウェハトレイ２８がプローブカード２０に対して適切な位置にくるようにアライメント工程を行った後、プローブカード２０とウェハトレイ２８との間隔が縮小される。その結果、ウェハ２５上のパッド電極２６とプローブカード２０のバンプ２２ｂとが物理的にコンタクトする。前述のように、プローブカード２０とウェハトレイ２８との間のシールされた空間を減圧することにより、各バンプ２２ｂがほぼ均等な力をもってウェハ２５上のパッド電極２６を押圧することなる。その後、不図示の駆動回路や検査回路からの電気信号および電源電圧が、プローブカード２０のバンプ２２を介してウェハ２５上のパッド電極２６に供給される。バーンイン検査の場合、プローブカード２０、ウェハ２５およびウェハトレイ２８は、図３に示されるような状態で、一体的にバーンイン装置に挿入され、加熱される。
【００４２】
検査・測定の間、および、その前後において、プローブカード２０、ウェハ２５およびウェハトレイ２８は、図３に示されるような状態に維持される。前述の密閉空間が減圧状態にあるウェハトレイ２８は、プローブカード２０から離脱することなく、これらの部材は一体的にウェハ２５を狭持している。
【００４３】
ウェハ一括型の検査・測定が終了すると、プローブカード２０とトレイ２８との間にできた密閉空間の圧力を上昇させ、大気圧程度に回復させる。その結果、トレイ２８はプローブカード２０から分離され、中からウェハ２５が取り出される。
【００４４】
以下に、図４を参照しながら本発明による半導体装置およびその検査方法を説明する。
【００４５】
図４は、ウェハ上に含まれる半導体集積回路チップ（以下、「チップ」と称する）の一部とプローブカード上の配線の一部（データ入出力線Ｄａｔａ１〜Ｄａｔａ５およびチップ選択信号線ＣＳ１〜ＣＳ４）とを模式的に示している。なお、本願明細書では、ダイシンング等によって最終的にウェハから切り出される各チップを、ウェハから切り出される前の状態においても、「チップ」と称することとする。
【００４６】
図４に示されるように、プローブカード上の配線は、プローブカード上のバンプ（図中、黒丸点で示されている）を介して、各チップ内のパッド電極に電気的に接続される。図４の例では、ウェハ上のある行（ロウ：row）に属するチップは、プローブカード上のチップ選択信号線ＣＳ１〜ＣＳ４のいずれかに接続される。また、ウェハ上のある列（カラム：column）に属するチップは、プローブカード上の共通のデータ入出力線Ｄａｔａ１〜Ｄａｔａ５のいずれかに接続される。なお、図４には、２０個のチップしか示されていないが、現実には、これより多くのチップが一枚のウェハ上に配列され、図示されるよりも多くのデータ入出力線およびチップ選択信号線がプローブカード上に設けられる。一枚のウェハに含まれるチップの数は、ウェハサイズとチップサイズとに依存して変化するが、典型的には数百個である。
【００４７】
図５（ａ）は、ひとつのチップ上における入出力用パッド電極５０〜５３およびチップ選択信号用パッド電極５４の配置例を模式的に示している。これに対して、図５（ｂ）は、プローブカード上のデータ入出力線５５〜５８およびチップ選択信号線５９並びにバンプ６０の一部を模式的に示している。図５（ｂ）のバンプ６０は、図５（ａ）の入出力用パッド電極５０〜５３およびチップ選択信号用パッド電極５４にコンタクトするように配置されている。現実のプローブカード上には、他の配線とそれに接続するバンプも多数設けられている。それら種類の異なる配線は、相互に短絡しないように絶縁膜を介して多層化され絶縁分離されている。図５（ｂ）のデータ入出力線５５〜５８もチップ選択信号線５９とは異なるレベルに形成されており、相互に絶縁分離されている。
【００４８】
図５（ａ）に示すように、チップの内部回路４１内にはチップ選択回路４２が設けられており、このチップ選択回路４２は、チップ選択信号用パッド電極５９に接続されている。本実施形態のウェハ一括型バーンイン検査に際しては、ウェハ上のある行に属するチップのチップ選択回路４２が、それぞれのチップ選択信号用パッド電極５４を介して、プローブカード上の共通のチップ選択線５９からチップ選択信号を受け取る。ある行（すべての行の場合もあれば、一行の場合もある。）に属するチップを動作させる場合、その行に接続されているチップ選択信号線（複数の場合もあれば、単数の場合もある。）にチップ選択信号を印加すれば良い。その結果、選択した行に属するチップの内部回路４１が動作し、データ入出力などの各種の動作が実行される。
【００４９】
本実施形態では、ウェハ上のある列に属するチップの内部回路４１は、それぞれの入出力用パッド電極を介して、プローブカード上の共通のデータ入出力線５５〜５８に接続される（簡単化のため「出力回路」は図示されていない。）。従って、ある列に属するチップ内のデータをデータ入出力線５５〜５８から読み出そうとするときは、同時に複数のチップ内のデータを読み出すことはできないので、その列に属する複数のチップのそれぞれから各データを順次読み出す必要性がある。このような順次読み出しを実行するには、上述のチップ選択信号をチップ選択信号線ＣＳ１〜ＣＳ４に時間的に重複しないように順次印加してゆけば良い。
【００５０】
なお、図５（ａ）では各チップに４個の入出力用パッド電極が設けられているが、入出力用パッド電極の数は１の場合もあれば、４以上の場合もある。取り扱うデータのビット幅に応じて入出力用パッド電極の数は異なる。また、一つのチップ選択線に接続されるチップの数も、図４に示される例（５個）に限られるわけではない。また、チップ選択信号線およびデータ入出力線の走る方向が９０度回転することによって、行（row）と列（column）とが入れ替わってもよいことは言うまでもない。
【００５１】
次に、図６を参照しながら本実施形態にかかる半導体装置の構造をより詳細に説明する。
【００５２】
本半導体装置は、入出力用パッド電極５４とチップ選択回路４２との間を直列的に接続する複数の遅延回路素子６１ａおよび６１ｂと、各遅延回路素子６１ａ、６１ｂの入力部および出力部を接続する配線６２とを備えている。これらは、遅延回路を形成している。この遅延回路の詳細を図７（ａ）に示す。
【００５３】
各遅延回路素子６１ａ、６１ｂの入力部および出力部を接続する配線６２は、バーンイン検査前のトリミング工程で溶断され得る材料から形成されているか、または、そのような材料から形成された部分を少なくとも一部に含んでいる。図７（ａ）では、配線６２がポリシリコンから形成されたヒューズ素子７０を含む場合を示している。このヒューズ素子７０は、トリミング用レーザ光の照射を受けると容易に溶断する。
【００５４】
図６に示される６個のチップ６３〜６８のうち、一番左に位置するチップ６３および６６においては、２つの遅延回路素子６１ａおよび６１ｂに割り当てられたすべてのヒューズ素子が溶断されている。左から２番目のチップ６４および６７においては、２つの遅延回路素子６１ａおよび６１ｂのうち一方に割り当てられたヒューズ素子のみが溶断されている。左から３番目のチップ６５および６８においては、２つの遅延回路素子６１ａおよび６１ｂに割り当てられたいずれのヒューズ素子も溶断されていない。
【００５５】
この結果、一番左のチップ６３および６６では、チップ選択信号用パッド電極５４に入力されたチップ選択信号が２つの遅延回路素子６１ａおよび６１ｂを通ってチップ選択回路４２に入力されることになる。これに対して、左から２番目のチップ６４および６７では、チップ選択信号用パッド電極５４に近い遅延素子６１ａに割り当てられたヒューズ素子が溶断していないため、チップ選択信号は、そのヒューズ素子と、２番目の遅延回路素子６１ｂを通ってからチップ選択回路４２に入力される。また、左から３番目のチップ６５および６８では、チップ選択信号用パッド電極５４に入力されたチップ選択信号は、いずれ遅延回路素子６１ａ、６１ｂをも通ることなく、ヒューズ素子を含む配線６２を通ってチップ選択回路４２に入力される。
【００５６】
一つの遅延回路素子６１ａまたは６１ｂを信号が通る間に遅延する時間は、数十ナノ秒程度以上に設定されることが好ましい。その程度の遅延がチップ選択信号に生じると、各チップの動作開始時点における電流ピークの問題は大きく緩和されるからである。
【００５７】
本実施形態によれば、チップ選択回路４２に到達するチップ選択信号の遅延程度は、同じチップ選択信号線に接続されたチップ間で異なっている。図８（ａ）は、チップ６５（または６８）を流れる電流の波形を示している。これに対して、図８（ｂ）は、チップ６４（または６７）を流れる電流の波形を示している。チップ６４（または６７）の動作開始ポイントは、チップ６５（または６８）の動作開始ポイントよりも数十ナノ秒程度遅れているため、図８（ｂ）の電流ピークも、数十ナノ秒程度、図８（ａ）の電流ピークよりも遅れている。その結果、複数チップの電流ピーク合計値は小さくなる。
【００５８】
Ｎ個の遅延回路素子を図７（ｂ）に示すように直列に接続した場合、溶断するヒューズ素子数（０個からＮ個）に応じて、Ｎ＋１通りの信号遅延時間を生じさせることができる。従って、Ｎ＋１個のチップが同時に同じチップ選択信号を受け取る場合において、もし、すべてのチップの動作開始ポイントを完全にシフトさせたい場合は、Ｎ個の遅延素子を各チップ内に設けておけばよい。ただし、すべてのチップの動作開始ポイントを完全にシフトさせる必要性は必ずしもない。例えば、図６に示されるような遅延回路素子を持った３個のチップ６３〜６５（または６６〜６８）を行方向に沿って周期的に配列するだけでも、同時にすべてのチップが動作を開始する場合に比較して、電流ピークが３分の１に低減する。
【００５９】
このように、本実施形態によれば、チップ選択信号が同じタイミングで複数のチップ選択信号用パッド電極５４に入力されても、チップ選択回路４２の動作開始タイミングがずれることになる。その結果、動作開始直後に測定装置およびプローブカードを流れる電流のピークを大幅に低減することができる。
【００６０】
バーンイン検査の途中において、不良チップの生成割合を行毎にモニタリングする場合がある。このようなモニタリングは、バーンイン検査の途中に、図４に示すチップ選択信号線ＣＳ１〜ＣＳ４に順次チップ選択信号を印加してゆくことで実行可能になる。図６の場合では、まず、チップ選択信号線ＣＳ１にチップ選択信号が印加され、チップ６３〜６５（および同じ行に属している不図示の他のチップも含む）のモニタリングが行われた後、チップ選択信号線ＣＳ２にチップ選択信号が印加され、チップ６６〜６８（および同じ行に属している不図示の他のチップも含む）のモニタリングが行われる。
【００６１】
本実施形態によれば、各行に属する複数のチップ間で動作開始ポイントがシフトするため、通常のバーンイン検査時（ダイナミックバーンインモード時）はもちろん、モニタリング（テスティングモード）に際しても、電流ピーク分散の効果が得られる。
【００６２】
上記実施形態では、チップ選択信号用パッド電極５４とチップ選択回路４２との間に遅延回路素子を接続しているが、このチップ選択信号用パッド電極および遅延回路素子は、いずれも、バーンイン検査のために特別に半導体装置に設けたものである。従って、ウェハからチップが切り出された後は不要となる。一方、半導体集積回路チップは、チップ選択のためのチップイネーブル（ＣＥ）信号を受け取るＣＥパッド電極を本来的に備えている場合がある。また、ＤＲＡＭの場合、ＲＡＳ信号を外部から受け取るためのパッド電極を備えている。このような既存のパッド電極をバーンイン検査時の上記チップ選択信号用パッド電極として使用できれば、余分なパッド電極を半導体装置内に形成する必要が無くなる。
【００６３】
以下、図９（ａ）および（ｂ）を参照しながら、ＣＥ信号用パッド電極をバーンイン時のチップ選択信号用パッド電極として使用するための実施形態を説明する。
【００６４】
図９（ａ）は、本実施形態にかかる半導体装置の主要部を示している。この半導体装置は、内部回路に接続れさたＣＥ信号用パッド電極と、前述の遅延回路と、ＣＥ信号用パッド電極と遅延回路の入力部との間に設けられた第１のトランスファーゲート９０ａと、ＣＥ信号用パッド電極と内部回路の入力部との間に設けられた第２のトランスファーゲート９０ｂを備えている。これらのトランスファーゲート９０ａおよび９０ｂは、半導体装置内に設けられたバーンインモード検知回路９１の出力に応答して開閉する。バーンインモード検知回路９１の内部構成例を図９（ｂ）に示す。図９（ｂ）に示されるように、このバーンインモード検知回路９１では、電源電圧（Ｖｄｄ）と接地電圧との間に抵抗Ｒ１および抵抗Ｒ２が直列的に接続されている。一方、電源電圧（Ｖｄｄ）から定電流源９３を介して一定の電流を流すように接続された抵抗Ｒ３が設けられおり、その両端には一定の電圧Ｖｉが生じる。この一定の電圧Ｖｉは、レファレンス電圧として比較器９４の一端に与えられ、他端には抵抗Ｒ２の両端に生じた電圧が与えられる。抵抗Ｒ２の両端に生じる電圧は、電源電圧（Ｖｄｄ）を抵抗Ｒ１および抵抗Ｒ２の抵抗比で分割した値を持つ。その値は、具体的には、Ｖｄｄ・Ｒ２／（Ｒ１＋Ｒ２）となり、電源電圧Ｖｄｄに比例する。電源電圧Ｖｄｄが通常動作モードの電圧範囲を超えて、バーンインモードの電圧範囲に入ると、Ｖｄｄ・Ｒ２／（Ｒ１＋Ｒ２）の値が一定電圧Ｖｉを超えるように、各抵抗の抵抗値及び低電流源が流す電流の値が設定されている。こうして、Ｖｄｄ・Ｒ２／（Ｒ１＋Ｒ２）の値が一定電圧Ｖｉを超えると、比較器９４の出力ノードＡの電位が上昇する。その結果、第１のトランスファゲート９０ａがオン状態に遷移する。これに対して、第２のトランスファゲート９０ｂのゲート電極には、出力ノードＡの電位がインバータ９２によって反転されたものが印加されため、第１のトランスファゲート９０ａがオン状態の時、第２のトランスファゲート９０ｂはオフ状態になる。
【００６５】
通常動作モードでは、比較器９４の出力ノードＡの電位は低いため、第１のトランスファゲート９０ａはオフ状態に維持され、第２のトランスファゲート９０ｂはオン状態に維持される。
【００６６】
こうして、電源電圧Ｖｄｄの値が通常動作のための電圧範囲を超えて高い場合、バーンインモードにあることを認識して遅延回路が使用される。その結果、前述したように、瞬時電流ピークを分散することができる。これに対して、各チップがウェハから切り出された後においては、電源Ｖｄｄの値が通常動作のための電圧範囲にあるため、チップ選択のための信号は遅延回路を通ることなく内部回路に到達する。このため、不要な信号遅延は生じない。
【００６７】
本実施形態によれば、バーンインモードにおいて、チップ選択信号は遅延回路を流れることになるが、通常の動作モードでは、遅延回路を経由することなく、内部回路に入力される。従って、バーンイン検査のときのチップ選択信号の印加を、通常のチップ選択信号用パッド電極を用いて各チップに与えることが可能になる。なお、バーンインモード検知回路を用いることによって、バーンイン検査時にのみ遅延回路を使用するための具体的な回路構成は上記実施形態の回路構成に限定されない。
【００６８】
以上の実施形態では、いずれも、遅延回路素子を半導体装置の内部に設けている。しかし、遅延回路素子を設けるべき位置はこれに限定されない。以下、半導体装置の内部以外に遅延回路素子を設ける場合を説明する。
【００６９】
チップ選択信号等の信号や電源は、図１０に示されるように、バーンイン装置１００内の回路で生成され、プローブカード１０１上の多層配線およびプローブ電極を介して、ウェハ１０２上のパッド電極に供給される。また、ウェハ１０２上のパッド電極上に表れた信号（データ等）は、プローブカード１０１のプローブ電極および多層配線を介して、装置１００内の所定回路に伝達される。
【００７０】
従って、チップ選択信号をチップ毎にシフトさせるためには、ウェハ１０２内にある半導体装置に前記遅延回路素子を設ける代わりに、プローブカード１０１上、またはバーンイン装置１００内の回路上に遅延回路素子を設けても良い。この場合、チップ選択信号線の途中に前述のような遅延回路素子（図７（ａ）および（ｂ）参照）を挿入することになる。従って、一つのチップ選択信号線から同一のチップ選択信号を共通に受け取るチップの間では、信号遅延は共通に生じる。
【００７１】
図１１は、遅延回路素子をプローブカード１１上のチップ選択信号線ＣＳ２〜ＣＳ３に設けた場合の信号遅延を示す。この例では、遅延時間が相互に異なるチップ選択信号線ＣＳ１〜ＣＳ３からチップ選択信号を受け取るチップの間では、動作の開始が遅延時間ｔｄずつシフトする。そのため、電流ピークの分散化が達成される。このようにプローブカード上のチップ選択信号線の所定箇所に遅延素子を設けることにすれば、ウェハ内の各チップに遅延回路素子を設け、特定のチップ上のヒューズ素子に対してトリミング処理を行う必要性は無くなる。
【００７２】
また、プローブカード上に遅延回路を設ける代わりに、バーンイン装置１００内にチップ選択信号の出力タイミングをシフトさせる構成を設けてもよい。この場合、バーンイン動作時において複数のチップ選択信号線に印加するための共通の信号パターンを生成する回路と、少なくともダイナミックバーンイン動作時にその信号パターンから位相のずれたチップ選択信号を生成する回路とをバーンイン装置内に設ければよい。このようなバーンイン装置を使用すれば、異なるチップ選択信号線に対して異なるタイミングでチップ選択信号を印加できるので、電流ピークの分散が達成される。
【００７３】
通常のバーンイン時（ダイナミックバーンイン時）においては、異なる行および異なる列に属するすべてのチップを動作させる。そのため、各チップ選択信号線にいっせいにチップ選択信号が印加される。そのような場合、同じ行に属するチップどうしの電流ピーク加算も問題になる。これに対して、バーンイン中のモニタリング時（テスティング時）には、チップ選択信号が異なるチップ選択信号線に対して順次的に印加される。例えば、ある行に属するチップのモニタリング（検査）が終了してから、次の行に属するチップのモニタニングが行われる。従って、この場合、同じ列（カラム）に属するチップの動作開始ポイントはもともと大きく異なっているため、複数チップの電流ピーク加算による影響は比較的に小さい。
【００７４】
以下、ダイナミックラム（ＤＲＡＭ）のバーンインを例にとって、上述のことを説明する。
【００７５】
まず、図１２を参照する。図１２は、通常のバーンイン時（ダイナミックバーンイン時）において、チップの主なパッド電極に印加される信号のタイミングチャートを示している。ここでは、ＲＡＳ（ロウ・アドレス・ストローブ）信号をチップ選択信号として用いており、チップ選択時には「ロー（Ｌｏｗ）」レベルになる。ここでは、チップＡに与えるＲＡＳ信号をＲＡＳ（Ａ）、チップＢに与えるＲＡＳ信号をＲＡＳ（Ｂ）、チップＣに与えるＲＡＳ信号をＲＡＳ（Ｃ）と表記することにする。この例において、チップＡ〜Ｃは同じ列（カラム）の異なる行（ロウ）に属しているとする。図１２には、ＣＡＳ（カラム・アドレス・ストローブ）信号、ＷＥ（ライトイネーブル）信号、ＯＥ（アウトプットイネーブル）信号、アドレス信号、およびＤａｔａ（データ）信号のタイミングチャートもあわせて示されている。
【００７６】
本来ならば、ダイナミックバーンイン動作時、ＲＡＳ（Ａ）、ＲＡＳ（Ｂ）、およびＲＡＳ（Ｃ）は、同じ位相を持つ信号として生成され、対応する信号線に出力されるが、本実施形態では、図１２に示されるように、ＲＡＳ（Ｂ）およびＲＡＳ（Ｃ）のたち下がりエッジは、ＲＡＳ（Ａ）のたち下がりエッジよりも、それぞれ、時間ｔ１および時間ｔ２だけ遅れている。このような信号は、前述のように、バーンイン装置に設けた回路により生成されても良いし、プローブカード上に設けた遅延回路により形成しても良い。このような信号の位相ずれは、約２０ナノ秒から約１００ナノ秒の範囲内にあり、各チップが選択される期間（約１５０ナノ秒から約５００ナノ秒）の長さに比べて充分に小さい。この位相ずれの程度は、後述するモニタリングモードでのＲＡＳ（Ａ）、ＲＡＳ（Ｂ）およびＲＡＳ（Ｃ）のタイミングのずれに比べて格段に小さい。
【００７７】
このようにＲＡＳ（Ａ）、ＲＡＳ（Ｂ）およびＲＡＳ（Ｃ）の立ち下がりのタイミングに僅かのずれがあるだけで、チップＡに流れる電流のピークに比べて、チップＢおよびチップＣに流れる電流のピークは時間的に遅れることになり、電流ピークの分散が実現する。
【００７８】
図１３（ａ）から（ｃ）は、バーンインのモニタリング時（テスティング時）におけるＲＡＳ信号のタイミングチャートを示している。図１３（ａ）、（ｂ）および（ｃ）は、それぞれ、チップＡの測定検査時、チップＢの測定検査時およびチップＣの測定検査時の場合を表している。ＲＡＳ信号以外の信号（ＣＡＳ信号やＷＥ信号等）のタイミングチャートは、図１２に示したものと同じであるので、図１３（ａ）〜（ｃ）では、その記載を省略している。
【００７９】
このように、本実施形態のバーンインのモニタリング時（テスティング時）には、そもそも、チップＡ〜Ｃの動作は異なる時間に実行される。
【００８０】
上述の説明から明らかなように、本実施形態によれば、同じ列（カラム）に属するチップの動作開始ポイントを少しずつシフトさせることができるため、モニタリング時以外の通常のバーンイン時に顕著な電流分散効果をもたらす。
【００８１】
なお、本実施形態に最初の実施形態を組み合わせることによって、通常のバーンイン時において、より一層おおきな電流ピーク分散効果を得ることができる。つまり、列方向の信号遅延および行方向の信号遅延の両方を重ね合わせて利用することにより、すべてのチップについて動作開始ポイントを相互シフトさせることも可能になる。
【００８２】
以上、行ごとに共通のチップ選択信号を与える実施形態について、本願発明を説明してきたが、チップ選択信号線およびデータ入出力線とチップ配列との関係は、上記実施形態の関係に限定されない。チップ選択信号線やデータ入出力線がプローブカード上を蛇行していても良い。本発明は、複数のチップが共通のチップ選択信号線に接続されている場合に有効であるので、「行単位」ではなく、複数のチップからなる「ブロック単位」でチップ選択を行う場合にも本願発明は有効に適用可能である。
【００８３】
【発明の効果】
本発明によれば、ウェハ一括測定検査時おいて、多数のチップが動作する場合に、その動作開始のタイミングをずらすことによって、動作開始直後に各チップを流れる電流の合計値が非常に大きくなるという問題を回避できる。このため、プローブカード上の電流供給経路が大電流による発熱で断線・ショートする等のの不具合や大きな電圧降下を生じるという不具合を避けることができ、ウェハ一括型プローブカードを用いて多数のチップに対してバーンイン検査を行うことに実用上大きく貢献する。
【図面の簡単な説明】
【図１】ウェハ一括型の測定・検査技術を説明するための斜視図。
【図２】ウェハ一括型の測定・検査技術に用いられるプローブカード、ウェハおよびウェハトレイの構成を示す断面図。
【図３】測定時におけるプローブカード、ウェハおよびウェハトレイの関係を示す断面図。
【図４】ウェハ上に含まれるチップの一部とプローブカード上の配線の一部とを模式的に示すレイアウト図。
【図５】（ａ）は、ウェハ上に含まれるチップ上における入出力用パッド電極およびチップ選択信号用パッド電極の配置例を模式的に示す平面レイアウト図、（ｂ）は、本実施形態にかかるプローブカード上のデータ入出力線およびチップ選択信号線並びにバンプ電極の一部の平面レイアウト図。
【図６】本発明の第１の実施形態にかかる半導体装置の構成を示す図。
【図７】（ａ）は、第１の実施形態における遅延回路素子と、その入力部および出力部を接続する配線とを示す模式図、（ｂ）は、他の遅延回路の内部構成例を示す図。
【図８】（ａ）および（ｂ）は、チップに流れる電流の波形を示すグラフ。
【図９】（ａ）は、本発明の第２の実施形態にかかる半導体装置の構成を示す図、（ｂ）は、バーンインモード検知回路の内部構成例を示す回路図。
【図１０】バーンイン装置、プローブカード、およびウェハの間の信号の流れを示す模式図。
【図１１】チップ選択信号の遅延を示すタイミングチャート。
【図１２】通常のバーンイン時（ダイナミックバーンイン時）において、チップの主なパッド電極に印加する信号のタイミングチャート。
【図１３】バーンインのモニタリング時（テスティング時）におけるＲＡＳ信号のタイミングチャートであって、（ａ）、（ｂ）および（ｃ）は、それぞれ、チップＡの測定検査時、チップＢの測定検査時およびチップＣの測定検査時の場合を表すタイミングチャート。
【符号の説明】
１ プローブカード
２ ウェハ（例えば直径２００ｍｍのシリコンウェハ）
３ ウェハトレイ
４ シールリング
５ 真空バルブ
２０ プローブカード
２１ 多層配線基板
２１ａ ガラス基板
２１ｂ 電極配線
２１ｃ 層間絶縁膜
２２ バンプ付きポリイミド薄膜
２２ａ ポリイミド薄膜
２２ｂ バンプ
２３ 局在型異方導電性ゴム
２５ ウェハ
２６ パッド電極
２８ ウェハトレイ
４２ チップ選択回路
ＣＳ１〜ＣＳ４ チップ選択信号線
５０〜５３ データ入出力線
５４ チップ選択信号用パッド電極
５５〜５８ データ入出力線
６０ バンプ
６１ａ 遅延回路素子
６１ｂ 遅延回路素子
６３〜６８ チップ
７０ ヒューズ素子
９０ａ トランスファゲート
９０ｂ トランスファゲート
９１ バーンインモード検知回路
９２ インバータ
９３ 定電流源
９４ 比較器

Claims (12)

1. 複数のチップを含む半導体ウェハであって、
   前記複数のチップの各々は、
   内部回路と、
   チップ選択信号を受け取るパッド電極と、
   前記パッド電極と前記内部回路との間に設けられた遅延回路とを備え、
   前記遅延回路は、直列的に接続された複数の遅延回路素子と、前記複数の遅延回路素子の各々の入力部を出力部に接続する配線とを含み、前記配線の少なくとも一部はヒューズ素子として機能することを特徴とする半導体ウェハ。
2. 前記パッド電極は、ウェハ一括型バーンイン検査のためのチップ選択信号を受け取るパッド電極であり、通常の動作時にチップ選択信号を受け取るためのパッド電極からは分離されていることを特徴とする請求項１記載の半導体ウェハ。
3. バーンインモード検出回路と、
   前記バーンインモード検出回路からの出力に応答して、前記チップ選択信号を前記遅延回路に与える回路素子と、
   を更に備えていることを特徴とする請求項１記載の半導体ウェハ。
4. 請求項１から３のいずれか１項に記載の半導体ウェハを用いた半導体装置の製造方法であって、
   前記半導体ウェハを用意する工程と、
   前記チップ選択信号を共通に受け取る複数のチップのうち少なくとも２個のチップ間で、前記遅延回路による前記チップ選択信号の遅延程度が異なるように前記ヒューズ素子の一部を溶断する工程を包含していることを特徴とする半導体装置の製造方法。
5. ウェハ一括型検査測定用プローブカードを用いてバーンイン検査を行う工程と、
   前記半導体ウェハから各チップを分離する工程と、
   を更に包含することを特徴とする請求項４記載の半導体装置の製造方法。
6. 前記プローブカードは、二次元的に配列された複数のプローブ電極と、前記複数のプローブ電極に電気的に接続された多層配線基板とを備えたウェハ一括型測定検査用のプローブカードであることを特徴とする請求項５記載の半導体装置の製造方法。
7. 前記プローブ電極がバンプ電極であることを特徴とする請求項６記載の半導体装置の製造方法。
8. 前記プローブ電極と前記多層配線基板との間において、前記プローブ電極を前記多層配線基板に電気的に接続するための導電性ゴムを備えていることを特徴とする請求項７記載の半導体装置の製造方法。
9. 前記プローブ電極が剛性リングに張力を持った状態で張られた薄膜上に形成されていることを特徴とする請求項７記載の半導体装置の製造方法。
10. 請求項１から３のいずれか１項に記載の半導体ウェハを用いて行う半導体装置の検査方法であって、
    前記半導体ウェハ上の前記配線の前記ヒューズ素子として機能する部分を選択的に溶断する工程と、
    前記複数のチップのそれぞれのパッド電極に、対応するプローブ電極をコンタクトさせる工程と、
    前記複数のチップのそれぞれのパッド電極に対して、前記プローブ電極を介してチップ選択信号を供給する工程と、
    を包含することを特徴とする半導体装置の検査方法。
11. 前記ヒューズ素子として機能する部分を選択的に溶断する工程は、共通するチップ選択信号を受け取る複数のチップ間で信号遅延の程度が異なるように行うことを特徴とする請求項１０記載の半導体装置の検査方法。
12. バーンイン動作時に複数のチップ選択信号線に印加するための共通の信号パターンを生成する回路と、
    ダイナミックバーンイン動作時に前記信号パターンから位相のずれたチップ選択信号を生成する回路とを備え、
    前記チップ選択信号における前記信号パターンからの位相のずれは、２０ナノ秒から１００ナノ秒の範囲内であり、
    異なるチップ選択信号線に対して異なるタイミングで前記チップ線選択信号を印加することを特徴とするウェハ一括型バーンイン装置。

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