JP3848683B2

JP3848683B2 - 増幅器

Info

Publication number: JP3848683B2
Application number: JP50825997A
Authority: JP
Inventors: ウィリアムレッドマン−ホワイト
Original assignee: Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 1995-08-04
Filing date: 1996-07-26
Publication date: 2006-11-22
Anticipated expiration: 2016-07-26
Also published as: JPH11500883A; EP0784885A2; US5745007A; WO1997006595A3; KR19980701207A; KR100414251B1; DE69625453D1; EP0784885A3; EP0784885B1; GB9516025D0; DE69625453T2; WO1997006595A2

Description

本発明は増幅器に関し、特に、互いに反対の導電型の第１及び第２差動対を有する増幅器の入力構造に関するものである。
低電源電圧で動作する回路、特にＣＭＯＳ回路において良好なアナログ動作を得る回路アーキテクチャの必要性が高まってきている。最近のサブミクロン処理は公称電源電圧として３．３ボルトを要求している。殆どの増幅器の構造の場合、この要求にある問題がある。通常の差動対入力は、増幅トランジスタ及びテール電流源を能動状態にするのに充分に電源ライン電圧の一方からオフセットした同相モードでのみ動作しうる。このことは、ＭＯＳトランジスタの場合一方の電源ライン電圧（ｐチャネル入力の場合Ｖ_dd又はｎチャネル入力の場合Ｖ_ss）から最少でＶ_T＋２Ｖｄ_satのオフセットを必要とすることを意味する。これにより、信号対雑音比を良好に維持するために信号電圧を理想的には大きく保つ必要があるという厳しい条件をシステム設計に課する。
提案されている１つの解決策は、１つのｐチャネル差動対と１つのｎチャネル差動対との２つの差動対を用い、これらを信号方向で並列に接続することである。これを達成するために、この２つの差動対のゲートが単に入力端に接続され、得られた出力電流を加算するのにフォールデッド（folded）カスコード増幅器構造又はこれに類似する構造を用いている。従って、同相モードの入力信号値が低いと、ｎチャネル差動対がターン・オフされるも、信号はｐチャネル差動対のために存在する。同相モードの入力信号値がＶ_ddに近づくと、逆の状態が生じる。入力信号値がＶ_dd／２に近づくと、双方の差動対が信号電流を加算回路に供給する。このような回路構成は、１９９４年１２月発行のＩＥＥＥ Journal of Solid State Circuits，Ｖｏｌ．２９，Ｎｏ．１２の論文“A compact power efficient ３ＶＣＭＯＳ rail-to-rail input/output operational amplifier for ＶＬＳＩ cell libraries”（R．Hogervorst，J．R．Tero，R．G．H．Eschauzier及びJ．H．Huijsing氏著）に開示されている。
この基本的着想には２つの問題点がある。第１の問題点としては、回路段の小さな実効信号相互コンダクタンスが入力信号の同相モード値に応じて変化するということが分る。両極端では相互コンダクタンスが中間領域における相互コンダクタンスの２分の１となる。これは、各電源ライン電圧付近の領域では装置の一方の差動対のみしか能動状態とならない為である。これにより回路の有用性に影響を及ぼす。その理由は、回路をトランスコンダクタとして用いた場合、比例度合が信号値に応じて変化し、回路を演算増幅器として用いた場合、閉ループを安定させる補償システムが良好に規定されず位相マージンが信号レベルに依存するという問題が生じる為である。
第２の問題は大信号動作に関するものである。差動入力信号が大きいと、通常良好に規定された最大電流が通常の差動対から生じ、これにより増幅器のスルーレートや、シングルエンド電流積分器（代表的にはＣＭＯＳインバータ）を駆動するのにトランスコンダクタがしばしば用いられている比較器の応答時間を設定する。簡単な二重差動対では共通モード入力が各電源ライン電圧に近づくとその最大スルーレートはＩとなる（ここにＩは各差動対のテール電流である）。その理由は反対側のテール電流源がターン・オフする為である。双方の差動対が能動状態となった場合の中間領域では、最大スルーレート電流は２Ｉとなる。
前記の論文でHogervorst氏等により提案された回路構造によれば以下のようにしてｇ_mを比較的一定にしている。バイアスが適切である場合、ＭＯＳトランジスタのｇ_mはそのドレイン電流の平方根に比例する為、一方のみの差動対が能動状態となった際の合計のｇ_mの損失は、能動状態の差動対を流れる電流を４：１の割合で高めることにより、すなわちそのｇ_mを２倍にすることにより補償することができる。この補償は各差動対の電流を検出する２つの制御ループにより達成される。各差動対に対するスイッチ・オフ点は電流検出回路により検出され、不使用テール電流が乗算用の電流ミラー回路に供給される。次にこのミラー回路が能動状態にある反対側の差動対に３Ｉの追加の電流を供給する。
これにより相互コンダクタンスを良好に制御するも、２つの問題が依然として残る。第１に、スルーイングのために得られる全電流が依然として一定にならず、同相モードの入力信号が電源ライン電圧に近づくと２倍に増大する。第２に、制御システムは帯域幅が固有的に制御されている電流ミラー回路を有するループに電流を流す必要があり、これにより、処理しうる同相モード信号の周波数を制限する。
本発明の目的は、低電源電圧に対し用いることができ、上述した問題点の１つ以上による影響を軽減しうる増幅器を製造しうるようにすることにある。
本発明は、差動入力手段と、第１導電型の能動装置より成る複数の差動対と、第２導電型の能動装置より成る複数の差動対と、前記差動入力手段を前記差動対の入力端に接続する手段と、前記差動対の出力を合成する手段とを具える増幅器において、
第１導電型の能動装置と第２導電型の能動装置との寸法を適切に選択することにより、入力信号のあらゆる値に対し、能動装置寸法が合計で同じである差動対に合計で同じテール電流が流れるようにしたことを特徴とする。
合計で同じテール電流が同じ有効寸法の差動対を流れるようにすることにより、ほぼ一定のｇ_m及びスルーレートを入力信号の全電流範囲に亘って達成することができる。当業者にとって明らかなように、ＭＯＳトランジスタを能動装置として用いると、ｐ及びｎチャネル装置の寸法を、装置パラメータが同じとなるように、すなわち実際の寸法が異なっても相互コンダクタンスが等しくなるように設定する必要がある。
本発明は更に差動入力手段と、第１，第２及び第３テール電流をそれぞれ有する第１導電型の能動装置の第１，第２及び第３差動対と、第４，第５及び第６テール電流をそれぞれ有する第２導電型の能動装置の第４，第５及び第６差動対とを具える差動増幅器において、
各差動対の入力端が差動増幅器の入力端に結合され、第１，第３，第４及び第５差動対の出力端が加算回路網の入力端に結合され、この加算回路網の出力端が差動増幅器の出力端に結合され、第２差動対の出力端が第５差動対のテールに共通接続され、第６差動対の出力端が第３差動対のテールに共通接続され、第２差動対のテール電流が第５差動対のテール電流に等しく、第３差動対のテール電流が第６差動対のテール電流に等しくなるようになっていることを特徴とする。
第１，第３，第４及び第６差動対の作動により、双方の導電型の装置が能動状態にあるかどうかや一方の導電型の装置が遮断状態にあるかどうかにかかわらず大信号出力電流及び合計の相互コンダクタンスをほぼ一定に保つ。これは電流ミラー回路を用いることなく、フィードフォワード技術により達成され、従って安定性の問題及び帯域幅の問題を軽減させる。
実際例では、能動装置をｐチャネル及びｎチャネルＭＯＳトランジスタとする。すべてのｐチャネルトランジスタが同一で、すべてのｎチャネルトランジスタが同一で、これらトランジスタはｐチャネルトランジスタがｎチャネルトランジスタと同じ公称相互コンダクタンスを有するように構成し、第３差動対のテール電流は第６差動対のテール電流と等しく、第５差動対のテール電流は第２差動対のテール電流と等しくなるように増幅器を構成することができる。
このような構成によれば、同相モード入力電圧が変化するのに応じて、出力に寄与する能動装置を規定通りに良好に変えうる便利な設計をもたらす。必要とする全体の特性に応じて、トランジスタ対のテール電流又は相互コンダクタンスを等しくしないようにすることができる。この場合、増幅器の相互コンダクタンス又はスルーレート特性を所定の分野にとって最適となるようにしうる。
本発明の上述した特徴及びその他の特徴や利点は図面を参照した本発明の実施例に関する以下の説明から明らかとなるであろう。図面は本発明による増幅器の回路図を示す。
図に示すように、この増幅器は、ｐチャネル電界効果トランジスタＰ１〜Ｐ６の３つの差動対と、ｎチャネルトランジスタＮ１〜Ｎ６の３つの差動対とを有する。トランジスタＰ１，Ｐ３，Ｐ５，Ｎ１，Ｎ３及びＮ５のゲート電極には第１入力端１が接続され、トランジスタＰ２，Ｐ４，Ｐ６，Ｎ２，Ｎ４及びＮ６のゲーと電極には第２入力端２が接続されている。トランジスタＰ１及びＰ２のソース電極は電流源３を介して電源ラインＶ_ddに接続され、トランジスタＰ３及びＰ４のソース電極は電流源４を介して電源ラインＶ_ddに接続され、トランジスタＰ５及びＰ６のソース電極は電流源５を介して電源ラインＶ_ddに接続されている。同様に、トランジスタＮ１及びＮ２のソース電極は電流源６を介して電源ラインＶ_ssに接続され、トランジスタＮ３及びＮ４のソース電極は電流源７を介して電源ラインＶ_ssに接続され、トランジスタＮ５及びＮ６のソース電極は電流源８を介して電源ラインＶ_ssに接続されている。トランジスタＰ３及びＰ４のドレイン電極はトランジスタＮ３及びＮ４のソース電極の相互接続点に接続され、トランジスタＮ５及びＮ６のドレイン電極はトランジスタＰ５及びＰ６のソース電極の相互接続点に接続されている。加算回路網９は４つの入力端１０，１１，１２及び１３を有する。トランジスタＰ２及びＰ６のドレイン電極は入力端１０に接続され、トランジスタＰ１及びＰ５のドレイン電極は入力端１１に接続され、トランジスタＮ１及びＮ３のドレイン電極は入力端１２に接続され、トランジスタＮ２及びＮ４のドレイン電極は入力端１３に接続されている。加算回路網９の出力端は増幅器の出力端１４に接続されている。電流源３〜８の各々は電流Ｉを通す。
ｎチャネルトランジスタはすべて、ｐチャネルトランジスタのすべてと同様に等しい寸法をしている。ｎ及びｐチャネル装置の幅及び長さは同じ電流で同じｇ_mが得られるような寸法となっている。
ｎチャネル装置とｐチャネル装置との双方が出力に寄与する同相モード入力の中間領域では、トランジスタＮ１及びＮ２の出力が加算回路網９においてトランジスタＰ１及びＰ２の出力と加算される。トランジスタＮ１及びＮ２と並列に接続されているトランジスタＮ３及びＮ４のテール電流はトランジスタＰ３及びＰ４から生じる。従って、トランジスタＮ３及びＮ４は出力に寄与しない。その理由は、これらトランジスタＮ３及びＮ４にはテール電流が流れない為である。同様に、トランジスタＰ１及びＰ２と並列にトランジスタＰ５及びＰ６が接続されている。しかし、トランジスタＰ５及びＰ６からのテール電流はトランジスタＮ５及びＮ６から生ぜしめられ、これらトランジスタＰ５及びＰ６をターン・オフさせる。従って、トランジスタＰ１，Ｐ２，Ｎ１及びＮ２のみが各対のテール電流Ｉを以って出力に寄与し、加算された合計のテール電流は２×Ｉとなる。
今、同相モード入力レベルがＶ_ddに近づくと、トランジスタＰ１，Ｐ２，Ｐ３及びＰ４がトランジスタＰ５及びＰ６と同様にターン・オフされる。その結果、トランジスタＰ１，Ｐ２，Ｐ３及びＰ４と関連するテール電流源が消滅し、従ってトランジスタＮ３及びＮ４からのテール電流はそれることなく、これらが出力に寄与する。トランジスタＰ５及びＰ６と関連する電流源はオフとならず、依然としてトランジスタＮ５及びＮ６を流れる電流を生じる。従って、合計の出力はトランジスタＮ１及びＮ２とトランジスタＮ３及びＮ４とによるものであり、各対はテール電流Ｉで動作する。
同相モード入力信号がＶ_ssに近づいた状態では、トランジスタＮ１〜Ｎ６がオフとなり、トランジスタＮ１，Ｎ２，Ｎ５及びＮ６に給電する電流源が消滅する。従って、トランジスタＰ５及びＰ６から流れる電流はそれることなく、これらが出力に寄与する。トランジスタＮ３及びＮ４と関連する電流源は有効状態を保っている為、合計の出力はトランジスタ対Ｐ１及びＰ２とトランジスタ対Ｐ５及びＰ６とによるものとなり、各対がテール電流Ｉで動作する。
要するに、入力電圧が電源ライン電圧Ｖ_ddに近づくと、２つのトランジスタ対、すなわちトランジスタ対Ｎ１及びＮ２とトランジスタ対Ｎ３及びＮ４とが出力を生じ、各トランジスタ対はテール電流Ｉを有する。入力信号が電源ライン電圧Ｖ_ssに近づくと、２つのトランジスタ対Ｐ１，Ｐ２及びＰ５，Ｐ６が出力に寄与し、各トランジスタ対がテール電流Ｉを有する。入力信号が２つの電源ライン電圧Ｖ_dd及びＶ_ssの中間にあると、２つのトランジスタ対、この場合トランジスタ対Ｎ１及びＮ２とトランジスタ対Ｐ１及びＰ２とが出力に寄与する。従って、あらゆる場合に、各トランジスタが同じ公称相互コンダクタンス及び同じテール電流を有する同じ個数のトランジスタが出力に寄与する。その結果、増幅器はほぼ一定のｇ_m及びスルーレートを有する。
加算回路網は通常のいかなる形態のものにもすることができる。適切な加算回路網は前述したHogervorst氏等の論文に開示されている、フォールディング回路と電流ミラー回路との複合回路である。
電流源６及び７を組合わせて電流２Ｉを有する１つの電流源にすることができる。同様に、電流源３及び５を組合わせて１つの電流源にすることができる。本例に示す増幅装置としてＭＯＳ電界効果トランジスタを用いる場合には特にこのようにする。すべての電流源３〜８に同じ電流Ｉを流すようにすることは必ずしも必要でない。例えば、電流源３，４及び７に電流２Ｉを流し、電流源５，６及び８に電流Ｉを流すことができる。この場合、出力に寄与する全テール電流は３Ｉとなる。
上述した実施例では、ｐチャネル及びｎチャネルのＭＯＳ型電界効果トランジスタを用いているが、相補的な能動装置のいかなる対をも用いることができる。例えば、ＭＥＳＦＥＴ又はバイポーラトランジスタを用いることができる。後者の場合、実施例に示すように別々の電流源を用いて、電流源トランジスタが飽和した際の電流ホギングを回避するようにするのが好ましい。
上述したところから、その他の変形が当業者にとってあきらかとなるであろう。これらの変形には、設計上で既に知られている他の特徴や、上述した特徴の代りに又はこれに加えて用いうる電気又は電子回路やその構成部品の使用を含むものである。この出願では、特徴事項の特定の組合せに関し、請求の範囲で成文化したが、本出願の開示の範囲には、ここに明示的に又は暗黙的に開示されているいかなる新規な特徴又はこれら特徴のいかなる新規な組合せをも含むべきであり、或いは当業者にとって明らかな特徴の１つ又は複数をも、これが請求の範囲に述べたのと同じ発明に関するかどうか或いは本発明と同じ技術問題のいずれか又は全部を軽減するかどうかにかかわらず含むものである。

Claims

差動入力手段と、第１導電型の能動装置より成る複数の差動対と、第２導電型の能動装置より成る複数の差動対と、前記差動入力手段を前記差動対の入力端に接続する手段と、前記差動対の出力を合成する手段とを具える増幅器において、
第１導電型の能動装置と第２導電型の能動装置との寸法を適切に選択することにより、入力信号のあらゆる値に対し、能動装置寸法が合計で同じである差動対に合計で同じテール電流が流れるようにしたことを特徴とする増幅器。
差動入力手段と、第１，第２及び第３テール電流をそれぞれ有する第１導電型の能動装置の第１，第２及び第３差動対と、第４，第５及び第６テール電流をそれぞれ有する第２導電型の能動装置の第４，第５及び第６差動対とを具える差動増幅器において、
各差動対の入力端が差動増幅器の入力端に結合され、第１，第３，第４及び第５差動対の出力端が加算回路網の入力端に結合され、この加算回路網の出力端が差動増幅器の出力端に結合され、第２差動対の出力端が第５差動対のテールに共通接続され、第６差動対の出力端が第３差動対のテールに共通接続され、第２差動対のテール電流が第５差動対のテール電流に等しく、第３差動対のテール電流が第６差動対のテール電流に等しくなるようになっていることを特徴とする差動増幅器。
請求の範囲１又は２に記載の増幅器において、第１導電型の能動装置がｐチャネルＭＯＳトランジスタであり、第２導電型の能動装置がｎチャネルＭＯＳトランジスタであることを特徴とする増幅器。
第１，第２及び第３テール電流をそれぞれ有する第１導電型の能動装置の第１，第２及び第３差動対と、第４，第５及び第６テール電流をそれぞれ有する第２導電型の能動装置の第４，第５及び第６差動対とを具える請求の範囲１に記載の増幅器を具える差動増幅器において、
各差動対の入力端が差動増幅器の入力端に結合され、第１，第３，第４及び第５差動対の出力端が加算回路網の入力端に結合され、この加算回路網の出力端が差動増幅器の出力端に結合され、第２差動対の出力端が第５差動対のテールに共通接続され、第６差動対の出力端が第３差動対のテールに共通接続され、第２差動対のテール電流が第５差動対のテール電流に等しく、第３差動対のテール電流が第６差動対のテール電流に等しくなるようになっていることを特徴とする差動増幅器。