JP3855874B2

JP3855874B2 - 電子部品の実装方法、ｉｃチップの実装方法およびｉｃチップ

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Publication number: JP3855874B2
Application number: JP2002223117A
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Inventors: 新美　　彰浩; 俊夫鈴木
Original assignee: Denso Corp
Current assignee: Denso Corp
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Filing date: 2002-07-31
Publication date: 2006-12-13
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Description

【０００１】
【発明の属する技術分野】
本発明は、接続面積の異なる２種類以上の複数個の端子によって基板にはんだ実装される電子部品の実装方法、ＩＣチップの実装方法およびＩＣチップに関し、例えばウェハレベルＣＳＰやフリップチップ実装構造などに適用可能である。
【０００２】
【従来の技術】
複数個の端子を有する電子部品を、電子部品の端子に対応した複数個の端子を有する基板に搭載し、電子部品の各端子と基板の端子とをはんだを介して電気的および熱的に接続してなる実装構造が従来よりある。
【０００３】
例えば、電子部品としては、トランジスタを備えた半導体素子があり、その半導体素子には複数個の端子としてバンプ電極が備えられている。この場合、トランジスタの微細化に伴い、バンプ電極も狭ピッチ化が要求されている。一方、論理回路とパワーＭＯＳトランジスタを備えた半導体素子では、より高パワーのＩＣが要求されている。
【０００４】
このため、電子部品を基板上へ実装するにあたっては、電子部品の微細化に応じた端子の狭ピッチ化と高パワー化に応じた放熱性の確保（つまり放熱面積の拡大）という相反する要求を満足させる必要がある。
【０００５】
従来、面配置のバンプ電極において狭ピッチ化を進める場合、配列数の増加に伴う再配置用の配線数が逆に増加してしまい、バンプ電極ピッチのシュリンク率よりもバンプ電極寸法をより小さくする必要性が生じてしまう。つまり、バンプ電極のピッチを小さくする度合に比例してバンプ電極を小さくすればよいのではなく、さらにバンプ電極を小さくする必要がある。
【０００６】
このことについて図８を参照して具体的に説明する。図８は、発熱部（パワー素子部）１１を有する電子部品としてのＩＣチップ１０の端子面側の平面形状を示す図であり、ＩＣチップ１０の端子面には端子としてのはんだバンプからなる複数のバンプ電極１２が配列されている。そして、図８（ａ）から（ｂ）に示すように、端子としてのバンプ電極１２を狭ピッチ化している。
【０００７】
例えば図８（ａ）では、バンプ電極径ｄはφ０．２５ｍｍ、バンプ電極１２のピッチＰは０．５ｍｍである。この構成において図８（ｂ）に示すようにバンプ電極ピッチＰ’を狭くする、例えばＰ’＝０．３ｍｍにすると、バンプ電極径ｄ’はφ０．１２５ｍｍ程度となる。そして、発熱部１１上のバンプ電極１２の面積占有率は（ａ）では２０％であったものが（ｂ）では１４％に落ち込むことになる。
【０００８】
さらに、最も単純な場合、発熱部１１で生じた熱が基板に熱伝導する経路は、発熱部１１の直上に形成されたバンプ電極１２の面積に依存する。このような場合、発熱部１１からの放熱に対する熱抵抗は、上記のような微細化に伴うバンプ電極の面積変化の反比例で計算することができる。例えば、図８（ａ）での熱抵抗を１とすると（ｂ）では１．５となり、約５０％高くなってしまう。
【０００９】
このため放熱性を確保するには、図８（ｃ）に示すように、発熱部１１上のバンプ電極１２をそれ以外のバンプ電極１２よりも大きくすることが考えられる。しかし、この場合、次に述べるような問題が生じる。
【００１０】
図８（ｃ）に示すＩＣチップ１０の場合、図９（ａ）に示すように、異なる電極面積（つまり接続面積）を有するバンプ電極１２に対して電極面積に比例した量のはんだペースト３０ａを、印刷法などによって供給する。
【００１１】
ここで、通常、ＩＣチップ１０へのはんだペースト３０ａの供給はチップ状態ではなく、ウェハレベルで行い、その後、はんだペースト３０ａが供給された当該ウェハをリフロー（ウェットバック）させる。これは、ウェハレベルで素子の電気検査を行ったり、その後ダイシングカットを行うために、はんだを安定な状態とするためである。
【００１２】
そのため、図９（ｂ）に示すように、リフロー後でははんだの表面張力により、接続面積の大きなバンプ電極１２ほどはんだ３０が極端に高くなってしまい、接続面積の小さなバンプ電極１２では接続が行われず、実装できなくなるという問題が生じる。
【００１３】
この問題を回避するため、特開平７−２６３４４９号公報のように、基板側のみにはんだを供給し、バンプ電極寸法に応じてはんだの供給量を制御する方法が提案されている。具体的には、蒸着法によりはんだを供給するにあたって、小さいバンプ電極へのはんだ供給量に対して、大きいバンプ電極では単位面積あたりのはんだ供給量を少なくする方法である。
【００１４】
【発明が解決しようとする課題】
上記従来公報のようなバンプ電極寸法に応じてはんだの供給量を制御する技術を、リフローの必要のある電子部品に対して適用すれば、リフロー後のはんだの高さはほぼ均一になると考えられる。
【００１５】
しかしながら、上記従来公報では、はんだの供給を比較的コストの高い蒸着にて行っており、結果として著しく高価なものになってしまう。また、比較的安価な印刷法によって、電極寸法に応じてはんだ供給量を制御しようとしても困難である。
【００１６】
加えて、現在主流のこれも安価なはんだボール法を用いようとしても、各々の電極寸法に応じて供給するはんだボールの径を変更する必要が生じ、やはりコストの増加を招いてしまう。
【００１７】
いずれにせよ、従来では、電子部品および基板の少なくとも一方の端子が、接続面積の異なる２種類以上の端子からなる場合、電子部品の端子と基板の端子とを適切に接続して実装することを安価に実現できる手法は無かった。このような現状では、電子部品における端子の狭ピッチ化や高パワー化に対応することは困難である。
【００１８】
そこで本発明は上記問題に鑑み、接続面積の異なる２種類以上の複数個の端子を介して電子部品を基板上にはんだ実装するにあたって、電子部品において端子の狭ピッチ化や高パワー化を図ったとしても、安価に電子部品と基板とのはんだ接続を行えるようにすることを目的とする。
【００１９】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、複数個の端子（１２）を有する電子部品（１０）を、電子部品の端子に対応した複数個の端子（２２）を有する基板（２０）に搭載し、電子部品の端子と基板の端子とをはんだ（３０）を介して電気的および熱的に接続してなり、基板の端子が少なくとも２種類以上の接続面積を有している電子部品の実装方法において、基板の端子のうち比較的大きな接続面積を有する端子（２２ｂ）については基板側にはんだを供給し、基板側へ供給されたはんだをリフローさせた後、加圧成形することで高さ調整し、比較的小さな接続面積を有する端子（２２ａ）については当該端子に対応する電子部品側の端子（１２ａ）にはんだを供給するようにしたことを特徴とする。
【００２０】
本発明の実装方法によれば、比較的大きな接続面積を有する端子については、はんだ供給後にリフローが不要な基板側に対してはんだを供給している。
【００２１】
また、請求項２に記載の発明では、複数個の端子（１２）を有するＩＣチップ（１０）を、ＩＣチップの端子に対応した複数個の端子（２２）を有する基板（２０）に搭載し、ＩＣチップの端子と基板の端子とをはんだ（３０）を介して電気的および熱的に接続してなり、基板の端子が少なくとも２種類以上の接続面積を有しているＩＣチップの実装方法において、ＩＣチップは、論理回路およびパワーＭＯＳトランジスタを備えており、基板の端子のうち比較的大きな接続面積を有する端子（２２ｂ）については基板側にはんだを供給し、比較的小さな接続面積を有する端子（２２ａ）については当該端子に対応するＩＣチップ側の端子（１２ａ）にはんだを供給するようにしたことを特徴とする。また、請求項３に記載の発明では、複数個の端子（１２）を有するＩＣチップ（１０）を、ＩＣチップの端子に対応した複数個の端子（２２）を有する基板（２０）に搭載し、ＩＣチップの端子と基板の端子とをはんだ（３０）を介して電気的および熱的に接続してなり、基板の端子が少なくとも２種類以上の接続面積を有しているＩＣチップの実装方法において、基板の端子のうち比較的大きな接続面積を有する端子（２２ｂ）に対応するＩＣチップ側の端子（１２ｂ）がパワーＭＯＳ用電極となっており、基板の端子のうち比較的大きな接続面積を有する端子（２２ｂ）については基板側にはんだを供給し、比較的小さな接続面積を有する端子（２２ａ）については当該端子に対応するＩＣチップ側の端子（１２ａ）にはんだを供給するようにしたことを特徴とする。これらの発明の実装方法によれば、比較的大きな接続面積を有する端子については、はんだ供給後にリフローが不要な基板側に対してはんだを供給している。そのため、請求項４や請求項５に記載の実装方法のように、はんだペーストやはんだシートを基板側に供給した場合、これらをリフローさせずに、ＩＣチップを基板に搭載することができる。
【００２２】
つまり、これらはんだペーストやはんだシートを大きな接続面積の端子の面積に比例して供給したとしても、基板へＩＣチップを搭載した後にリフローすることができるので、そのリフロー時にはんだが高く盛り上がってＩＣチップが実装できなくなるという問題は生じない。
【００２３】
また、請求項６に記載の実装方法のように、基板側に供給されたはんだをリフローさせた後、加圧成形することで高さ調整すれば、接続面積の大きい基板側の端子においてリフローによって高く盛り上がりすぎたはんだの高さを容易に矯正することができる。
【００２４】
このように請求項２〜請求項６に記載の実装方法では、接続面積の異なる端子に対して、単位面積あたりのはんだ量を制御して供給する必要がなくなるため、上記したはんだペーストを用いて印刷により供給したり、はんだシートを用いて供給を行うなど、はんだの供給も安価に行うことができる。
【００２５】
そして、ＩＣチップの搭載の際には、ＩＣチップと基板との間において、接続面積の小さな端子間でもはんだを介した接触が確実に行われる。その後、各端子間のはんだをリフローさせることで各端子間のはんだ接続が行われ、実装構造が完成する。
【００２６】
以上のように、基板の端子のうち接続面積の比較的大きな端子については基板側にはんだを供給し、それよりも接続面積の小さな端子についてはこれに対応するＩＣチップ側の端子にはんだを供給することにより、接続面積の大きな端子におけるはんだの盛り上がりによる接続不良を防止できる。
【００２７】
よって、請求項２〜請求項６に記載の実装方法によれば、ＩＣチップにおいて端子の狭ピッチ化や高パワー化を図ったとしても、安価にＩＣチップと基板とのはんだ接続を行うことができる。
【００３２】
また、請求項７に記載の発明では、論理回路およびパワーＭＯＳトランジスタを備え、異なる２種類以上の接続面積を有する複数個の端子（１２）を備えるＩＣチップにおいて、複数個の端子のうち比較的接続面積の小さい端子（１２ａ）にはんだ（３０）が供給され、比較的接続面積の大きい端子（１２ｂ）にははんだが供給されていないことを特徴とする。また、請求項８に記載の発明では、異なる２種類以上の接続面積を有する複数個の端子（１２）を備えるＩＣチップにおいて、複数個の端子のうち比較的接続面積の大きい端子（１２ｂ）がパワーＭＯＳ用電極となっており、複数個の端子のうち比較的接続面積の小さい端子（１２ａ）にはんだ（３０）が供給され、比較的接続面積の大きい端子（１２ｂ）にははんだが供給されていないことを特徴とする。
【００３３】
請求項７、８の発明のＩＣチップは請求項２〜請求項６に記載の製造方法に好適に使用できるものであり、その場合、上述したようにＩＣチップにおいて端子の狭ピッチ化や高パワー化を図ったとしても、安価にＩＣチップと基板とのはんだ接続を行うことができる。
【００３６】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。
【００３７】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。なお、以下の各実施形態において互いに同一部分には図中、同一符号を付してある。
【００３８】
（第１実施形態）
図１は本発明の第１実施形態に係る電子部品およびその実装構造を示す図であり、（ａ）は電子部品１０における端子が形成されている端子面の平面図、（ｂ）は（ａ）に示す電子部品１０を基板２０へ実装した実装構造の概略断面図である。
【００３９】
図１に示す電子部品１０は、特に限定するものではないが、本例では半導体回路基板としてのＩＣチップ１０であり、図示しない論理回路およびパワーＭＯＳトランジスタを備える。図１（ａ）中、破線で囲んだ領域がＩＣチップ１０における発熱部としてのパワーＭＯＳ部１１である。
【００４０】
このＩＣチップ１０の端子面には、異なる２種類以上の接続面積を有する複数個の端子１２が形成されている。このＩＣチップ１０の端子１２は、均一寸法で均一ピッチに配列された信号用電極１２ａと、パワーＭＯＳ部１１を覆うように任意形状で形成され信号用電極１２ａよりも接続面積の大きいパワーＭＯＳ部用電極１２ｂとからなる。
【００４１】
これら比較的接続面積の小さい電子部品端子としての信号用電極１２ａおよび比較的接続面積の大きい電子部品端子としてのパワーＭＯＳ部用電極１２ｂは、通常のバンプ形成技術を用いて形成することができる。例えば、電気めっき法や無電解めっき法などにより、ＮｉまたはＣｕの表面に酸化防止用のＡｕ膜を積層させた構成とすることができる。
【００４２】
これら端子１２は、ＩＣチップ１０における半導体回路の図示しないＡｌ配線と導通されている。特に、パワーＭＯＳ部用電極１２ｂは、パワーＭＯＳ部１１の放熱専用として非導通状態で用いても良いし、大電流を流すパワーＭＯＳ回路に導通させた状態で用いても良い。
【００４３】
一方、基板２０はプリント基板やセラミック基板など任意の配線基板を採用することができる。基板２０におけるＩＣチップ１０の搭載面（電子部品搭載面）には、ＩＣチップ１０の上記端子１２に対応して異なる２種類以上の接続面積を有する複数個の端子２２が形成されている。
【００４４】
これら基板２０の端子２２は電子部品接続用ランドであり、基板２０の図示しない配線部と導通されている。本実施形態では、電子部品搭載面からみたときの基板２０の端子２２は、図１（ａ）に示されるＩＣチップ１０の端子１２と同一の配置および同一の形状となっている。
【００４５】
すなわち、基板２０の端子２２は、ＩＣチップ１０の信号用電極１２ａに対応した位置に形成された均一寸法で均一ピッチに配列された信号用ランド２２ａと、ＩＣチップ１０のパワーＭＯＳ部用電極１２ｂに対応した形状で形成され信号用ランド２２ａよりも接続面積の大きいパワーＭＯＳ部用ランド２２ｂとからなる。
【００４６】
これら比較的接続面積の小さい基板端子としての信号用ランド２２ａおよび比較的接続面積の大きい基板端子としてのパワーＭＯＳ部用ランド２２ｂは、上記ＩＣチップ１０の端子１２と同様に、通常のバンプ形成技術を用いて形成することができる。例えば、ＩＣチップ１０の端子１２と同様、電気めっき法や無電解めっき法などにより、ＮｉまたはＣｕの表面に酸化防止用のＡｕ膜を積層させた構成とすることができる。
【００４７】
そして、図１（ｂ）に示すように、基板２０の電子部品搭載面とＩＣチップ１０の端子面とを対向させ、両者の端子１２、２２を一致させた状態で、ＩＣチップ１０は基板２０に搭載されている。そして、ＩＣチップ１０の各端子１２と基板２０の各端子２２とが、Ｓｎ−Ａｇ系はんだなどからなるはんだ３０を介して電気的および熱的に接続されている。
【００４８】
また、ＩＣチップ１０と基板２０との間にはエポキシ樹脂などからなるアンダーフィル材４０が充填されており、はんだ３０によって接続された接続部の機械的強度を補っている。
【００４９】
このような電子部品の実装構造によれば、信号用電極およびランド１２ａ、２２ａによってＩＣチップ１０の端子の狭ピッチ化を図ることができる。また、面積の大きいパワーＭＯＳ部用電極およびランド１２ｂ、２２ｂによってパワーＭＯＳ部１１の放熱が確保されるためＩＣチップ１０の高パワー化を図ることができる。
【００５０】
次に、上記電子部品の実装構造を作るための実装方法について図２を参照して述べる。図２は本実装方法を示す工程図である。
【００５１】
本実装方法では、まず、異なる２種類以上の接続面積を有する複数個の端子１２ａ、１２ｂを備えるＩＣチップ１０に対して、比較的接続面積の小さい信号用電極１２ａにのみはんだ３０を供給し、この信号用電極１２ａよりも接続面積の大きいパワーＭＯＳ部用電極１２ｂにははんだを供給しない。
【００５２】
このＩＣチップ１０の信号用電極１２ａへのはんだ３０の供給は、信号用電極１２ａに対応した均一な大きさのはんだボールを用いるはんだボール法やはんだペーストとして印刷する印刷法により安価に行うことができる。
【００５３】
このようにして、はんだ３０が供給されたＩＣチップ１０は、複数個の端子１２のうち比較的接続面積の小さい端子１２ａにはんだ３０が供給され、比較的接続面積の大きい端子１２ｂにははんだが供給されていない電子部品として構成される。
【００５４】
一方、基板２０の電子部品搭載面においては、基板２０の端子２２のうち比較的大きな接続面積を有するパワーＭＯＳ部用ランド２２ｂにのみはんだを供給し、パワーＭＯＳ部用ランド２２ｂよりも小さな接続面積を有する信号用ランド２２ａにははんだを供給しない。
【００５５】
図２に示す例では、基板２０側へのはんだの供給をはんだペースト３０ａを用いて安価な印刷法により行っている。はんだペースト３０ａの状態では、はんだは表面張力により高く盛り上がることはない。
【００５６】
このように本実装方法では、２種類以上の接続面積を有する基板２０の端子２２のうち比較的大きな接続面積を有する端子２２ｂについては基板２０側にはんだを供給し、比較的小さな接続面積を有する端子２２ａについては当該端子２２ａに対応する電子部品１０側の端子１２ａにはんだを供給するようにしている。
【００５７】
こうして各々はんだの供給を行った後、基板２０でははんだのリフローは行わずに、ＩＣチップ１０および基板２０の各端子１２、２２を位置合わせして、ＩＣチップ１０を基板２０に搭載する。
【００５８】
このとき、基板２０では、はんだはペーストの状態なので高く盛り上がってはいない。そのため、接続面積の小さな端子１２ａ、２２ａ同士もはんだ３０を介して接する。
【００５９】
そして、ＩＣチップ１０と基板２０との間のはんだをリフローさせることで、すべての各端子１２ａと２２ａ、１２ｂと２２ｂの間のはんだ接続が行われる。この後、アンダーフィル４０の注入、充填を行い、上記図１に示す実装構造が完成する。
【００６０】
以上のように、本実装方法によれば、比較的大きな接続面積を有する端子については、はんだ供給後にリフローが不要な基板２０側に対してはんだを供給している。そのため、はんだペースト３０ａとして基板２０側に供給されたはんだをリフローさせずに、ＩＣチップ１０を基板２０に搭載することができる。
【００６１】
そのため、接続面積の大きいパワーＭＯＳ部用ランド２２ｂに供給するはんだペースト３０ａの単位面積あたりの量を、接続面積の小さいＩＣチップ１０の信号用電極１２ａに供給されるはんだ量に比べて減らすことなく供給することができる。つまり、接続面積に比例してはんだ供給することができる。
【００６２】
そのようにはんだを供給したとしても、基板２０へＩＣチップ１０を搭載した後にはんだをリフローするので、そのリフロー時にはんだが高く盛り上がってＩＣチップ１０が実装できなくなるという問題は生じない。
【００６３】
そのため、本実装方法では、接続面積の異なる端子に対して、単位面積あたりのはんだ量を制御して供給する必要がなくなるため、上記したはんだペーストを用いた印刷による供給を採用でき、はんだの供給を安価に行うことができる。そして、従来のような接続面積の大きな端子におけるはんだの盛り上がりによる接続不良を防止できる。
【００６４】
よって、本実装方法によれば、ＩＣチップ１０において信号用電極１２ａの狭ピッチ化（つまり端子の狭ピッチ化）やパワーＭＯＳ部１１の高パワー化を図ったとしても、安価にＩＣチップ１０と基板２０とのはんだ接続を行うことができる。
【００６５】
次に、本第１実施形態の実装方法の変形例を示しておく。これらは基板２０へのはんだの供給方法を変形したものである。図３は第１の変形例であり、基板２０側へのはんだの供給をはんだシート３０ｂを用いて行う。はんだシート３０ｂは、はんだ３０をシート状に成形したものである。
【００６６】
このはんだシート３０ｂを用いた場合、はんだシート３０ｂを基板２０のパワーＭＯＳ部用ランド２２ｂの形状に切り取り、これをパワーＭＯＳ部用ランド２２ｂ上に載せる。続いて、これをリフローさせずに、ＩＣチップ１０を基板２０に搭載し、その後リフローすることではんだ接続を行う。
【００６７】
また、図４は第２の変形例であり、本例のパワーＭＯＳ部用ランド２２ｂに供給されているはんだ３０は、基板２０側にペーストやシートなどの形で供給されたはんだをリフローさせた後、治具などにより加圧成形することで高さ調整したものである。
【００６８】
それによれば、基板２０を電子部品の実装前にリフローさせたとしても、接続面積の大きいパワーＭＯＳ部用ランド２２ｂにおいてリフローによって高く盛り上がりすぎたはんだ３０の高さを容易に矯正することができる。
【００６９】
したがって、これら変形例の場合も、異なる接続面積の端子で単位面積あたりのはんだ量を変えることなくはんだの供給が行えることから、印刷法やはんだシート、はんだボールといった安価な供給方法を採用できる。
【００７０】
そのため、これら変形例によっても、ＩＣチップ１０において信号用電極１２ａの狭ピッチ化やパワーＭＯＳ部１１の高パワー化を図ったとしても、安価にＩＣチップ１０と基板２０とのはんだ接続を行うことができる。
【００７１】
なお、本第１実施形態においては、基板２０の端子が少なくとも２種類以上の接続面積を有していれば良く、ＩＣチップ１０側の複数個の端子は互いに同一の接続面積となっていても良い。
【００７２】
例えば、上記図１において、ＩＣチップ１０については、パワーＭＯＳ部１１に位置する端子は信号用電極１２ａと同じ寸法、同じピッチのものとして良い。この場合のＩＣチップ１０の端子面形状は、上記図９（ａ）や（ｂ）に示すような端子配置と同じようなものになる。
【００７３】
また、この場合、基板２０の端子２２は上記図１と同様である。そのため、ＩＣチップ１０を基板２０にはんだ接続した場合、ＩＣチップ１０におけるパワーＭＯＳ部１１の小さな端子は、基板２０の大きなパワーＭＯＳ部用ランド２２ｂに電気的・熱的に接続される。また、パワーＭＯＳ部１１の小さな端子同士ははんだでつながるため放熱性は確保される。
【００７４】
（第２実施形態）
図５は本発明の第２実施形態に係る電子部品の実装方法を示す概略断面図である。本実施形態の実装方法では、上記図１に示したものと同様のＩＣチップ１０、基板２０を用いる。
【００７５】
図５に示すように、少なくとも２種類以上の接続面積を有しているＩＣチップ１０の端子１２ａ、１２ｂに対して接続面積に比例した量のはんだを供給し、供給されたはんだをリフローさせた後、治具をはんだに押し当てるなどにより加圧成形することで各端子１２ａ、１２ｂ間ではんだ３０の高さが同一となるように調整する。
【００７６】
接続面積の異なるＩＣチップ１０側の各端子１２ａ、１２ｂに対して、簡易な印刷法やはんだボール法にて接続面積に比例した量のはんだを供給した場合、電子部品にて行われるリフロー後に接続面積の異なる端子間にてはんだ高さが異なる。
【００７７】
しかし、本実施形態では、リフローによって高くなりすぎたパワーＭＯＳ部用電極１２ｂのはんだ３０を、図５に示すように、加圧成形にて容易に低くし、各端子１２ａ、１２ｂ間ではんだ３０の高さを同一にすることができる。
【００７８】
このようにしてはんだ３０の高さ調整が行われたＩＣチップ１０は、複数個の端子１２ａ、１２ｂに対して接続面積に比例した量のはんだ３０が供給されており、これら供給されたはんだ３０はリフローさせた後加圧成形することで各端子１２ａ、１２ｂ間で高さが同一となるように調整されている電子部品として提供される。
【００７９】
そして、この図５に示すＩＣチップ１０は、基板２０に搭載される。このとき、基板２０にははんだが供給されていない。そして、この搭載の際には、ＩＣチップ１０と基板２０との間において、接続面積の異なる各端子間ではんだ３０を介した接触が確実に行われる。その後、はんだ３０をリフローさせることで各端子１２、２２間のはんだ接続が行われる。
【００８０】
このように、本実施形態の実装方法によっても、ＩＣチップ１０において信号用電極１２ａの狭ピッチ化やパワーＭＯＳ部１１の高パワー化を図ったとしても、安価にＩＣチップ１０と基板２０とのはんだ接続を行うことができる。
【００８１】
また、上記第１および第２実施形態に共通して言えることであるが、ＩＣチップ１０のパワーＭＯＳ部１１に設けるパワーＭＯＳ部用電極１２ｂへのはんだ供給は、はんだペーストを用いた印刷法にて行うことができる。そのため、はんだボールで形成する場合に比べて電極形状の自由度が大きいことから、上記したような任意の形状とすることができ、接続面積も大きくでき放熱性向上に有利である。
【００８２】
（他の実施形態）
図６、図７にＩＣチップ１０の端子面における電極配置の変形例を示す。図６は第１の変形例、図７は第２の変形例である。
【００８３】
これら変形例に示すように、パワーＭＯＳ部１１は複数個あっても良いし、また、パワーＭＯＳ部用電極１２ｂはパワーＭＯＳ部１１の領域からはみ出した形であっても良い。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る電子部品およびその実装構造を示す図である。
【図２】図１に示す実装構造を作るための実装方法を示す工程図である。
【図３】上記第１実施形態の第１の変形例を示す図である。
【図４】上記第１実施形態の第２の変形例を示す図である。
【図５】本発明の第２実施形態に係る電子部品の実装方法を示す概略断面図である。
【図６】ＩＣチップの端子面における電極配置の第１の変形例を示す概略平面図である。
【図７】ＩＣチップの端子面における電極配置の第２の変形例を示す概略平面図である。
【図８】発熱部を有するＩＣチップの端子面側の種々の平面構成を示す図である。
【図９】ＩＣチップ上の異なる電極面積を有する電極バンプに対してはんだを供給する工程を示す断面図である。
【符号の説明】
１０…ＩＣチップ、１２…ＩＣチップの端子、１２ａ…信号用電極、
１２ｂ…パワーＭＯＳ部用電極、２０…基板、２２…基板の端子、
２２ａ…信号用ランド、２２ｂ…パワーＭＯＳ部用ランド、３０…はんだ、
３０ａ…はんだペースト、３０ｂ…はんだシート。

Claims

複数個の端子（１２）を有する電子部品（１０）を、前記電子部品の端子に対応した複数個の端子（２２）を有する基板（２０）に搭載し、
前記電子部品の端子と前記基板の端子とをはんだ（３０）を介して電気的および熱的に接続してなり、
前記基板の端子が少なくとも２種類以上の接続面積を有している電子部品の実装方法において、
前記基板の端子のうち比較的大きな接続面積を有する端子（２２ｂ）については前記基板側にはんだを供給し、前記基板側へ供給されたはんだをリフローさせた後、加圧成形することで高さ調整し、比較的小さな接続面積を有する端子（２２ａ）については当該端子に対応する前記電子部品側の端子（１２ａ）にはんだを供給するようにしたことを特徴とする電子部品の実装方法。
複数個の端子（１２）を有するＩＣチップ（１０）を、前記ＩＣチップの端子に対応した複数個の端子（２２）を有する基板（２０）に搭載し、
前記ＩＣチップの端子と前記基板の端子とをはんだ（３０）を介して電気的および熱的に接続してなり、
前記基板の端子が少なくとも２種類以上の接続面積を有しているＩＣチップの実装方法において、
前記ＩＣチップは、論理回路およびパワーＭＯＳトランジスタを備えており、
前記基板の端子のうち比較的大きな接続面積を有する端子（２２ｂ）については前記基板側にはんだを供給し、比較的小さな接続面積を有する端子（２２ａ）については当該端子に対応する前記ＩＣチップ側の端子（１２ａ）にはんだを供給するようにしたことを特徴とするＩＣチップの実装方法。
複数個の端子（１２）を有するＩＣチップ（１０）を、前記ＩＣチップの端子に対応した複数個の端子（２２）を有する基板（２０）に搭載し、
前記ＩＣチップの端子と前記基板の端子とをはんだ（３０）を介して電気的および熱的に接続してなり、
前記基板の端子が少なくとも２種類以上の接続面積を有しているＩＣチップの実装方法において、
前記基板の端子のうち比較的大きな接続面積を有する端子（２２ｂ）に対応する前記ＩＣチップ側の端子（１２ｂ）がパワーＭＯＳ用電極となっており、
前記基板の端子のうち前記比較的大きな接続面積を有する端子（２２ｂ）については前記基板側にはんだを供給し、比較的小さな接続面積を有する端子（２２ａ）については当該端子に対応する前記ＩＣチップ側の端子（１２ａ）にはんだを供給するようにしたことを特徴とするＩＣチップの実装方法。
前記基板（２０）側へのはんだの供給をはんだペースト（３０ａ）を用いて行うことを特徴とする請求項２または３に記載のＩＣチップの実装方法。
前記基板（２０）側へのはんだの供給をはんだシート（３０ｂ）を用いて行うことを特徴とする請求項２または３に記載のＩＣチップの実装方法。
前記基板（２０）側へ供給されたはんだをリフローさせた後、加圧成形することで高さ調整することを特徴とする請求項２または３に記載のＩＣチップの実装方法。
論理回路およびパワーＭＯＳトランジスタを備え、異なる２種類以上の接続面積を有する複数個の端子（１２）を備えるＩＣチップにおいて、
前記複数個の端子のうち比較的接続面積の小さい端子（１２ａ）にはんだ（３０）が供給され、比較的接続面積の大きい端子（１２ｂ）にははんだが供給されていないことを特徴とするＩＣチップ。
異なる２種類以上の接続面積を有する複数個の端子（１２）を備えるＩＣチップにおいて、
前記複数個の端子のうち比較的接続面積の大きい端子（１２ｂ）がパワーＭＯＳ用電極となっており、
前記複数個の端子のうち比較的接続面積の小さい端子（１２ａ）にはんだ（３０）が供給され、前記比較的接続面積の大きい端子（１２ｂ）にははんだが供給されていないことを特徴とするＩＣチップ。