JP3864295B2 - 半導体素子及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、プラズマを用いる工程を施すとき発生するマイナスの電荷の蓄積（Charge-up ）現象を防止し得る半導体素子の構造及びその製造方法に関するものである。
【０００２】
【従来の技術】
一般に、電荷結合素子（Charge coupled device:ＣＣＤ）等を形成する半導体素子の集積度を高度化するためには、デザインルールを減らすべきである。デザインルールを減らすことにより、結局は、製造工程のマージンを減らしたことになる。
【０００３】
減少されたデザインルールによる製造工程では、半導体素子を製造する際に正確なパターンを形成すべきであるので、リアクティブイオンエッチング（Reactive ion etching：ＲＩＥ）のようなプラズマを利用するエッチングを施す工程が必要となる。
【０００４】
プラズマを利用するエッチング工程は、パターンを正確に形成することはできるが、半導体素子に悪い影響を及ぼす場合がある。即ち、不均一な半導体基板にプラズマを施す場合は、該不均一な半導体基板上に形成される半導体素子の位置に応じて半導体素子の特性が異なるため、マイナスの電荷が発生して蓄積するチャージアップ現象が発生し、ひいては、半導体基板の周辺にプラスの電荷が集中して、半導体素子の誤動作を招くおそれがある。
【０００５】
以下、従来の半導体素子の構造及びその製造方法を、図面を用いて説明し、プラズマを用いるエッチングにより電荷が誘起されて半導体素子に及ぼす問題点について説明する。
【０００６】
図４は、従来の半導体素子の平面図である。
従来の半導体素子は、図示されたように、半導体基板１は、第１領域２と第２領域３とを備える。前記第１領域２には、いわゆるフォトダイオードである光を透過する透過部２１と、光を遮断する遮光部２２とが形成され、前記第２領域３の上面には複数のパッド３１が形成され、これらパッド３１は外部回路（図示せず）と電気的に連結されるようになっている。
【０００７】
図５は、図４の従来の半導体素子のII−II´線における縦断面図である。
図５に示すように、従来の半導体素子は、半導体基板１の内部に静電気放電用ｐ−ウェル（以下、ＥＳＤ（Electrostatic Discharge ）ｐ−ウェルと称す）１１が形成されている。該ＥＳＤｐ−ウェル１１の両端部には素子隔離領域ａが形成され、前記ＥＳＤｐ−ウェル１１内にはｎ型拡散層１２，１３及びｐ型拡散層１４が形成されている。
【０００８】
前記ＥＳＤｐ−ウェル１１及び素子隔離領域ａ上面には第１絶縁層１５が形成されている。該第１絶縁層１５は、ＨＬＤ層１５ａ及びＢＰＳＧ（Boron-doped Phosphor-Silicate Glass ）層１５ｂの２層になっている。
【０００９】
また、前記ｎ型拡散層１２，１３の上面にはコンタクトホール１２ａ，１３ａがそれぞれ形成され、ｐ型拡散層１４の上面にはコンタクトホール１４ａが形成されて、それらコンタクトホール１２ａ，１３ａ，１４ａの内部及び前記絶縁層１５の上面に金属配線１２ｂ，１３ｂ，１４ｂがそれぞれ形成されている。それら金属配線１２ｂ，１３ｂ，１４ｂの上面及び第１絶縁層１５の上面には第２絶縁層１６がＰ−ＳｉＯ膜にて形成されている。
【００１０】
さらに、第２絶縁層１６の上面には半導体素子保護用の保護層１７がＰ−ＳｉＮ膜にて形成され、該保護層１７の上面に半導体素子平坦用の平坦層１８が形成されている。第２絶縁層１６，保護層１７及び平坦層１８は、エッチングすることで金属配線１２ｂの上面にパッド用ホール１９が垂直に形成され、該パッド用ホール１９の内部に金属層が蒸着されて、パッド３１が形成されている。
【００１１】
このように構成される従来の半導体素子の製造方法を説明すると次のようである。
即ち、図５に示したように、ｎ型の半導体基板１内にｐ型不純物イオンを注入し、通常のＬＯＣＯＳ工程を施して、ＥＳＤｐ−ウェル１１に対応する領域の端部の半導体基板１上面に素子隔離領域ａを形成することにより、ＥＳＤｐ−ウェル１１及び主ｐ−ウェル（図示せず）を隔離形成する。
【００１２】
尚、主ｐ−ウェルは第１領域２に対応する領域であり、通常の製造工程で形成されるため、主に、第２領域３の製造工程について以下に説明する。
次いで、ＥＳＤｐ−ウェル１１内にｎ型拡散層１２，１３及びｐ型拡散層１４を形成する。
【００１３】
次いで、ＥＳＤｐ−ウェル１１を包含する半導体基板１１の上面にＨＬＤ層１５ａ及びＢＰＳＧ層１５ｂを順次蒸着して第１絶縁層１５を形成し、該第１絶縁層１５をエッチングして、ｎ型拡散層１２，１３及びｐ型拡散層１４の上面が露出されるコンタクトホール１２ａ，１３ａ，１４ａをそれぞれ形成する。
【００１４】
それらコンタクトホール１２ａ，１３ａ，１４ａを形成するとき、プラズマを利用するエッチングを施し、それらコンタクトホール１２ａ，１３ａ，１４ａの内部及び前記ＢＰＳＧ層１５ｂの上面に、素子間の連結配線を形成するための金属を塗布した後、パターニングして、金属配線１２ｂ，１３ｂ，１４ｂを形成する。それら金属配線１２ｂ，１３ｂ，１４ｂを形成する金属をパターニングするときも、プラズマを利用してエッチングを施す。
【００１５】
次いで、第１絶縁層１５及び各金属配線１２ｂ，１３ｂ，１４ｂの上面に第２絶縁層１６を形成する。該第２絶縁層１６にはＰ−ＳｉＯ膜を用いる。
さらに、該第２絶縁膜１６の上面及び図４に示した第１領域２の透過部２１を除いた領域の上面に、光を遮断する光学金属層を形成する。
【００１６】
ここで、ＣＣＤは光を電気に変換する素子であり、第１領域２の透過部２１を通して光を受け、透過部２１以外の遮光部２２は遮光する必要があるため、遮光部２２上のみに光学金属層が形成されるのに対して、第２領域３は遮光する必要がないため、該第２領域３の第２絶縁層１６上面の光学金属層はエッチングして除去する。
【００１７】
次いで、半導体素子を保護する保護層１７を前記第２絶縁層１６の上面に形成し、それら第２絶縁膜１６及び保護層１７をエッチングして前記ｎ型拡散層１２に連結された金属配線１２ｂの上面にパッド用ホール１９を形成する。
【００１８】
さらに、該パッド用ホール１９の内部及び前記保護層１７の上面にフォトダイオード２１のＵ−レンズ（図示されず）を形成するための平坦層１８を形成し、該平坦層１８をエッチングしてパッド用ホール１９を再び形成し、該パッド用ホール１９内部に金属を蒸着してパッド３１を形成する。
【００１９】
このような半導体素子の製造方法では、複数回のプラズマを利用するエッチングが繰り返して行われ、半導体素子の上面にマイナスの電荷が蓄積（Charge-up ）される。
【００２０】
図６は、ＥＳＤｐ−ウェル１１と主ｐ−ウェル（main p-well ）９１間の帯電状態を説明する図である。
上述したように、半導体基板１の内部には、パッド３１と連結されるＥＳＤｐ−ウェル１１と、半導体素子を形成する主ｐ−ウェル９１とが形成され、ＥＳＤｐ−ウェル１１及び主ｐ−ウェル９１の上面には、第１絶縁層１５，第２絶縁層１６，保護層１７及び平坦層１８が順次積層されている。前記ＥＳＤｐ−ウェル１１にはパッド３１を介して約９Ｖの高電圧Ｖｐが印加され、主ｐ−ウェル９１は接地されている。
【００２１】
従来の半導体素子の製造方法では、プラズマを利用するエッチングを複数回反復して行うことで、マイナスの電荷が前記平坦層１８の上面に蓄積される。これにより、各第１絶縁層１５，第２絶縁層１６，保護層１７及び平坦層１８の界面に電荷がトラップされて、半導体基板１の表面にはプラスの電荷が誘起され、半導体基板１の表面に放電層が形成される。
【００２２】
【発明が解決しようとする課題】
然るに、このような従来の半導体素子においては、半導体素子を製造する際、プラズマを利用するエッチングを複数回反復して施すことで、図６に示すように、プラスの電荷が半導体基板１の表面に誘起されて、ＥＳＤｐ−ウェル１１と主ｐ−ウェル９１間にｐチャンネルを形成することと同様な結果が現れるため、ＥＳＤｐ−ウェル１１に高電圧が印加されると、ＥＳＤｐ−ウェル１１と主ｐ−ウェル９１間には電流の漏洩が発生するという問題点がある。
【００２３】
かつ、半導体基板１の表面に誘起されるプラスの電荷によってしきい値電圧が変化するため、半導体素子の誤動作（DC fail ）が発生するという不都合な点があった。
【００２４】
そこで、本発明は、プラズマを利用するエッチングの施行により発生する電荷を放電させて、ＥＳＤｐ−ウェルと主ｐ−ウェル間に漏洩電流が発生する現象及び半導体素子の誤動作を防止し得る半導体素子及びその製造方法を提供しようとするものである。
【００２５】
【課題を解決するための手段】
このような目的を達成するため、本発明の請求項１に記載の半導体素子は、第１導電型の半導体基板内に形成された素子形成用の第２導電型の主ウェル領域に対応する前記半導体基板に形成され、光を透過する複数の透過部と、それら透過部の周囲の遮光部とを備えた第１領域と、前記半導体基板内で前記主ウェル領域と隔離形成された第２導電型の静電気放電用ウェル領域に対応する前記半導体基板に形成された複数のパッドと、それらパッドの周囲に形成された放電部とを備えた第２領域と、から構成され、前記放電部及び前記遮光部の何れもが、前記半導体基板の上に形成され、プラズマエッチングされた絶縁層と、該絶縁層の上面に形成され、光を遮断するための接地された光学金属層とを備える。
【００２６】
請求項２に記載の発明では、前記第１領域は前記半導体基板の中央部に形成され、前記第２領域は前記半導体基板の周縁部に形成される。
請求項３に記載の発明では、前記第１領域は前記半導体基板の周縁部に形成され、前記第２領域は前記半導体基板の中央部に形成される。
【００２７】
請求項４に記載の発明では、前記第１領域は、複数のブロックにて形成される。また、請求項５に記載の半導体素子の製造方法は、第１導電型の半導体基板内に第２導電型の主ウェル領域及び第２導電型の静電気放電用ウェル領域を隔離して形成する工程と、前記静電気放電用ウェル領域内部に拡散層を形成する工程と、前記半導体基板の上面に第１絶縁層を形成する工程と、前記拡散層の所定領域をプラズマを利用するエッチングにより露出させてコンタクトホールを形成する工程と、前記第１絶縁層の上面及び前記コンタクトホールの内部に金属層を形成し、プラズマを利用するエッチングによりパターニングして金属配線を形成する工程と、前記金属配線及び前記第１絶縁層の上面に第２絶縁層を形成する工程と、前記第２絶縁層の上面に光を遮断するための接地された光学金属層を形成する工程と、前記主ウェル領域の所定部位の前記光学金属層をエッチングして、光を透過する透過部を形成する工程と、前記静電気放電用ウェル領域のパッド用ホール形成部位の前記第２絶縁層及び前記光学金属層をエッチングしてパッド用ホールを形成し、前記金属配線を露出させる工程と、前記パッド用ホールの内部に金属を蒸着してパッドを形成する工程と、を順次行い、前記静電気放電用ウェル領域に前記光学金属層を残存させるようになっている。
【００２８】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を用いて説明する。本発明に係る半導体素子の第１実施形態は、図１に示したように、半導体基板１内の素子形成用の主ウェル領域に対応する半導体基板１の中央部に、フォトダイオードとして光を透過する複数の透過部２１と、それら透過部２１の周囲の遮光部２２とを有した第１領域２と、前記半導体基板１内で前記主ウェル領域と隔離形成された静電気放電用ウェル（以下、ＥＳＤ（Electrostatic Discharge ）ｐ−ウェルと称す）領域に対応する半導体基板１の周縁部に、複数のパッド３１と、それらパッド３１の周囲の放電部３２を有した第２領域３とから構成され、前記放電部３２は、具体的には後述するように、接地された光学金属層を有して形成されている。
【００２９】
また、本発明に係る半導体素子の第２実施形態は、図２に示したように、半導体基板１の中央部に、複数のパッド３１及び放電部３２を有する第２領域３が形成され、第１領域２は、半導体基板１の周縁部に、複数のブロック、例えば、２個又は４個のブロックに区画形成されて成る（図２中では２個）。
【００３０】
図３は、このような平面レイアウトを有する本第１，第２実施形態に係る半導体素子のI −I ´線における第２領域３の縦断面図である。
図３に示したように、ｎ型の半導体基板１の内部にＥＳＤｐ−ウェル１１が形成され、該ＥＳＤｐ−ウェル１１の内部に、パッド３１に連結されるｎ型拡散層１２及びｎ型拡散層１３並びにｐ型拡散層１４がそれぞれ形成される。
【００３１】
前記ＥＳＤｐ−ウェル１１周辺の半導体基板１の上面には素子隔離領域ａが形成される。
ＥＳＤｐ−ウェル１１及び素子隔離領域ａの上面には、ＨＬＤ層１５ａとＢＰＳＧ（Boron-doped Phosphor-Silicate Glass ）層１５ｂとを有する第１絶縁層１５が形成される。
【００３２】
前記各ｎ型拡散層１２，１３及びｐ型拡散層１４の上面には、それぞれコンタクトホール１２ａ，１３ａ，１４ａが形成され、それらコンタクトホール１２ａ，１３ａ，１４ａの内部及び第１絶縁層１５の上面には、各金属配線１２ｂ，１３ｂ，１４ｂが形成される。それら金属配線１２ｂ，１３ｂ，１４ｂ及び第１絶縁層１５の上面には、第２絶縁層１６がＰ−ＳｉＯ膜にて形成される。
【００３３】
該第２絶縁層１６の上面には光学金属層２２ａが形成され、該光学金属層２２ａの上面に、Ｐ−ＳｉＮ膜から成る保護層１７と、平坦層１８とが順次形成される。
【００３４】
前記光学金属層２２ａは接地され、前記金属配線１２ｂの上面にはパッド用ホール１９が形成されて、該パッド用ホール１９の内部及び平坦層１８の上部にパッド３１が形成される。
【００３５】
以下、このように構成される本第１，第２実施形態に係る半導体素子の製造方法について説明する。
先ず、半導体基板１の内部の所定領域にｐ型不純物イオンを注入し、通常のＬＯＣＯＳ工程を施して、前記ＥＳＤｐ−ウェル１１に対応する領域の端部の半導体基板１の上面に素子隔離領域ａを形成し、ＥＳＤｐ−ウェル１１と主ｐ−ウェル（図示されず）とをそれぞれ形成する。
【００３６】
尚、主ｐ−ウェル部分は従来と同様に形成するので、具体的な説明は省略する。
前記ＥＳＤｐ−ウェル１１の内部にｎ型拡散層１２，１３及びｐ型拡散層１４を順次形成する。
【００３７】
次いで、半導体基板１の上面にＨＬＤ層１５ａ及びＢＰＳＧ層１５ｂを順次蒸着して第１絶縁層１５を形成した後、ｎ型拡散層１２，１３及びｐ型拡散層１４の上面の第１絶縁層１５をエッチングして、各コンタクトホール１２ａ，１３ａ，１４ａを形成する。
【００３８】
次いで、各コンタクトホール１２ａ，１３ａ，１４ａの内部及び第１絶縁層１５の上面に金属を塗布した後、パターニングして、各金属配線１２ｂ，１３ｂ，１４ｂを形成する。
次いで、それら金属配線１２ｂ，１３ｂ，１４ｂ及び第１絶縁層１５の上面に
、Ｐ−ＳｉＯ膜から成る第２絶縁層１６を形成した後、該第２絶縁層１６の上面に、光を遮断するための光学金属層２２ａを形成する。
【００３９】
この後、透過部２１が形成される領域の光学金属層２２ａをエッチングする。光学金属層には、Ｗ，ＴｉＷ，ＴｉＮ，Ａｌ，ＭｏＳｉｘなどを用いる。
このとき、従来の半導体素子の製造方法では、第２領域３の光学金属層２２ａをエッチングして除去したが、本実施形態では、第２領域３の光学金属層２２ａをエッチングしない。
次いで、光学金属層２２ａの上面に、Ｐ−ＳｉＮ膜から成る保護層１７を形成
し、該保護層１７，光学金属層２２ａ及び第２絶縁層１６をエッチングしてパッド用ホール１９を形成し、金属配線１２ｂを露出させる。
【００４０】
さらに、保護層１７の上面に、Ｕ−レンズのための平坦層１８を形成し、該平坦層１８をエッチングして金属配線１２ｂを再び露出させ、前記パッド用ホール１９の内部に金属を蒸着してパッド３１を形成する。
【００４１】
このように、第２領域３の光学金属層２２ａを除去せずに、そのまま残すと、半導体素子の製造工程中、プラズマを利用するエッチングの施行により誘起されるマイナスの電荷が光学金属層２２ａに沿って放電されるため、ＥＳＤｐ−ウェル１１と主ｐ−ウェル（図示せず）間には電流の漏洩が発生せず、半導体素子に誤動作が生ずるおそれがなくなる。
【００４２】
また、電荷が金属配線１２ｂ，１３ｂ，１４ｂに沿って移動する際、ゲート酸化膜のような弱い部分を破壊するおそれがなくなる。
さらに、半導体基板１の中央部にマイナスの電荷の蓄積が集中し、半導体基板１上の半導体素子の位置に応じて、該半導体素子の特性が相異するという不都合がなくなる。
【００４３】
【発明の効果】
以上、説明したように、本発明に係る半導体素子及びその製造方法によれば、光学金属層を接地するように構成し、プラズマを利用するエッチングを施すときに発生するマイナスの電荷を継続して放電させ、マイナスの電荷の蓄積を防止できるため、半導体素子の誤動作を防止し得るという効果がある。
【００４４】
また、ゲート酸化膜のような弱い部分の破壊を未然に防止し、半導体素子の収率を向上し得るという効果がある。
また、半導体基板の中央部に形成された半導体素子の素子特性と、周縁部に形成された半導体素子の素子特性とが相異することを防止し、製造される半導体素子の信頼性を向上し得るという効果がある。
【００４５】
さらに、請求項２、３及び４記載の発明によれば、第１領域の透過部及び遮光部と第２領域のパッド及び放電部とを半導体基板上の何れの位置に形成しても良いため、半導体素子の設計が容易になるという効果がある。
【００４６】
かつ、請求項５記載の発明によれば、従来の半導体素子の製造工程をそのまま利用し、光学金属層をパターニングするためのマスクを変更するのみでよいため、半導体素子を容易に製造し得るという効果がある。
【図面の簡単な説明】
【図１】本発明に係る半導体素子の第１実施形態の平面レイアウトを示した図である。
【図２】本発明に係る半導体素子の第２実施形態の平面レイアウトを示した図である。
【図３】図１及び図２のI −I ´線における縦断面図である。
【図４】従来の半導体素子の平面レイアウトを示した図である。
【図５】図４のII−II´線における縦断面図である。
【図６】従来の半導体素子における電荷の蓄積状態を示した図である。
【符号の説明】
１ 半導体基板
２ 第１領域
３ 第２領域
１１ ＥＳＤｐ−ウェル
１２，１３ ｎ型拡散層
１４ ｐ型拡散層
１２ａ，１３ａ，１４ａ コンタクトホール
１２ｂ，１３ｂ，１４ｂ 金属配線
１５ 第１絶縁層
１５ａ ＨＬＤ層
１５ｂ ＢＰＳＧ層
１６ 第２絶縁層
１７ 保護層
１８ 平坦層
１９ パッド用ホール
２１ 透過部（フォトダイオード）
２２ 遮光部
２２ａ 光学金属層
３１ パッド
３２ 放電部
【発明の属する技術分野】
本発明は、プラズマを用いる工程を施すとき発生するマイナスの電荷の蓄積（Charge-up ）現象を防止し得る半導体素子の構造及びその製造方法に関するものである。
【０００２】
【従来の技術】
一般に、電荷結合素子（Charge coupled device:ＣＣＤ）等を形成する半導体素子の集積度を高度化するためには、デザインルールを減らすべきである。デザインルールを減らすことにより、結局は、製造工程のマージンを減らしたことになる。
【０００３】
減少されたデザインルールによる製造工程では、半導体素子を製造する際に正確なパターンを形成すべきであるので、リアクティブイオンエッチング（Reactive ion etching：ＲＩＥ）のようなプラズマを利用するエッチングを施す工程が必要となる。
【０００４】
プラズマを利用するエッチング工程は、パターンを正確に形成することはできるが、半導体素子に悪い影響を及ぼす場合がある。即ち、不均一な半導体基板にプラズマを施す場合は、該不均一な半導体基板上に形成される半導体素子の位置に応じて半導体素子の特性が異なるため、マイナスの電荷が発生して蓄積するチャージアップ現象が発生し、ひいては、半導体基板の周辺にプラスの電荷が集中して、半導体素子の誤動作を招くおそれがある。
【０００５】
以下、従来の半導体素子の構造及びその製造方法を、図面を用いて説明し、プラズマを用いるエッチングにより電荷が誘起されて半導体素子に及ぼす問題点について説明する。
【０００６】
図４は、従来の半導体素子の平面図である。
従来の半導体素子は、図示されたように、半導体基板１は、第１領域２と第２領域３とを備える。前記第１領域２には、いわゆるフォトダイオードである光を透過する透過部２１と、光を遮断する遮光部２２とが形成され、前記第２領域３の上面には複数のパッド３１が形成され、これらパッド３１は外部回路（図示せず）と電気的に連結されるようになっている。
【０００７】
図５は、図４の従来の半導体素子のII−II´線における縦断面図である。
図５に示すように、従来の半導体素子は、半導体基板１の内部に静電気放電用ｐ−ウェル（以下、ＥＳＤ（Electrostatic Discharge ）ｐ−ウェルと称す）１１が形成されている。該ＥＳＤｐ−ウェル１１の両端部には素子隔離領域ａが形成され、前記ＥＳＤｐ−ウェル１１内にはｎ型拡散層１２，１３及びｐ型拡散層１４が形成されている。
【０００８】
前記ＥＳＤｐ−ウェル１１及び素子隔離領域ａ上面には第１絶縁層１５が形成されている。該第１絶縁層１５は、ＨＬＤ層１５ａ及びＢＰＳＧ（Boron-doped Phosphor-Silicate Glass ）層１５ｂの２層になっている。
【０００９】
また、前記ｎ型拡散層１２，１３の上面にはコンタクトホール１２ａ，１３ａがそれぞれ形成され、ｐ型拡散層１４の上面にはコンタクトホール１４ａが形成されて、それらコンタクトホール１２ａ，１３ａ，１４ａの内部及び前記絶縁層１５の上面に金属配線１２ｂ，１３ｂ，１４ｂがそれぞれ形成されている。それら金属配線１２ｂ，１３ｂ，１４ｂの上面及び第１絶縁層１５の上面には第２絶縁層１６がＰ−ＳｉＯ膜にて形成されている。
【００１０】
さらに、第２絶縁層１６の上面には半導体素子保護用の保護層１７がＰ−ＳｉＮ膜にて形成され、該保護層１７の上面に半導体素子平坦用の平坦層１８が形成されている。第２絶縁層１６，保護層１７及び平坦層１８は、エッチングすることで金属配線１２ｂの上面にパッド用ホール１９が垂直に形成され、該パッド用ホール１９の内部に金属層が蒸着されて、パッド３１が形成されている。
【００１１】
このように構成される従来の半導体素子の製造方法を説明すると次のようである。
即ち、図５に示したように、ｎ型の半導体基板１内にｐ型不純物イオンを注入し、通常のＬＯＣＯＳ工程を施して、ＥＳＤｐ−ウェル１１に対応する領域の端部の半導体基板１上面に素子隔離領域ａを形成することにより、ＥＳＤｐ−ウェル１１及び主ｐ−ウェル（図示せず）を隔離形成する。
【００１２】
尚、主ｐ−ウェルは第１領域２に対応する領域であり、通常の製造工程で形成されるため、主に、第２領域３の製造工程について以下に説明する。
次いで、ＥＳＤｐ−ウェル１１内にｎ型拡散層１２，１３及びｐ型拡散層１４を形成する。
【００１３】
次いで、ＥＳＤｐ−ウェル１１を包含する半導体基板１１の上面にＨＬＤ層１５ａ及びＢＰＳＧ層１５ｂを順次蒸着して第１絶縁層１５を形成し、該第１絶縁層１５をエッチングして、ｎ型拡散層１２，１３及びｐ型拡散層１４の上面が露出されるコンタクトホール１２ａ，１３ａ，１４ａをそれぞれ形成する。
【００１４】
それらコンタクトホール１２ａ，１３ａ，１４ａを形成するとき、プラズマを利用するエッチングを施し、それらコンタクトホール１２ａ，１３ａ，１４ａの内部及び前記ＢＰＳＧ層１５ｂの上面に、素子間の連結配線を形成するための金属を塗布した後、パターニングして、金属配線１２ｂ，１３ｂ，１４ｂを形成する。それら金属配線１２ｂ，１３ｂ，１４ｂを形成する金属をパターニングするときも、プラズマを利用してエッチングを施す。
【００１５】
次いで、第１絶縁層１５及び各金属配線１２ｂ，１３ｂ，１４ｂの上面に第２絶縁層１６を形成する。該第２絶縁層１６にはＰ−ＳｉＯ膜を用いる。
さらに、該第２絶縁膜１６の上面及び図４に示した第１領域２の透過部２１を除いた領域の上面に、光を遮断する光学金属層を形成する。
【００１６】
ここで、ＣＣＤは光を電気に変換する素子であり、第１領域２の透過部２１を通して光を受け、透過部２１以外の遮光部２２は遮光する必要があるため、遮光部２２上のみに光学金属層が形成されるのに対して、第２領域３は遮光する必要がないため、該第２領域３の第２絶縁層１６上面の光学金属層はエッチングして除去する。
【００１７】
次いで、半導体素子を保護する保護層１７を前記第２絶縁層１６の上面に形成し、それら第２絶縁膜１６及び保護層１７をエッチングして前記ｎ型拡散層１２に連結された金属配線１２ｂの上面にパッド用ホール１９を形成する。
【００１８】
さらに、該パッド用ホール１９の内部及び前記保護層１７の上面にフォトダイオード２１のＵ−レンズ（図示されず）を形成するための平坦層１８を形成し、該平坦層１８をエッチングしてパッド用ホール１９を再び形成し、該パッド用ホール１９内部に金属を蒸着してパッド３１を形成する。
【００１９】
このような半導体素子の製造方法では、複数回のプラズマを利用するエッチングが繰り返して行われ、半導体素子の上面にマイナスの電荷が蓄積（Charge-up ）される。
【００２０】
図６は、ＥＳＤｐ−ウェル１１と主ｐ−ウェル（main p-well ）９１間の帯電状態を説明する図である。
上述したように、半導体基板１の内部には、パッド３１と連結されるＥＳＤｐ−ウェル１１と、半導体素子を形成する主ｐ−ウェル９１とが形成され、ＥＳＤｐ−ウェル１１及び主ｐ−ウェル９１の上面には、第１絶縁層１５，第２絶縁層１６，保護層１７及び平坦層１８が順次積層されている。前記ＥＳＤｐ−ウェル１１にはパッド３１を介して約９Ｖの高電圧Ｖｐが印加され、主ｐ−ウェル９１は接地されている。
【００２１】
従来の半導体素子の製造方法では、プラズマを利用するエッチングを複数回反復して行うことで、マイナスの電荷が前記平坦層１８の上面に蓄積される。これにより、各第１絶縁層１５，第２絶縁層１６，保護層１７及び平坦層１８の界面に電荷がトラップされて、半導体基板１の表面にはプラスの電荷が誘起され、半導体基板１の表面に放電層が形成される。
【００２２】
【発明が解決しようとする課題】
然るに、このような従来の半導体素子においては、半導体素子を製造する際、プラズマを利用するエッチングを複数回反復して施すことで、図６に示すように、プラスの電荷が半導体基板１の表面に誘起されて、ＥＳＤｐ−ウェル１１と主ｐ−ウェル９１間にｐチャンネルを形成することと同様な結果が現れるため、ＥＳＤｐ−ウェル１１に高電圧が印加されると、ＥＳＤｐ−ウェル１１と主ｐ−ウェル９１間には電流の漏洩が発生するという問題点がある。
【００２３】
かつ、半導体基板１の表面に誘起されるプラスの電荷によってしきい値電圧が変化するため、半導体素子の誤動作（DC fail ）が発生するという不都合な点があった。
【００２４】
そこで、本発明は、プラズマを利用するエッチングの施行により発生する電荷を放電させて、ＥＳＤｐ−ウェルと主ｐ−ウェル間に漏洩電流が発生する現象及び半導体素子の誤動作を防止し得る半導体素子及びその製造方法を提供しようとするものである。
【００２５】
【課題を解決するための手段】
このような目的を達成するため、本発明の請求項１に記載の半導体素子は、第１導電型の半導体基板内に形成された素子形成用の第２導電型の主ウェル領域に対応する前記半導体基板に形成され、光を透過する複数の透過部と、それら透過部の周囲の遮光部とを備えた第１領域と、前記半導体基板内で前記主ウェル領域と隔離形成された第２導電型の静電気放電用ウェル領域に対応する前記半導体基板に形成された複数のパッドと、それらパッドの周囲に形成された放電部とを備えた第２領域と、から構成され、前記放電部及び前記遮光部の何れもが、前記半導体基板の上に形成され、プラズマエッチングされた絶縁層と、該絶縁層の上面に形成され、光を遮断するための接地された光学金属層とを備える。
【００２６】
請求項２に記載の発明では、前記第１領域は前記半導体基板の中央部に形成され、前記第２領域は前記半導体基板の周縁部に形成される。
請求項３に記載の発明では、前記第１領域は前記半導体基板の周縁部に形成され、前記第２領域は前記半導体基板の中央部に形成される。
【００２７】
請求項４に記載の発明では、前記第１領域は、複数のブロックにて形成される。また、請求項５に記載の半導体素子の製造方法は、第１導電型の半導体基板内に第２導電型の主ウェル領域及び第２導電型の静電気放電用ウェル領域を隔離して形成する工程と、前記静電気放電用ウェル領域内部に拡散層を形成する工程と、前記半導体基板の上面に第１絶縁層を形成する工程と、前記拡散層の所定領域をプラズマを利用するエッチングにより露出させてコンタクトホールを形成する工程と、前記第１絶縁層の上面及び前記コンタクトホールの内部に金属層を形成し、プラズマを利用するエッチングによりパターニングして金属配線を形成する工程と、前記金属配線及び前記第１絶縁層の上面に第２絶縁層を形成する工程と、前記第２絶縁層の上面に光を遮断するための接地された光学金属層を形成する工程と、前記主ウェル領域の所定部位の前記光学金属層をエッチングして、光を透過する透過部を形成する工程と、前記静電気放電用ウェル領域のパッド用ホール形成部位の前記第２絶縁層及び前記光学金属層をエッチングしてパッド用ホールを形成し、前記金属配線を露出させる工程と、前記パッド用ホールの内部に金属を蒸着してパッドを形成する工程と、を順次行い、前記静電気放電用ウェル領域に前記光学金属層を残存させるようになっている。
【００２８】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を用いて説明する。本発明に係る半導体素子の第１実施形態は、図１に示したように、半導体基板１内の素子形成用の主ウェル領域に対応する半導体基板１の中央部に、フォトダイオードとして光を透過する複数の透過部２１と、それら透過部２１の周囲の遮光部２２とを有した第１領域２と、前記半導体基板１内で前記主ウェル領域と隔離形成された静電気放電用ウェル（以下、ＥＳＤ（Electrostatic Discharge ）ｐ−ウェルと称す）領域に対応する半導体基板１の周縁部に、複数のパッド３１と、それらパッド３１の周囲の放電部３２を有した第２領域３とから構成され、前記放電部３２は、具体的には後述するように、接地された光学金属層を有して形成されている。
【００２９】
また、本発明に係る半導体素子の第２実施形態は、図２に示したように、半導体基板１の中央部に、複数のパッド３１及び放電部３２を有する第２領域３が形成され、第１領域２は、半導体基板１の周縁部に、複数のブロック、例えば、２個又は４個のブロックに区画形成されて成る（図２中では２個）。
【００３０】
図３は、このような平面レイアウトを有する本第１，第２実施形態に係る半導体素子のI −I ´線における第２領域３の縦断面図である。
図３に示したように、ｎ型の半導体基板１の内部にＥＳＤｐ−ウェル１１が形成され、該ＥＳＤｐ−ウェル１１の内部に、パッド３１に連結されるｎ型拡散層１２及びｎ型拡散層１３並びにｐ型拡散層１４がそれぞれ形成される。
【００３１】
前記ＥＳＤｐ−ウェル１１周辺の半導体基板１の上面には素子隔離領域ａが形成される。
ＥＳＤｐ−ウェル１１及び素子隔離領域ａの上面には、ＨＬＤ層１５ａとＢＰＳＧ（Boron-doped Phosphor-Silicate Glass ）層１５ｂとを有する第１絶縁層１５が形成される。
【００３２】
前記各ｎ型拡散層１２，１３及びｐ型拡散層１４の上面には、それぞれコンタクトホール１２ａ，１３ａ，１４ａが形成され、それらコンタクトホール１２ａ，１３ａ，１４ａの内部及び第１絶縁層１５の上面には、各金属配線１２ｂ，１３ｂ，１４ｂが形成される。それら金属配線１２ｂ，１３ｂ，１４ｂ及び第１絶縁層１５の上面には、第２絶縁層１６がＰ−ＳｉＯ膜にて形成される。
【００３３】
該第２絶縁層１６の上面には光学金属層２２ａが形成され、該光学金属層２２ａの上面に、Ｐ−ＳｉＮ膜から成る保護層１７と、平坦層１８とが順次形成される。
【００３４】
前記光学金属層２２ａは接地され、前記金属配線１２ｂの上面にはパッド用ホール１９が形成されて、該パッド用ホール１９の内部及び平坦層１８の上部にパッド３１が形成される。
【００３５】
以下、このように構成される本第１，第２実施形態に係る半導体素子の製造方法について説明する。
先ず、半導体基板１の内部の所定領域にｐ型不純物イオンを注入し、通常のＬＯＣＯＳ工程を施して、前記ＥＳＤｐ−ウェル１１に対応する領域の端部の半導体基板１の上面に素子隔離領域ａを形成し、ＥＳＤｐ−ウェル１１と主ｐ−ウェル（図示されず）とをそれぞれ形成する。
【００３６】
尚、主ｐ−ウェル部分は従来と同様に形成するので、具体的な説明は省略する。
前記ＥＳＤｐ−ウェル１１の内部にｎ型拡散層１２，１３及びｐ型拡散層１４を順次形成する。
【００３７】
次いで、半導体基板１の上面にＨＬＤ層１５ａ及びＢＰＳＧ層１５ｂを順次蒸着して第１絶縁層１５を形成した後、ｎ型拡散層１２，１３及びｐ型拡散層１４の上面の第１絶縁層１５をエッチングして、各コンタクトホール１２ａ，１３ａ，１４ａを形成する。
【００３８】
次いで、各コンタクトホール１２ａ，１３ａ，１４ａの内部及び第１絶縁層１５の上面に金属を塗布した後、パターニングして、各金属配線１２ｂ，１３ｂ，１４ｂを形成する。
次いで、それら金属配線１２ｂ，１３ｂ，１４ｂ及び第１絶縁層１５の上面に
、Ｐ−ＳｉＯ膜から成る第２絶縁層１６を形成した後、該第２絶縁層１６の上面に、光を遮断するための光学金属層２２ａを形成する。
【００３９】
この後、透過部２１が形成される領域の光学金属層２２ａをエッチングする。光学金属層には、Ｗ，ＴｉＷ，ＴｉＮ，Ａｌ，ＭｏＳｉｘなどを用いる。
このとき、従来の半導体素子の製造方法では、第２領域３の光学金属層２２ａをエッチングして除去したが、本実施形態では、第２領域３の光学金属層２２ａをエッチングしない。
次いで、光学金属層２２ａの上面に、Ｐ−ＳｉＮ膜から成る保護層１７を形成
し、該保護層１７，光学金属層２２ａ及び第２絶縁層１６をエッチングしてパッド用ホール１９を形成し、金属配線１２ｂを露出させる。
【００４０】
さらに、保護層１７の上面に、Ｕ−レンズのための平坦層１８を形成し、該平坦層１８をエッチングして金属配線１２ｂを再び露出させ、前記パッド用ホール１９の内部に金属を蒸着してパッド３１を形成する。
【００４１】
このように、第２領域３の光学金属層２２ａを除去せずに、そのまま残すと、半導体素子の製造工程中、プラズマを利用するエッチングの施行により誘起されるマイナスの電荷が光学金属層２２ａに沿って放電されるため、ＥＳＤｐ−ウェル１１と主ｐ−ウェル（図示せず）間には電流の漏洩が発生せず、半導体素子に誤動作が生ずるおそれがなくなる。
【００４２】
また、電荷が金属配線１２ｂ，１３ｂ，１４ｂに沿って移動する際、ゲート酸化膜のような弱い部分を破壊するおそれがなくなる。
さらに、半導体基板１の中央部にマイナスの電荷の蓄積が集中し、半導体基板１上の半導体素子の位置に応じて、該半導体素子の特性が相異するという不都合がなくなる。
【００４３】
【発明の効果】
以上、説明したように、本発明に係る半導体素子及びその製造方法によれば、光学金属層を接地するように構成し、プラズマを利用するエッチングを施すときに発生するマイナスの電荷を継続して放電させ、マイナスの電荷の蓄積を防止できるため、半導体素子の誤動作を防止し得るという効果がある。
【００４４】
また、ゲート酸化膜のような弱い部分の破壊を未然に防止し、半導体素子の収率を向上し得るという効果がある。
また、半導体基板の中央部に形成された半導体素子の素子特性と、周縁部に形成された半導体素子の素子特性とが相異することを防止し、製造される半導体素子の信頼性を向上し得るという効果がある。
【００４５】
さらに、請求項２、３及び４記載の発明によれば、第１領域の透過部及び遮光部と第２領域のパッド及び放電部とを半導体基板上の何れの位置に形成しても良いため、半導体素子の設計が容易になるという効果がある。
【００４６】
かつ、請求項５記載の発明によれば、従来の半導体素子の製造工程をそのまま利用し、光学金属層をパターニングするためのマスクを変更するのみでよいため、半導体素子を容易に製造し得るという効果がある。
【図面の簡単な説明】
【図１】本発明に係る半導体素子の第１実施形態の平面レイアウトを示した図である。
【図２】本発明に係る半導体素子の第２実施形態の平面レイアウトを示した図である。
【図３】図１及び図２のI −I ´線における縦断面図である。
【図４】従来の半導体素子の平面レイアウトを示した図である。
【図５】図４のII−II´線における縦断面図である。
【図６】従来の半導体素子における電荷の蓄積状態を示した図である。
【符号の説明】
１ 半導体基板
２ 第１領域
３ 第２領域
１１ ＥＳＤｐ−ウェル
１２，１３ ｎ型拡散層
１４ ｐ型拡散層
１２ａ，１３ａ，１４ａ コンタクトホール
１２ｂ，１３ｂ，１４ｂ 金属配線
１５ 第１絶縁層
１５ａ ＨＬＤ層
１５ｂ ＢＰＳＧ層
１６ 第２絶縁層
１７ 保護層
１８ 平坦層
１９ パッド用ホール
２１ 透過部（フォトダイオード）
２２ 遮光部
２２ａ 光学金属層
３１ パッド
３２ 放電部
Claims (5)
- 第１導電型の半導体基板内に形成された素子形成用の第２導電型の主ウェル領域に対応する前記半導体基板に形成され、光を透過する複数の透過部と、それら透過部の周囲の遮光部とを備えた第１領域と、
前記半導体基板内で前記主ウェル領域と隔離形成された第２導電型の静電気放電用ウェル領域に対応する前記半導体基板に形成された複数のパッドと、それらパッドの周囲に形成された放電部とを備えた第２領域と、から構成され、
前記放電部及び前記遮光部の何れもが、
前記半導体基板の上に形成され、プラズマエッチングされた絶縁層と、
該絶縁層の上面に形成され、光を遮断するための接地された光学金属層とを備えることを特徴とする半導体素子。 - 前記第１領域は前記半導体基板の中央部に形成され、前記第２領域は前記半導体基板の周縁部に形成されることを特徴とする請求項１記載の半導体素子。
- 前記第１領域は前記半導体基板の周縁部に形成され、前記第２領域は前記半導体基板の中央部に形成されることを特徴とする請求項１記載の半導体素子。
- 前記第１領域は、複数のブロックにて形成されることを特徴とする請求項３に記載の半導体素子。
- 第１導電型の半導体基板内に第２導電型の主ウェル領域及び第２導電型の静電気放電用ウェル領域を隔離して形成する工程と、
前記静電気放電用ウェル領域内部に拡散層を形成する工程と、
前記半導体基板の上面に第１絶縁層を形成する工程と、
前記拡散層の所定領域をプラズマを利用するエッチングにより露出させてコンタクトホールを形成する工程と、
前記第１絶縁層の上面及び前記コンタクトホールの内部に金属層を形成し、プラズマを利用するエッチングによりパターニングして金属配線を形成する工程と、
前記金属配線及び前記第１絶縁層の上面に第２絶縁層を形成する工程と、
前記第２絶縁層の上面に光を遮断するための接地された光学金属層を形成する工程と、
前記主ウェル領域の所定部位の前記光学金属層をエッチングして、光を透過する透過部を形成する工程と、
前記静電気放電用ウェル領域のパッド用ホール形成部位の前記第２絶縁層及び前記光学金属層をエッチングしてパッド用ホールを形成し、前記金属配線を露出させる工程と、
前記パッド用ホールの内部に金属を蒸着してパッドを形成する工程と、を順次行い、前記静電気放電用ウェル領域に前記光学金属層を残存させることを特徴とする半導体素子の製造方法。
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