JP3873012B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3873012B2 JP3873012B2 JP2002220030A JP2002220030A JP3873012B2 JP 3873012 B2 JP3873012 B2 JP 3873012B2 JP 2002220030 A JP2002220030 A JP 2002220030A JP 2002220030 A JP2002220030 A JP 2002220030A JP 3873012 B2 JP3873012 B2 JP 3873012B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- island
- region
- sige
- lattice
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0112—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs
- H10D84/0119—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs the components including complementary BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
- H10D30/6748—Group IV materials, e.g. germanium or silicon carbide having a multilayer structure or superlattice structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/01—Manufacture or treatment
Landscapes
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Recrystallisation Techniques (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、集積回路に用いる半導体装置の製造方法に係わり、特に歪みＳｉ，ＳｉＧｅチャネルのＭＯＳＦＥＴによって構成された高速，低消費電力ＣＭＯＳ論理回路素子やアナログ，ＲＦ回路素子等を製造するための半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、電界効果トランジスタ（ＭＯＳＦＥＴ）のゲート長の短縮に対する技術的，経済的な障壁が急激に高くなっており、この状況を緩和するために高移動度のチャネル材料、特に歪みＳｉ（或いは歪みＳｉＧｅ）を用いる技術が注目されている。歪みＳｉは、より格子定数の大きな格子緩和ＳｉＧｅ上に形成され、面内の引張り歪みにより電子，正孔の移動度はいずれも増大する。下地のＳｉＧｅのＧｅ組成が大きくなるほど歪みＳｉの歪み量が大きくなり、移動度はより高くなる。この歪みＳｉチャネルを有するＭＯＳＦＥＴでＣＭＯＳを構成すれば、同じサイズのＳｉ−ＣＭＯＳよりも高速動作が期待できる。
【０００３】
本発明者らは、この歪みＳｉとＳＯＩ（Si-On-Insulator）構造とを組み合わせたＭＯＳＦＥＴ（歪みＳＯＩ−ＭＯＳＦＥＴ）を提案し、さらに動作実証してきた（T.Mizuno, S.Takagi, N.Sugiyama, J.Koga, T.Tezuka, K.Usuda, T.Hatakeyama, A.Kurobe，and A.Toriumi, IEDM Technical Digests p.934(1999)）。
【０００４】
この素子は、図５に示すように、Ｓｉ基板１上に埋め込み酸化膜２、格子緩和ＳｉＧｅバッファ層３、歪みＳｉチャネル４、ゲート酸化膜５、ゲート電極６を順次積層して形成されている。本構造では、歪みＳｉチャネルのキャリア移動度が高いことによるメリットのほか、接合容量を小さくできる、不純物濃度を低く抑えたまま微細化ができる、等のＳＯＩ構造に起因するメリットを併せ持つ。従って、本構造でＣＭＯＳ論理回路を構成すれば、より高速かつ低消費電力の動作が可能となる。
【０００５】
図５のような素子を実用に供するためには、低転位密度で、かつほぼ完全に格子緩和したＳｉ1-x Ｇｅx バッファ層が必要である。そのようなバッファ層を得るための方法として、本発明者らは図２に示すように、酸化膜上に形成された低Ｇｅ組成（ｘ＝０．１）のＳｉＧｅ層を高温で熱酸化することにより、Ｇｅ組成を増大させつつ（ｘ＞０．５）格子緩和，薄膜化を同時に達成する方法（酸化濃縮法）を既に提案している（特開２００２−７６３４７号公報）。また、ＳＯＩ上にＳｉＧｅ薄膜をエピタキシャル成長したものを酸化濃縮することも可能である（T.Tezuka et al，Appl.Phys.Lett.79,p1798 (2001)）。
【０００６】
Ｓｉチャネル層を十分歪ませて高い移動度を得るためには、下地のＳｉＧｅ層が十分格子緩和している必要がある。一方、信頼性やリーク電流の低減のためには、転位等の格子欠陥の発生を抑制する必要がある。しかしながら、従来の酸化濃縮法では、十分格子緩和させつつ貫通転位密度を実用上の目安となる値１０3 ｃｍ-2程度まで低減するのが困難であるという問題があった。
【０００７】
一方、ＳＯＩ上のＳｉＧｅ層の緩和を促進するために、埋め込み酸化膜中にＢ（ボロン）をイオン注入してアニールする方法が提案されている（F.Y.Huang et al., Appl.Phys.Lett. Vol.19,pp.2680-2682(2000)）。この方法によれば、酸化膜中にＢが混入することにより酸化膜の軟化温度が大幅に低下するので、８００℃程度のアニール温度でも転位を導入することなく高い緩和率が得られる可能性がある。しかし、Ｂは極めて拡散しやすいので、アニール工程中に酸化膜上のＳｉ層やＳｉＧｅ層中に容易に拡散してしまう。ＢはＳｉに対するｐ型不純物となるため、絶縁膜上の半導体層は全て高濃度のｐ型にドーピングされてしまい、ＣＭＯＳの作製は極めて困難となる。
【０００８】
【発明が解決しようとする課題】
このように従来、歪みＳＯＩ−ＭＯＳＦＥＴを実用に供するには、低転位密度で十分に格子緩和したＳｉＧｅバッファ層が必要であるが、絶縁膜上の格子緩和ＳｉＧｅ薄膜を、転位を導入することなしに形成することは困難であった。
【０００９】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、不純物のドープ等を行うことなく、歪みＳｉ−ＣＭＯＳの製造に適した絶縁膜上の格子緩和ＳｉＧｅ薄膜を形成することができ、高速，低消費電力のＣＭＯＳデバイスの実現に寄与する半導体装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
（構成）
上記課題を解決するために本発明は、次のような構成を採用している。
【００１１】
即ち本発明は、半導体装置の製造方法において、絶縁膜上の単結晶Ｓｉ層上に、格子歪みを有する単結晶のＳｉ1-x-y Ｇｅx Ｃy 層（１＞ｘ＞０，１＞ｙ≧０）からなる島状領域と、該島状領域の周囲を囲む非晶質又は多結晶のＳｉ1-x-y Ｇｅx Ｃy 層からなる周辺領域を形成する工程と、前記各Ｓｉ1-x-y Ｇｅx Ｃy 層に加熱処理を施して、表面の一部を酸化すると共に前記島状領域の単結晶のＳｉ 1-x-y Ｇｅ x Ｃ y 層の格子歪みを緩和する工程と、前記加熱処理により生成された酸化膜を除去した後に、前記島状領域上にトランジスタの素子形成領域となる単結晶のＳｉ1-z-w Ｇｅz Ｃw 層（１＞ｚ≧０，１＞ｗ≧０）を形成する工程と、を含むことを特徴とする。或いは、酸化する代わりに、表面を保護膜（Ｓｉ酸化膜、Ｓｉ窒化膜など）で被覆した後に加熱処理しても良い。この場合は、Ｇｅ組成の増大は生じないが、格子緩和は生じる。
【００１２】
ここで、本発明の望ましい実施態様としては次のものが挙げられる。
【００１３】
(1) Ｓｉ1-x-y Ｇｅx Ｃy 層からなる単結晶の島状領域と非晶質又は多結晶の周辺領域を形成する工程として、Ｓｉ1-x-y Ｇｅx Ｃy 層上に島状のマスク層を形成した後、Ｓｉ1-x-y Ｇｅx Ｃy 層のマスク層で覆われた島状領域を除く周辺領域をイオン注入で非晶質化する。
【００１４】
(2) Ｓｉ1-x-y Ｇｅx Ｃy 層からなる単結晶の島状領域と非晶質又は多結晶の周辺領域を形成する工程として、絶縁膜上の単結晶Ｓｉ層上に、素子形成領域に相当する部分を除いて酸化膜を形成した後に、単結晶Ｓｉ層上にＳｉ1-x-y Ｇｅx Ｃy 単結晶層を、酸化膜上にＳｉ1-x-y Ｇｅx Ｃy 多結晶層をそれぞれ形成する。
【００１５】
(3) 加熱処理を、酸素ガスを含む雰囲気中で行うこと。
【００１６】
（作用）
Ｓｉ基板に格子整合した歪みＳｉＧｅ層を、転位を発生させることなく格子緩和させるためには、下地の埋め込み酸化膜との界面ですべりが生じ、横方向に格子が広がる必要がある。従って、ＳｉＧｅ層と埋め込み酸化膜界面をすべりよくすること、及び横方向に広がるための空間的余裕が必要である。
【００１７】
本発明においては、この二つの条件を満たすために、絶縁膜上のＳｉ結晶層（ＳＯＩ）上に島状のＳｉＧｅ層を形成し、この島状の領域に隣接する周辺領域を非晶質又は多結晶のＳｉＧｅ層とし、この状態で熱処理を行う。熱処理を非酸化性雰囲気中で行う場合には、表面荒れを防ぐためにＳｉ酸化膜またはＳｉ窒化膜を加熱処理前に堆積する。このとき、周囲のＳｉＧｅ層中に高密度に存在する粒界のずれにより、島状ＳｉＧｅ層が横に広がることが可能となる。また、島状領域の面積が小さいほど島状領域と絶縁膜界面の接触面積が小さくなるため、すべりが生じやすくなる。従って、島状領域の面積が小さいほど容易に緩和が生じ、ある臨界値よりも小さければ、全く転位を生じることなく完全に格子緩和する。
【００１８】
このとき、ＳｉとＧｅ原子の相互拡散によりＳｉ層とＳｉＧｅ層との界面は消失し、またＧｅ組成は均一化する。さらに、熱処理の際に酸素を導入し、従来技術の項で説明した酸化濃縮を行うと、酸化前に比べ高Ｇｅ組成でかつ薄膜の格子緩和ＳｉＧｅ層が得られる。次に、表面の酸化膜を除去した後に、該島状領域上にＳｉ層を形成することにより、十分な格子歪みを有する素子形成用半導体層を形成することが可能となる。
【００１９】
このように本発明によれば、歪みＳｉ−ＣＭＯＳの製造に適した絶縁膜上の格子緩和ＳｉＧｅ薄膜を形成することができる。しかも、不純物のドープ等を行う必要もないので、ＣＭＯＳの作製に不都合が生じることもない。従って、高速，低消費電力のＣＭＯＳデバイスの実現に寄与することが可能となる。
【００２０】
なお、島状領域に隣接する周辺領域を非晶質又は多結晶とすることにより島状領域の結晶の格子歪みが緩和する現象は、ＳｉＧｅに限らずＳｉＧｅＣについても同様に言えることである。さらに、素子形成層としてはＳｉの代わりにＳｉＧｅ、ＳｉＧｅＣを用いることも可能である。
【００２１】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
【００２２】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図である。
【００２３】
まず、図１（ａ）に示すように、Ｓｉ基板１１上にＳｉＯ2 膜（埋め込み絶縁膜）１２を介して膜厚２０ｎｍのＳｉ層（ＳＯＩ層）１３を形成した膜厚２０ｎｍのＳＯＩ基板１０を用意し、このＳＯＩ基板１０上に、超高真空ＣＶＤ，低圧ＣＶＤ，常圧ＣＶＤ，又は分子線エピタキシャル成長法により膜厚２０ｎｍのＳｉ0.85Ｇｅ0.15層２１を成長し、さらにその上に膜厚５ｎｍのＳｉキャップ層２２を成長する。
【００２４】
次いで、図１（ｂ）に示すように、フォトリソグラフィでトランジスタの活性領域（ソース・ドレイン及びチャネル領域）３０をレジスト３１にパターニングする。ここで、活性領域は例えば矩形形状とし、活性領域３０のサイズが２０μｍ2 より小さければ熱処理後にほぼ完全に格子緩和する。
【００２５】
次いで、図１（ｃ）に示すように、レジスト３１をマスクに不純物（Ｇｅ，Ｓｉ，Ｂ，ＢＦ2 ，Ａｓなど）をイオン注入し、トランジスタ形成領域外を非晶質化する。図中の２３がイオン注入により非晶質化したＳｉＧｅ非晶質層である。注入イオン種としては、ドーピングプロファイルに影響を与えないためにＧｅイオン又はＳｉイオンが好ましい。
【００２６】
次いで、１０００℃以上の高温でドライ酸化し、埋め込み酸化膜１２上のＳｉＧｅ層の膜厚が１０ｎｍになるまで薄膜化する。この酸化処理は、酸化濃縮法と称されるもので、図２（ａ）に示す状態で１０００℃以上の高温にてドライ酸化を行うと、図２（ｂ）に示すようにＳｉＧｅ層２１の表面が酸化されて酸化膜２４が形成される。そして、酸化膜２４からＧｅが排除されて残ったＳｉＧｅ中に蓄積され、高Ｇｅ組成ＳｉＧｅ膜２５が形成される。なお、この熱処理においては、ＧｅとＳｉの相互拡散によりＳｉ層１３とＳｉＧｅ層２１の界面は消失してしまう。
【００２７】
これにより、図１（ｄ）に示すように、均一組成（ｘ＝０．３）の格子緩和ＳｉＧｅ層２５が埋め込み酸化膜１２上に形成される。酸化温度は、ＳｉＧｅ活性領域が完全に融解しない範囲で高い方が望ましい。何故なら、温度が高いほど埋め込み酸化膜１２とＳｉＧｅ層２５との界面でのすべりが促進され、緩和率が高められるためである。具体的には、１１５０℃から１２５０℃の間が望ましい。勿論、酸化濃縮中のＧｅ組成の増大に応じ、徐々に酸化温度を下げてもよい。
【００２８】
なお、ＳｉＧｅ層２５の周りのＳｉＧｅ非晶質層２３も同様に酸化濃縮法によりＧｅ濃度が高くなり、高Ｇｅ濃度のＳｉＧｅ層２６が形成される。このように、島状領域としてのＳｉＧｅ層２５の周辺領域が非晶質又は多結晶であるために、ＳｉＧｅ層２５は周辺領域における粒界のずれを利用して横方向に格子を広げることができる。これにより、ＳｉＧｅ層２５における格子歪みを十分に緩和することができる。
【００２９】
次いで、図１（ｅ）に示すように、表面の酸化膜２４を除去した後、ＳｉＧｅ層２５上に歪みＳｉ層４１をエピタキシャル成長する。このとき、非晶質ＳｉＧｅ層２６上には多結晶Ｓｉ層４２が形成される。
【００３０】
次いで、図１（ｆ）に示すように、通常のＣＭＯＳプロセスにて回路を作製する。即ち、ゲート酸化膜５１を介してゲート電極５２を形成し、更にゲート側壁絶縁膜５３を形成し、これらをマスクにソース・ドレイン拡散層形成のためのイオン注入を行うことにより、ＭＯＳＦＥＴが作製される。
【００３１】
なお、図１では単一のＭＯＳＦＥＴのみを示しているが、同一の歪みＳｉ層上にｎ型，ｐ型のＭＯＳＦＥＴを複数形成することにより、ＣＭＯＳ構造が得られる。
【００３２】
このように本実施形態によれば、埋め込み酸化膜１２上のＳｉＧｅ層２１の素子形成領域となる島状領域の周辺領域を非晶質化した後に、酸化濃縮法により酸化することにより、高Ｇｅ組成ＳｉＧｅ層２５を形成すると共に、ＳｉＧｅ層２５を十分に格子緩和させることができる。即ち、埋め込み酸化膜１２上に低転位密度で十分に格子緩和したＳｉＧｅバッファ層２５を形成することができる。従って、ＳｉＧｅ層２５上に形成する歪みＳｉ層４１を十分に歪ませることができ、これにより高速，低消費電力のＣＭＯＳデバイスを作製することができる。
【００３３】
なお、酸化濃縮法を用いず、加熱処理を行うだけでも格子緩和したＳｉＧｅ層が得られる。この場合、Ｇｅ組成を増大させる効果は得られないが、大きなＧｅ組成を必要としない用途の場合、或いは最初から高Ｇｅ組成のＳｉＧｅ膜を成長できる場合には加熱処理だけでも良い。
【００３４】
（第２の実施形態）
図３は、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００３５】
まず、図３（ａ）に示すように、Ｓｉ基板１１上にＳｉＯ2 膜１２を介して膜厚２０ｎｍのＳｉ層（ＳＯＩ層）１３を形成した膜厚２０ｎｍのＳＯＩ基板１０を用意し、このＳＯＩ基板１０上に、膜厚５ｎｍのＳｉＯ2 膜６１を形成し、トランジスタ形成領域３０に窓を開ける。窓のサイズは第１の実施例の場合と同じ理由により、２０μｍ2 より小さいことが好ましい。
【００３６】
次いで、図３（ｂ）に示すように、超高真空ＣＶＤ，低圧ＣＶＤ，常圧ＣＶＤ，又は分子線エピタキシャル成長法により膜厚２０ｎｍのＳｉ0.85Ｇｅ0.15層を成長し、さらにその上に膜厚５ｎｍのＳｉキャップ層を成長する。すると、窓の部分には下地のＳｉ結晶にエピタキシャル成長したＳｉＧｅ層２１とＳｉ層２２が、ＳｉＯ2 膜６１上には多結晶のＳｉＧｅ層２７と多結晶のＳｉ層２８がそれぞれ形成される。
【００３７】
次いで、１０００℃以上の高温でドライ酸化し、埋め込み酸化膜１２上のＳｉＧｅ膜厚が１０ｎｍになるまで薄膜化する。これにより、図３（ｃ）に示すように、均一組成（ｘ＝０．３）の格子緩和Ｓｉ1-x Ｇｅx 層２５が埋め込み酸化膜１２上に形成される。酸化温度は、ＳｉＧｅ活性領域が完全に融解しない範囲で高い方が望ましい。何故なら、温度が高いほど埋め込み酸化膜１２とＳｉＧｅ層２５との界面でのすべりが促進され、緩和率が高められるためである。具体的には、１１５０℃から１２５０℃の間が望ましい。勿論、酸化濃縮中のＧｅ組成の増大に応じ、徐々に酸化温度を下げてもよい。
【００３８】
なお、ＳｉＧｅ層２５の周りの多結晶ＳｉＧｅ層２７も同様に酸化濃縮法によりＧｅ濃度が高くなり、高Ｇｅ濃度のＳｉＧｅ層２６が形成される。このＳｉＧｅ層２６は、依然として多結晶の状態である。このように、島状領域としてのＳｉＧｅ層２５の周辺領域が多結晶であるために、ＳｉＧｅ層２５は周辺領域における粒界のずれを利用して横方向に格子を広げることができる。これにより、ＳｉＧｅ層２５における格子歪みを十分に緩和することができる。また、ＳｉＯ2 膜６１は極めて薄いため、この層６１によりＳｉＧｅ層２５の格子緩和が阻害されることはない。
【００３９】
次いで、図３（ｄ）に示すように、表面の酸化膜２４を剥離した後、歪みＳｉ層４１をエピタキシャル成長する。このとき、多結晶のＳｉＧｅ層２６上のＳｉ層４２は多結晶となる。
【００４０】
これ以降は、第１の実施形態と同様に、図３（ｅ）に示すように、ゲート酸化膜５１を介してゲート電極５２を形成し、更にゲート側壁絶縁膜５３を形成し、これらをマスクにソース・ドレイン拡散層形成のためのイオン注入を行うことにより、ＭＯＳＦＥＴが作製される。
【００４１】
このように本実施形態によれば、ＳＯＩ基板１０上に一部窓を有する酸化膜６１を選択形成し、その上にＳｉＧｅ層を形成することにより、ＳｉＧｅの単結晶の島状領域と、その多結晶の周辺領域を形成することができる。そして、この状態で酸化濃縮法を行うことにより、第１の実施形態と同様に、高Ｇｅ組成ＳｉＧｅ層２５を形成すると共に、ＳｉＧｅ層２５を十分に格子緩和させることができる。従って、第１の実施形態と同様の効果が得られる。
【００４２】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、格子緩和のためのバッファ層としてＳｉＧｅを用いたが、この代わりにＳｉＧｅＣを用いることもできる。この場合、Ｃ組成の選択により、歪みの設定の自由度を増すことができる。つまり、格子緩和のためのバッファ層としては、Ｓｉ1-x-y Ｇｅx Ｃy 層（１＞ｘ＞０，１＞ｙ≧０）を用いることができる。また、格子緩和のためのバッファ層上に形成する素子形成用半導体層は必ずしもＳｉに限るものではなく、ＧｅやＣを含むものであってもよい。つまり、Ｓｉ1-z-w Ｇｅz Ｃw 層（１＞ｚ≧０，１＞ｗ≧０）を用いることができる。
【００４３】
また、歪みは実施形態で述べた引張り歪みではなく、圧縮歪みでも良い。この場合、Ｇｅの組成比は格子緩和バッファ層より大きなものとなる。特に、チャネル層のＧｅ組成が７０％程度以上になると、引張り歪みＳｉよりも高い電子、正孔移動度が得られる。
【００４４】
また、島状領域の形状としては、矩形に限定することなく、他の多角形、円形、楕円形を用いることも当然可能である。また、トランジスタ形成領域３０は必ずしも完全に孤立したものではなく、半島状に設けられたものであってもよい。さらに、図４（ａ）に示すようにスリット７１が設けられたもの、或いは図４（ｂ）に示すように穴７２が設けられたものであってもよい。なお、図中の７３はソース・ドレインのコンタクトホールを示している。
【００４５】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００４６】
【発明の効果】
以上詳述したように本発明によれば、ＳＯＩ層上に形成したＳｉ1-x-y Ｇｅx Ｃy 層（１＞ｘ＞０，１＞ｙ≧０）に対し、島状領域に隣接する周辺領域を非晶質又は多結晶とすることにより、島状領域の結晶の格子歪みを十分に緩和させることができる。その結果として、高速，低消費電力で信頼性の高いＣＭＯＳデバイスの実現に寄与することができる。
【図面の簡単な説明】
【図１】第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図２】第１の実施形態に用いた酸化濃縮法を説明するための断面図。
【図３】第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図４】本発明の変形例を説明するための平面図。
【図５】従来の歪みＳＯＩ−ＭＯＳＦＥＴの素子構造を示す断面図。
【符号の説明】
１０…ＳＯＩ基板
１１…Ｓｉ基板
１２…ＳｉＯ2 膜（埋め込み絶縁膜）
１３…Ｓｉ層（ＳＯＩ層）
２１…低Ｇｅ組成ＳｉＧｅ層
２２…Ｓｉキャップ層
２３…非晶質ＳｉＧｅ層
２４…酸化膜
２５…高Ｇｅ組成ＳｉＧｅ層（格子緩和ＳｉＧｅ層）
２６…非晶質又は多結晶のＳｉＧｅ層
２７…多結晶ＳｉＧｅ層
２８…多結晶Ｓｉ層
３０…トランジスタの活性領域（素子形成領域）
３１…レジスト
４１…歪みＳｉ層
４２…非晶質Ｓｉ層
５１…ゲート酸化膜
５２…ゲート電極
５３…側壁絶縁膜
６１…ＳｉＯ2 膜
７１…スリット
７２…穴
７３…コンタクトホール
【発明の属する技術分野】
本発明は、集積回路に用いる半導体装置の製造方法に係わり、特に歪みＳｉ，ＳｉＧｅチャネルのＭＯＳＦＥＴによって構成された高速，低消費電力ＣＭＯＳ論理回路素子やアナログ，ＲＦ回路素子等を製造するための半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、電界効果トランジスタ（ＭＯＳＦＥＴ）のゲート長の短縮に対する技術的，経済的な障壁が急激に高くなっており、この状況を緩和するために高移動度のチャネル材料、特に歪みＳｉ（或いは歪みＳｉＧｅ）を用いる技術が注目されている。歪みＳｉは、より格子定数の大きな格子緩和ＳｉＧｅ上に形成され、面内の引張り歪みにより電子，正孔の移動度はいずれも増大する。下地のＳｉＧｅのＧｅ組成が大きくなるほど歪みＳｉの歪み量が大きくなり、移動度はより高くなる。この歪みＳｉチャネルを有するＭＯＳＦＥＴでＣＭＯＳを構成すれば、同じサイズのＳｉ−ＣＭＯＳよりも高速動作が期待できる。
【０００３】
本発明者らは、この歪みＳｉとＳＯＩ（Si-On-Insulator）構造とを組み合わせたＭＯＳＦＥＴ（歪みＳＯＩ−ＭＯＳＦＥＴ）を提案し、さらに動作実証してきた（T.Mizuno, S.Takagi, N.Sugiyama, J.Koga, T.Tezuka, K.Usuda, T.Hatakeyama, A.Kurobe，and A.Toriumi, IEDM Technical Digests p.934(1999)）。
【０００４】
この素子は、図５に示すように、Ｓｉ基板１上に埋め込み酸化膜２、格子緩和ＳｉＧｅバッファ層３、歪みＳｉチャネル４、ゲート酸化膜５、ゲート電極６を順次積層して形成されている。本構造では、歪みＳｉチャネルのキャリア移動度が高いことによるメリットのほか、接合容量を小さくできる、不純物濃度を低く抑えたまま微細化ができる、等のＳＯＩ構造に起因するメリットを併せ持つ。従って、本構造でＣＭＯＳ論理回路を構成すれば、より高速かつ低消費電力の動作が可能となる。
【０００５】
図５のような素子を実用に供するためには、低転位密度で、かつほぼ完全に格子緩和したＳｉ1-x Ｇｅx バッファ層が必要である。そのようなバッファ層を得るための方法として、本発明者らは図２に示すように、酸化膜上に形成された低Ｇｅ組成（ｘ＝０．１）のＳｉＧｅ層を高温で熱酸化することにより、Ｇｅ組成を増大させつつ（ｘ＞０．５）格子緩和，薄膜化を同時に達成する方法（酸化濃縮法）を既に提案している（特開２００２−７６３４７号公報）。また、ＳＯＩ上にＳｉＧｅ薄膜をエピタキシャル成長したものを酸化濃縮することも可能である（T.Tezuka et al，Appl.Phys.Lett.79,p1798 (2001)）。
【０００６】
Ｓｉチャネル層を十分歪ませて高い移動度を得るためには、下地のＳｉＧｅ層が十分格子緩和している必要がある。一方、信頼性やリーク電流の低減のためには、転位等の格子欠陥の発生を抑制する必要がある。しかしながら、従来の酸化濃縮法では、十分格子緩和させつつ貫通転位密度を実用上の目安となる値１０3 ｃｍ-2程度まで低減するのが困難であるという問題があった。
【０００７】
一方、ＳＯＩ上のＳｉＧｅ層の緩和を促進するために、埋め込み酸化膜中にＢ（ボロン）をイオン注入してアニールする方法が提案されている（F.Y.Huang et al., Appl.Phys.Lett. Vol.19,pp.2680-2682(2000)）。この方法によれば、酸化膜中にＢが混入することにより酸化膜の軟化温度が大幅に低下するので、８００℃程度のアニール温度でも転位を導入することなく高い緩和率が得られる可能性がある。しかし、Ｂは極めて拡散しやすいので、アニール工程中に酸化膜上のＳｉ層やＳｉＧｅ層中に容易に拡散してしまう。ＢはＳｉに対するｐ型不純物となるため、絶縁膜上の半導体層は全て高濃度のｐ型にドーピングされてしまい、ＣＭＯＳの作製は極めて困難となる。
【０００８】
【発明が解決しようとする課題】
このように従来、歪みＳＯＩ−ＭＯＳＦＥＴを実用に供するには、低転位密度で十分に格子緩和したＳｉＧｅバッファ層が必要であるが、絶縁膜上の格子緩和ＳｉＧｅ薄膜を、転位を導入することなしに形成することは困難であった。
【０００９】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、不純物のドープ等を行うことなく、歪みＳｉ−ＣＭＯＳの製造に適した絶縁膜上の格子緩和ＳｉＧｅ薄膜を形成することができ、高速，低消費電力のＣＭＯＳデバイスの実現に寄与する半導体装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
（構成）
上記課題を解決するために本発明は、次のような構成を採用している。
【００１１】
即ち本発明は、半導体装置の製造方法において、絶縁膜上の単結晶Ｓｉ層上に、格子歪みを有する単結晶のＳｉ1-x-y Ｇｅx Ｃy 層（１＞ｘ＞０，１＞ｙ≧０）からなる島状領域と、該島状領域の周囲を囲む非晶質又は多結晶のＳｉ1-x-y Ｇｅx Ｃy 層からなる周辺領域を形成する工程と、前記各Ｓｉ1-x-y Ｇｅx Ｃy 層に加熱処理を施して、表面の一部を酸化すると共に前記島状領域の単結晶のＳｉ 1-x-y Ｇｅ x Ｃ y 層の格子歪みを緩和する工程と、前記加熱処理により生成された酸化膜を除去した後に、前記島状領域上にトランジスタの素子形成領域となる単結晶のＳｉ1-z-w Ｇｅz Ｃw 層（１＞ｚ≧０，１＞ｗ≧０）を形成する工程と、を含むことを特徴とする。或いは、酸化する代わりに、表面を保護膜（Ｓｉ酸化膜、Ｓｉ窒化膜など）で被覆した後に加熱処理しても良い。この場合は、Ｇｅ組成の増大は生じないが、格子緩和は生じる。
【００１２】
ここで、本発明の望ましい実施態様としては次のものが挙げられる。
【００１３】
(1) Ｓｉ1-x-y Ｇｅx Ｃy 層からなる単結晶の島状領域と非晶質又は多結晶の周辺領域を形成する工程として、Ｓｉ1-x-y Ｇｅx Ｃy 層上に島状のマスク層を形成した後、Ｓｉ1-x-y Ｇｅx Ｃy 層のマスク層で覆われた島状領域を除く周辺領域をイオン注入で非晶質化する。
【００１４】
(2) Ｓｉ1-x-y Ｇｅx Ｃy 層からなる単結晶の島状領域と非晶質又は多結晶の周辺領域を形成する工程として、絶縁膜上の単結晶Ｓｉ層上に、素子形成領域に相当する部分を除いて酸化膜を形成した後に、単結晶Ｓｉ層上にＳｉ1-x-y Ｇｅx Ｃy 単結晶層を、酸化膜上にＳｉ1-x-y Ｇｅx Ｃy 多結晶層をそれぞれ形成する。
【００１５】
(3) 加熱処理を、酸素ガスを含む雰囲気中で行うこと。
【００１６】
（作用）
Ｓｉ基板に格子整合した歪みＳｉＧｅ層を、転位を発生させることなく格子緩和させるためには、下地の埋め込み酸化膜との界面ですべりが生じ、横方向に格子が広がる必要がある。従って、ＳｉＧｅ層と埋め込み酸化膜界面をすべりよくすること、及び横方向に広がるための空間的余裕が必要である。
【００１７】
本発明においては、この二つの条件を満たすために、絶縁膜上のＳｉ結晶層（ＳＯＩ）上に島状のＳｉＧｅ層を形成し、この島状の領域に隣接する周辺領域を非晶質又は多結晶のＳｉＧｅ層とし、この状態で熱処理を行う。熱処理を非酸化性雰囲気中で行う場合には、表面荒れを防ぐためにＳｉ酸化膜またはＳｉ窒化膜を加熱処理前に堆積する。このとき、周囲のＳｉＧｅ層中に高密度に存在する粒界のずれにより、島状ＳｉＧｅ層が横に広がることが可能となる。また、島状領域の面積が小さいほど島状領域と絶縁膜界面の接触面積が小さくなるため、すべりが生じやすくなる。従って、島状領域の面積が小さいほど容易に緩和が生じ、ある臨界値よりも小さければ、全く転位を生じることなく完全に格子緩和する。
【００１８】
このとき、ＳｉとＧｅ原子の相互拡散によりＳｉ層とＳｉＧｅ層との界面は消失し、またＧｅ組成は均一化する。さらに、熱処理の際に酸素を導入し、従来技術の項で説明した酸化濃縮を行うと、酸化前に比べ高Ｇｅ組成でかつ薄膜の格子緩和ＳｉＧｅ層が得られる。次に、表面の酸化膜を除去した後に、該島状領域上にＳｉ層を形成することにより、十分な格子歪みを有する素子形成用半導体層を形成することが可能となる。
【００１９】
このように本発明によれば、歪みＳｉ−ＣＭＯＳの製造に適した絶縁膜上の格子緩和ＳｉＧｅ薄膜を形成することができる。しかも、不純物のドープ等を行う必要もないので、ＣＭＯＳの作製に不都合が生じることもない。従って、高速，低消費電力のＣＭＯＳデバイスの実現に寄与することが可能となる。
【００２０】
なお、島状領域に隣接する周辺領域を非晶質又は多結晶とすることにより島状領域の結晶の格子歪みが緩和する現象は、ＳｉＧｅに限らずＳｉＧｅＣについても同様に言えることである。さらに、素子形成層としてはＳｉの代わりにＳｉＧｅ、ＳｉＧｅＣを用いることも可能である。
【００２１】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
【００２２】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図である。
【００２３】
まず、図１（ａ）に示すように、Ｓｉ基板１１上にＳｉＯ2 膜（埋め込み絶縁膜）１２を介して膜厚２０ｎｍのＳｉ層（ＳＯＩ層）１３を形成した膜厚２０ｎｍのＳＯＩ基板１０を用意し、このＳＯＩ基板１０上に、超高真空ＣＶＤ，低圧ＣＶＤ，常圧ＣＶＤ，又は分子線エピタキシャル成長法により膜厚２０ｎｍのＳｉ0.85Ｇｅ0.15層２１を成長し、さらにその上に膜厚５ｎｍのＳｉキャップ層２２を成長する。
【００２４】
次いで、図１（ｂ）に示すように、フォトリソグラフィでトランジスタの活性領域（ソース・ドレイン及びチャネル領域）３０をレジスト３１にパターニングする。ここで、活性領域は例えば矩形形状とし、活性領域３０のサイズが２０μｍ2 より小さければ熱処理後にほぼ完全に格子緩和する。
【００２５】
次いで、図１（ｃ）に示すように、レジスト３１をマスクに不純物（Ｇｅ，Ｓｉ，Ｂ，ＢＦ2 ，Ａｓなど）をイオン注入し、トランジスタ形成領域外を非晶質化する。図中の２３がイオン注入により非晶質化したＳｉＧｅ非晶質層である。注入イオン種としては、ドーピングプロファイルに影響を与えないためにＧｅイオン又はＳｉイオンが好ましい。
【００２６】
次いで、１０００℃以上の高温でドライ酸化し、埋め込み酸化膜１２上のＳｉＧｅ層の膜厚が１０ｎｍになるまで薄膜化する。この酸化処理は、酸化濃縮法と称されるもので、図２（ａ）に示す状態で１０００℃以上の高温にてドライ酸化を行うと、図２（ｂ）に示すようにＳｉＧｅ層２１の表面が酸化されて酸化膜２４が形成される。そして、酸化膜２４からＧｅが排除されて残ったＳｉＧｅ中に蓄積され、高Ｇｅ組成ＳｉＧｅ膜２５が形成される。なお、この熱処理においては、ＧｅとＳｉの相互拡散によりＳｉ層１３とＳｉＧｅ層２１の界面は消失してしまう。
【００２７】
これにより、図１（ｄ）に示すように、均一組成（ｘ＝０．３）の格子緩和ＳｉＧｅ層２５が埋め込み酸化膜１２上に形成される。酸化温度は、ＳｉＧｅ活性領域が完全に融解しない範囲で高い方が望ましい。何故なら、温度が高いほど埋め込み酸化膜１２とＳｉＧｅ層２５との界面でのすべりが促進され、緩和率が高められるためである。具体的には、１１５０℃から１２５０℃の間が望ましい。勿論、酸化濃縮中のＧｅ組成の増大に応じ、徐々に酸化温度を下げてもよい。
【００２８】
なお、ＳｉＧｅ層２５の周りのＳｉＧｅ非晶質層２３も同様に酸化濃縮法によりＧｅ濃度が高くなり、高Ｇｅ濃度のＳｉＧｅ層２６が形成される。このように、島状領域としてのＳｉＧｅ層２５の周辺領域が非晶質又は多結晶であるために、ＳｉＧｅ層２５は周辺領域における粒界のずれを利用して横方向に格子を広げることができる。これにより、ＳｉＧｅ層２５における格子歪みを十分に緩和することができる。
【００２９】
次いで、図１（ｅ）に示すように、表面の酸化膜２４を除去した後、ＳｉＧｅ層２５上に歪みＳｉ層４１をエピタキシャル成長する。このとき、非晶質ＳｉＧｅ層２６上には多結晶Ｓｉ層４２が形成される。
【００３０】
次いで、図１（ｆ）に示すように、通常のＣＭＯＳプロセスにて回路を作製する。即ち、ゲート酸化膜５１を介してゲート電極５２を形成し、更にゲート側壁絶縁膜５３を形成し、これらをマスクにソース・ドレイン拡散層形成のためのイオン注入を行うことにより、ＭＯＳＦＥＴが作製される。
【００３１】
なお、図１では単一のＭＯＳＦＥＴのみを示しているが、同一の歪みＳｉ層上にｎ型，ｐ型のＭＯＳＦＥＴを複数形成することにより、ＣＭＯＳ構造が得られる。
【００３２】
このように本実施形態によれば、埋め込み酸化膜１２上のＳｉＧｅ層２１の素子形成領域となる島状領域の周辺領域を非晶質化した後に、酸化濃縮法により酸化することにより、高Ｇｅ組成ＳｉＧｅ層２５を形成すると共に、ＳｉＧｅ層２５を十分に格子緩和させることができる。即ち、埋め込み酸化膜１２上に低転位密度で十分に格子緩和したＳｉＧｅバッファ層２５を形成することができる。従って、ＳｉＧｅ層２５上に形成する歪みＳｉ層４１を十分に歪ませることができ、これにより高速，低消費電力のＣＭＯＳデバイスを作製することができる。
【００３３】
なお、酸化濃縮法を用いず、加熱処理を行うだけでも格子緩和したＳｉＧｅ層が得られる。この場合、Ｇｅ組成を増大させる効果は得られないが、大きなＧｅ組成を必要としない用途の場合、或いは最初から高Ｇｅ組成のＳｉＧｅ膜を成長できる場合には加熱処理だけでも良い。
【００３４】
（第２の実施形態）
図３は、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００３５】
まず、図３（ａ）に示すように、Ｓｉ基板１１上にＳｉＯ2 膜１２を介して膜厚２０ｎｍのＳｉ層（ＳＯＩ層）１３を形成した膜厚２０ｎｍのＳＯＩ基板１０を用意し、このＳＯＩ基板１０上に、膜厚５ｎｍのＳｉＯ2 膜６１を形成し、トランジスタ形成領域３０に窓を開ける。窓のサイズは第１の実施例の場合と同じ理由により、２０μｍ2 より小さいことが好ましい。
【００３６】
次いで、図３（ｂ）に示すように、超高真空ＣＶＤ，低圧ＣＶＤ，常圧ＣＶＤ，又は分子線エピタキシャル成長法により膜厚２０ｎｍのＳｉ0.85Ｇｅ0.15層を成長し、さらにその上に膜厚５ｎｍのＳｉキャップ層を成長する。すると、窓の部分には下地のＳｉ結晶にエピタキシャル成長したＳｉＧｅ層２１とＳｉ層２２が、ＳｉＯ2 膜６１上には多結晶のＳｉＧｅ層２７と多結晶のＳｉ層２８がそれぞれ形成される。
【００３７】
次いで、１０００℃以上の高温でドライ酸化し、埋め込み酸化膜１２上のＳｉＧｅ膜厚が１０ｎｍになるまで薄膜化する。これにより、図３（ｃ）に示すように、均一組成（ｘ＝０．３）の格子緩和Ｓｉ1-x Ｇｅx 層２５が埋め込み酸化膜１２上に形成される。酸化温度は、ＳｉＧｅ活性領域が完全に融解しない範囲で高い方が望ましい。何故なら、温度が高いほど埋め込み酸化膜１２とＳｉＧｅ層２５との界面でのすべりが促進され、緩和率が高められるためである。具体的には、１１５０℃から１２５０℃の間が望ましい。勿論、酸化濃縮中のＧｅ組成の増大に応じ、徐々に酸化温度を下げてもよい。
【００３８】
なお、ＳｉＧｅ層２５の周りの多結晶ＳｉＧｅ層２７も同様に酸化濃縮法によりＧｅ濃度が高くなり、高Ｇｅ濃度のＳｉＧｅ層２６が形成される。このＳｉＧｅ層２６は、依然として多結晶の状態である。このように、島状領域としてのＳｉＧｅ層２５の周辺領域が多結晶であるために、ＳｉＧｅ層２５は周辺領域における粒界のずれを利用して横方向に格子を広げることができる。これにより、ＳｉＧｅ層２５における格子歪みを十分に緩和することができる。また、ＳｉＯ2 膜６１は極めて薄いため、この層６１によりＳｉＧｅ層２５の格子緩和が阻害されることはない。
【００３９】
次いで、図３（ｄ）に示すように、表面の酸化膜２４を剥離した後、歪みＳｉ層４１をエピタキシャル成長する。このとき、多結晶のＳｉＧｅ層２６上のＳｉ層４２は多結晶となる。
【００４０】
これ以降は、第１の実施形態と同様に、図３（ｅ）に示すように、ゲート酸化膜５１を介してゲート電極５２を形成し、更にゲート側壁絶縁膜５３を形成し、これらをマスクにソース・ドレイン拡散層形成のためのイオン注入を行うことにより、ＭＯＳＦＥＴが作製される。
【００４１】
このように本実施形態によれば、ＳＯＩ基板１０上に一部窓を有する酸化膜６１を選択形成し、その上にＳｉＧｅ層を形成することにより、ＳｉＧｅの単結晶の島状領域と、その多結晶の周辺領域を形成することができる。そして、この状態で酸化濃縮法を行うことにより、第１の実施形態と同様に、高Ｇｅ組成ＳｉＧｅ層２５を形成すると共に、ＳｉＧｅ層２５を十分に格子緩和させることができる。従って、第１の実施形態と同様の効果が得られる。
【００４２】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、格子緩和のためのバッファ層としてＳｉＧｅを用いたが、この代わりにＳｉＧｅＣを用いることもできる。この場合、Ｃ組成の選択により、歪みの設定の自由度を増すことができる。つまり、格子緩和のためのバッファ層としては、Ｓｉ1-x-y Ｇｅx Ｃy 層（１＞ｘ＞０，１＞ｙ≧０）を用いることができる。また、格子緩和のためのバッファ層上に形成する素子形成用半導体層は必ずしもＳｉに限るものではなく、ＧｅやＣを含むものであってもよい。つまり、Ｓｉ1-z-w Ｇｅz Ｃw 層（１＞ｚ≧０，１＞ｗ≧０）を用いることができる。
【００４３】
また、歪みは実施形態で述べた引張り歪みではなく、圧縮歪みでも良い。この場合、Ｇｅの組成比は格子緩和バッファ層より大きなものとなる。特に、チャネル層のＧｅ組成が７０％程度以上になると、引張り歪みＳｉよりも高い電子、正孔移動度が得られる。
【００４４】
また、島状領域の形状としては、矩形に限定することなく、他の多角形、円形、楕円形を用いることも当然可能である。また、トランジスタ形成領域３０は必ずしも完全に孤立したものではなく、半島状に設けられたものであってもよい。さらに、図４（ａ）に示すようにスリット７１が設けられたもの、或いは図４（ｂ）に示すように穴７２が設けられたものであってもよい。なお、図中の７３はソース・ドレインのコンタクトホールを示している。
【００４５】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００４６】
【発明の効果】
以上詳述したように本発明によれば、ＳＯＩ層上に形成したＳｉ1-x-y Ｇｅx Ｃy 層（１＞ｘ＞０，１＞ｙ≧０）に対し、島状領域に隣接する周辺領域を非晶質又は多結晶とすることにより、島状領域の結晶の格子歪みを十分に緩和させることができる。その結果として、高速，低消費電力で信頼性の高いＣＭＯＳデバイスの実現に寄与することができる。
【図面の簡単な説明】
【図１】第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図２】第１の実施形態に用いた酸化濃縮法を説明するための断面図。
【図３】第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図４】本発明の変形例を説明するための平面図。
【図５】従来の歪みＳＯＩ−ＭＯＳＦＥＴの素子構造を示す断面図。
【符号の説明】
１０…ＳＯＩ基板
１１…Ｓｉ基板
１２…ＳｉＯ2 膜（埋め込み絶縁膜）
１３…Ｓｉ層（ＳＯＩ層）
２１…低Ｇｅ組成ＳｉＧｅ層
２２…Ｓｉキャップ層
２３…非晶質ＳｉＧｅ層
２４…酸化膜
２５…高Ｇｅ組成ＳｉＧｅ層（格子緩和ＳｉＧｅ層）
２６…非晶質又は多結晶のＳｉＧｅ層
２７…多結晶ＳｉＧｅ層
２８…多結晶Ｓｉ層
３０…トランジスタの活性領域（素子形成領域）
３１…レジスト
４１…歪みＳｉ層
４２…非晶質Ｓｉ層
５１…ゲート酸化膜
５２…ゲート電極
５３…側壁絶縁膜
６１…ＳｉＯ2 膜
７１…スリット
７２…穴
７３…コンタクトホール
Claims (3)
- 絶縁膜上の単結晶Ｓｉ層上に、格子歪みを有する単結晶のＳｉ1-x-y Ｇｅx Ｃy 層（１＞ｘ＞０，１＞ｙ≧０）からなる島状領域と、該島状領域の周囲を囲む非晶質又は多結晶のＳｉ1-x-y Ｇｅx Ｃy 層からなる周辺領域を形成する工程と、
前記各Ｓｉ1-x-y Ｇｅx Ｃy 層に加熱処理を施すことにより、前記島状領域の単結晶のＳｉ 1-x-y Ｇｅ x Ｃ y 層の格子歪みを緩和する工程と、
前記加熱処理後に、表面の酸化膜を除去した後に、前記島状領域上に素子形成領域となる単結晶のＳｉ1-z-w Ｇｅz Ｃw 層（１＞ｚ≧０，１＞ｗ≧０）を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 絶縁膜上の単結晶Ｓｉ層上に格子歪みを有する単結晶のＳｉ1-x-y Ｇｅx Ｃy 層（１＞ｘ＞０，１＞ｙ≧０）を形成する工程と、
前記Ｓｉ1-x-y Ｇｅx Ｃy 層上に島状のマスク層を形成する工程と、
前記Ｓｉ1-x-y Ｇｅx Ｃy 層の前記マスク層で覆われた島状領域を除く周辺領域をイオン注入で非晶質化する工程と、
前記Ｓｉ1-x-y Ｇｅx Ｃy 層に加熱処理を施すことにより、前記島状領域の単結晶のＳｉ 1-x-y Ｇｅ x Ｃ y 層の格子歪みを緩和する工程と、
前記加熱処理後に、表面の酸化膜を除去した後に、前記Ｓｉ1-x-y Ｇｅx Ｃy 層の島状領域上に素子形成領域となる単結晶のＳｉ1-z-w Ｇｅz Ｃw 層（１＞ｚ≧０，１＞ｗ≧０）を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記加熱処理を、酸素ガスを含む雰囲気中で行うことを特徴とする請求項１又は２記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002220030A JP3873012B2 (ja) | 2002-07-29 | 2002-07-29 | 半導体装置の製造方法 |
| TW092119853A TWI234202B (en) | 2002-07-29 | 2003-07-21 | Manufacturing method of semiconductor device |
| KR10-2003-0051932A KR100497919B1 (ko) | 2002-07-29 | 2003-07-28 | 반도체 장치의 제조 방법 |
| US10/628,513 US7005676B2 (en) | 2002-07-29 | 2003-07-29 | Semiconductor device manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002220030A JP3873012B2 (ja) | 2002-07-29 | 2002-07-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004063780A JP2004063780A (ja) | 2004-02-26 |
| JP3873012B2 true JP3873012B2 (ja) | 2007-01-24 |
Family
ID=31940786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002220030A Expired - Fee Related JP3873012B2 (ja) | 2002-07-29 | 2002-07-29 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7005676B2 (ja) |
| JP (1) | JP3873012B2 (ja) |
| KR (1) | KR100497919B1 (ja) |
| TW (1) | TWI234202B (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3597831B2 (ja) * | 2002-07-01 | 2004-12-08 | 株式会社東芝 | 電界効果トランジスタ及びその製造方法 |
| JP4322255B2 (ja) * | 2003-08-05 | 2009-08-26 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| GB0319257D0 (en) * | 2003-08-15 | 2003-09-17 | Finsbury Dev Ltd | Surgical instruments and computer programs for use therewith |
| US6989058B2 (en) * | 2003-09-03 | 2006-01-24 | International Business Machines Corporation | Use of thin SOI to inhibit relaxation of SiGe layers |
| US7029980B2 (en) * | 2003-09-25 | 2006-04-18 | Freescale Semiconductor Inc. | Method of manufacturing SOI template layer |
| US7084460B2 (en) * | 2003-11-03 | 2006-08-01 | International Business Machines Corporation | Method for fabricating SiGe-on-insulator (SGOI) and Ge-on-insulator (GOI) substrates |
| TWI279852B (en) * | 2004-03-16 | 2007-04-21 | Imec Inter Uni Micro Electr | Method of manufacturing a semiconductor on a silicon on insulator (SOI) substrate using solid epitaxial regrowth (SPER) and semiconductor device made thereby |
| KR100626372B1 (ko) | 2004-04-09 | 2006-09-20 | 삼성전자주식회사 | 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 제조 방법 |
| US7163903B2 (en) * | 2004-04-30 | 2007-01-16 | Freescale Semiconductor, Inc. | Method for making a semiconductor structure using silicon germanium |
| US7202145B2 (en) * | 2004-06-03 | 2007-04-10 | Taiwan Semiconductor Manufacturing Company | Strained Si formed by anneal |
| US7172930B2 (en) * | 2004-07-02 | 2007-02-06 | International Business Machines Corporation | Strained silicon-on-insulator by anodization of a buried p+ silicon germanium layer |
| US7241647B2 (en) * | 2004-08-17 | 2007-07-10 | Freescale Semiconductor, Inc. | Graded semiconductor layer |
| JP2006287006A (ja) * | 2005-04-01 | 2006-10-19 | Renesas Technology Corp | 半導体基板、半導体装置及びその製造法 |
| JP2006332243A (ja) * | 2005-05-25 | 2006-12-07 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR101096980B1 (ko) * | 2009-02-04 | 2011-12-20 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US8716633B2 (en) | 2009-10-13 | 2014-05-06 | Uniplatek Co., Ltd. | Method for manufacturing PTC device and system for preventing overheating of planar heaters using the same |
| WO2011121776A1 (ja) | 2010-03-31 | 2011-10-06 | 株式会社 東芝 | 半導体装置の製造方法 |
| US8574981B2 (en) * | 2011-05-05 | 2013-11-05 | Globalfoundries Inc. | Method of increasing the germanium concentration in a silicon-germanium layer and semiconductor device comprising same |
| US9048284B2 (en) | 2012-06-28 | 2015-06-02 | Skyworks Solutions, Inc. | Integrated RF front end system |
| US9761700B2 (en) | 2012-06-28 | 2017-09-12 | Skyworks Solutions, Inc. | Bipolar transistor on high-resistivity substrate |
| CN108538834B (zh) * | 2012-06-28 | 2022-10-11 | 天工方案公司 | 高电阻率基底上的双极型晶体管 |
| EP3965141A1 (en) * | 2020-09-04 | 2022-03-09 | Siltronic AG | Method for depositing a silicon germanium layer on a substrate |
| US20240079239A1 (en) * | 2022-09-07 | 2024-03-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Etch Stop Region for Semiconductor Device Substrate Thinning |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0622834A3 (en) * | 1993-04-30 | 1998-02-11 | International Business Machines Corporation | Method to prevent latch-up and improve breakdown voltage in SOI MOSFETS |
| EP0838858B1 (de) * | 1996-09-27 | 2002-05-15 | Infineon Technologies AG | Integrierte CMOS-Schaltungsanordnung und Verfahren zu deren Herstellung |
| JP3844552B2 (ja) * | 1997-02-26 | 2006-11-15 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US6723621B1 (en) * | 1997-06-30 | 2004-04-20 | International Business Machines Corporation | Abrupt delta-like doping in Si and SiGe films by UHV-CVD |
| JP4223092B2 (ja) * | 1998-05-19 | 2009-02-12 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| KR100317636B1 (ko) * | 1999-01-15 | 2001-12-22 | 구본준, 론 위라하디락사 | 박막트랜지스터의 반도체층 및 그 제조방법 |
| JP4436469B2 (ja) * | 1998-09-30 | 2010-03-24 | 三洋電機株式会社 | 半導体装置 |
| FR2795868B1 (fr) * | 1999-07-02 | 2003-05-16 | St Microelectronics Sa | Transistor mosfet a effet canal court compense par le materiau de grille |
-
2002
- 2002-07-29 JP JP2002220030A patent/JP3873012B2/ja not_active Expired - Fee Related
-
2003
- 2003-07-21 TW TW092119853A patent/TWI234202B/zh not_active IP Right Cessation
- 2003-07-28 KR KR10-2003-0051932A patent/KR100497919B1/ko not_active Expired - Fee Related
- 2003-07-29 US US10/628,513 patent/US7005676B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004063780A (ja) | 2004-02-26 |
| TWI234202B (en) | 2005-06-11 |
| TW200403759A (en) | 2004-03-01 |
| KR20040011368A (ko) | 2004-02-05 |
| US20050260809A1 (en) | 2005-11-24 |
| KR100497919B1 (ko) | 2005-06-29 |
| US7005676B2 (en) | 2006-02-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3873012B2 (ja) | 半導体装置の製造方法 | |
| JP3647777B2 (ja) | 電界効果トランジスタの製造方法及び集積回路素子 | |
| KR100392166B1 (ko) | 반도체 장치의 제조 방법 및 반도체 장치 | |
| US5847419A (en) | Si-SiGe semiconductor device and method of fabricating the same | |
| JP3372158B2 (ja) | 半導体装置及びその製造方法 | |
| JP3998408B2 (ja) | 半導体装置及びその製造方法 | |
| JP3782021B2 (ja) | 半導体装置、半導体装置の製造方法、半導体基板の製造方法 | |
| US6607948B1 (en) | Method of manufacturing a substrate using an SiGe layer | |
| JP2002237590A (ja) | Ｍｏｓ型電界効果トランジスタ | |
| CN102593118B (zh) | 半导体器件及其制造方法 | |
| JP2000031491A (ja) | 半導体装置，半導体装置の製造方法，半導体基板および半導体基板の製造方法 | |
| JPH09321307A (ja) | 半導体装置 | |
| JP3597831B2 (ja) | 電界効果トランジスタ及びその製造方法 | |
| JP3712599B2 (ja) | 半導体装置及び半導体基板 | |
| JP3311940B2 (ja) | 半導体装置及びその製造方法 | |
| JP3901957B2 (ja) | 半導体基板の製造方法及びその方法により製造された半導体装置 | |
| JP3995428B2 (ja) | 半導体基板の製造方法及び半導体装置の製造方法 | |
| JP3598271B2 (ja) | 半導体装置 | |
| JP3600174B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
| JP3825768B2 (ja) | 電界効果トランジスタ | |
| JP2002184962A (ja) | 半導体基板及びその製造方法、並びに半導体装置 | |
| JP4282579B2 (ja) | 半導体基板の製造方法及び半導体装置の製造方法 | |
| JPH07221318A (ja) | 薄膜トランジスタとその製造方法 | |
| JP2004363636A5 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060725 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060921 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061017 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061023 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 3873012 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101027 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111027 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111027 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121027 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131027 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |