JP3877997B2 - ダイナミックランダムアクセスメモリセルを形成する方法 - Google Patents
ダイナミックランダムアクセスメモリセルを形成する方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリデバイス及び同じものの製造方法に関し、特に、実質的により低いセル容量を有するディープトレンチダイナミックランダムアクセスメモリ（deep trench dynamic random access memory）（ＤＴＤＲＡＭ）セル及び同じものの製造方法に関する。
【０００２】
【従来の技術】
ダイナミックランダムアクセスメモリ（dynamic random access memory）（ＤＲＡＭ）は、その蓄積された電荷を保持する為にリフレッシュを必要とする。ＤＲＡＭセルは、論理値１に対しては電荷をそのキャパシタ上に蓄積し、論理値０に対しては電荷を全く蓄積しないことによって動作する。安定な回路の動作は、Ｓ／Ｎ比（signal-to-noise ratio）が十分であるように、蓄積された電荷を保持する十分大きなキャパシタ及び電荷転送素子を有することによって達成される。
【０００３】
最新のディープトレンチＤＲＡＭ（ＤＴ ＤＲＡＭ）デバイスは、蓄積ノード電極（storage node electrode）にソース／ドレイン（source/drain）（Ｓ／Ｄ）接合部を電気的に接続する埋め込みストラップ（buried strap）（ＢＳ）に、ほとんど専ら頼っている。ＢＳはｐ−ｎ接合を通じてＳｉ体に形成されるので、リークし易い。このリークし易い接続は、ＲＣ雑音を克服するようにその信号を増幅する為に、高い容量レベル（即ち＞４０ｆＦ／セル）を保持することを必要とする。典型的には、この高い容量の要求は、キャパシタの電荷の蓄積容量を保持すると共に、必要とされる表面空間を最小にするディープトレンチキャパシタの使用を通じて満たされてきた。
【０００４】
【発明が解決しようとする課題】
しかしながら、ＢＳ技術における現在の信頼性は、多くの事例において満足ではなく、例えばｋ値の高い誘電体のノード、ＤＴの表面エンハンスメント、ＤＴにおける抵抗値の低い金属の充填などの、新しい工程及び材料の探索を駆り立ててきた。これらのアプローチは、高価であるだけでなく比較的未発達であり、多くはまだ製造環境において試験される必要がある。さらにＤＲＡＭが、より高い密度の要求に応じる為に縮小されると、リークの増加が、電荷の保持の問題点をより顕著にする。
【０００５】
ＤＲＡＭデバイスの最小特徴寸法Ｆは、通常当技術において、基準規則（ground rule）（ＧＲ）と呼ばれる。ＤＲＡＭセルの面積を決定する為に、Ｘ方向のセルの幅にＹ方向のセルの幅を乗じ、ここで両方の寸法は平方ＧＲ単位によって表される、即ちＦ２の倍数である。従来のＤＲＡＭの設計において、少なくとも一つの列ライン（rowline）、列ライン間の間隔、キャパシタ、及びデバイスへの接点（contact）は、合計の幅４Ｆに対して、Ｘ方向内に作製しなければならず、少なくとも一つのディジット線、及びディジット線間の間隔は、Ｙ方向に作らなければならず、最小の合計のセル面積８Ｆ２を与える。ＤＲＡＭ配列の寸法が減少すると、それらＤＲＡＭ配列内の集積回路の密度が相応して増加するので、新しいトレンチゲート及びそれらトレンチゲートを形成する工程が必要となる。
【０００６】
ＤＲＡＭデバイスの設計密度がＧＲ未満のシュリンク（＜１１０ｎｍ）を必要とすると、その枠体（collar）の形成は極端に困難になる。一般的に抱かれた見方は、ＧＲ＜１００ｎｍにおいて、縦型トランジスタを、短チャンネル効果（short-channel effect）（ＳＣＥ）を克服する為に必要とし、このような縦型トランジスタは、原則として、面積が８Ｆ２以下（sub-8F2）であるＤＴ ＤＲＡＭのレイアウトを可能にする。しかしながら十分に機能的で面積が８Ｆ２以下であるＤＲＡＭデバイスの実際の製造は、過剰なＢＳ外方拡散によって、現在まで妨げられてきた。
【０００７】
デバイス開発もまた、速度を改良しラッチアップの解除（latch-up immunity）を組み込む十分に使い尽くされた（depleted）デバイス設計に向かう傾向があった。このようなデバイスは、薄いシリコン・オン・インシュレーター（silicon-on-insulator）（ＳＯＩ）構造によって実現できるが、その理由はＳＯＩデバイスが完全にラッチアップから開放されている為である。非常に多くの成功している探索の努力は、ロバストなＳＯＩの応用の形成に捧げられてきた。しかしながら、従来は、工程の統合の複雑さによって、縦型のＳＯＩ構造の形成においてあまり成功しなかった。
【０００８】
このように、ＢＳ外方拡散を最小にする十分に使い尽くされた縦型のセルに関する要求がある。
【０００９】
【課題を解決するための手段】
本発明は、ＢＳ外方拡散が無く蓄積ノードとトランジスタ間の直接接続を伴う十分に使い尽くされた縦型セルを開示する。本発明の縦型内部接続トレンチセル（vertical-internally connected trench cell）（Ｖ−ＩＣＴＣ）は、トランジスタ形成工程の間に自然に枠体を形成することによって、この困難を克服し、ストラップが、Ｓｉ基板への全ての直接連結なしに、枠体の内部に接続される。ＢＳ外方拡散は、これによって避けられる。
【００１０】
本発明はまた、従来の埋め込みストラップ（ＢＳ）構造に代わる内部接続ストラップ（internally-connected strap）（ＩＣＳ）構造を使用するＤＲＡＭデバイスを製造する工程の統合のスキームを提供する。ＩＣＳは、Ｓｉ体においてｐ−ｎ接合を直接形成することなく、トランジスタのソース／ドレイン（Ｓ／Ｄ）接合領域にメモリ蓄積ノードを直接接続し、それによって本質的にリークし易いｐ−ｎ接合を除去する。
【００１１】
本発明のＩＣＳは、ディープトレンチ（ＤＴ）メモリセルが、実質的に、その低いリーク特性に関してデバイスの性能に全てのマイナス影響を引き起こすことなく、従来のＢＥＳＴ（埋めこみ型ストラップトレンチ（Buried Strap Trench））セルに対して要求された容量よりも低いセル容量で動作することを可能にする。本発明のデバイスのより低いセル容量の要求は、ｋ値の高い誘電体ノード、表面のエンハンスメント、抵抗値の低い金属の充填など及びそれらの実施のような比較的試験されてない新しい材料及び加工方法の信頼性なしに、現在のＤＴキャパシタの製造技術における可能性を拡張する。
【００１２】
本発明のＶ−ＩＣＴＣの製造方法は、酸素イオンの傾斜をつけた注入（angled implantation）によってＳｉ基板の下に埋め込まれた酸化物の分離膜（isolation layer）を形成し、次に熱アニール（thermal anneal）によって縦型枠体酸化膜を形成する、内部熱酸化法（internal thermal oxidation）（ＩＴＯ）を使用する。この方法は、ＤＴセルの上部に非常に薄いＳｉ膜を形成し、同時に、従来の枠体の代わりに分離膜を形成する。
【００１３】
ＩＴＯによるＳＯＩは、デバイスが十分に使い尽くされ得るような様式の構造を作る。本発明の十分に使い尽くされたＶ−ＩＣＴＣデバイスは、制御されたストラップ形成を使用する８Ｆ２以下のセルのレイアウトを設計することを可能にする。本発明のＶ−ＩＣＴＣデバイスは、リークの無い完全に分離された薄いチャネル膜による高性能のデバイスであり、動作出力の要求を低下させると共にデバイスの速度を改善する。
【００１４】
【発明の実施の形態】
理論的な背景の議論の為に、ここでは参照よって組み込まれる、K. Kawamura, et, al., Gate Oxide Integrity on ITOX-STMOX Substrates and Influence on Test Device Geometry on Characterization, IEEE Transactions on Electron Devices, vol. 48, No. 2, Feb. 2001, pp307-315及びLee et al., Plasma Immersion Ion Implantation as an Alternative Deep Trench Buried Plate Doping Technology, ITT 2000を参照のこと。
【００１５】
本発明におけるこれらの及び他の利点は、以下の図面と関連する次の好ましい実施例の詳細な説明から、より良く理解されると思われる。
【００１６】
ここで図面を参照すると、図１９は本発明の工程のフローチャートを示す。図１に説明される図１９のブロック１におけるステップに関して、ＤＴマスク積層堆積（DT mask stack deposition）及びリソグラフィー（litho）を行う。図１は、シリコン基板１０、パッド窒化膜１１、ホウケイ酸ガラス（borosilica glass）／テトラエチルオルトケイ酸塩（tetraethylorthosilicate）（ＢＳＧ／ＴＥＯＳ）ハードマスク層１２及びマスク１３を示す。ＤＲＡＭ製造は、シリコン（Ｓｉ）基板の小さな領域に導入される正確に制御された量の不純物を必要とする。実質的にこれらの領域は、相互接続されなければならない。このような領域を定義するパターンを、リソグラフィー工程によって製造する。二つのレベル（bilevel）のスキーム、又はレジストの線の化学的増幅（chemical amplification of resist lines）（ＣＡＲＬ）工程を使用してもよい。ハード反射防止コーティング（hard anti-reflective coating）（ＨＡＲＣ）又は多結晶（Poly）ハードマスク堆積、次に続く連続的なパターン転写スキーム（pattern transfer scheme）は、レジストの界面における反射率を減衰させる為に使用でき、これによって線幅の制御にレジスト性能の最小の低下を提供する。
【００１７】
すなわち、フォトレジスト材料の膜が、第一番目に、例えばパッド窒化膜、ハードマスク層、及びＡＲＣ膜が堆積したＳｉウェーハ基板１０の上に、スピンコートされる。次に、このレジストは、所望の選択的な露光をする為に、露光手段及びマスク１３を使用して、ある形態の放射に選択的に露光される。
【００１８】
次に、図２に説明されるブロック２におけるステップに関して、ディープトレンチのマスク開口（deep trench mask open）（ＤＴＭＯ）及び多結晶レジスト（polyresist）（ＰＲ）ストリップを、ウェーハがこのパターン転写ステップを受けるときに、レジストのパターンをハードマスク層に転写するように行う。パターンの転写は、レジストにおける潜像を最終的な像に変える。パターン転写の後に結果として生じるレジスト像２０は、次のエッチング又はイオン注入のステップにおけるマスクとして役立つ。従来のマスク開口スキームと差分マスク開口スキーム（differential mask open scheme）との両方が、このステップで適用可能である。ＤＴパターンに関しては、Ｓｉをエッチングする為にハードマスクを必要とすることに注意するべきである。従って、現像処理ステップは像転写工程に関しては十分ではない。
【００１９】
現像処理後に残るレジストの領域は、それらが覆う基板の領域を保護する。レジストが除去された場所は次に、図３に説明されるブロック３におけるステップの為に、削減的なＤＴＭＯ及びＤＴ−Ｓｉエッチングを受ける。この削除的なエッチングは、最終的なＤＴパターンをＳｉ基板の表面に転写する。本発明のデバイスに関するエッチングの深さ３０は、ＧＲの関数として変化してもよいが、本発明の比較的少ない容量の要求によって、従来の埋め込みストラップトレンチ（ＢＥＳＴ）セルの仕様によって要求される深さの約半分である。
【００２０】
図４に説明されるブロック４におけるステップに関して、ＢＳＧ／ＴＥＯＳ膜１２を剥離し、ＳｉＮライナ（liner）４０を堆積させ、次の多結晶（Poly）の窪み（recess）作製及び除去の間Ｓｉ基板１０を保護する。ＤＴは、犠牲の（sacrificial）固有の（intrinsic）多結晶（又はアモルファスＳｉ）で充填される。化学的機械的研磨（chemical mechanical polishing）（ＣＭＰ）ステップは、オプションとして行われ、次にＩＣＳと共に縦型トランジスタを形成するのに十分な深さまで多結晶の窪み作製４２が続く。
【００２１】
図５に説明されるブロック５におけるステップに関して、犠牲の枠体５１を堆積させ、次に後のウェット工程の為に、枠体の反応性イオンエッチング（reactive ion etching）（ＲＩＥ）によって枠体５１の底５２を開ける。枠体５１とＳｉＮライナ４０は、ウェットボトル工程の間、エロージョンからトレンチの上部５０を保護する。枠体５１はまた、内部熱酸化（ＩＴＯ）注入及びアニールのステップの間、防護酸化膜として機能し得る。オゾンＴＥＯＳ又は低温酸化膜の堆積を使用してもよい。
【００２２】
図６に説明されるブロック６のステップに関して、犠牲の多結晶（又はアモルファスＳｉ）の除去、ＳｉＮの除去、及びウェットボトル工程を、保護された多結晶枠体（buffered poly collar）（ＢＰＣ）に類似の様式で行う。ウェットボトル工程は、活性なＳＯＩの部分を保護するように最適化される。さらに、この好ましい実施例においては、ＳＯＩの酸化膜とＳｉ膜との間の界面は、次のステップで形成されるが、ウェットボトル工程の間、側面の方向には保護されない。例えば、活性ＳＯＩの厚さ６０は５０ｎｍとすると、ウェット工程は側面に５０ｎｍ以上エッチングすることを必要とする。
【００２３】
図７に説明されるブロック７のステップに関して、ＰＲ充填７０、ＰＲ引き戻し（pull back）７１、及び内部熱酸化（ＩＴＯ）注入７２を、傾斜を付けた注入方法によって行う。窪みの深さは、ＤＴノード領域の過剰な酸化を防ぐ為に、枠体５１の底を露光しないように最適化される。同時に、枠体５１と同じ深さ又はより深い、ＳＯＩの十分な酸化の高さが、得られる。注入角度、エネルギー、及び深さもまたこれらの要求を満たすように最適化される。
【００２４】
図８に説明されるブロック８のステップ関して、ＰＲ除去８０、埋め込みプレ−ト（buried plate）（ＢＰ）８１のドーピング、ＤＴの洗浄、及びノード誘電体８２の形成を行う。ＰＲ７０の完全な除去の後、ＢＰドーピングを行い、気相ドーピング（Gas Phase Doping）は、その適合性及び高い投与能力の為に好ましい選択である。別の実施例においては、プラズマドーピングも使用してもよいが、そのエネルギーは、活性なＳＯＩ領域中への過剰なヒ素であるドーパントの浸透によってＳＯＩを劣化させないように、最適化するべきである。従来のＮＯノード誘電体を形成する。代わりにＡｌ２Ｏ３（Ａ１２０３）又は別のｋ値の高い材料を、補足のオプションとして集積できる。ノード誘電体８２の有効の厚さは、動作電圧及び容量の要求によって決定される。注入された酸素種は、従来の注入酸素による分離（separation by implanted oxygen）（ＳＩＭＯＸ）工程と同様に、アニールされ、互いに集積し、損傷したＳｉは、高温ノード誘電体の加工ステップの間に再結晶する。
【００２５】
図９に説明されるブロック９のステップに関して、犠牲の枠体５１及びＳｉＮライナ４０の除去、多結晶−１の堆積、（オプションのＣＭＰ平坦化）、多結晶窪み−１の作製を行う。従来のＤＴスキームと同様に、多結晶−１の堆積９０（多結晶充填）としてドープされた多結晶は、次にオプションのＣＭＰ平坦化及び窪み−１の作製に続く。窪みの深さ９１は、ＤＴ１（上部のＤＴ）よりも低くなければならない。
【００２６】
図１０に説明されるブロック１０のステップに関して、ＩＣＳ１００の選択的な多結晶（又はＳｉＧｅ）の堆積及びＩＣＳのドーピングを行う。半球状の粒（hemi-spherical grain）（ＨＳＧ）の多結晶とＳｉＧｅとの両方を使用することができる。さらなる表面のアモルファス化のステップを、ＨＳＧに関しては必要とする場合もある。分離ドーピングステップに続く固有の多結晶（又はＳｉＧｅ）と本来の場所における（in-situ）ドーピングとの両方を使用できる。本来の場所におけるドーピングの場合には、つや消し（deglazing）ステップを、堆積ステップの後、すぐに続けなければならい。修正の窪み作製（touch-up recess）を、ＤＴ１の側壁９２上にある全ての残留物を除去する為に、使用することができる。堆積されたＩＣＳ１００の厚さを、縦型セルのチャネル技術を妨害しないように、最適化する。
【００２７】
図１１に説明されるブロック１１のステップに関して、Ｓ／Ｄ１１１及び閾値電圧（Ｖｔ）の注入、トレンチ上部酸化膜（Trench Top Oxide）（ＴＴＯ）１１２の形成を行う。別の実施例において、ソース／ドレイン注入及びＶｔ注入ステップを、他の介在している工程のステップに置き得る。Ｖｔ注入に関する傾斜を付けた注入、及びソース−ドレイン注入に関する真っ直ぐな注入（straight implantation）を、それぞれ使用することができる。ＰＲは、真っ直ぐな注入に関して、トレンチにおけるＩＣＳを保護する。
【００２８】
図１２に説明されるブロック１２のステップに関して、ゲートの酸化膜及びゲート電極の形成を行う。均一なゲート酸化膜１２０を形成して、微結晶依存の酸化を避け、表面のアモルファス化技術か他のウェット酸化法のどちらかを利用できる。ゲート電極１２１（又はゲート導電型積層物）を、多結晶又は他の金属ゲート電極材料を使用して形成する。
【００２９】
図１３に説明されるブロック１３のステップに関して、パッド窒化膜１１の除去及びゲートの多結晶ＣＭＰを行う。パッド窒化膜及び酸化膜を除去して、Ｓｉ１０及びＩＴＯ注入した上部の膜７２を保護しなくする。ゲート多結晶１２１は、Ｓｉ基板１０まで下に研磨され、平坦化される。
【００３０】
図１４に説明されるブロック１４のステップに関して、酸化膜の窪み及び表面ストラップ（surface strap）（ＳＳ）１４０の形成を行う。上部のＳＯＩ酸化膜７２を除去して、Ｓ／Ｄ１１１とビット線の接点（bit line contact）（ＣＢ）との間を電気的に接続する表面ストラップ（ＳＳ）１４０の形成を可能にする。表面ストラップ１４０はここで、ＣＭＰ平坦化に続くドープされた多結晶の堆積によって形成される。本来の場所における多結晶のドーピングスキームは、つや消しステップを必要とする。
【００３１】
図１５に説明されるブロック１５のステップに関して、パッド酸化膜及び新しい窒化膜１５０の堆積を行う。
【００３２】
図１６に説明されるブロック１６のステップに関して、分離トレンチ（isolation trench）（ＩＴ）１６０を、切断ゲート多結晶１２１、ＴＴＯ１１２、ＩＣＳ１００、及び約１５０ｎｍの多結晶−１ ９０によって、アレイデバイスを分離するのに十分な深さで形成する。集積の手順は、リソグラフィー→ＩＴＭＯエッチング→ＩＴ積層エッチング→ウェット洗浄→ＡＡ酸化法→ＨＤＰ酸化膜→ＣＭＰである。スパッタ及びエッチングの手順を、深いＩＴ１６０をエッチングする為に使用してもよい。酸化膜又は他のハードマスクを使用してもよい。ＩＴのレイアウトは、デバイスの設計及びレイアウトに依存する。例示された絵は、８Ｆ２Ｌ／Ｓ（線／空間）のＩＴパターンに関するものである。
【００３３】
図１７に説明されるブロック１７のステップに関して、ＣＢパッドとワード線パッドとの両方を形成する。ＣＢパッド１７０は、注入及びアニールによって形成され、ワード線パッド１７１は多結晶Ｌ／Ｓ（線／空間）スタッド（stud）によって形成される。
【００３４】
図１８に説明されるブロック１８のステップに関して、ホウホスホケイ酸塩ガラス（borophosphosilicate glass）（ＢＰＳＧ）１８１の堆積、ＣＢ／ＣＳ（ビット線接点／一般的なソースライン（bit line contact / common source line））エッチング、及びＭＯエッチングを行う。通常のＢＰＳＧ堆積は、上部のＴＥＯＳ膜１８２と共に行う。ＳＡＣ（自己整列接点（self-aligned contact））エッチングの為のＣＢ／ＣＳ集積エッチングには、専用の制御ゲート（control gate）（ＣＧ）エッチングが続く。イオン混合と一緒に、提出された接触スキームを行うことができる。ＭＯダマシンエッチング及び、熱アニールが後に続くバリア層としてのＰＶＤ法かＣＶＤ法かのどちらかによるＴｉ／ＴｉＮ堆積をＷ堆積の前に行う。ＣＶＤ Ｗ堆積を、好ましくはジクロロシラン（dichlorosilane）（ＤＣＳ）ソースガスを使用して行い、次にＷ ＣＭＰ及びウェット洗浄に続く。
【００３５】
最後に、ラインのバック−エンド（back-end of line）（ＢＥＯＬ）工程を行って、ＤＴ ＤＲＡＭの製造を完了する。
【００３６】
本発明を好ましい実施例によって記述してきたが、代替物が前述の議論によって引用されてきており、当業者は、本発明が添付した請求項の主旨及び範囲内の修飾と共に実行できることがわかる。
【図面の簡単な説明】
【図１】図１９のフローチャートに説明された本発明の方法における第１のステップに現われる本発明の構造を説明する断面図である。
【図２】図１９のフローチャートに説明された本発明の方法における第２のステップに現われる本発明の構造を説明する断面図である。
【図３】図１９のフローチャートに説明された本発明の方法における第３のステップに現われる本発明の構造を説明する断面図である。
【図４】図１９のフローチャートに説明された本発明の方法における第４のステップに現われる本発明の構造を説明する断面図である。
【図５】図１９のフローチャートに説明された本発明の方法における第５のステップに現われる本発明の構造を説明する断面図である。
【図６】図１９のフローチャートに説明された本発明の方法における第６のステップに現われる本発明の構造を説明する断面図である。
【図７】図１９のフローチャートに説明された本発明の方法における第７のステップに現われる本発明の構造を説明する断面図である。
【図８】図１９のフローチャートに説明された本発明の方法における第８のステップに現われる本発明の構造を説明する断面図である。
【図９】図１９のフローチャートに説明された本発明の方法における第９のステップに現われる本発明の構造を説明する断面図である。
【図１０】図１９のフローチャートに説明された本発明の方法における第１０のステップに現われる本発明の構造を説明する断面図である。
【図１１】図１９のフローチャートに説明された本発明の方法における第１１のステップに現われる本発明の構造を説明する断面図である。
【図１２】図１９のフローチャートに説明された本発明の方法における第１２のステップに現われる本発明の構造を説明する断面図である。
【図１３】図１９のフローチャートに説明された本発明の方法における第１３のステップに現われる本発明の構造を説明する断面図である。
【図１４】図１９のフローチャートに説明された本発明の方法における第１４のステップに現われる本発明の構造を説明する断面図である。
【図１５】図１９のフローチャートに説明された本発明の方法における第１５のステップに現われる本発明の構造を説明する断面図である。
【図１６】図１９のフローチャートに説明された本発明の方法における第１６のステップに現われる本発明の構造を説明する断面図である。
【図１７】図１９のフローチャートに説明された本発明の方法における第１７のステップに現われる本発明の構造を説明する断面図である。
【図１８】図１９のフローチャートに説明された本発明の方法における第１８のステップに現われる本発明の構造を説明する断面図である。
【図１９】本発明の方法のフローチャートである。
【符号の説明】
１０ シリコン基板
１１ パッド窒化膜
１２ ホウケイ酸ガラス（ＢＳＧ）／テトラエチルオルトケイ酸塩（ＴＥＯＳ）膜
１３ マスク
２０ レジスト像
３０ エッチングの深さ
４０ ＳｉＮライナ
４２ 多結晶の窪み
５０ トレンチ上部
５１ 枠体
５２ 枠体の底
６０ 活性ＳＯＩの厚さ
７０ 多結晶レジスト（ＰＲ）充填
７１ 多結晶レジスト（ＰＲ）引き戻し
７２ 内部熱酸化膜（ＩＴＯ）
８０ 多結晶レジスト（ＰＲ）除去
８１ 埋め込みプレート（ＢＰ）
８２ ノード誘電体
９０ 多結晶堆積物
９１ 窪みの深さ
９２ 側壁
１００ 内部接続ストラップ（ＩＣＳ）
１１１ ソース／ドレイン（Ｓ／Ｄ）
１１２ トレンチ上部酸化膜（ＴＴＯ）
１２０ ゲート酸化膜
１２１ ゲート電極
１４０ 表面ストラップ（ＳＳ）
１５０ 新しい窒化膜
１６０ 分離トレンチ（ＩＴ）
１７０ ビット線接点（ＣＢ）パッド
１７１ ワード線パッド
１８１ ホウホスホケイ酸塩ガラス（ＢＰＳＧ）堆積物
１８２ 上部テトラエチルオルトケイ酸塩（ＴＥＯＳ）膜
【発明の属する技術分野】
本発明は、半導体メモリデバイス及び同じものの製造方法に関し、特に、実質的により低いセル容量を有するディープトレンチダイナミックランダムアクセスメモリ（deep trench dynamic random access memory）（ＤＴＤＲＡＭ）セル及び同じものの製造方法に関する。
【０００２】
【従来の技術】
ダイナミックランダムアクセスメモリ（dynamic random access memory）（ＤＲＡＭ）は、その蓄積された電荷を保持する為にリフレッシュを必要とする。ＤＲＡＭセルは、論理値１に対しては電荷をそのキャパシタ上に蓄積し、論理値０に対しては電荷を全く蓄積しないことによって動作する。安定な回路の動作は、Ｓ／Ｎ比（signal-to-noise ratio）が十分であるように、蓄積された電荷を保持する十分大きなキャパシタ及び電荷転送素子を有することによって達成される。
【０００３】
最新のディープトレンチＤＲＡＭ（ＤＴ ＤＲＡＭ）デバイスは、蓄積ノード電極（storage node electrode）にソース／ドレイン（source/drain）（Ｓ／Ｄ）接合部を電気的に接続する埋め込みストラップ（buried strap）（ＢＳ）に、ほとんど専ら頼っている。ＢＳはｐ−ｎ接合を通じてＳｉ体に形成されるので、リークし易い。このリークし易い接続は、ＲＣ雑音を克服するようにその信号を増幅する為に、高い容量レベル（即ち＞４０ｆＦ／セル）を保持することを必要とする。典型的には、この高い容量の要求は、キャパシタの電荷の蓄積容量を保持すると共に、必要とされる表面空間を最小にするディープトレンチキャパシタの使用を通じて満たされてきた。
【０００４】
【発明が解決しようとする課題】
しかしながら、ＢＳ技術における現在の信頼性は、多くの事例において満足ではなく、例えばｋ値の高い誘電体のノード、ＤＴの表面エンハンスメント、ＤＴにおける抵抗値の低い金属の充填などの、新しい工程及び材料の探索を駆り立ててきた。これらのアプローチは、高価であるだけでなく比較的未発達であり、多くはまだ製造環境において試験される必要がある。さらにＤＲＡＭが、より高い密度の要求に応じる為に縮小されると、リークの増加が、電荷の保持の問題点をより顕著にする。
【０００５】
ＤＲＡＭデバイスの最小特徴寸法Ｆは、通常当技術において、基準規則（ground rule）（ＧＲ）と呼ばれる。ＤＲＡＭセルの面積を決定する為に、Ｘ方向のセルの幅にＹ方向のセルの幅を乗じ、ここで両方の寸法は平方ＧＲ単位によって表される、即ちＦ２の倍数である。従来のＤＲＡＭの設計において、少なくとも一つの列ライン（rowline）、列ライン間の間隔、キャパシタ、及びデバイスへの接点（contact）は、合計の幅４Ｆに対して、Ｘ方向内に作製しなければならず、少なくとも一つのディジット線、及びディジット線間の間隔は、Ｙ方向に作らなければならず、最小の合計のセル面積８Ｆ２を与える。ＤＲＡＭ配列の寸法が減少すると、それらＤＲＡＭ配列内の集積回路の密度が相応して増加するので、新しいトレンチゲート及びそれらトレンチゲートを形成する工程が必要となる。
【０００６】
ＤＲＡＭデバイスの設計密度がＧＲ未満のシュリンク（＜１１０ｎｍ）を必要とすると、その枠体（collar）の形成は極端に困難になる。一般的に抱かれた見方は、ＧＲ＜１００ｎｍにおいて、縦型トランジスタを、短チャンネル効果（short-channel effect）（ＳＣＥ）を克服する為に必要とし、このような縦型トランジスタは、原則として、面積が８Ｆ２以下（sub-8F2）であるＤＴ ＤＲＡＭのレイアウトを可能にする。しかしながら十分に機能的で面積が８Ｆ２以下であるＤＲＡＭデバイスの実際の製造は、過剰なＢＳ外方拡散によって、現在まで妨げられてきた。
【０００７】
デバイス開発もまた、速度を改良しラッチアップの解除（latch-up immunity）を組み込む十分に使い尽くされた（depleted）デバイス設計に向かう傾向があった。このようなデバイスは、薄いシリコン・オン・インシュレーター（silicon-on-insulator）（ＳＯＩ）構造によって実現できるが、その理由はＳＯＩデバイスが完全にラッチアップから開放されている為である。非常に多くの成功している探索の努力は、ロバストなＳＯＩの応用の形成に捧げられてきた。しかしながら、従来は、工程の統合の複雑さによって、縦型のＳＯＩ構造の形成においてあまり成功しなかった。
【０００８】
このように、ＢＳ外方拡散を最小にする十分に使い尽くされた縦型のセルに関する要求がある。
【０００９】
【課題を解決するための手段】
本発明は、ＢＳ外方拡散が無く蓄積ノードとトランジスタ間の直接接続を伴う十分に使い尽くされた縦型セルを開示する。本発明の縦型内部接続トレンチセル（vertical-internally connected trench cell）（Ｖ−ＩＣＴＣ）は、トランジスタ形成工程の間に自然に枠体を形成することによって、この困難を克服し、ストラップが、Ｓｉ基板への全ての直接連結なしに、枠体の内部に接続される。ＢＳ外方拡散は、これによって避けられる。
【００１０】
本発明はまた、従来の埋め込みストラップ（ＢＳ）構造に代わる内部接続ストラップ（internally-connected strap）（ＩＣＳ）構造を使用するＤＲＡＭデバイスを製造する工程の統合のスキームを提供する。ＩＣＳは、Ｓｉ体においてｐ−ｎ接合を直接形成することなく、トランジスタのソース／ドレイン（Ｓ／Ｄ）接合領域にメモリ蓄積ノードを直接接続し、それによって本質的にリークし易いｐ−ｎ接合を除去する。
【００１１】
本発明のＩＣＳは、ディープトレンチ（ＤＴ）メモリセルが、実質的に、その低いリーク特性に関してデバイスの性能に全てのマイナス影響を引き起こすことなく、従来のＢＥＳＴ（埋めこみ型ストラップトレンチ（Buried Strap Trench））セルに対して要求された容量よりも低いセル容量で動作することを可能にする。本発明のデバイスのより低いセル容量の要求は、ｋ値の高い誘電体ノード、表面のエンハンスメント、抵抗値の低い金属の充填など及びそれらの実施のような比較的試験されてない新しい材料及び加工方法の信頼性なしに、現在のＤＴキャパシタの製造技術における可能性を拡張する。
【００１２】
本発明のＶ−ＩＣＴＣの製造方法は、酸素イオンの傾斜をつけた注入（angled implantation）によってＳｉ基板の下に埋め込まれた酸化物の分離膜（isolation layer）を形成し、次に熱アニール（thermal anneal）によって縦型枠体酸化膜を形成する、内部熱酸化法（internal thermal oxidation）（ＩＴＯ）を使用する。この方法は、ＤＴセルの上部に非常に薄いＳｉ膜を形成し、同時に、従来の枠体の代わりに分離膜を形成する。
【００１３】
ＩＴＯによるＳＯＩは、デバイスが十分に使い尽くされ得るような様式の構造を作る。本発明の十分に使い尽くされたＶ−ＩＣＴＣデバイスは、制御されたストラップ形成を使用する８Ｆ２以下のセルのレイアウトを設計することを可能にする。本発明のＶ−ＩＣＴＣデバイスは、リークの無い完全に分離された薄いチャネル膜による高性能のデバイスであり、動作出力の要求を低下させると共にデバイスの速度を改善する。
【００１４】
【発明の実施の形態】
理論的な背景の議論の為に、ここでは参照よって組み込まれる、K. Kawamura, et, al., Gate Oxide Integrity on ITOX-STMOX Substrates and Influence on Test Device Geometry on Characterization, IEEE Transactions on Electron Devices, vol. 48, No. 2, Feb. 2001, pp307-315及びLee et al., Plasma Immersion Ion Implantation as an Alternative Deep Trench Buried Plate Doping Technology, ITT 2000を参照のこと。
【００１５】
本発明におけるこれらの及び他の利点は、以下の図面と関連する次の好ましい実施例の詳細な説明から、より良く理解されると思われる。
【００１６】
ここで図面を参照すると、図１９は本発明の工程のフローチャートを示す。図１に説明される図１９のブロック１におけるステップに関して、ＤＴマスク積層堆積（DT mask stack deposition）及びリソグラフィー（litho）を行う。図１は、シリコン基板１０、パッド窒化膜１１、ホウケイ酸ガラス（borosilica glass）／テトラエチルオルトケイ酸塩（tetraethylorthosilicate）（ＢＳＧ／ＴＥＯＳ）ハードマスク層１２及びマスク１３を示す。ＤＲＡＭ製造は、シリコン（Ｓｉ）基板の小さな領域に導入される正確に制御された量の不純物を必要とする。実質的にこれらの領域は、相互接続されなければならない。このような領域を定義するパターンを、リソグラフィー工程によって製造する。二つのレベル（bilevel）のスキーム、又はレジストの線の化学的増幅（chemical amplification of resist lines）（ＣＡＲＬ）工程を使用してもよい。ハード反射防止コーティング（hard anti-reflective coating）（ＨＡＲＣ）又は多結晶（Poly）ハードマスク堆積、次に続く連続的なパターン転写スキーム（pattern transfer scheme）は、レジストの界面における反射率を減衰させる為に使用でき、これによって線幅の制御にレジスト性能の最小の低下を提供する。
【００１７】
すなわち、フォトレジスト材料の膜が、第一番目に、例えばパッド窒化膜、ハードマスク層、及びＡＲＣ膜が堆積したＳｉウェーハ基板１０の上に、スピンコートされる。次に、このレジストは、所望の選択的な露光をする為に、露光手段及びマスク１３を使用して、ある形態の放射に選択的に露光される。
【００１８】
次に、図２に説明されるブロック２におけるステップに関して、ディープトレンチのマスク開口（deep trench mask open）（ＤＴＭＯ）及び多結晶レジスト（polyresist）（ＰＲ）ストリップを、ウェーハがこのパターン転写ステップを受けるときに、レジストのパターンをハードマスク層に転写するように行う。パターンの転写は、レジストにおける潜像を最終的な像に変える。パターン転写の後に結果として生じるレジスト像２０は、次のエッチング又はイオン注入のステップにおけるマスクとして役立つ。従来のマスク開口スキームと差分マスク開口スキーム（differential mask open scheme）との両方が、このステップで適用可能である。ＤＴパターンに関しては、Ｓｉをエッチングする為にハードマスクを必要とすることに注意するべきである。従って、現像処理ステップは像転写工程に関しては十分ではない。
【００１９】
現像処理後に残るレジストの領域は、それらが覆う基板の領域を保護する。レジストが除去された場所は次に、図３に説明されるブロック３におけるステップの為に、削減的なＤＴＭＯ及びＤＴ−Ｓｉエッチングを受ける。この削除的なエッチングは、最終的なＤＴパターンをＳｉ基板の表面に転写する。本発明のデバイスに関するエッチングの深さ３０は、ＧＲの関数として変化してもよいが、本発明の比較的少ない容量の要求によって、従来の埋め込みストラップトレンチ（ＢＥＳＴ）セルの仕様によって要求される深さの約半分である。
【００２０】
図４に説明されるブロック４におけるステップに関して、ＢＳＧ／ＴＥＯＳ膜１２を剥離し、ＳｉＮライナ（liner）４０を堆積させ、次の多結晶（Poly）の窪み（recess）作製及び除去の間Ｓｉ基板１０を保護する。ＤＴは、犠牲の（sacrificial）固有の（intrinsic）多結晶（又はアモルファスＳｉ）で充填される。化学的機械的研磨（chemical mechanical polishing）（ＣＭＰ）ステップは、オプションとして行われ、次にＩＣＳと共に縦型トランジスタを形成するのに十分な深さまで多結晶の窪み作製４２が続く。
【００２１】
図５に説明されるブロック５におけるステップに関して、犠牲の枠体５１を堆積させ、次に後のウェット工程の為に、枠体の反応性イオンエッチング（reactive ion etching）（ＲＩＥ）によって枠体５１の底５２を開ける。枠体５１とＳｉＮライナ４０は、ウェットボトル工程の間、エロージョンからトレンチの上部５０を保護する。枠体５１はまた、内部熱酸化（ＩＴＯ）注入及びアニールのステップの間、防護酸化膜として機能し得る。オゾンＴＥＯＳ又は低温酸化膜の堆積を使用してもよい。
【００２２】
図６に説明されるブロック６のステップに関して、犠牲の多結晶（又はアモルファスＳｉ）の除去、ＳｉＮの除去、及びウェットボトル工程を、保護された多結晶枠体（buffered poly collar）（ＢＰＣ）に類似の様式で行う。ウェットボトル工程は、活性なＳＯＩの部分を保護するように最適化される。さらに、この好ましい実施例においては、ＳＯＩの酸化膜とＳｉ膜との間の界面は、次のステップで形成されるが、ウェットボトル工程の間、側面の方向には保護されない。例えば、活性ＳＯＩの厚さ６０は５０ｎｍとすると、ウェット工程は側面に５０ｎｍ以上エッチングすることを必要とする。
【００２３】
図７に説明されるブロック７のステップに関して、ＰＲ充填７０、ＰＲ引き戻し（pull back）７１、及び内部熱酸化（ＩＴＯ）注入７２を、傾斜を付けた注入方法によって行う。窪みの深さは、ＤＴノード領域の過剰な酸化を防ぐ為に、枠体５１の底を露光しないように最適化される。同時に、枠体５１と同じ深さ又はより深い、ＳＯＩの十分な酸化の高さが、得られる。注入角度、エネルギー、及び深さもまたこれらの要求を満たすように最適化される。
【００２４】
図８に説明されるブロック８のステップ関して、ＰＲ除去８０、埋め込みプレ−ト（buried plate）（ＢＰ）８１のドーピング、ＤＴの洗浄、及びノード誘電体８２の形成を行う。ＰＲ７０の完全な除去の後、ＢＰドーピングを行い、気相ドーピング（Gas Phase Doping）は、その適合性及び高い投与能力の為に好ましい選択である。別の実施例においては、プラズマドーピングも使用してもよいが、そのエネルギーは、活性なＳＯＩ領域中への過剰なヒ素であるドーパントの浸透によってＳＯＩを劣化させないように、最適化するべきである。従来のＮＯノード誘電体を形成する。代わりにＡｌ２Ｏ３（Ａ１２０３）又は別のｋ値の高い材料を、補足のオプションとして集積できる。ノード誘電体８２の有効の厚さは、動作電圧及び容量の要求によって決定される。注入された酸素種は、従来の注入酸素による分離（separation by implanted oxygen）（ＳＩＭＯＸ）工程と同様に、アニールされ、互いに集積し、損傷したＳｉは、高温ノード誘電体の加工ステップの間に再結晶する。
【００２５】
図９に説明されるブロック９のステップに関して、犠牲の枠体５１及びＳｉＮライナ４０の除去、多結晶−１の堆積、（オプションのＣＭＰ平坦化）、多結晶窪み−１の作製を行う。従来のＤＴスキームと同様に、多結晶−１の堆積９０（多結晶充填）としてドープされた多結晶は、次にオプションのＣＭＰ平坦化及び窪み−１の作製に続く。窪みの深さ９１は、ＤＴ１（上部のＤＴ）よりも低くなければならない。
【００２６】
図１０に説明されるブロック１０のステップに関して、ＩＣＳ１００の選択的な多結晶（又はＳｉＧｅ）の堆積及びＩＣＳのドーピングを行う。半球状の粒（hemi-spherical grain）（ＨＳＧ）の多結晶とＳｉＧｅとの両方を使用することができる。さらなる表面のアモルファス化のステップを、ＨＳＧに関しては必要とする場合もある。分離ドーピングステップに続く固有の多結晶（又はＳｉＧｅ）と本来の場所における（in-situ）ドーピングとの両方を使用できる。本来の場所におけるドーピングの場合には、つや消し（deglazing）ステップを、堆積ステップの後、すぐに続けなければならい。修正の窪み作製（touch-up recess）を、ＤＴ１の側壁９２上にある全ての残留物を除去する為に、使用することができる。堆積されたＩＣＳ１００の厚さを、縦型セルのチャネル技術を妨害しないように、最適化する。
【００２７】
図１１に説明されるブロック１１のステップに関して、Ｓ／Ｄ１１１及び閾値電圧（Ｖｔ）の注入、トレンチ上部酸化膜（Trench Top Oxide）（ＴＴＯ）１１２の形成を行う。別の実施例において、ソース／ドレイン注入及びＶｔ注入ステップを、他の介在している工程のステップに置き得る。Ｖｔ注入に関する傾斜を付けた注入、及びソース−ドレイン注入に関する真っ直ぐな注入（straight implantation）を、それぞれ使用することができる。ＰＲは、真っ直ぐな注入に関して、トレンチにおけるＩＣＳを保護する。
【００２８】
図１２に説明されるブロック１２のステップに関して、ゲートの酸化膜及びゲート電極の形成を行う。均一なゲート酸化膜１２０を形成して、微結晶依存の酸化を避け、表面のアモルファス化技術か他のウェット酸化法のどちらかを利用できる。ゲート電極１２１（又はゲート導電型積層物）を、多結晶又は他の金属ゲート電極材料を使用して形成する。
【００２９】
図１３に説明されるブロック１３のステップに関して、パッド窒化膜１１の除去及びゲートの多結晶ＣＭＰを行う。パッド窒化膜及び酸化膜を除去して、Ｓｉ１０及びＩＴＯ注入した上部の膜７２を保護しなくする。ゲート多結晶１２１は、Ｓｉ基板１０まで下に研磨され、平坦化される。
【００３０】
図１４に説明されるブロック１４のステップに関して、酸化膜の窪み及び表面ストラップ（surface strap）（ＳＳ）１４０の形成を行う。上部のＳＯＩ酸化膜７２を除去して、Ｓ／Ｄ１１１とビット線の接点（bit line contact）（ＣＢ）との間を電気的に接続する表面ストラップ（ＳＳ）１４０の形成を可能にする。表面ストラップ１４０はここで、ＣＭＰ平坦化に続くドープされた多結晶の堆積によって形成される。本来の場所における多結晶のドーピングスキームは、つや消しステップを必要とする。
【００３１】
図１５に説明されるブロック１５のステップに関して、パッド酸化膜及び新しい窒化膜１５０の堆積を行う。
【００３２】
図１６に説明されるブロック１６のステップに関して、分離トレンチ（isolation trench）（ＩＴ）１６０を、切断ゲート多結晶１２１、ＴＴＯ１１２、ＩＣＳ１００、及び約１５０ｎｍの多結晶−１ ９０によって、アレイデバイスを分離するのに十分な深さで形成する。集積の手順は、リソグラフィー→ＩＴＭＯエッチング→ＩＴ積層エッチング→ウェット洗浄→ＡＡ酸化法→ＨＤＰ酸化膜→ＣＭＰである。スパッタ及びエッチングの手順を、深いＩＴ１６０をエッチングする為に使用してもよい。酸化膜又は他のハードマスクを使用してもよい。ＩＴのレイアウトは、デバイスの設計及びレイアウトに依存する。例示された絵は、８Ｆ２Ｌ／Ｓ（線／空間）のＩＴパターンに関するものである。
【００３３】
図１７に説明されるブロック１７のステップに関して、ＣＢパッドとワード線パッドとの両方を形成する。ＣＢパッド１７０は、注入及びアニールによって形成され、ワード線パッド１７１は多結晶Ｌ／Ｓ（線／空間）スタッド（stud）によって形成される。
【００３４】
図１８に説明されるブロック１８のステップに関して、ホウホスホケイ酸塩ガラス（borophosphosilicate glass）（ＢＰＳＧ）１８１の堆積、ＣＢ／ＣＳ（ビット線接点／一般的なソースライン（bit line contact / common source line））エッチング、及びＭＯエッチングを行う。通常のＢＰＳＧ堆積は、上部のＴＥＯＳ膜１８２と共に行う。ＳＡＣ（自己整列接点（self-aligned contact））エッチングの為のＣＢ／ＣＳ集積エッチングには、専用の制御ゲート（control gate）（ＣＧ）エッチングが続く。イオン混合と一緒に、提出された接触スキームを行うことができる。ＭＯダマシンエッチング及び、熱アニールが後に続くバリア層としてのＰＶＤ法かＣＶＤ法かのどちらかによるＴｉ／ＴｉＮ堆積をＷ堆積の前に行う。ＣＶＤ Ｗ堆積を、好ましくはジクロロシラン（dichlorosilane）（ＤＣＳ）ソースガスを使用して行い、次にＷ ＣＭＰ及びウェット洗浄に続く。
【００３５】
最後に、ラインのバック−エンド（back-end of line）（ＢＥＯＬ）工程を行って、ＤＴ ＤＲＡＭの製造を完了する。
【００３６】
本発明を好ましい実施例によって記述してきたが、代替物が前述の議論によって引用されてきており、当業者は、本発明が添付した請求項の主旨及び範囲内の修飾と共に実行できることがわかる。
【図面の簡単な説明】
【図１】図１９のフローチャートに説明された本発明の方法における第１のステップに現われる本発明の構造を説明する断面図である。
【図２】図１９のフローチャートに説明された本発明の方法における第２のステップに現われる本発明の構造を説明する断面図である。
【図３】図１９のフローチャートに説明された本発明の方法における第３のステップに現われる本発明の構造を説明する断面図である。
【図４】図１９のフローチャートに説明された本発明の方法における第４のステップに現われる本発明の構造を説明する断面図である。
【図５】図１９のフローチャートに説明された本発明の方法における第５のステップに現われる本発明の構造を説明する断面図である。
【図６】図１９のフローチャートに説明された本発明の方法における第６のステップに現われる本発明の構造を説明する断面図である。
【図７】図１９のフローチャートに説明された本発明の方法における第７のステップに現われる本発明の構造を説明する断面図である。
【図８】図１９のフローチャートに説明された本発明の方法における第８のステップに現われる本発明の構造を説明する断面図である。
【図９】図１９のフローチャートに説明された本発明の方法における第９のステップに現われる本発明の構造を説明する断面図である。
【図１０】図１９のフローチャートに説明された本発明の方法における第１０のステップに現われる本発明の構造を説明する断面図である。
【図１１】図１９のフローチャートに説明された本発明の方法における第１１のステップに現われる本発明の構造を説明する断面図である。
【図１２】図１９のフローチャートに説明された本発明の方法における第１２のステップに現われる本発明の構造を説明する断面図である。
【図１３】図１９のフローチャートに説明された本発明の方法における第１３のステップに現われる本発明の構造を説明する断面図である。
【図１４】図１９のフローチャートに説明された本発明の方法における第１４のステップに現われる本発明の構造を説明する断面図である。
【図１５】図１９のフローチャートに説明された本発明の方法における第１５のステップに現われる本発明の構造を説明する断面図である。
【図１６】図１９のフローチャートに説明された本発明の方法における第１６のステップに現われる本発明の構造を説明する断面図である。
【図１７】図１９のフローチャートに説明された本発明の方法における第１７のステップに現われる本発明の構造を説明する断面図である。
【図１８】図１９のフローチャートに説明された本発明の方法における第１８のステップに現われる本発明の構造を説明する断面図である。
【図１９】本発明の方法のフローチャートである。
【符号の説明】
１０ シリコン基板
１１ パッド窒化膜
１２ ホウケイ酸ガラス（ＢＳＧ）／テトラエチルオルトケイ酸塩（ＴＥＯＳ）膜
１３ マスク
２０ レジスト像
３０ エッチングの深さ
４０ ＳｉＮライナ
４２ 多結晶の窪み
５０ トレンチ上部
５１ 枠体
５２ 枠体の底
６０ 活性ＳＯＩの厚さ
７０ 多結晶レジスト（ＰＲ）充填
７１ 多結晶レジスト（ＰＲ）引き戻し
７２ 内部熱酸化膜（ＩＴＯ）
８０ 多結晶レジスト（ＰＲ）除去
８１ 埋め込みプレート（ＢＰ）
８２ ノード誘電体
９０ 多結晶堆積物
９１ 窪みの深さ
９２ 側壁
１００ 内部接続ストラップ（ＩＣＳ）
１１１ ソース／ドレイン（Ｓ／Ｄ）
１１２ トレンチ上部酸化膜（ＴＴＯ）
１２０ ゲート酸化膜
１２１ ゲート電極
１４０ 表面ストラップ（ＳＳ）
１５０ 新しい窒化膜
１６０ 分離トレンチ（ＩＴ）
１７０ ビット線接点（ＣＢ）パッド
１７１ ワード線パッド
１８１ ホウホスホケイ酸塩ガラス（ＢＰＳＧ）堆積物
１８２ 上部テトラエチルオルトケイ酸塩（ＴＥＯＳ）膜
Claims (6)
- 基板に直接連結することなく、内部接続ストラップと共に縦型トランジスタを有するダイナミックランダムアクセスメモリセルを形成する方法であって、
（ａ）シリコン基板上に供給されるレジストに対して複数の場所を含むパターンを転写するステップと、
（ｂ）前記ステップ（ａ）において転写される前記パターンを現像処理して選択的にレジストを除去するステップと、
（ｃ）前記ステップ（ｂ）においてレジストが除去された前記複数の場所の各々において前記シリコン基板にディープトレンチをエッチングするステップと、
（ｄ）前記ステップ（ｅ）においてエッチングされた各々の前記ディープトレンチの側壁をＳｉＮライナで選択的にコーティングするステップと、
（ｅ）第一の堆積物で各々の前記ディープトレンチにおける第一の充填及び、内部接続ストラップと共に縦型トランジスタを内部に形成するのに十分な深さを有する窪み作製を行うステップと、
（ｆ）各々の前記ディープトレンチの周辺に枠体を堆積し、各々の前記枠体の深さが同じであるように各々の前記ディープトレンチにおいて前記枠体の底を開口するステップと、
（ｇ）各々の前記ディープトレンチから前記第一の堆積物を除去し、前記ＳｉＮライナを洗浄し、及び各々の前記ディープトレンチを側面にエッチングするウェット工程を行うステップと、
（ｈ）第二の堆積物で各々の前記ディープトレンチにおける第二の充填及び、前記枠体の底の部分が覆われるような深さを有する窪み作製を行うステップと、
（ｉ）各々の前記ディープトレンチを取り囲む前記Ｓｉ基板の上部における前記ＳｉＮライナの後ろに、前記枠体の前記深さに少なくとも等しい深さを有する酸化膜を注入するステップと、
（ｊ）前記第二の堆積物を除去するステップと、
（ｋ）各々の前記ディープトレンチの側壁における比較的低い部分に埋め込みプレートを、前記比較的低い部分において前記基板の中にドーパントを追い込むことによって、選択的にドーピングするステップと、
（ｌ）各々の前記ディープトレンチを洗浄するステップと、
（ｍ）各々の前記ディープトレンチの前記側壁における前記比較的低い部分上にノード誘電体を形成するステップと、
（ｎ）各々の前記ディープトレンチの前記側壁における比較的上側の部分から前記枠体及び前記ＳｉＮライナを除去するステップと、
（ｏ）各々の前記ディープトレンチにおいて、第三の堆積物で第三の充填及び、各々の前記ディープトレンチにおいて前記側壁における前記比較的上側の部分の高さよりも低い窪み作製を行うステップと、
（ｐ）各々の前記ディープトレンチにおいて、前記第三の堆積物の上部に、ドープされた内部接続ストラップを堆積させるステップと、
（ｑ）各々の前記ディープトレンチにおける前記側壁の前記比較的上側部分において、基板の表面の中にソース／ドレイン及び閾値電圧の注入を行うステップと、
（ｒ）各々の前記ディープトレンチにおいて、前記内部接続ストラップの上部にトレンチ上部酸化膜を形成するステップと、
（ｓ）各々の前記ディープトレンチの露光された側壁に沿ってゲート酸化膜を形成するステップと、
（ｔ）各々の前記ディープトレンチ内にゲート電極を位置決めするステップと、
を含む方法。 - 前記ステップ（ｉ）は、内部熱酸化のステップによって達成されることを特徴とする請求項１記載の方法。
- さらに、前記メモリセル上に、窪み作製された表面ストラップを形成し、前記ソース／ドレインに電気的に接続するステップを含むことを特徴とする請求項１記載の方法。
- さらに、前記ディープトレンチ間に分離トレンチを形成するステップを含み、
前記分離トレンチは、前記メモリセルが一部分であるアレイデバイスを分離するのに十分な深さを有し、
前記分離トレンチは、メモリセルの設計及びレイアウトに依存するレイアウトを有することを特徴とする請求項１記載の方法。 - さらに、前記基板の表面上にあり前記窪み作製された表面ストラップと接続されるビット線接点パッドを注入し、前記ゲート電極と接触するワード線接点パッドを形成するステップを含むことを特徴とする請求項１記載の方法。
- さらに、
（ｕ）前記メモリセルを平坦化して、保護されない平坦化された基板の表面、保護されない平坦化され注入された酸化膜、及び、あるレベルの前記保護されない基板の表面にある平坦化されたゲート電極の表面を生成するステップと、
（ｖ）前記保護されない注入された酸化膜の上部に、窪み形成された表面ストラップを形成して、前記ソース／ドレインに電気的に接続するステップと、
（ｗ）前記メモリセル上にパッド酸化物及び窒化物を堆積させるステップと、
（ｘ）前記メモリセルが一部分であるアレイデバイスを分離するのに十分な深さを有し、メモリセルの設計及びレイアウトに依存するレイアウトを有する分離トレンチを、前記ディープトレンチ間に形成するステップと、
（ｙ）前記窪み作製された表面ストラップと接続される前記保護されない基板の表面上にビット線接点パッドを注入し、前記平坦化されたゲート電極の表面と接触してワード線接点パッドを形成するステップと、
（ｚ）前記ビット船接点パッド及び前記ワード線接点パッド上に接点を形成するステップと、
を含むことを特徴とする請求項１記載の方法。
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