JP3892205B2 - レイアウトコンパクション方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の集積度を向上させるレイアウトコンパクション方法に関するものである。この方法には、半導体集積回路の製造に際して用いられる半導体マスクパターンを所望の設計パターンに近い転写イメージが得られるように事前に変形させるマスクパターンの補正方法も含む。
【０００２】
【従来の技術】
近年、半導体集積回路の機能の多様化により回路規模が増大し、半導体集積回路の面積も回路規模に比例して増大している。近年、生産単価を安価にするために、面積の増加を抑制することが、また高速動作を実現するために、製造プロセスの微細化することが急速に進んでいる。そのためには、要求される回路規模と回路面積から勘案すると、設計段階での集積度の向上と製造能力の限界付近での微細なパターンの実現が不可欠である。さらに、製造能力の限界付近で集積回路の製造を行うと、光近接効果 (Optical Proximity Effect) が顕著になってくる。
【０００３】
スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）やダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）に代表される、レイアウトパターン上で同一のパターンの繰り返し、もしくは単一パターンの２次元配置で実現可能なレイアウトパターンは、面積を小さくするために光近接効果を考慮したレイアウトが不可欠であり、ＳＲＡＭやＤＲＡＭのように縦横に同じパターンが繰り返し配置されるレイアウトにおいては、光近接効果を考慮したレイアウトは比較的容易に設計できる。
【０００４】
この場合、必ずしもプロセス基準に従うレイアウトパターンで設計されるとは限らず、通常のプロセス基準よりも小さい寸法でレイアウトパターンを設計する事例も数多くある。
【０００５】
一方、論理演算を行う回路のレイアウトパターンは、個々の機能により異なるレイアウトパターンで設計され、さらに実現する機能により周囲に配置されるレイアウトパターンも個々に異なる可能性があり、組み合わせの数は膨大な数となる。そのため、一般に光近接効果の影響を考慮したレイアウトは、コンピュータ支援設計（ＣＡＤ）により光近接効果補正（Optical Proximity Correction、以下ＯＰＣと略す）を行う。光近接効果補正の一例は例えば、特開平５−８０４８６号公報に開示されている。
【０００６】
また、レイアウトコンパクションもコンピュータ支援設計（ＣＡＤ）により行われる。図１８は、従来、既存の半導体集積回路のレイアウトデータを圧縮し、マスクパターンに変換する場合のフローを示す。
【０００７】
まず、レイアウトデータファイル１１は、コンパクションステップ１２にてレイアウトデータのコンパクション処理が行われ、コンパクション後のレイアウトデータはレイアウトデータファイル１３に収納される。コンパクション処理とは、レイアウトデータに含まれる多角形図形の間隔を縮めたり、場合によればパターンの幅をも縮めるものであり、半導体集積回路の面積を縮小するものである。
【０００８】
検証ステップ１４では、レイアウトデータファイル１３に含まれるレイアウトデータが、プロセス基準に従うデータであるかどうかを検証し、またレイアウトデータファイル１１に含まれるレイアウトデータと同じ接続関係にあるかを確認し、さらにトランジスタ動作のシミュレーションを行い、回路が正常に動作するかを確認する。
【０００９】
シミュレーション結果が正しい結果でなければ、レイアウトデータファイル１１に含まれるレイアウトデータを修正する、もしくはコンパクションステップ１２で行うコンパクション処理の条件を変更して再度コンパクション処理を行う。シミュレーション結果が良好であれば、レイアウトデータファイル１３は光近接効果補正ステップ１５に引き渡され、半導体集積回路の製造に適したＯＰＣ処理が施されたのち、マスクレイアウトデータが作成され、マスクレイアウトデータファイル１６に収納される。この場合のコンパクション基準はプロセス基準に制限される。
【００１０】
【発明が解決しようとする課題】
しかし、大規模な半導体集積回路は、ＳＲＡＭやＤＲＡＭのような同一パターンの繰り返しが存在するだけでなく、ランダムロジック回路も大規模化するので、その設計に際し、それぞれの回路レイアウトに対して、事前に光近接効果を考慮したレイアウトを行うことは現実問題として不可能である。
【００１１】
また、光近接効果を考慮したレイアウトを行うことは、半導体集積回路の製造条件が変更された場合にレイアウトを修正する必要があることを意味し、生産効率の低いレイアウト設計になる。
【００１２】
したがって、本発明の目的は、半導体集積回路の設計データに含まれる不規則な配置のレイアウトパターンに対しても光近接効果を考慮したレイアウトコンパクションを行うことで半導体集積回路装置の集積度の向上を行うことができるレイアウトコンパクション方法を提供することである。
【００１３】
また、本発明の他の目的は、半導体集積回路装置の製造条件に最適化されたレイアウトコンパクション処理を行うためのコンパクション条件を生成することができるレイアウトコンパクション方法を提供することである。
【００１４】
さらに、本発明の他の目的は、レイアウトコンパクションを行った結果と、コンパクションを行う前のデータとを比較することで、電気的特性に相違が生じ、半導体集積回路の動作に不具合が生じないかを確認することができるレイアウトコンパクション方法を提供することである。
【００１５】
【課題を解決するための手段】
本発明の請求項１記載のレイアウトコンパクション方法は、プログラムされたコンピュータによって半導体レイアウトを光近接効果を考慮してコンパクションする方法であって、入力レイアウトパターンに適したコンパクション条件を生成するコンパクション制御ステップと、コンパクション制御ステップにより生成されたコンパクション条件を加味した光近接効果補正条件を生成する光近接効果補正条件生成ステップと、入力レイアウトパターンをコンパクション条件に従ってコンパクションしコンパクション済みレイアウトパターンを生成するレイアウト圧縮ステップと、入力レイアウトパターンおよびコンパクション済みレイアウトパターンをデータとして受け取り、入力レイアウトパターンおよびコンパクション済みレイアウトパターンを比較することでコンパクション済みレイアウトパターンが正しく回路動作することの確認を行い不具合が発生した場合に第１のエラーデータを出力する第１の検証ステップと、コンパクション済みレイアウトパターンに対して光近接効果補正条件に従って光近接効果補正を行い光近接効果補正済みレイアウトパターンを生成する光近接効果補正ステップと、コンパクション済みレイアウトパターンおよび光近接効果補正済みレイアウトパターンをデータとして受け取り、光近接効果補正済みレイアウトパターンによってウェハ上に形成される仕上がりパターンを求め、コンパクション済みレイアウトパターンおよび仕上がりパターンを比較することにより光近接効果補正済みレイアウトパターンが適正に形成されていることの確認を行い不具合が発生した場合に第２のエラーデータを出力する第２の検証ステップと、第１のエラーデータおよび第２のエラーデータを保持しコンパクション条件の生成を制御するエラー保存ステップとを含むことを特徴とする。
【００１６】
この方法によれば、光近接効果の影響も考慮した条件でレイアウトパターンのコンパクションを行うことができ、プロセス基準に制限されたコンパクション条件よりも面積を小さくすることができる。さらに、初期の入力レイアウトパターンとコンパクション済レイアウトパターンの電気的特性をシミュレーションを用いて比較検証しつつコンパクションを行うので、初期のレイアウトパターンにおける電気特性と、レイアウトコンパクション後の電気特性に大きな相違が生じることがなく、その結果、所望の電気特性を示す回路構成をより面積の小さなレイアウトパターンで実現できる。また、シミュレーションによって光近接効果補正済みレイアウトパターンによってウェハ上に形成される仕上がりパターンを求め、前記コンパクション済みレイアウトパターンおよび前記仕上がりパターンを比較することにより前記光近接効果補正済みレイアウトパターンが適正に形成されていることの確認を行いつつコンパクションを行うので、半導体集積回路装置の製造条件に最適化されたレイアウトコンパクション処理を行うためのコンパクション条件を生成することができる。また、光近接効果補正済みレイアウトパターンが適正に形成されているかどうかの確認も行える。
【００１７】
本発明の請求項２記載のレイアウトコンパクション方法は、請求項１記載のレイアウトコンパクション方法において、コンパクション制御ステップが、光近接効果情報に基づいて製造可能な最小レイアウト条件を抽出する最小レイアウト条件抽出ステップと、入力レイアウトパターンを複数の基本パターンに分解する基本パターン抽出ステップと、最小レイアウト条件抽出ステップにより抽出された最小レイアウト条件と基本パターン抽出ステップにより抽出された複数の基本パターンからコンパクション条件を生成するコンパクション条件抽出ステップとを含むことを特徴とする。
【００１８】
この方法によれば、光近接効果情報から最小レイアウト条件を抽出し、この最小レイアウト条件から製造可能なレイアウトパターンの最小寸法を算出し、コンパクションの下限値を設定することで、光近接効果を加味したコンパクション条件の生成ができる。さらにコンパクションを行うレイアウトパターンを複数の基本パターンに分解することで、個々の基本パターンに対してコンパクション条件を個別に設定でき、効果の高いコンパクションが実現できる。
【００１９】
本発明の請求項３記載のレイアウトコンパクション方法は、請求項１記載のレイアウトコンパクション方法において、第１の検証ステップが、入力レイアウトパターンとコンパクション済みレイアウトパターンとの差分パターンを抽出するパターン比較ステップと、パターン比較ステップにおいて抽出された差分パターンからコンデンサ容量を算出しコンデンサ容量を遅延値に変換する遅延換算ステップと、遅延換算ステップにより算出された遅延値に基づいて遅延変動による動作不具合の確認を行う遅延検証ステップとを含むことを特徴とする。
【００２０】
この方法によれば、コンパクション済みレイアウトパターンから寄生容量を抽出してシミュレーションを行い回路の動作確認を行う必要がなく、差分パターンから寄生容量を計算し遅延値に換算し、遅延による回路動作への影響を及ぼさない限界値を示す遅延値の境界条件と比較することで高速な回路動作検証を行うことができる。
【００２１】
本発明の請求項４記載のレイアウトコンパクション方法は、請求項１記載のレイアウトコンパクション方法において、コンパクション制御ステップが、入力レイアウトパターンにおける遅延時間変動許容値をコンデンサ容量変動許容値に換算する容量換算ステップと、コンデンサ容量変動許容値をレイアウト変動許容パターンに変換するパターン変換ステップと、パターン変換ステップにより得られたレイアウト変動許容パターンからコンパクション条件を生成するコンパクション条件抽出ステップとを含むことを特徴とする。
【００２２】
この方法によれば、電気回路における遅延時間の変動に着目することで、電気回路の動作が保証されている遅延時間の変動幅をコンデンサ容量に変換し、コンデンサ容量の変動幅をレイアウトパターンにおける差分パターンに変換することで、コンパクションによるパターン変動量を決定でき、これによってコンパクション条件を設定できるため、効率の高いコンパクションが実現できる。
【００２３】
本発明の請求項５記載のレイアウトコンパクション方法は、請求項１記載のレイアウトコンパクション方法において、コンパクション制御ステップが、光近接効果情報に基づいて製造可能な最小レイアウト条件を抽出する最小レイアウト条件抽出ステップと、入力レイアウトパターンを複数の基本パターンに分解する基本パターン抽出ステップと、最小レイアウト条件抽出ステップにより抽出された最小レイアウト条件と基本パターン抽出ステップにより抽出された複数の基本パターンから第１のコンパクション条件候補を生成する第１のコンパクション条件抽出ステップと、入力レイアウトパターンにおける遅延時間変動許容値をコンデンサ容量変動許容値に換算する容量換算ステップと、コンデンサ容量変動許容値をレイアウト変動許容パターンに変換するパターン変換ステップと、パターン変換ステップにより得られたレイアウト変動許容パターンから第２のコンパクション条件候補を生成する第２のコンパクション条件抽出ステップと、第１のコンパクション条件抽出ステップにより得られた第１のコンパクション条件候補と第２のコンパクション条件抽出ステップより得られた第２のコンパクション条件候補のうち、より緩い方をコンパクション条件として選択するコンパクション条件選択ステップとを含むことを特徴とする。
【００２４】
この方法によれば、第１および第２のコンパクション条件候補のうち、緩い方をコンパクション条件として選択することにより、製造可能かつ電気回路の正常動作を保証する条件を設定することができるので、検証ステップを省略することが可能になり、レイアウトコンパクション全体の処理時間の短縮が実現できる。
【００２５】
本発明の請求項６記載のレイアウトコンパクション方法は、請求項１記載のレイアウトコンパクション方法において、コンパクション制御ステップが、レイアウトパターンの幅と隣接するレイアウトパターンの間隔を対となすデータとしてコンパクション条件を出力することを特徴とする。
【００２６】
この方法によれば、請求項１記載のレイアウトコンパクション方法と同様の作用を有する。
【００２７】
本発明の請求項７記載のレイアウトコンパクション方法は、請求項１記載のレイアウトコンパクション方法において、コンパクション条件が、第１および第２の検証ステップの結果により変更されることを特徴とする。
【００２８】
この方法によれば、請求項１記載のレイアウトコンパクション方法と同様の作用を有する。
【００２９】
【発明の実施の形態】
（第１の実施の形態）
以下、本発明の実施の形態を図面に基づいて説明する。図１は本発明の実施の形態におけるレイアウトコンパクション方法の概略構成を示すブロック図であり、入力レイアウトパターン１、コンパクション制御ステップ２、レイアウト圧縮ステップ３、光近接効果補正ステップ４、補正レイアウトパターン保存ステップ５、第１の検証ステップ６、エラーデータ保存ステップ７、ＯＰＣ条件生成ステップ８、光近接効果情報９および第２の検証ステップ１０によって、構成される。
【００３０】
まず、複数の矩形パターンで構成される半導体集積回路のレイアウトパターンデータが入力レイアウトパターン１として設定される。
【００３１】
コンパクション制御ステップ２では、光近接効果情報９とエラーデータ保存ステップ７に保存されたデータを基にしてコンパクション下限値を算出し、コンパクション下限値とレイアウトパターンからコンパクション条件を生成し保存する。
【００３２】
ここで、光近接効果情報９とエラーデータ保存ステップ７に保存されたデータとコンパクション下限値とコンパクション条件について説明する。
【００３３】
図１９（ａ）に示すように、パターン間隔Ｓで平行に配置された幅Ｌの長方形の２個のパターンをウェハ上に形成した場合、そのパターン幅Ｌとパターン間隔Ｓによって、形成されるパターンの寸法にばらつきが生じる。図１９（ｂ）はパターンの間隔Ｓとウェハ上でのパターン幅のばらつきΔＬの関係を示すグラフであり、図１９（ｃ）はレイアウトパターンの幅Ｌとウェハ上のパターン幅Ｌ′との関係を示すグラフである。
【００３４】
例えば、パターン間隔Ｓが非常に小さい場合には、光近接効果によりパターン幅Ｌは大きくなる。すなわち、図１９（ｂ）のグラフでは、パターン間隔Ｓが小さいときに、パターン幅のばらつきΔＬが大きくなる。このときの寸法のばらつきの情報を近接効果情報９と呼んでいる。
【００３５】
つぎに、エラーデータ保存ステップ７に保存されたデータについて説明する。上記した光近接効果情報９は、２個の長方形パターンを平行して並べた場合の条件であり、実際のパターンとは、著しく異なる。例えば、図２０に示すようなパターンの場合、光近接効果情報９を適用し、光近接効果補正処理を行った場合、ウェハ上では、図２０のパターンを得るための正しい補正は行われない。これは第１の検証ステップおよび第２の検証ステップで確認できる。このとき正しく補正できなかったパターンをとその箇所をエラーデータとして保存するのである。
【００３６】
つぎに、コンパクション下限値は、図２１に示した基本になるパターン（幅Ｌ1 、間隔Ｓ1 ）と図２２に示したエラーデータのパターン（幅Ｌ2 、間隔Ｓ2 ）のそれぞれの正常に圧縮可能な限界値のことである。その値は基本になるパターンでは、パターン幅がＬ1 ′、パターン間隔がＳ1 ′である。また、エラーデータのパターンでは、パターン幅がＬ2 ′、パターン間隔がＳ2 ′である。
【００３７】
また、コンパクション条件は、
ΔＬC1＝Ｌ1 −Ｌ1 ′、ΔＳC1＝Ｓ1 −Ｓ1 ′
ΔＬC2＝Ｌ2 −Ｌ2 ′、ΔＳC2＝Ｓ2 −Ｓ2 ′
で得られる。ただし、Ｌ1 ，Ｌ2 はパターン幅、Ｓ1 ，Ｓ2 はパターン間隔、Ｌ1 ′，Ｌ2 ′はウェハ上のパターン幅、Ｓ1 ′，Ｓ2 ′はウェハ上のパターン間隔である。
【００３８】
レイアウト圧縮ステップ３は、入力レイアウトパターン１とコンパクション制御ステップ２で生成されたコンパクション条件とを入力としてデータを受け取り、コンパクション条件に従って入力レイアウトパターン１をコンパクションし、コンパクション済みレイアウトパターン（以下、圧縮レイアウトパターンと記す）を保存する。
【００３９】
光近接効果補正ステップ４は、レイアウト圧縮ステップ３にて圧縮された圧縮レイアウトパターンとＯＰＣ条件生成ステップ８にて生成された光近接効果補正条件を入力としてデータを受け取り、レイアウト圧縮ステップ３にてコンパクションされた圧縮レイアウトパターンに対して光近接効果補正を施す。
【００４０】
ここで、光近接効果補正条件について説明する。この光近接効果補正条件というのは、あるレイアウトパターンがウェハ上で、同様のパターンとして形成されるために、元のレイアウトパターンに変形を施すための条件のことである。
【００４１】
元のレイアウトパターンが図２３（ａ）に示すように、２個の平行な長方形パターン（幅がＬ、間隔がＳ）である場合に、変形後のレイアウトパターンは図２３（ｂ）に示すように、元のパターンの幅ＬよりもΔＬC だけ内側を広くし、結果的に間隔Ｓを２×ΔＬC だけ狭くしたものとなる。
【００４２】
この場合、間隔Ｓの値によってΔＬC の値が例えば以下のように異なる。
【００４３】
０≦Ｓ＜２６０ｎｍ ，ΔＬC ＝２０ｎｍ
２６０ｎｍ≦Ｓ＜５４０ｎｍ ，ΔＬC ＝１０ｎｍ
５４０ｎｍ≦Ｓ＜１４００ｎｍ ，ΔＬC ＝０ｎｍ
また、元のレイアウトパターンが図２４（ａ）に示すように、１個の長方形パターン（幅がＬ）である場合に、変形後のレイアウトパターンは図２４（ｂ）に示すように、元のパターンよりも先端部を幅広にするとともに延ばす。この場合、幅Ｌの値によってｄの値が例えば以下のように異なる。
【００４４】
０≦Ｌ＜２００ｎｍ ，ｄ＝３０ｎｍ
２００ｎｍ≦Ｌ＜４００ｎｍ ，ｄ＝２０ｎｍ
４００ｎｍ≦Ｌ＜８００ｎｍ ，ｄ＝１０ｎｍ
ただし、Ｐ＝４０ｎｍ，Ｈ＝２００ｎｍで、これは間隔Ｌの値によらず一定である。
【００４５】
補正レイアウトパターン保存ステップ５は、光近接効果補正ステップ４にて生成された光近接効果補正済みレイアウトパターン（以下、補正レイアウトパターンと記す）のデータを保存する。
【００４６】
第１の検証ステップ６は、入力レイアウトパターン１と圧縮レイアウトパターンを入力としてデータを受け取り、両レイアウトパターンの接続関係と電気的特性を比較検証し、圧縮レイアウトパターンが正しく回路動作することの確認を行い不具合が発生した場合に第１のエラーデータを出力する。
【００４７】
第２の検証ステップ１０は、圧縮レイアウトパターンと補正レイアウトパターンを入力としてデータを受け取り、半導体集積回路製造工程のリソグラフィシミュレーションを補正レイアウトパターンに対して実行し、シリコンウェハ上での仕上がりが圧縮レイアウトパターンとほぼ同等であることを比較検証し、補正レイアウトパターンが適正であるることの確認を行い不具合が発生した場合に第２のエラーデータを出力する。
【００４８】
エラーデータ保存ステップ７は、第１および第２の検証ステップ６，１０で検出されたエラーデータを保存し、コンパクション制御ステップ２へデータを出力する。
【００４９】
ＯＰＣ条件生成ステップ８は、入力レイアウトパターン１と光近接効果情報９を入力としてデータを受け取り、コンパクション制御ステップ２により生成されたコンパクション条件を加味した最適な光近接効果補正条件を生成する。
【００５０】
ここで、入力レイアウトパターン１と光近接効果情報９とコンパクション条件とでどのような光近接効果補正条件が生成されるかを、具体的に説明する。
【００５１】
例えば、図２５に示すように、２個の長方形のパターンが平行に配置されている場合において、間隔Ｓが２６０ｎｍであり、幅Ｌが１８０ｍｍである場合、図２３，図２４で説明した条件と同じであるとすると、間隔Ｓとウェハ上の幅ＬのばらつきΔＬとの関係は図２６に示すようになる。また、パターンの幅Ｌとウェハ上のパターンの幅ＬのばらつきΔＬとの関係は図２７に示すようになる。
【００５２】
例えば、コンパクション条件を全パターンに対して一律に
ΔＬC ＝−１０ｎｍ、ΔＳC ＝−２０ｎｍ
とすると、光近接効果情報９より、図２８に示すようにパターンが変形される。すなわち、Ｓ＝２６０−２０＝２４０ｎｍ、
Ｌ＝１８０−１０×２＝１６０ｎｍ
となる。
【００５３】
ここで、幅Ｌおよび間隔Ｓの違いによるコンパクション条件の違いを以下に示す。
【００５４】
以上のような構成によって、レイアウトコンパクションを行う。その際の処理手順をフローチャートを用いて説明する。図２は、レイアウトコンパクション方法の処理手順を示すフローチャートである。この処理は、図１に示す構成に入力レイアウトパターン１と光近接効果情報９が与えられている状態で、実行が開始される。
【００５５】
まず、ステップ１２１において、コンパクション制御ステップ２に入力レイアウトパターン１と光近接効果情報９とエラーデータ保存ステップ７に保存されるパターンが入力され、入力されたレイアウトパターン１に適したコンパクション条件を生成する。
【００５６】
ステップ１２２において、レイアウト圧縮ステップ３にてコンパクション制御ステップ２で生成されたコンパクション条件に従って入力レイアウトパターン１のコンパクション（圧縮）を行う。
【００５７】
ステップ１２３において、レイアウト圧縮ステップ３にて得られた圧縮レイアウトパターンを第１の検証ステップ６に入力し圧縮レイアウトパターンが電気回路として入力レイアウトパターン１と同じように正しく動作するかどうかを電気回路シミュレーションを用いて電気特性の面から検証を行う。この際の検証は、入力レイアウトパターン１との比較によって行う。
【００５８】
ステップ１２４において、動作検証が正しければ、圧縮レイアウトパターンを光近接効果補正ステップ４に渡す。また、動作検証が正しくなければ動作不良の発生するレイアウトパターンを抽出し、ステップ１２８においてエラーデータ保存ステップ７でエラーデータベースに保存し、コンパクション制御ステップ２に戻り、上記の手順を繰り返す。
【００５９】
ステップ１２５において、光近接効果補正ステップ４に圧縮レイアウトパターンを入力し、光近接効果補正を行う。
【００６０】
ステップ１２６において、第２の検証ステップ１０に光近接効果補正を施した補正レイアウトパターンを入力し、リソグラフィシミュレーション、プロセスシミュレーションを行うことでシリコンウェハ上に形成されるパターンをシミュレーションすることで、製造後の仕上がりパターンを検証する。なお、検証は、圧縮レイアウトパターンとの比較によって行う。
【００６１】
ステップ１２７において、仕上がりパターン、つまり補正レイアウトパターンに問題がなければ、処理フローは終了する、また仕上がりパターンに問題があるようであれば、問題のあるレイアウトパターンを抽出し、ステップ１２８においてエラーデータ保存ステップ７でエラーデータベースに保存し、コンパクション制御ステップ２に戻り、上記の手順を繰り返すように制御を行う。
【００６２】
つぎに、具体的な回路パターンを用いて例を示す。図３は第１の実施の形態におけるパターンの変化の例を示す模式図である。図３（ａ）におけるレイアウトパターン１３１〜１３４は事前に設計された回路レイアウトパターンを示す。図３（ｂ）における圧縮レイアウトパターン１３６〜１３９はレイアウトパターン１３１〜１３４の圧縮済みの回路レイアウトパターンを示す。図３（ｃ）における補正レイアウトパターン１４１〜１４４は圧縮レイアウトパターン１３６〜１３９に対して光近接効果補正を施した補正コンパクション済みの回路レイアウトパターンを示す。
【００６３】
なお、本実施の形態では、コンパクション条件の決定に当たり、図３（ａ）におけるレイアウトパターン１３２を基準にしたコンパクションの例を示したが、任意のレイアウトパターンを基準にして異なるコンパクション条件を生成することも可能である。また、複数の任意のレイアウトパターンを基準にしてもよい。
【００６４】
本実施の形態によれば、光近接効果の影響も考慮した条件でレイアウトパターンのコンパクションを行うことができ、プロセス基準に制限されたコンパクション条件よりも面積を小さくすることができる。さらに、初期のレイアウトパターンとコンパクション後のレイアウトパターンの電気的特性をシミュレーションを用いて比較しつつコンパクションを行うことで、初期のレイアウトパターンにおける電気特性と、レイアウトコンパクション後の電気特性に大きな相違はなく、結果、所望の電気特性を示す回路構成をより面積の小さなレイアウトパターンで実現できる。また、シミュレーションによって光近接効果補正済みレイアウトパターンがウェハ上に形成される仕上がりパターンを求め、前記コンパクション済みレイアウトパターンおよび前記仕上がりパターンを比較することにより前記光近接効果補正済みレイアウトパターンが適正に形成されていることの確認を行いつつコンパクションを行うので、半導体集積回路装置の製造条件に最適化されたレイアウトコンパクション処理を行うためのコンパクション条件を生成することができる。
【００６５】
（第２の実施の形態）
つぎに本発明の第２の実施の形態を図４〜図８に従って説明する。本実施の形態は、コンパクション制御方法を、光近接効果も十分に考慮した形で提供するものである。
【００６６】
図４は、図１のコンパクション制御ステップ２の第１の例の概略を示すブロック図である。
【００６７】
レイアウトデータ２０１が入力され、基本パターン抽出ステップ２１１においてレイアウトデータ２０１から基本パターンデータ２０２が抽出される。
【００６８】
光近接効果情報２０３は最小レイアウト条件抽出ステップ２１２に入力され、最小レイアウト条件２０４を出力する。第１のコンパクション条件抽出ステップ２１３は基本パターンデータ２０２と最小レイアウト条件２０４を入力として、コンパクション条件の集合からなるコンパクション制御情報２０５を出力する。コンパクション条件は、基本パターンデータ２０２毎に生成される。
【００６９】
ここで、最小レイアウト条件について説明する。図３３（ａ）には平行に配置された２個の長方形のパターンが示されているが、この２個のパターンの間隔Ｓとパターン幅のばらつきΔＬとは、図３３（ｂ）に示すような関係があり、Ｓ＜２×ΔＬとなると、隣接する２個のパターンは接することになる。ゆえに、Ｓ＞２×ΔＬが製造可能な条件である。
【００７０】
また、レイアウトパターンの幅Ｌとウェハ上のパターン幅ＬのばらつきΔＬとの関係は図３４に示すようになっているが、幅Ｌが小さくなると、ウェハ上では形成されない場合があり、その限界がＬｔｈであり、最小幅である。
【００７１】
また、コンパクションには、パターン間隔Ｓを小さくし、パターン幅Ｌを小さくするという２つの条件があり、この２つの条件が上記の最小間隔、最小幅の条件を満足しなければならない。
【００７２】
以上のような構成により、光近接効果を考慮した製造可能なコンパクション条件の生成が実現できる。
【００７３】
つぎにその際の処理手順をフローチャートを用いて説明する。図５に示すコンパクション制御ステップ２の第１の例の処理手順を示すフローチャートである。この処理は、図４に示す構成にレイアウトデータ２０１と光近接効果情報２０３を与えた状態で開始される。
【００７４】
ステップ２２１において、レイアウトデータ２０１から基本パターンを抽出し、基本パターンの幅／間隔により分類する。基本パターンは、任意の多角形パターンと任意の多角形パターンと隣接するパターンに挟まれるスペースを一組とするものである。レイアウトデータ２０１から抽出された基本パターン群は、ステップ２２２において基本パターンデータ２０２として基本パターンデータベースに出力される。この処理は基本パターン抽出ステップ２１１において実行される。
【００７５】
ステップ２２３において、光近接効果情報２０２から製造上実現可能な最小のパターンの情報（幅、間隔）を抽出する。抽出された情報は最小レイアウト条件２０３として出力する。この処理は最小レイアウト条件抽出ステップ２１２において実行される。
【００７６】
ステップ２２４において、最小レイアウト条件２０３から基本パターンデータ２０２に属する各々の基本パターンに対してそれぞれのコンパクション条件を生成し、ステップ２２５においてコンパクション制御情報２０５として出力する。この処理はコンパクション条件生成ステップ２１３において実行される。
【００７７】
図６は、図４に示すコンパクション条件生成ステップ２１３の処理手順を示すフローチャートである。この処理は、最小レイアウト条件２０３と基本パターンデータ２０２を与えた状態で開始される。
【００７８】
ステップ２３１において、最小レイアウト条件２０３で表される製造上実現可能な最小パターン間隔と最小パターン幅とをコンパクション条件に設定する。
【００７９】
ステップ２３２において、先に設定されたコンパクション条件で基本パターンデータ２０２に対してコンパクションを実行する。
【００８０】
ステップ２３３において、コンパクション済みの基本パターンデータに対してフォトリソグラフィシミュレーションを実行し、ステップ２３４においてシリコンウェハ上に形成されるパターンを生成する。
【００８１】
ステップ２３５において、フォトリソグラフィシミュレーションにて生成されたパターンと基本パターンデータ２０２の差分を抽出する。抽出された差分パターンに基づいてＯＰＣ条件を決定する。
【００８２】
具体的に説明すると、差分パターン分だけ基本パターンを差分パターンと逆に変化させること（例えば、差分パターンが基本パターンの外側にある場合は基本パターンを一部削除し、基本パターンの内側にある場合は、基本パターンに一部付加する）で、ＯＰＣ条件を設定する。
【００８３】
例えば、図２９（ａ）に示す基本パターンに対してリソグラフィシミュレーションを行った結果、生成パターンが図２９（ｂ）に示すようになったとすると、基本パターンと生成パターンの差分パターンは図２９（ｃ）のようになり、基本パターンの内側に存在する。
【００８４】
このような場合には、基本パターンは以下のように変形する。すなわち、図３０（ａ）に示すように、基本パターンと差分パターンがある場合、図３０（ｂ）に示すように、基本パターンに対して差分パターンを折り返して付加することで、図３０（ｃ）に示すようなパターンを得、それを直線近似することで、図３０（ｄ）のようなパターンを得る。
【００８５】
一方、図３１（ａ）に示す基本パターンに対してリソグラフィシミュレーションを行った結果、生成パターンが図３１（ｂ）に示すようになったとすると、基本パターンと生成パターンの差分パターンは図３１（ｃ）のようになり、基本パターンの外側に存在する。
【００８６】
このような場合には、基本パターンは以下のように変形する。すなわち、図３２（ａ）に示すように、基本パターンと差分パターンがある場合、図３２（ｂ）に示すように、基本パターンから差分パターンを折り返してその部分を基本パターンから削除することで、図３２（ｃ）に示すようなパターンを得、それを直線近似することで、図３２（ｄ）のようなパターンを得る。
【００８７】
ステップ２３６において、決定されたＯＰＣ条件に基づいて基本パターンデータ２０２に対してＯＰＣ処理が実行され、ステップ２３７においてＯＰＣ後のパターン形状を決定し、ＯＰＣ処理済みデータが出力される。
【００８８】
ステップ２３８において、ＯＰＣ処理後の基本パターンデータが製造上実現可能なパターンを持つかどうかの判定を行う。具体的には、図３３および図３４に関して説明した通りである。
【００８９】
判定結果が製造上実現可能なパターンであればコンパクション条件、ＯＰＣ条件をそれぞれ出力して終了する。
【００９０】
また、判定結果が製造上不可能なパターンであれば、ステップ２３９において初期コンパクション条件を緩和し、再度コンパクション処理を実行する。
【００９１】
つぎに、上記の基本パターン抽出ステップ２１１を具体的な回路パターンを用いて説明する。図７はコンパクション制御ステップ６の第１の例を示す図である。
【００９２】
図７は入力レイアウトパターンを示す図であり、２４１〜２４４は各々のレイアウトパターンを示す。
【００９３】
レイアウトパターン２４１〜２４４を任意の多角形パターンと任意の多角形パターンと隣接するパターンに挟まれるスペースを一組として基本パターン２４５〜２４８に分解する。基本パターン２４５〜２４８には、個々の基本パターンにあわせてスペース部分のみを縮小するコンパクション条件が設定される。各々のコンパクション条件を基本パターン２４５〜２４８に適用した場合には、例えばパターン２４９〜２５２にコンパクションされる。
【００９４】
各々のコンパクション条件を基にしてテーブル化した情報をコンパクション制御情報として出力する。
【００９５】
図８はコンパクションとＯＰＣの関係を示す図であり、２６１はレイアウトパターンを、２６２はコンパクション済みのレイアウトパターンを、２６３はコンパクション済みレイアウトデータに対してＯＰＣ処理を施したパターンを示す。また、２６４〜２６６はパターン２６１〜２６３がシリコンウェハ上に形成された場合のパターンを、それぞれ示す。
【００９６】
まず、基本パターン２６１は、シリコンウェハ上ではパターン２６４のような形状に形成される。パターン２６４は形状的、電気接続的に問題はない。
【００９７】
つぎに、基本パターン２６２は、シリコンウェハ上ではパターン２６５のように左右のパターンが接触してしまう。これは、コンパクション処理のためパターン２６２の間隔が短くなった結果、光近接効果がより顕著に現れたためである。
【００９８】
つぎに、基本パターン２６３は、シリコンウェハ上でパターン２６６のように正しく形成される。コンパクションによる光近接効果の顕著化をＯＰＣにより相殺した。
【００９９】
図９は、光近接効果情報２０３から最小レイアウト条件２０４を出力する最小レイアウト条件抽出ステップ２１２の概念を示す図であり、２７１は２個の長方形パターンが２個平行に並んだパターンを示し、２７２は１個の長方形パターンを示している。また、２７３はパターン２７１において、光近接効果によるパターンの変型を測定し、得られたグラフである。２７４はパターン２７２において、光近接効果によるパターンの変型を測定し、得られたグラフである。図９のグラフ２７３，２７４において、Ｓはパターン間隔、Ｗはパターン幅、＋δＷ，−δＷはパターン幅の変動（ばらつき）を示している。グラフ２７３は、パターン間隔Ｓが変化すると、ウェハ上のパターン幅の仕上がりが変化することを示している。また、グラフ２７４は、パターン幅Ｗが変化するとパターン幅の仕上がりが変化することを示している。
【０１００】
シリコンウェハ上に形成されたパターンの幅と隣接するパターンとの間隔の関係をグラフもしくはテーブルとしてデータを保存する。また、シリコンウェハ上に形成されたパターンの幅とレイアウトパターンの幅の関係をグラフもしくはテーブルとしてデータを保存する。
【０１０１】
これらの光近接効果情報から、シリコンウェハ上に形成可能な最小のレイアウトパターンの幅が抽出でき、またシリコンウェハ上に形成可能な最小のレイアウトパターン間隔が抽出できる。
【０１０２】
パターン間隔を小さくすると、ウェハ上でのパターン幅が大きくなる。間隔を小さくしすぎると、隣のパターンと接する。この接しない限界が最小間隔である。また、パターン幅が小さくなると、仕上がりは細くなる。幅を小さくしすぎると、ウェハ上には、形成できなくなる。この形成できる限界が最小幅である。これらは、図９のグラフから検出できる。
【０１０３】
シリコンウェハ上に形成されるパターンイメージは、各々の基本パターンに対してフォトリソグラフィシミュレーションを実行することにより生成できる。パターンイメージと基本パターンの差分からＯＰＣ条件が決定される。
【０１０４】
なお、本実施の形態ではコンパクション制御方法として上記の例を挙げたが、光近接効果を考慮しないプロセス条件をコンパクション制御情報に適用することも可能である。この場合、コンパクション処理により縮小される面積は少ないが、全体の処理時間は短くなる。
【０１０５】
本実施の形態によれば、第１の実施の形態に加えて、光近接効果情報から製造可能なレイアウトパターンの最小寸法を算出し、コンパクションの下限値を設定することで、光近接効果を加味したコンパクション条件の生成ができる。さらにコンパクションを行うレイアウトパターンを複数の基本パターンに分解することで、個々の基本パターンに対してコンパクション条件を個別に設定でき、効果の高いコンパクションが実現できる。
【０１０６】
（第３の実施の形態）
つぎに、本発明の第３の実施の形態を図１０〜図１２に従って説明する。本実施の形態は、コンパクション検証方法を、レイアウト変化分に限定して行うものである。
【０１０７】
図１０は、第１の実施の形態における第１の検証ステップ６の概略を示すブロック図である。レイアウトパターン（データ）３０１とコンパクション済みレイアウトパターン（データ）３０２とが入力として与えられ、パターン比較ステップ３１１においてパターン比較を行い、それらの差分をレイアウト差分パターン（データ）３０３として出力する。
【０１０８】
レイアウト差分パターン３０３が入力として与えられ、遅延換算ステップ３１２によってレイアウト差分パターン３０３の面積ならびに寸法からレイアウト変動による寄生容量の値を算出し、さらに遅延値に変換して遅延変動データ３０４として出力する。
【０１０９】
遅延変動データ３０４と遅延境界条件３０５を入力として、遅延検証ステップ３１３により、遅延変動データ３０４が遅延境界条件３０５の許容範囲内に収まるかどうかの判定を行い、遅延変動による動作不具合の確認を行う。
【０１１０】
以上のような構成により、コンパクション後のレイアウトパターンが正しく回路動作するかどうかの検証を行うことができる。
【０１１１】
つぎにその際の処理手順をフローチャートを用いて説明する。
【０１１２】
図１１は、第１の検証ステップ６の処理手順を示すフローチャートである。まず、ステップ３２１においてレイアウトパターン（データ）３０１とコンパクション済みレイアウトパターン（データ）３０２を読み込む。
【０１１３】
ステップ３２２において、レイアウトパターン３０１とコンパクション済みレイアウトパターン３０２から差分パターンを算出し、レイアウト差分パターン（データ）３０３として保存する。この処理はパターン比較ステップ３１１において実行される。
【０１１４】
ステップ３２３において、レイアウト差分パターン３０３を入力として、レイアウト差分パターン３０３に含まれる各々の多角形パターンの面積および寸法から寄生容量値に変換する。
【０１１５】
さらに寄生容量値から遅延値に変換して遅延変動データ３０４として出力する。
【０１１６】
ステップ３２４において、遅延変動データ３０４と遅延境界条件３０５を入力として、遅延変動データ３０４が遅延境界条件３０５の許容範囲内に収まるかどうかの判定を行い、回路動作に不具合がない範囲に収まれば処理は終了する。また動作に影響を及ぼすようであれば、ステップ３２５でコンパクション条件の修正を行い終了する。
【０１１７】
つぎに、上記のパターン比較ステップ３１１を具体的な回路パターンを用いて説明する。図１２はパターン比較ステップ３１１の一例を示す図である。図１２（ａ）に示すレイアウトパターン（データ）３３１〜３３４とコンパクション済みレイアウトパターン（データ）３３５〜３３７に対して図形的な排他的論理輪演算を行い、図１２（ｂ）に示すレイアウト差分パターン（データ）３３８〜３４０を抽出する。レイアウト差分パターン３３８〜３４０のパターンの幅からコンデンサ容量の変動分が算出でき、もって遅延値の変動分へ換算を行う。
【０１１８】
本実施の形態によれば、第１の実施の形態に加えて、コンパクション後のレイアウトパターンから寄生容量を抽出してシミュレーションを行い回路の動作確認を行う必要がなく、差分レイアウトパターンから寄生容量を計算し遅延値に換算し、遅延による回路動作への影響を及ぼさない限界値を示す遅延値の境界条件と比較することで高速な回路動作検証を行うことができる。
【０１１９】
（第４の実施の形態）
つぎに、本発明の第４の実施の形態を図１３〜図１５に従って説明する。本実施の形態は、コンパクション制御方法を、遅延時間を十分に考慮した形で提供するものである。
【０１２０】
図１３は、第１の実施の形態におけるコンパクション制御ステップ２の第２の例の概略を示すブロック図である。この例では、遅延時間変動時においても電気回路の動作が保証される条件を示す遅延変動条件４０１が入力され、容量換算ステップ４１１において入力レイアウトパターンにおける電気回路が正確な動作可能な遅延時間変動許容値（遅延変動条件４０１）からコンデンサ容量変動許容値へ換算しコンデンサ容量変動許容値４０２が出力される。
【０１２１】
パターン変換ステップ４１２において、コンデンサ容量変動許容値４０２はレイアウト変動許容パターン４０３へ変換される。第２のコンパクション条件抽出ステップ４１３において、レイアウト変動許容パターン４０３は各々のパターン形状にあわせた第２のコンパクション条件４０４に変換される。
【０１２２】
以上のような構成により、遅延時間を考慮した電気回路として動作可能な第２のコンパクション条件の生成が実現できる。
【０１２３】
つぎに、処理手順を図１４のフローチャートを用いて説明する。
【０１２４】
ステップ４２１において、遅延変動条件４０１は上限／基準値／下限を表すテーブルで構成されており、それぞれの許容変動幅を算出する。
ステップ４２２において、遅延時間変動の許容幅をコンデンサ容量の変動幅に換算し、コンデンサ容量変動値４０２を得る。
【０１２５】
ステップ４２３において、コンデンサ容量変動値４０２は、隣接するパターンの形状に合わせてレイアウト変動許容パターン４０３へ変換される。
【０１２６】
ステップ４２４において、レイアウト変動許容パターン４０３の線の幅を検出し第２のコンパクション条件として出力し、終了する。
【０１２７】
つぎに、具体的な方法を数式および図１５の図面を用いて説明する。遅延変動条件４０１は、電気回路として正確な動作可能な遅延変動の条件が｛上限、基準値、下限｝をそれぞれ｛ｔｍｉｎ、ｔｓｔｄ、ｔｍａｘ｝で表されており、上限側の許容変動値δｔａ、下限側の変動値δｔｂは、
δｔａ＝ｔｍａｘ−ｔｓｔｄ
δｔｂ＝ｔｓｔｄ−ｔｍｉｎ
で算出できる。
【０１２８】
つぎに、寄生容量Ｃｐと遅延時間ｔｐの関係は
Ｃｐ＝ｆ（ｔｐ）
の関数として表現される。
【０１２９】
ここで、コンデンサ変動値の上限値δＣａ、下限値δＣｂは
δＣａ＝ｆ（δｔａ）
δＣｂ＝ｆ（δｔｂ）
で得ることができる。
【０１３０】
つぎに、コンデンサ変動値の上限値δＣａ、下限値δＣｂをレイアウト変動許容パターンに変換する。レイアウト変動許容パターンは隣接するパターン形状に合わせて生成する。この場合、図１５（ａ）〜（ｃ）に示すように、常に一定面積を保つようにパターン生成を行う。
【０１３１】
最後に、生成されたレイアウト変動許容パターンの幅を測定し、第２のコンパクション条件として出力する。
【０１３２】
本実施の形態によれば、第１の実施の形態に加えて、電気回路における遅延時間の変動に着目することで、電気回路の動作が保証されている遅延時間の変動幅をコンデンサ容量に変換し、コンデンサ容量の変動幅はレイアウトパターンにおける差分パターンとして表現でき、コンパクションによるパターン変動が決定でき、コンパクション条件が設定できるため、効果の高いコンパクションが実現できる。
【０１３３】
（第５の実施の形態）
つぎに本発明の第５の実施の形態を図１６〜図１７に従って説明する。本形態は、コンパクション制御方法を、光近接効果と遅延時間を十分に考慮した形で提供するものである。
【０１３４】
図１６は、第１の実施の形態におけるコンパクション制御ステップ２の第３の例の概略を示すブロック図である。この例で、５０１は第２の実施の形態に示したコンパクション条件と同じ第１のコンパクション条件候補を示し、５０２は第４の実施の形態に示したコンパクション条件と同じ第２のコンパクション条件候補を示す。５０３は、第１のコンパクション条件候補５０１と第２のコンパクション条件候補５０２を比較し、条件の緩い方をコンパクション条件として選択するコンパクション条件比較ステップを示す。５０４はコンパクション条件比較ステップ５０３で選択されたコンパクション条件を示す。
【０１３５】
以上のような構成により、光近接効果と遅延時間を考慮した電気回路として動作可能なコンパクション条件の生成が実現できる。
【０１３６】
つぎに、処理手順を図１７のフローチャートを用いて説明する。
【０１３７】
ステップ５２１において、第２の実施の形態に示す第１のコンパクション制御ステップにより、第１のコンパクション条件候補を算出する。
【０１３８】
ステップ５２２において、第４の実施の形態に示す第２のコンパクション制御ステップにより、第２のコンパクション条件を算出する。
【０１３９】
ステップ５２３において、第１のコンパクション条件候補と第２のコンパクション条件候補を比較し、条件の緩い方をコンパクション条件としてを選択し、出力する。
【０１４０】
本実施の形態によれば、第２の実施の形態と第４の実施の形態により生成されるコンパクション条件候補のうち、緩い方のコンパクション条件として選択することにより、製造可能かつ電気回路の正常動作を保証する条件を設定することができるので、検証ステップを省略することが可能になり、レイアウトコンパクション全体の処理時間の短縮が実現できる。
【０１４１】
【発明の効果】
本発明は、以上のように構成されているため、つぎのような効果がある。
【０１４２】
本発明の請求項１記載のレイアウトコンパクション方法によれば、光近接効果の影響も考慮した条件でレイアウトパターンのコンパクションを行うことができ、プロセス基準に制限されたコンパクション条件よりも面積を小さくすることができる。さらに、初期の入力レイアウトパターンとコンパクション済レイアウトパターンの電気的特性をシミュレーションを用いて比較検証しつつコンパクションを行うので、初期のレイアウトパターンにおける電気特性と、レイアウトコンパクション後の電気特性に大きな相違が生じることがなく、その結果、所望の電気特性を示す回路構成をより面積の小さなレイアウトパターンで実現できる。また、シミュレーションによって光近接効果補正済みレイアウトパターンによってウェハ上に形成される仕上がりパターンを求め、前記コンパクション済みレイアウトパターンおよび前記仕上がりパターンを比較することにより前記光近接効果補正済みレイアウトパターンが適正に形成されていることの確認を行いつつコンパクションを行うので、半導体集積回路装置の製造条件に最適化されたレイアウトコンパクション処理を行うためのコンパクション条件を生成することができる。
【０１４３】
本発明の請求項２記載のレイアウトコンパクション方法によれば、光近接効果情報から最小レイアウト条件を抽出し、この最小レイアウト条件から製造可能なレイアウトパターンの最小寸法を算出し、コンパクションの下限値を設定することで、光近接効果を加味したコンパクション条件の生成ができる。さらにコンパクションを行うレイアウトパターンを複数の基本パターンに分解することで、個々の基本パターンに対してコンパクション条件を個別に設定でき、効果の高いコンパクションが実現できる。
【０１４４】
本発明の請求項３記載のレイアウトコンパクション方法によれば、コンパクション済みレイアウトパターンから寄生容量を抽出してシミュレーションを行い回路の動作確認を行う必要がなく、差分パターンから寄生容量を計算し遅延値に換算し、遅延による回路動作への影響を及ぼさない限界値を示す遅延値の境界条件と比較することで高速な回路動作検証を行うことができる。
【０１４５】
本発明の請求項４記載のレイアウトコンパクション方法によれば、電気回路における遅延時間の変動に着目することで、電気回路の動作が保証されている遅延時間の変動幅をコンデンサ容量に変換し、コンデンサ容量の変動幅をレイアウトパターンにおける差分パターンに変換することで、コンパクションによるパターン変動量を決定でき、これによってコンパクション条件を設定できるため、効率の高いコンパクションが実現できる。
【０１４６】
本発明の請求項５記載のレイアウトコンパクション方法によれば、第１および第２のコンパクション条件候補のうち、緩い方をコンパクション条件として選択することにより、製造可能かつ電気回路の正常動作を保証する条件を設定することができるので、検証ステップを省略することが可能になり、レイアウトコンパクション全体の処理時間の短縮を実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるレイアウトコンパクション方法の概略構成を示すブロック図である。
【図２】レイアウトコンパクション方法の処理手順を示すフローチャートである。
【図３】第１の実施の形態におけるパターンの変化の例を示す模式図である。
【図４】図１のコンパクション制御ステップ２の第１の例（第２の実施の形態）の概略を示すブロック図である。
【図５】コンパクション制御ステップ２の第１の例の処理手順を示すフローチャートである。
【図６】コンパクション条件生成ステップ２１３の処理手順を示すフローチャートである。
【図７】コンパクション制御ステップのパターンの例を示す模式図である。
【図８】コンパクションとＯＰＣの関係を示す模式図である。
【図９】光近接効果情報２０３から最小レイアウト条件２０４を出力する最小レイアウト条件抽出ステップ２１２の概念を示す模式図である。
【図１０】図１の検証ステップ６の概略（第３の実施の形態）を示すブロック図である。
【図１１】遅延時間検証ステップの処理手順を示すフローチャートである。
【図１２】パターン比較ステップ３１１におけるパターンの変化の一例を示す図である。
【図１３】図１のコンパクション制御ステップ２の第２の例の概略（第４の実施の形態）を示すブロック図である。
【図１４】第２のコンパクション制御ステップ２の第２の例の処理手順を示すフローチャートである。
【図１５】レイアウト変動許容パターンの生成例を示す模式図である。
【図１６】図１におけるコンパクション制御ステップ２の第３の例（第５の実施の形態）の概略を示すブロック図である。
【図１７】コンパクション制御ステップ２の第３の例の処理手順を示すフローチャートである。
【図１８】従来の半導体集積回路のレイアウトデータをコンパクションし、マスクパターンに変換する場合のフローチャートである。
【図１９】（ａ）はレイアウトパターンを示す模式図、（ｂ）はレイアウトパターンの間隔とウェハ上のパターンのばらつきの関係を示すグラフ、（ｃ）はレイアウトパターン幅とウェハ上のパターン幅の関係を示すグラフである。
【図２０】エラーパターンを示す模式図である。
【図２１】基本パターンにおけるコンパクション下限値を説明するための模式図である。
【図２２】エラーパターンにおけるコンパクション下限値を説明するための模式図である。
【図２３】光近接効果補正条件を説明するための模式図である。
【図２４】光近接効果補正条件を説明するための模式図である。
【図２５】平行配置した長方形パターンの模式図である。
【図２６】レイアウトパターン間隔とウェハ上のパターン幅のばらつきの関係を示すグラフである。
【図２７】レイアウトパターン幅とウェハ上のパターン幅の関係を示すグラフである。
【図２８】補正後のパターンを示す模式図である。
【図２９】基本パターンとシミュレーションによる生成パターンと両者の差分パターンを示す模式図である。
【図３０】基本パターンの変形の様子を示す模式図である。
【図３１】基本パターンとシミュレーションによる生成パターンと両者の差分パターンを示す模式図である。
【図３２】基本パターンの変形の様子を示す模式図である。
【図３３】（ａ）は長方形のレイアウトパターンを示す模式図、（ｂ）はレイアウトパターン間隔とレイアウトパターン幅の変化量の関係を示すグラフである。
【図３４】レイアウトパターン幅とウェハ上のパターン幅の関係を示すグラフである。
【符号の説明】
１ 入力レイアウトパターン
２ コンパクション制御ステップ
３ レイアウト圧縮ステップ
４ 光近接効果補正ステップ
５ 補正レイアウトパターン保存ステップ
６ 検証ステップ
７ エラーデータ保存ステップ
８ ＯＰＣ条件生成ステップ
９ 光近接効果情報
【発明の属する技術分野】
本発明は、半導体集積回路の集積度を向上させるレイアウトコンパクション方法に関するものである。この方法には、半導体集積回路の製造に際して用いられる半導体マスクパターンを所望の設計パターンに近い転写イメージが得られるように事前に変形させるマスクパターンの補正方法も含む。
【０００２】
【従来の技術】
近年、半導体集積回路の機能の多様化により回路規模が増大し、半導体集積回路の面積も回路規模に比例して増大している。近年、生産単価を安価にするために、面積の増加を抑制することが、また高速動作を実現するために、製造プロセスの微細化することが急速に進んでいる。そのためには、要求される回路規模と回路面積から勘案すると、設計段階での集積度の向上と製造能力の限界付近での微細なパターンの実現が不可欠である。さらに、製造能力の限界付近で集積回路の製造を行うと、光近接効果 (Optical Proximity Effect) が顕著になってくる。
【０００３】
スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）やダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）に代表される、レイアウトパターン上で同一のパターンの繰り返し、もしくは単一パターンの２次元配置で実現可能なレイアウトパターンは、面積を小さくするために光近接効果を考慮したレイアウトが不可欠であり、ＳＲＡＭやＤＲＡＭのように縦横に同じパターンが繰り返し配置されるレイアウトにおいては、光近接効果を考慮したレイアウトは比較的容易に設計できる。
【０００４】
この場合、必ずしもプロセス基準に従うレイアウトパターンで設計されるとは限らず、通常のプロセス基準よりも小さい寸法でレイアウトパターンを設計する事例も数多くある。
【０００５】
一方、論理演算を行う回路のレイアウトパターンは、個々の機能により異なるレイアウトパターンで設計され、さらに実現する機能により周囲に配置されるレイアウトパターンも個々に異なる可能性があり、組み合わせの数は膨大な数となる。そのため、一般に光近接効果の影響を考慮したレイアウトは、コンピュータ支援設計（ＣＡＤ）により光近接効果補正（Optical Proximity Correction、以下ＯＰＣと略す）を行う。光近接効果補正の一例は例えば、特開平５−８０４８６号公報に開示されている。
【０００６】
また、レイアウトコンパクションもコンピュータ支援設計（ＣＡＤ）により行われる。図１８は、従来、既存の半導体集積回路のレイアウトデータを圧縮し、マスクパターンに変換する場合のフローを示す。
【０００７】
まず、レイアウトデータファイル１１は、コンパクションステップ１２にてレイアウトデータのコンパクション処理が行われ、コンパクション後のレイアウトデータはレイアウトデータファイル１３に収納される。コンパクション処理とは、レイアウトデータに含まれる多角形図形の間隔を縮めたり、場合によればパターンの幅をも縮めるものであり、半導体集積回路の面積を縮小するものである。
【０００８】
検証ステップ１４では、レイアウトデータファイル１３に含まれるレイアウトデータが、プロセス基準に従うデータであるかどうかを検証し、またレイアウトデータファイル１１に含まれるレイアウトデータと同じ接続関係にあるかを確認し、さらにトランジスタ動作のシミュレーションを行い、回路が正常に動作するかを確認する。
【０００９】
シミュレーション結果が正しい結果でなければ、レイアウトデータファイル１１に含まれるレイアウトデータを修正する、もしくはコンパクションステップ１２で行うコンパクション処理の条件を変更して再度コンパクション処理を行う。シミュレーション結果が良好であれば、レイアウトデータファイル１３は光近接効果補正ステップ１５に引き渡され、半導体集積回路の製造に適したＯＰＣ処理が施されたのち、マスクレイアウトデータが作成され、マスクレイアウトデータファイル１６に収納される。この場合のコンパクション基準はプロセス基準に制限される。
【００１０】
【発明が解決しようとする課題】
しかし、大規模な半導体集積回路は、ＳＲＡＭやＤＲＡＭのような同一パターンの繰り返しが存在するだけでなく、ランダムロジック回路も大規模化するので、その設計に際し、それぞれの回路レイアウトに対して、事前に光近接効果を考慮したレイアウトを行うことは現実問題として不可能である。
【００１１】
また、光近接効果を考慮したレイアウトを行うことは、半導体集積回路の製造条件が変更された場合にレイアウトを修正する必要があることを意味し、生産効率の低いレイアウト設計になる。
【００１２】
したがって、本発明の目的は、半導体集積回路の設計データに含まれる不規則な配置のレイアウトパターンに対しても光近接効果を考慮したレイアウトコンパクションを行うことで半導体集積回路装置の集積度の向上を行うことができるレイアウトコンパクション方法を提供することである。
【００１３】
また、本発明の他の目的は、半導体集積回路装置の製造条件に最適化されたレイアウトコンパクション処理を行うためのコンパクション条件を生成することができるレイアウトコンパクション方法を提供することである。
【００１４】
さらに、本発明の他の目的は、レイアウトコンパクションを行った結果と、コンパクションを行う前のデータとを比較することで、電気的特性に相違が生じ、半導体集積回路の動作に不具合が生じないかを確認することができるレイアウトコンパクション方法を提供することである。
【００１５】
【課題を解決するための手段】
本発明の請求項１記載のレイアウトコンパクション方法は、プログラムされたコンピュータによって半導体レイアウトを光近接効果を考慮してコンパクションする方法であって、入力レイアウトパターンに適したコンパクション条件を生成するコンパクション制御ステップと、コンパクション制御ステップにより生成されたコンパクション条件を加味した光近接効果補正条件を生成する光近接効果補正条件生成ステップと、入力レイアウトパターンをコンパクション条件に従ってコンパクションしコンパクション済みレイアウトパターンを生成するレイアウト圧縮ステップと、入力レイアウトパターンおよびコンパクション済みレイアウトパターンをデータとして受け取り、入力レイアウトパターンおよびコンパクション済みレイアウトパターンを比較することでコンパクション済みレイアウトパターンが正しく回路動作することの確認を行い不具合が発生した場合に第１のエラーデータを出力する第１の検証ステップと、コンパクション済みレイアウトパターンに対して光近接効果補正条件に従って光近接効果補正を行い光近接効果補正済みレイアウトパターンを生成する光近接効果補正ステップと、コンパクション済みレイアウトパターンおよび光近接効果補正済みレイアウトパターンをデータとして受け取り、光近接効果補正済みレイアウトパターンによってウェハ上に形成される仕上がりパターンを求め、コンパクション済みレイアウトパターンおよび仕上がりパターンを比較することにより光近接効果補正済みレイアウトパターンが適正に形成されていることの確認を行い不具合が発生した場合に第２のエラーデータを出力する第２の検証ステップと、第１のエラーデータおよび第２のエラーデータを保持しコンパクション条件の生成を制御するエラー保存ステップとを含むことを特徴とする。
【００１６】
この方法によれば、光近接効果の影響も考慮した条件でレイアウトパターンのコンパクションを行うことができ、プロセス基準に制限されたコンパクション条件よりも面積を小さくすることができる。さらに、初期の入力レイアウトパターンとコンパクション済レイアウトパターンの電気的特性をシミュレーションを用いて比較検証しつつコンパクションを行うので、初期のレイアウトパターンにおける電気特性と、レイアウトコンパクション後の電気特性に大きな相違が生じることがなく、その結果、所望の電気特性を示す回路構成をより面積の小さなレイアウトパターンで実現できる。また、シミュレーションによって光近接効果補正済みレイアウトパターンによってウェハ上に形成される仕上がりパターンを求め、前記コンパクション済みレイアウトパターンおよび前記仕上がりパターンを比較することにより前記光近接効果補正済みレイアウトパターンが適正に形成されていることの確認を行いつつコンパクションを行うので、半導体集積回路装置の製造条件に最適化されたレイアウトコンパクション処理を行うためのコンパクション条件を生成することができる。また、光近接効果補正済みレイアウトパターンが適正に形成されているかどうかの確認も行える。
【００１７】
本発明の請求項２記載のレイアウトコンパクション方法は、請求項１記載のレイアウトコンパクション方法において、コンパクション制御ステップが、光近接効果情報に基づいて製造可能な最小レイアウト条件を抽出する最小レイアウト条件抽出ステップと、入力レイアウトパターンを複数の基本パターンに分解する基本パターン抽出ステップと、最小レイアウト条件抽出ステップにより抽出された最小レイアウト条件と基本パターン抽出ステップにより抽出された複数の基本パターンからコンパクション条件を生成するコンパクション条件抽出ステップとを含むことを特徴とする。
【００１８】
この方法によれば、光近接効果情報から最小レイアウト条件を抽出し、この最小レイアウト条件から製造可能なレイアウトパターンの最小寸法を算出し、コンパクションの下限値を設定することで、光近接効果を加味したコンパクション条件の生成ができる。さらにコンパクションを行うレイアウトパターンを複数の基本パターンに分解することで、個々の基本パターンに対してコンパクション条件を個別に設定でき、効果の高いコンパクションが実現できる。
【００１９】
本発明の請求項３記載のレイアウトコンパクション方法は、請求項１記載のレイアウトコンパクション方法において、第１の検証ステップが、入力レイアウトパターンとコンパクション済みレイアウトパターンとの差分パターンを抽出するパターン比較ステップと、パターン比較ステップにおいて抽出された差分パターンからコンデンサ容量を算出しコンデンサ容量を遅延値に変換する遅延換算ステップと、遅延換算ステップにより算出された遅延値に基づいて遅延変動による動作不具合の確認を行う遅延検証ステップとを含むことを特徴とする。
【００２０】
この方法によれば、コンパクション済みレイアウトパターンから寄生容量を抽出してシミュレーションを行い回路の動作確認を行う必要がなく、差分パターンから寄生容量を計算し遅延値に換算し、遅延による回路動作への影響を及ぼさない限界値を示す遅延値の境界条件と比較することで高速な回路動作検証を行うことができる。
【００２１】
本発明の請求項４記載のレイアウトコンパクション方法は、請求項１記載のレイアウトコンパクション方法において、コンパクション制御ステップが、入力レイアウトパターンにおける遅延時間変動許容値をコンデンサ容量変動許容値に換算する容量換算ステップと、コンデンサ容量変動許容値をレイアウト変動許容パターンに変換するパターン変換ステップと、パターン変換ステップにより得られたレイアウト変動許容パターンからコンパクション条件を生成するコンパクション条件抽出ステップとを含むことを特徴とする。
【００２２】
この方法によれば、電気回路における遅延時間の変動に着目することで、電気回路の動作が保証されている遅延時間の変動幅をコンデンサ容量に変換し、コンデンサ容量の変動幅をレイアウトパターンにおける差分パターンに変換することで、コンパクションによるパターン変動量を決定でき、これによってコンパクション条件を設定できるため、効率の高いコンパクションが実現できる。
【００２３】
本発明の請求項５記載のレイアウトコンパクション方法は、請求項１記載のレイアウトコンパクション方法において、コンパクション制御ステップが、光近接効果情報に基づいて製造可能な最小レイアウト条件を抽出する最小レイアウト条件抽出ステップと、入力レイアウトパターンを複数の基本パターンに分解する基本パターン抽出ステップと、最小レイアウト条件抽出ステップにより抽出された最小レイアウト条件と基本パターン抽出ステップにより抽出された複数の基本パターンから第１のコンパクション条件候補を生成する第１のコンパクション条件抽出ステップと、入力レイアウトパターンにおける遅延時間変動許容値をコンデンサ容量変動許容値に換算する容量換算ステップと、コンデンサ容量変動許容値をレイアウト変動許容パターンに変換するパターン変換ステップと、パターン変換ステップにより得られたレイアウト変動許容パターンから第２のコンパクション条件候補を生成する第２のコンパクション条件抽出ステップと、第１のコンパクション条件抽出ステップにより得られた第１のコンパクション条件候補と第２のコンパクション条件抽出ステップより得られた第２のコンパクション条件候補のうち、より緩い方をコンパクション条件として選択するコンパクション条件選択ステップとを含むことを特徴とする。
【００２４】
この方法によれば、第１および第２のコンパクション条件候補のうち、緩い方をコンパクション条件として選択することにより、製造可能かつ電気回路の正常動作を保証する条件を設定することができるので、検証ステップを省略することが可能になり、レイアウトコンパクション全体の処理時間の短縮が実現できる。
【００２５】
本発明の請求項６記載のレイアウトコンパクション方法は、請求項１記載のレイアウトコンパクション方法において、コンパクション制御ステップが、レイアウトパターンの幅と隣接するレイアウトパターンの間隔を対となすデータとしてコンパクション条件を出力することを特徴とする。
【００２６】
この方法によれば、請求項１記載のレイアウトコンパクション方法と同様の作用を有する。
【００２７】
本発明の請求項７記載のレイアウトコンパクション方法は、請求項１記載のレイアウトコンパクション方法において、コンパクション条件が、第１および第２の検証ステップの結果により変更されることを特徴とする。
【００２８】
この方法によれば、請求項１記載のレイアウトコンパクション方法と同様の作用を有する。
【００２９】
【発明の実施の形態】
（第１の実施の形態）
以下、本発明の実施の形態を図面に基づいて説明する。図１は本発明の実施の形態におけるレイアウトコンパクション方法の概略構成を示すブロック図であり、入力レイアウトパターン１、コンパクション制御ステップ２、レイアウト圧縮ステップ３、光近接効果補正ステップ４、補正レイアウトパターン保存ステップ５、第１の検証ステップ６、エラーデータ保存ステップ７、ＯＰＣ条件生成ステップ８、光近接効果情報９および第２の検証ステップ１０によって、構成される。
【００３０】
まず、複数の矩形パターンで構成される半導体集積回路のレイアウトパターンデータが入力レイアウトパターン１として設定される。
【００３１】
コンパクション制御ステップ２では、光近接効果情報９とエラーデータ保存ステップ７に保存されたデータを基にしてコンパクション下限値を算出し、コンパクション下限値とレイアウトパターンからコンパクション条件を生成し保存する。
【００３２】
ここで、光近接効果情報９とエラーデータ保存ステップ７に保存されたデータとコンパクション下限値とコンパクション条件について説明する。
【００３３】
図１９（ａ）に示すように、パターン間隔Ｓで平行に配置された幅Ｌの長方形の２個のパターンをウェハ上に形成した場合、そのパターン幅Ｌとパターン間隔Ｓによって、形成されるパターンの寸法にばらつきが生じる。図１９（ｂ）はパターンの間隔Ｓとウェハ上でのパターン幅のばらつきΔＬの関係を示すグラフであり、図１９（ｃ）はレイアウトパターンの幅Ｌとウェハ上のパターン幅Ｌ′との関係を示すグラフである。
【００３４】
例えば、パターン間隔Ｓが非常に小さい場合には、光近接効果によりパターン幅Ｌは大きくなる。すなわち、図１９（ｂ）のグラフでは、パターン間隔Ｓが小さいときに、パターン幅のばらつきΔＬが大きくなる。このときの寸法のばらつきの情報を近接効果情報９と呼んでいる。
【００３５】
つぎに、エラーデータ保存ステップ７に保存されたデータについて説明する。上記した光近接効果情報９は、２個の長方形パターンを平行して並べた場合の条件であり、実際のパターンとは、著しく異なる。例えば、図２０に示すようなパターンの場合、光近接効果情報９を適用し、光近接効果補正処理を行った場合、ウェハ上では、図２０のパターンを得るための正しい補正は行われない。これは第１の検証ステップおよび第２の検証ステップで確認できる。このとき正しく補正できなかったパターンをとその箇所をエラーデータとして保存するのである。
【００３６】
つぎに、コンパクション下限値は、図２１に示した基本になるパターン（幅Ｌ1 、間隔Ｓ1 ）と図２２に示したエラーデータのパターン（幅Ｌ2 、間隔Ｓ2 ）のそれぞれの正常に圧縮可能な限界値のことである。その値は基本になるパターンでは、パターン幅がＬ1 ′、パターン間隔がＳ1 ′である。また、エラーデータのパターンでは、パターン幅がＬ2 ′、パターン間隔がＳ2 ′である。
【００３７】
また、コンパクション条件は、
ΔＬC1＝Ｌ1 −Ｌ1 ′、ΔＳC1＝Ｓ1 −Ｓ1 ′
ΔＬC2＝Ｌ2 −Ｌ2 ′、ΔＳC2＝Ｓ2 −Ｓ2 ′
で得られる。ただし、Ｌ1 ，Ｌ2 はパターン幅、Ｓ1 ，Ｓ2 はパターン間隔、Ｌ1 ′，Ｌ2 ′はウェハ上のパターン幅、Ｓ1 ′，Ｓ2 ′はウェハ上のパターン間隔である。
【００３８】
レイアウト圧縮ステップ３は、入力レイアウトパターン１とコンパクション制御ステップ２で生成されたコンパクション条件とを入力としてデータを受け取り、コンパクション条件に従って入力レイアウトパターン１をコンパクションし、コンパクション済みレイアウトパターン（以下、圧縮レイアウトパターンと記す）を保存する。
【００３９】
光近接効果補正ステップ４は、レイアウト圧縮ステップ３にて圧縮された圧縮レイアウトパターンとＯＰＣ条件生成ステップ８にて生成された光近接効果補正条件を入力としてデータを受け取り、レイアウト圧縮ステップ３にてコンパクションされた圧縮レイアウトパターンに対して光近接効果補正を施す。
【００４０】
ここで、光近接効果補正条件について説明する。この光近接効果補正条件というのは、あるレイアウトパターンがウェハ上で、同様のパターンとして形成されるために、元のレイアウトパターンに変形を施すための条件のことである。
【００４１】
元のレイアウトパターンが図２３（ａ）に示すように、２個の平行な長方形パターン（幅がＬ、間隔がＳ）である場合に、変形後のレイアウトパターンは図２３（ｂ）に示すように、元のパターンの幅ＬよりもΔＬC だけ内側を広くし、結果的に間隔Ｓを２×ΔＬC だけ狭くしたものとなる。
【００４２】
この場合、間隔Ｓの値によってΔＬC の値が例えば以下のように異なる。
【００４３】
０≦Ｓ＜２６０ｎｍ ，ΔＬC ＝２０ｎｍ
２６０ｎｍ≦Ｓ＜５４０ｎｍ ，ΔＬC ＝１０ｎｍ
５４０ｎｍ≦Ｓ＜１４００ｎｍ ，ΔＬC ＝０ｎｍ
また、元のレイアウトパターンが図２４（ａ）に示すように、１個の長方形パターン（幅がＬ）である場合に、変形後のレイアウトパターンは図２４（ｂ）に示すように、元のパターンよりも先端部を幅広にするとともに延ばす。この場合、幅Ｌの値によってｄの値が例えば以下のように異なる。
【００４４】
０≦Ｌ＜２００ｎｍ ，ｄ＝３０ｎｍ
２００ｎｍ≦Ｌ＜４００ｎｍ ，ｄ＝２０ｎｍ
４００ｎｍ≦Ｌ＜８００ｎｍ ，ｄ＝１０ｎｍ
ただし、Ｐ＝４０ｎｍ，Ｈ＝２００ｎｍで、これは間隔Ｌの値によらず一定である。
【００４５】
補正レイアウトパターン保存ステップ５は、光近接効果補正ステップ４にて生成された光近接効果補正済みレイアウトパターン（以下、補正レイアウトパターンと記す）のデータを保存する。
【００４６】
第１の検証ステップ６は、入力レイアウトパターン１と圧縮レイアウトパターンを入力としてデータを受け取り、両レイアウトパターンの接続関係と電気的特性を比較検証し、圧縮レイアウトパターンが正しく回路動作することの確認を行い不具合が発生した場合に第１のエラーデータを出力する。
【００４７】
第２の検証ステップ１０は、圧縮レイアウトパターンと補正レイアウトパターンを入力としてデータを受け取り、半導体集積回路製造工程のリソグラフィシミュレーションを補正レイアウトパターンに対して実行し、シリコンウェハ上での仕上がりが圧縮レイアウトパターンとほぼ同等であることを比較検証し、補正レイアウトパターンが適正であるることの確認を行い不具合が発生した場合に第２のエラーデータを出力する。
【００４８】
エラーデータ保存ステップ７は、第１および第２の検証ステップ６，１０で検出されたエラーデータを保存し、コンパクション制御ステップ２へデータを出力する。
【００４９】
ＯＰＣ条件生成ステップ８は、入力レイアウトパターン１と光近接効果情報９を入力としてデータを受け取り、コンパクション制御ステップ２により生成されたコンパクション条件を加味した最適な光近接効果補正条件を生成する。
【００５０】
ここで、入力レイアウトパターン１と光近接効果情報９とコンパクション条件とでどのような光近接効果補正条件が生成されるかを、具体的に説明する。
【００５１】
例えば、図２５に示すように、２個の長方形のパターンが平行に配置されている場合において、間隔Ｓが２６０ｎｍであり、幅Ｌが１８０ｍｍである場合、図２３，図２４で説明した条件と同じであるとすると、間隔Ｓとウェハ上の幅ＬのばらつきΔＬとの関係は図２６に示すようになる。また、パターンの幅Ｌとウェハ上のパターンの幅ＬのばらつきΔＬとの関係は図２７に示すようになる。
【００５２】
例えば、コンパクション条件を全パターンに対して一律に
ΔＬC ＝−１０ｎｍ、ΔＳC ＝−２０ｎｍ
とすると、光近接効果情報９より、図２８に示すようにパターンが変形される。すなわち、Ｓ＝２６０−２０＝２４０ｎｍ、
Ｌ＝１８０−１０×２＝１６０ｎｍ
となる。
【００５３】
ここで、幅Ｌおよび間隔Ｓの違いによるコンパクション条件の違いを以下に示す。
【００５４】
【００５５】
まず、ステップ１２１において、コンパクション制御ステップ２に入力レイアウトパターン１と光近接効果情報９とエラーデータ保存ステップ７に保存されるパターンが入力され、入力されたレイアウトパターン１に適したコンパクション条件を生成する。
【００５６】
ステップ１２２において、レイアウト圧縮ステップ３にてコンパクション制御ステップ２で生成されたコンパクション条件に従って入力レイアウトパターン１のコンパクション（圧縮）を行う。
【００５７】
ステップ１２３において、レイアウト圧縮ステップ３にて得られた圧縮レイアウトパターンを第１の検証ステップ６に入力し圧縮レイアウトパターンが電気回路として入力レイアウトパターン１と同じように正しく動作するかどうかを電気回路シミュレーションを用いて電気特性の面から検証を行う。この際の検証は、入力レイアウトパターン１との比較によって行う。
【００５８】
ステップ１２４において、動作検証が正しければ、圧縮レイアウトパターンを光近接効果補正ステップ４に渡す。また、動作検証が正しくなければ動作不良の発生するレイアウトパターンを抽出し、ステップ１２８においてエラーデータ保存ステップ７でエラーデータベースに保存し、コンパクション制御ステップ２に戻り、上記の手順を繰り返す。
【００５９】
ステップ１２５において、光近接効果補正ステップ４に圧縮レイアウトパターンを入力し、光近接効果補正を行う。
【００６０】
ステップ１２６において、第２の検証ステップ１０に光近接効果補正を施した補正レイアウトパターンを入力し、リソグラフィシミュレーション、プロセスシミュレーションを行うことでシリコンウェハ上に形成されるパターンをシミュレーションすることで、製造後の仕上がりパターンを検証する。なお、検証は、圧縮レイアウトパターンとの比較によって行う。
【００６１】
ステップ１２７において、仕上がりパターン、つまり補正レイアウトパターンに問題がなければ、処理フローは終了する、また仕上がりパターンに問題があるようであれば、問題のあるレイアウトパターンを抽出し、ステップ１２８においてエラーデータ保存ステップ７でエラーデータベースに保存し、コンパクション制御ステップ２に戻り、上記の手順を繰り返すように制御を行う。
【００６２】
つぎに、具体的な回路パターンを用いて例を示す。図３は第１の実施の形態におけるパターンの変化の例を示す模式図である。図３（ａ）におけるレイアウトパターン１３１〜１３４は事前に設計された回路レイアウトパターンを示す。図３（ｂ）における圧縮レイアウトパターン１３６〜１３９はレイアウトパターン１３１〜１３４の圧縮済みの回路レイアウトパターンを示す。図３（ｃ）における補正レイアウトパターン１４１〜１４４は圧縮レイアウトパターン１３６〜１３９に対して光近接効果補正を施した補正コンパクション済みの回路レイアウトパターンを示す。
【００６３】
なお、本実施の形態では、コンパクション条件の決定に当たり、図３（ａ）におけるレイアウトパターン１３２を基準にしたコンパクションの例を示したが、任意のレイアウトパターンを基準にして異なるコンパクション条件を生成することも可能である。また、複数の任意のレイアウトパターンを基準にしてもよい。
【００６４】
本実施の形態によれば、光近接効果の影響も考慮した条件でレイアウトパターンのコンパクションを行うことができ、プロセス基準に制限されたコンパクション条件よりも面積を小さくすることができる。さらに、初期のレイアウトパターンとコンパクション後のレイアウトパターンの電気的特性をシミュレーションを用いて比較しつつコンパクションを行うことで、初期のレイアウトパターンにおける電気特性と、レイアウトコンパクション後の電気特性に大きな相違はなく、結果、所望の電気特性を示す回路構成をより面積の小さなレイアウトパターンで実現できる。また、シミュレーションによって光近接効果補正済みレイアウトパターンがウェハ上に形成される仕上がりパターンを求め、前記コンパクション済みレイアウトパターンおよび前記仕上がりパターンを比較することにより前記光近接効果補正済みレイアウトパターンが適正に形成されていることの確認を行いつつコンパクションを行うので、半導体集積回路装置の製造条件に最適化されたレイアウトコンパクション処理を行うためのコンパクション条件を生成することができる。
【００６５】
（第２の実施の形態）
つぎに本発明の第２の実施の形態を図４〜図８に従って説明する。本実施の形態は、コンパクション制御方法を、光近接効果も十分に考慮した形で提供するものである。
【００６６】
図４は、図１のコンパクション制御ステップ２の第１の例の概略を示すブロック図である。
【００６７】
レイアウトデータ２０１が入力され、基本パターン抽出ステップ２１１においてレイアウトデータ２０１から基本パターンデータ２０２が抽出される。
【００６８】
光近接効果情報２０３は最小レイアウト条件抽出ステップ２１２に入力され、最小レイアウト条件２０４を出力する。第１のコンパクション条件抽出ステップ２１３は基本パターンデータ２０２と最小レイアウト条件２０４を入力として、コンパクション条件の集合からなるコンパクション制御情報２０５を出力する。コンパクション条件は、基本パターンデータ２０２毎に生成される。
【００６９】
ここで、最小レイアウト条件について説明する。図３３（ａ）には平行に配置された２個の長方形のパターンが示されているが、この２個のパターンの間隔Ｓとパターン幅のばらつきΔＬとは、図３３（ｂ）に示すような関係があり、Ｓ＜２×ΔＬとなると、隣接する２個のパターンは接することになる。ゆえに、Ｓ＞２×ΔＬが製造可能な条件である。
【００７０】
また、レイアウトパターンの幅Ｌとウェハ上のパターン幅ＬのばらつきΔＬとの関係は図３４に示すようになっているが、幅Ｌが小さくなると、ウェハ上では形成されない場合があり、その限界がＬｔｈであり、最小幅である。
【００７１】
また、コンパクションには、パターン間隔Ｓを小さくし、パターン幅Ｌを小さくするという２つの条件があり、この２つの条件が上記の最小間隔、最小幅の条件を満足しなければならない。
【００７２】
以上のような構成により、光近接効果を考慮した製造可能なコンパクション条件の生成が実現できる。
【００７３】
つぎにその際の処理手順をフローチャートを用いて説明する。図５に示すコンパクション制御ステップ２の第１の例の処理手順を示すフローチャートである。この処理は、図４に示す構成にレイアウトデータ２０１と光近接効果情報２０３を与えた状態で開始される。
【００７４】
ステップ２２１において、レイアウトデータ２０１から基本パターンを抽出し、基本パターンの幅／間隔により分類する。基本パターンは、任意の多角形パターンと任意の多角形パターンと隣接するパターンに挟まれるスペースを一組とするものである。レイアウトデータ２０１から抽出された基本パターン群は、ステップ２２２において基本パターンデータ２０２として基本パターンデータベースに出力される。この処理は基本パターン抽出ステップ２１１において実行される。
【００７５】
ステップ２２３において、光近接効果情報２０２から製造上実現可能な最小のパターンの情報（幅、間隔）を抽出する。抽出された情報は最小レイアウト条件２０３として出力する。この処理は最小レイアウト条件抽出ステップ２１２において実行される。
【００７６】
ステップ２２４において、最小レイアウト条件２０３から基本パターンデータ２０２に属する各々の基本パターンに対してそれぞれのコンパクション条件を生成し、ステップ２２５においてコンパクション制御情報２０５として出力する。この処理はコンパクション条件生成ステップ２１３において実行される。
【００７７】
図６は、図４に示すコンパクション条件生成ステップ２１３の処理手順を示すフローチャートである。この処理は、最小レイアウト条件２０３と基本パターンデータ２０２を与えた状態で開始される。
【００７８】
ステップ２３１において、最小レイアウト条件２０３で表される製造上実現可能な最小パターン間隔と最小パターン幅とをコンパクション条件に設定する。
【００７９】
ステップ２３２において、先に設定されたコンパクション条件で基本パターンデータ２０２に対してコンパクションを実行する。
【００８０】
ステップ２３３において、コンパクション済みの基本パターンデータに対してフォトリソグラフィシミュレーションを実行し、ステップ２３４においてシリコンウェハ上に形成されるパターンを生成する。
【００８１】
ステップ２３５において、フォトリソグラフィシミュレーションにて生成されたパターンと基本パターンデータ２０２の差分を抽出する。抽出された差分パターンに基づいてＯＰＣ条件を決定する。
【００８２】
具体的に説明すると、差分パターン分だけ基本パターンを差分パターンと逆に変化させること（例えば、差分パターンが基本パターンの外側にある場合は基本パターンを一部削除し、基本パターンの内側にある場合は、基本パターンに一部付加する）で、ＯＰＣ条件を設定する。
【００８３】
例えば、図２９（ａ）に示す基本パターンに対してリソグラフィシミュレーションを行った結果、生成パターンが図２９（ｂ）に示すようになったとすると、基本パターンと生成パターンの差分パターンは図２９（ｃ）のようになり、基本パターンの内側に存在する。
【００８４】
このような場合には、基本パターンは以下のように変形する。すなわち、図３０（ａ）に示すように、基本パターンと差分パターンがある場合、図３０（ｂ）に示すように、基本パターンに対して差分パターンを折り返して付加することで、図３０（ｃ）に示すようなパターンを得、それを直線近似することで、図３０（ｄ）のようなパターンを得る。
【００８５】
一方、図３１（ａ）に示す基本パターンに対してリソグラフィシミュレーションを行った結果、生成パターンが図３１（ｂ）に示すようになったとすると、基本パターンと生成パターンの差分パターンは図３１（ｃ）のようになり、基本パターンの外側に存在する。
【００８６】
このような場合には、基本パターンは以下のように変形する。すなわち、図３２（ａ）に示すように、基本パターンと差分パターンがある場合、図３２（ｂ）に示すように、基本パターンから差分パターンを折り返してその部分を基本パターンから削除することで、図３２（ｃ）に示すようなパターンを得、それを直線近似することで、図３２（ｄ）のようなパターンを得る。
【００８７】
ステップ２３６において、決定されたＯＰＣ条件に基づいて基本パターンデータ２０２に対してＯＰＣ処理が実行され、ステップ２３７においてＯＰＣ後のパターン形状を決定し、ＯＰＣ処理済みデータが出力される。
【００８８】
ステップ２３８において、ＯＰＣ処理後の基本パターンデータが製造上実現可能なパターンを持つかどうかの判定を行う。具体的には、図３３および図３４に関して説明した通りである。
【００８９】
判定結果が製造上実現可能なパターンであればコンパクション条件、ＯＰＣ条件をそれぞれ出力して終了する。
【００９０】
また、判定結果が製造上不可能なパターンであれば、ステップ２３９において初期コンパクション条件を緩和し、再度コンパクション処理を実行する。
【００９１】
つぎに、上記の基本パターン抽出ステップ２１１を具体的な回路パターンを用いて説明する。図７はコンパクション制御ステップ６の第１の例を示す図である。
【００９２】
図７は入力レイアウトパターンを示す図であり、２４１〜２４４は各々のレイアウトパターンを示す。
【００９３】
レイアウトパターン２４１〜２４４を任意の多角形パターンと任意の多角形パターンと隣接するパターンに挟まれるスペースを一組として基本パターン２４５〜２４８に分解する。基本パターン２４５〜２４８には、個々の基本パターンにあわせてスペース部分のみを縮小するコンパクション条件が設定される。各々のコンパクション条件を基本パターン２４５〜２４８に適用した場合には、例えばパターン２４９〜２５２にコンパクションされる。
【００９４】
各々のコンパクション条件を基にしてテーブル化した情報をコンパクション制御情報として出力する。
【００９５】
図８はコンパクションとＯＰＣの関係を示す図であり、２６１はレイアウトパターンを、２６２はコンパクション済みのレイアウトパターンを、２６３はコンパクション済みレイアウトデータに対してＯＰＣ処理を施したパターンを示す。また、２６４〜２６６はパターン２６１〜２６３がシリコンウェハ上に形成された場合のパターンを、それぞれ示す。
【００９６】
まず、基本パターン２６１は、シリコンウェハ上ではパターン２６４のような形状に形成される。パターン２６４は形状的、電気接続的に問題はない。
【００９７】
つぎに、基本パターン２６２は、シリコンウェハ上ではパターン２６５のように左右のパターンが接触してしまう。これは、コンパクション処理のためパターン２６２の間隔が短くなった結果、光近接効果がより顕著に現れたためである。
【００９８】
つぎに、基本パターン２６３は、シリコンウェハ上でパターン２６６のように正しく形成される。コンパクションによる光近接効果の顕著化をＯＰＣにより相殺した。
【００９９】
図９は、光近接効果情報２０３から最小レイアウト条件２０４を出力する最小レイアウト条件抽出ステップ２１２の概念を示す図であり、２７１は２個の長方形パターンが２個平行に並んだパターンを示し、２７２は１個の長方形パターンを示している。また、２７３はパターン２７１において、光近接効果によるパターンの変型を測定し、得られたグラフである。２７４はパターン２７２において、光近接効果によるパターンの変型を測定し、得られたグラフである。図９のグラフ２７３，２７４において、Ｓはパターン間隔、Ｗはパターン幅、＋δＷ，−δＷはパターン幅の変動（ばらつき）を示している。グラフ２７３は、パターン間隔Ｓが変化すると、ウェハ上のパターン幅の仕上がりが変化することを示している。また、グラフ２７４は、パターン幅Ｗが変化するとパターン幅の仕上がりが変化することを示している。
【０１００】
シリコンウェハ上に形成されたパターンの幅と隣接するパターンとの間隔の関係をグラフもしくはテーブルとしてデータを保存する。また、シリコンウェハ上に形成されたパターンの幅とレイアウトパターンの幅の関係をグラフもしくはテーブルとしてデータを保存する。
【０１０１】
これらの光近接効果情報から、シリコンウェハ上に形成可能な最小のレイアウトパターンの幅が抽出でき、またシリコンウェハ上に形成可能な最小のレイアウトパターン間隔が抽出できる。
【０１０２】
パターン間隔を小さくすると、ウェハ上でのパターン幅が大きくなる。間隔を小さくしすぎると、隣のパターンと接する。この接しない限界が最小間隔である。また、パターン幅が小さくなると、仕上がりは細くなる。幅を小さくしすぎると、ウェハ上には、形成できなくなる。この形成できる限界が最小幅である。これらは、図９のグラフから検出できる。
【０１０３】
シリコンウェハ上に形成されるパターンイメージは、各々の基本パターンに対してフォトリソグラフィシミュレーションを実行することにより生成できる。パターンイメージと基本パターンの差分からＯＰＣ条件が決定される。
【０１０４】
なお、本実施の形態ではコンパクション制御方法として上記の例を挙げたが、光近接効果を考慮しないプロセス条件をコンパクション制御情報に適用することも可能である。この場合、コンパクション処理により縮小される面積は少ないが、全体の処理時間は短くなる。
【０１０５】
本実施の形態によれば、第１の実施の形態に加えて、光近接効果情報から製造可能なレイアウトパターンの最小寸法を算出し、コンパクションの下限値を設定することで、光近接効果を加味したコンパクション条件の生成ができる。さらにコンパクションを行うレイアウトパターンを複数の基本パターンに分解することで、個々の基本パターンに対してコンパクション条件を個別に設定でき、効果の高いコンパクションが実現できる。
【０１０６】
（第３の実施の形態）
つぎに、本発明の第３の実施の形態を図１０〜図１２に従って説明する。本実施の形態は、コンパクション検証方法を、レイアウト変化分に限定して行うものである。
【０１０７】
図１０は、第１の実施の形態における第１の検証ステップ６の概略を示すブロック図である。レイアウトパターン（データ）３０１とコンパクション済みレイアウトパターン（データ）３０２とが入力として与えられ、パターン比較ステップ３１１においてパターン比較を行い、それらの差分をレイアウト差分パターン（データ）３０３として出力する。
【０１０８】
レイアウト差分パターン３０３が入力として与えられ、遅延換算ステップ３１２によってレイアウト差分パターン３０３の面積ならびに寸法からレイアウト変動による寄生容量の値を算出し、さらに遅延値に変換して遅延変動データ３０４として出力する。
【０１０９】
遅延変動データ３０４と遅延境界条件３０５を入力として、遅延検証ステップ３１３により、遅延変動データ３０４が遅延境界条件３０５の許容範囲内に収まるかどうかの判定を行い、遅延変動による動作不具合の確認を行う。
【０１１０】
以上のような構成により、コンパクション後のレイアウトパターンが正しく回路動作するかどうかの検証を行うことができる。
【０１１１】
つぎにその際の処理手順をフローチャートを用いて説明する。
【０１１２】
図１１は、第１の検証ステップ６の処理手順を示すフローチャートである。まず、ステップ３２１においてレイアウトパターン（データ）３０１とコンパクション済みレイアウトパターン（データ）３０２を読み込む。
【０１１３】
ステップ３２２において、レイアウトパターン３０１とコンパクション済みレイアウトパターン３０２から差分パターンを算出し、レイアウト差分パターン（データ）３０３として保存する。この処理はパターン比較ステップ３１１において実行される。
【０１１４】
ステップ３２３において、レイアウト差分パターン３０３を入力として、レイアウト差分パターン３０３に含まれる各々の多角形パターンの面積および寸法から寄生容量値に変換する。
【０１１５】
さらに寄生容量値から遅延値に変換して遅延変動データ３０４として出力する。
【０１１６】
ステップ３２４において、遅延変動データ３０４と遅延境界条件３０５を入力として、遅延変動データ３０４が遅延境界条件３０５の許容範囲内に収まるかどうかの判定を行い、回路動作に不具合がない範囲に収まれば処理は終了する。また動作に影響を及ぼすようであれば、ステップ３２５でコンパクション条件の修正を行い終了する。
【０１１７】
つぎに、上記のパターン比較ステップ３１１を具体的な回路パターンを用いて説明する。図１２はパターン比較ステップ３１１の一例を示す図である。図１２（ａ）に示すレイアウトパターン（データ）３３１〜３３４とコンパクション済みレイアウトパターン（データ）３３５〜３３７に対して図形的な排他的論理輪演算を行い、図１２（ｂ）に示すレイアウト差分パターン（データ）３３８〜３４０を抽出する。レイアウト差分パターン３３８〜３４０のパターンの幅からコンデンサ容量の変動分が算出でき、もって遅延値の変動分へ換算を行う。
【０１１８】
本実施の形態によれば、第１の実施の形態に加えて、コンパクション後のレイアウトパターンから寄生容量を抽出してシミュレーションを行い回路の動作確認を行う必要がなく、差分レイアウトパターンから寄生容量を計算し遅延値に換算し、遅延による回路動作への影響を及ぼさない限界値を示す遅延値の境界条件と比較することで高速な回路動作検証を行うことができる。
【０１１９】
（第４の実施の形態）
つぎに、本発明の第４の実施の形態を図１３〜図１５に従って説明する。本実施の形態は、コンパクション制御方法を、遅延時間を十分に考慮した形で提供するものである。
【０１２０】
図１３は、第１の実施の形態におけるコンパクション制御ステップ２の第２の例の概略を示すブロック図である。この例では、遅延時間変動時においても電気回路の動作が保証される条件を示す遅延変動条件４０１が入力され、容量換算ステップ４１１において入力レイアウトパターンにおける電気回路が正確な動作可能な遅延時間変動許容値（遅延変動条件４０１）からコンデンサ容量変動許容値へ換算しコンデンサ容量変動許容値４０２が出力される。
【０１２１】
パターン変換ステップ４１２において、コンデンサ容量変動許容値４０２はレイアウト変動許容パターン４０３へ変換される。第２のコンパクション条件抽出ステップ４１３において、レイアウト変動許容パターン４０３は各々のパターン形状にあわせた第２のコンパクション条件４０４に変換される。
【０１２２】
以上のような構成により、遅延時間を考慮した電気回路として動作可能な第２のコンパクション条件の生成が実現できる。
【０１２３】
つぎに、処理手順を図１４のフローチャートを用いて説明する。
【０１２４】
ステップ４２１において、遅延変動条件４０１は上限／基準値／下限を表すテーブルで構成されており、それぞれの許容変動幅を算出する。
ステップ４２２において、遅延時間変動の許容幅をコンデンサ容量の変動幅に換算し、コンデンサ容量変動値４０２を得る。
【０１２５】
ステップ４２３において、コンデンサ容量変動値４０２は、隣接するパターンの形状に合わせてレイアウト変動許容パターン４０３へ変換される。
【０１２６】
ステップ４２４において、レイアウト変動許容パターン４０３の線の幅を検出し第２のコンパクション条件として出力し、終了する。
【０１２７】
つぎに、具体的な方法を数式および図１５の図面を用いて説明する。遅延変動条件４０１は、電気回路として正確な動作可能な遅延変動の条件が｛上限、基準値、下限｝をそれぞれ｛ｔｍｉｎ、ｔｓｔｄ、ｔｍａｘ｝で表されており、上限側の許容変動値δｔａ、下限側の変動値δｔｂは、
δｔａ＝ｔｍａｘ−ｔｓｔｄ
δｔｂ＝ｔｓｔｄ−ｔｍｉｎ
で算出できる。
【０１２８】
つぎに、寄生容量Ｃｐと遅延時間ｔｐの関係は
Ｃｐ＝ｆ（ｔｐ）
の関数として表現される。
【０１２９】
ここで、コンデンサ変動値の上限値δＣａ、下限値δＣｂは
δＣａ＝ｆ（δｔａ）
δＣｂ＝ｆ（δｔｂ）
で得ることができる。
【０１３０】
つぎに、コンデンサ変動値の上限値δＣａ、下限値δＣｂをレイアウト変動許容パターンに変換する。レイアウト変動許容パターンは隣接するパターン形状に合わせて生成する。この場合、図１５（ａ）〜（ｃ）に示すように、常に一定面積を保つようにパターン生成を行う。
【０１３１】
最後に、生成されたレイアウト変動許容パターンの幅を測定し、第２のコンパクション条件として出力する。
【０１３２】
本実施の形態によれば、第１の実施の形態に加えて、電気回路における遅延時間の変動に着目することで、電気回路の動作が保証されている遅延時間の変動幅をコンデンサ容量に変換し、コンデンサ容量の変動幅はレイアウトパターンにおける差分パターンとして表現でき、コンパクションによるパターン変動が決定でき、コンパクション条件が設定できるため、効果の高いコンパクションが実現できる。
【０１３３】
（第５の実施の形態）
つぎに本発明の第５の実施の形態を図１６〜図１７に従って説明する。本形態は、コンパクション制御方法を、光近接効果と遅延時間を十分に考慮した形で提供するものである。
【０１３４】
図１６は、第１の実施の形態におけるコンパクション制御ステップ２の第３の例の概略を示すブロック図である。この例で、５０１は第２の実施の形態に示したコンパクション条件と同じ第１のコンパクション条件候補を示し、５０２は第４の実施の形態に示したコンパクション条件と同じ第２のコンパクション条件候補を示す。５０３は、第１のコンパクション条件候補５０１と第２のコンパクション条件候補５０２を比較し、条件の緩い方をコンパクション条件として選択するコンパクション条件比較ステップを示す。５０４はコンパクション条件比較ステップ５０３で選択されたコンパクション条件を示す。
【０１３５】
以上のような構成により、光近接効果と遅延時間を考慮した電気回路として動作可能なコンパクション条件の生成が実現できる。
【０１３６】
つぎに、処理手順を図１７のフローチャートを用いて説明する。
【０１３７】
ステップ５２１において、第２の実施の形態に示す第１のコンパクション制御ステップにより、第１のコンパクション条件候補を算出する。
【０１３８】
ステップ５２２において、第４の実施の形態に示す第２のコンパクション制御ステップにより、第２のコンパクション条件を算出する。
【０１３９】
ステップ５２３において、第１のコンパクション条件候補と第２のコンパクション条件候補を比較し、条件の緩い方をコンパクション条件としてを選択し、出力する。
【０１４０】
本実施の形態によれば、第２の実施の形態と第４の実施の形態により生成されるコンパクション条件候補のうち、緩い方のコンパクション条件として選択することにより、製造可能かつ電気回路の正常動作を保証する条件を設定することができるので、検証ステップを省略することが可能になり、レイアウトコンパクション全体の処理時間の短縮が実現できる。
【０１４１】
【発明の効果】
本発明は、以上のように構成されているため、つぎのような効果がある。
【０１４２】
本発明の請求項１記載のレイアウトコンパクション方法によれば、光近接効果の影響も考慮した条件でレイアウトパターンのコンパクションを行うことができ、プロセス基準に制限されたコンパクション条件よりも面積を小さくすることができる。さらに、初期の入力レイアウトパターンとコンパクション済レイアウトパターンの電気的特性をシミュレーションを用いて比較検証しつつコンパクションを行うので、初期のレイアウトパターンにおける電気特性と、レイアウトコンパクション後の電気特性に大きな相違が生じることがなく、その結果、所望の電気特性を示す回路構成をより面積の小さなレイアウトパターンで実現できる。また、シミュレーションによって光近接効果補正済みレイアウトパターンによってウェハ上に形成される仕上がりパターンを求め、前記コンパクション済みレイアウトパターンおよび前記仕上がりパターンを比較することにより前記光近接効果補正済みレイアウトパターンが適正に形成されていることの確認を行いつつコンパクションを行うので、半導体集積回路装置の製造条件に最適化されたレイアウトコンパクション処理を行うためのコンパクション条件を生成することができる。
【０１４３】
本発明の請求項２記載のレイアウトコンパクション方法によれば、光近接効果情報から最小レイアウト条件を抽出し、この最小レイアウト条件から製造可能なレイアウトパターンの最小寸法を算出し、コンパクションの下限値を設定することで、光近接効果を加味したコンパクション条件の生成ができる。さらにコンパクションを行うレイアウトパターンを複数の基本パターンに分解することで、個々の基本パターンに対してコンパクション条件を個別に設定でき、効果の高いコンパクションが実現できる。
【０１４４】
本発明の請求項３記載のレイアウトコンパクション方法によれば、コンパクション済みレイアウトパターンから寄生容量を抽出してシミュレーションを行い回路の動作確認を行う必要がなく、差分パターンから寄生容量を計算し遅延値に換算し、遅延による回路動作への影響を及ぼさない限界値を示す遅延値の境界条件と比較することで高速な回路動作検証を行うことができる。
【０１４５】
本発明の請求項４記載のレイアウトコンパクション方法によれば、電気回路における遅延時間の変動に着目することで、電気回路の動作が保証されている遅延時間の変動幅をコンデンサ容量に変換し、コンデンサ容量の変動幅をレイアウトパターンにおける差分パターンに変換することで、コンパクションによるパターン変動量を決定でき、これによってコンパクション条件を設定できるため、効率の高いコンパクションが実現できる。
【０１４６】
本発明の請求項５記載のレイアウトコンパクション方法によれば、第１および第２のコンパクション条件候補のうち、緩い方をコンパクション条件として選択することにより、製造可能かつ電気回路の正常動作を保証する条件を設定することができるので、検証ステップを省略することが可能になり、レイアウトコンパクション全体の処理時間の短縮を実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるレイアウトコンパクション方法の概略構成を示すブロック図である。
【図２】レイアウトコンパクション方法の処理手順を示すフローチャートである。
【図３】第１の実施の形態におけるパターンの変化の例を示す模式図である。
【図４】図１のコンパクション制御ステップ２の第１の例（第２の実施の形態）の概略を示すブロック図である。
【図５】コンパクション制御ステップ２の第１の例の処理手順を示すフローチャートである。
【図６】コンパクション条件生成ステップ２１３の処理手順を示すフローチャートである。
【図７】コンパクション制御ステップのパターンの例を示す模式図である。
【図８】コンパクションとＯＰＣの関係を示す模式図である。
【図９】光近接効果情報２０３から最小レイアウト条件２０４を出力する最小レイアウト条件抽出ステップ２１２の概念を示す模式図である。
【図１０】図１の検証ステップ６の概略（第３の実施の形態）を示すブロック図である。
【図１１】遅延時間検証ステップの処理手順を示すフローチャートである。
【図１２】パターン比較ステップ３１１におけるパターンの変化の一例を示す図である。
【図１３】図１のコンパクション制御ステップ２の第２の例の概略（第４の実施の形態）を示すブロック図である。
【図１４】第２のコンパクション制御ステップ２の第２の例の処理手順を示すフローチャートである。
【図１５】レイアウト変動許容パターンの生成例を示す模式図である。
【図１６】図１におけるコンパクション制御ステップ２の第３の例（第５の実施の形態）の概略を示すブロック図である。
【図１７】コンパクション制御ステップ２の第３の例の処理手順を示すフローチャートである。
【図１８】従来の半導体集積回路のレイアウトデータをコンパクションし、マスクパターンに変換する場合のフローチャートである。
【図１９】（ａ）はレイアウトパターンを示す模式図、（ｂ）はレイアウトパターンの間隔とウェハ上のパターンのばらつきの関係を示すグラフ、（ｃ）はレイアウトパターン幅とウェハ上のパターン幅の関係を示すグラフである。
【図２０】エラーパターンを示す模式図である。
【図２１】基本パターンにおけるコンパクション下限値を説明するための模式図である。
【図２２】エラーパターンにおけるコンパクション下限値を説明するための模式図である。
【図２３】光近接効果補正条件を説明するための模式図である。
【図２４】光近接効果補正条件を説明するための模式図である。
【図２５】平行配置した長方形パターンの模式図である。
【図２６】レイアウトパターン間隔とウェハ上のパターン幅のばらつきの関係を示すグラフである。
【図２７】レイアウトパターン幅とウェハ上のパターン幅の関係を示すグラフである。
【図２８】補正後のパターンを示す模式図である。
【図２９】基本パターンとシミュレーションによる生成パターンと両者の差分パターンを示す模式図である。
【図３０】基本パターンの変形の様子を示す模式図である。
【図３１】基本パターンとシミュレーションによる生成パターンと両者の差分パターンを示す模式図である。
【図３２】基本パターンの変形の様子を示す模式図である。
【図３３】（ａ）は長方形のレイアウトパターンを示す模式図、（ｂ）はレイアウトパターン間隔とレイアウトパターン幅の変化量の関係を示すグラフである。
【図３４】レイアウトパターン幅とウェハ上のパターン幅の関係を示すグラフである。
【符号の説明】
１ 入力レイアウトパターン
２ コンパクション制御ステップ
３ レイアウト圧縮ステップ
４ 光近接効果補正ステップ
５ 補正レイアウトパターン保存ステップ
６ 検証ステップ
７ エラーデータ保存ステップ
８ ＯＰＣ条件生成ステップ
９ 光近接効果情報
Claims (6)
- プログラムされたコンピュータによって半導体レイアウトを光近接効果を考慮してコンパクションする方法であって、
入力レイアウトパターンに適したコンパクション条件を生成するコンパクション制御ステップと、
前記コンパクション制御ステップにより生成された前記コンパクション条件を加味した光近接効果補正条件を生成する光近接効果補正条件生成ステップと、
前記入力レイアウトパターンを前記コンパクション条件に従ってコンパクションしコンパクション済みレイアウトパターンを生成するレイアウト圧縮ステップと、
前記入力レイアウトパターンおよび前記コンパクション済みレイアウトパターンをデータとして受け取り、前記入力レイアウトパターンおよび前記コンパクション済みレイアウトパターンを比較することで前記コンパクション済みレイアウトパターンが正しく回路動作することの確認を行い不具合が発生した場合に第１のエラーデータを出力する第１の検証ステップと、
前記コンパクション済みレイアウトパターンに対して前記光近接効果補正条件に従って光近接効果補正を行い光近接効果補正済みレイアウトパターンを生成する光近接効果補正ステップと、
前記コンパクション済みレイアウトパターンおよび前記光近接効果補正済みレイアウトパターンをデータとして受け取り、前記光近接効果補正済みレイアウトパターンによってウェハ上に形成される仕上がりパターンを求め、前記コンパクション済みレイアウトパターンおよび前記仕上がりパターンを比較することにより前記光近接効果補正済みレイアウトパターンが適正に形成されていることの確認を行い不具合が発生した場合に第２のエラーデータを出力する第２の検証ステップと、
前記第１のエラーデータおよび第２のエラーデータを保持し前記コンパクション条件の生成を制御するエラー保存ステップとを含み、
前記コンパクション制御ステップが、前記光近接効果補正条件に基づいて製造可能な最小レイアウト条件を抽出する最小レイアウト条件抽出ステップと、
入力レイアウトパターンを複数の基本パターンに分解する基本パターン抽出ステップと、
前記最小レイアウト条件抽出ステップにより抽出された最小レイアウト条件と前記基本パターン抽出ステップにより抽出された複数の基本パターンからコンパクション条件を生成するコンパクション条件抽出ステップとを含むことを特徴とするレイアウトコンパクション方法。 - プログラムされたコンピュータによって半導体レイアウトを光近接効果を考慮してコンパクションする方法であって、
入力レイアウトパターンに適したコンパクション条件を生成するコンパクション制御ステップと、
前記コンパクション制御ステップにより生成された前記コンパクション条件を加味した光近接効果補正条件を生成する光近接効果補正条件生成ステップと、
前記入力レイアウトパターンを前記コンパクション条件に従ってコンパクションしコンパクション済みレイアウトパターンを生成するレイアウト圧縮ステップと、
前記入力レイアウトパターンおよび前記コンパクション済みレイアウトパターンをデータとして受け取り、前記入力レイアウトパターンおよび前記コンパクション済みレイアウトパターンを比較することで前記コンパクション済みレイアウトパターンが正しく回路動作することの確認を行い不具合が発生した場合に第１のエラーデータを出力する第１の検証ステップと、
前記コンパクション済みレイアウトパターンに対して前記光近接効果補正条件に従って光近接効果補正を行い光近接効果補正済みレイアウトパターンを生成する光近接効果補正ステップと、
前記コンパクション済みレイアウトパターンおよび前記光近接効果補正済みレイアウト パターンをデータとして受け取り、前記光近接効果補正済みレイアウトパターンによってウェハ上に形成される仕上がりパターンを求め、前記コンパクション済みレイアウトパターンおよび前記仕上がりパターンを比較することにより前記光近接効果補正済みレイアウトパターンが適正に形成されていることの確認を行い不具合が発生した場合に第２のエラーデータを出力する第２の検証ステップと、
前記第１のエラーデータおよび第２のエラーデータを保持し前記コンパクション条件の生成を制御するエラー保存ステップとを含み、
前記第１の検証ステップが、入力レイアウトパターンとコンパクション済みレイアウトパターンとの差分パターンを抽出するパターン比較ステップと、
前記パターン比較ステップにおいて抽出された差分パターンからコンデンサ容量を算出し前記コンデンサ容量を遅延値に変換する遅延変換ステップと、
前記遅延換算ステップにより算出された遅延値に基づいて遅延変動による動作不具合の確認を行う遅延検証ステップとを含むことを特徴とするレイアウトコンパクション方法。 - プログラムされたコンピュータによって半導体レイアウトを光近接効果を考慮してコンパクションする方法であって、
入力レイアウトパターンに適したコンパクション条件を生成するコンパクション制御ステップと、
前記コンパクション制御ステップにより生成された前記コンパクション条件を加味した光近接効果補正条件を生成する光近接効果補正条件生成ステップと、
前記入力レイアウトパターンを前記コンパクション条件に従ってコンパクションしコンパクション済みレイアウトパターンを生成するレイアウト圧縮ステップと、
前記入力レイアウトパターンおよび前記コンパクション済みレイアウトパターンをデータとして受け取り、前記入力レイアウトパターンおよび前記コンパクション済みレイアウトパターンを比較することで前記コンパクション済みレイアウトパターンが正しく回路動作することの確認を行い不具合が発生した場合に第１のエラーデータを出力する第１の検証ステップと、
前記コンパクション済みレイアウトパターンに対して前記光近接効果補正条件に従って光近接効果補正を行い光近接効果補正済みレイアウトパターンを生成する光近接効果補正ステップと、
前記コンパクション済みレイアウトパターンおよび前記光近接効果補正済みレイアウトパターンをデータとして受け取り、前記光近接効果補正済みレイアウトパターンによってウェハ上に形成される仕上がりパターンを求め、前記コンパクション済みレイアウトパターンおよび前記仕上がりパターンを比較することにより前記光近接効果補正済みレイアウトパターンが適正に形成されていることの確認を行い不具合が発生した場合に第２のエラーデータを出力する第２の検証ステップと、
前記第１のエラーデータおよび第２のエラーデータを保持し前記コンパクション条件の生成を制御するエラー保存ステップとを含み、
前記コンパクション制御ステップが、入力レイアウトパターンにおける遅延時間変動許容値をコンデンサ容量変動許容値に換算する容量換算ステップと、
前記コンデンサ容量変動許容値をレイアウト変動許容パターンに変換するパターン変換ステップと、
前記パターン変換ステップにより得られた前記レイアウト変動許容パターンからコンパクション条件を生成するコンパクション条件抽出ステップとを含むことを特徴とするレイアウトコンパクション方法。 - プログラムされたコンピュータによって半導体レイアウトを光近接効果を考慮してコンパクションする方法であって、
入力レイアウトパターンに適したコンパクション条件を生成するコンパクション制御ステップと、
前記コンパクション制御ステップにより生成された前記コンパクション条件を加味した光近接効果補正条件を生成する光近接効果補正条件生成ステップと、
前記入力レイアウトパターンを前記コンパクション条件に従ってコンパクションしコンパクション済みレイアウトパターンを生成するレイアウト圧縮ステップと、
前記入力レイアウトパターンおよび前記コンパクション済みレイアウトパターンをデータとして受け取り、前記入力レイアウトパターンおよび前記コンパクション済みレイアウトパターンを比較することで前記コンパクション済みレイアウトパターンが正しく回路動作することの確認を行い不具合が発生した場合に第１のエラーデータを出力する第１の検証ステップと、
前記コンパクション済みレイアウトパターンに対して前記光近接効果補正条件に従って光近接効果補正を行い光近接効果補正済みレイアウトパターンを生成する光近接効果補正ステップと、
前記コンパクション済みレイアウトパターンおよび前記光近接効果補正済みレイアウトパターンをデータとして受け取り、前記光近接効果補正済みレイアウトパターンによってウェハ上に形成される仕上がりパターンを求め、前記コンパクション済みレイアウトパターンおよび前記仕上がりパターンを比較することにより前記光近接効果補正済みレイアウトパターンが適正に形成されていることの確認を行い不具合が発生した場合に第２のエラーデータを出力する第２の検証ステップと、
前記第１のエラーデータおよび第２のエラーデータを保持し前記コンパクション条件の生成を制御するエラー保存ステップとを含み、
前記コンパクション制御ステップが、前記光近接効果補正条件に基づいて製造可能な最小レイアウト条件を抽出する最小レイアウト条件抽出ステップと、
入力レイアウトパターンを複数の基本パターンに分解する基本パターン抽出ステップと、
前記最小レイアウト条件抽出ステップにより抽出された最小レイアウト条件と前記基本パターン抽出ステップにより抽出された複数の基本パターンから第１のコンパクション条件候補を生成する第１のコンパクション条件抽出ステップと、
前記入力レイアウトパターンにおける遅延時間変動許容値をコンデンサ容量変動許容値に換算する容量換算ステップと、
前記コンデンサ容量変動許容値をレイアウト変動許容パターンに変換するパターン変換ステップと、
前記パターン変換ステップにより得られた前記レイアウト変動許容パターンから第２のコンパクション条件候補を生成する第２のコンパクション条件抽出ステップと、
前記第１のコンパクション条件抽出ステップにより得られた前記第１のコンパクション条件候補と前記第２のコンパクション条件抽出ステップにより得られた前記第２のコンパクション条件候補のうち、より緩い方をコンパクション条件として選択するコンパクション条件選択ステップとを含むことを特徴とするレイアウトコンパクション方法。 - プログラムされたコンピュータによって半導体レイアウトを光近接効果を考慮してコンパクションする方法であって、
入力レイアウトパターンに適したコンパクション条件を生成するコンパクション制御ステップと、
前記コンパクション制御ステップにより生成された前記コンパクション条件を加味した光近接効果補正条件を生成する光近接効果補正条件生成ステップと、
前記入力レイアウトパターンを前記コンパクション条件に従ってコンパクションしコンパクション済みレイアウトパターンを生成するレイアウト圧縮ステップと、
前記入力レイアウトパターンおよび前記コンパクション済みレイアウトパターンをデータとして受け取り、前記入力レイアウトパターンおよび前記コンパクション済みレイアウトパターンを比較することで前記コンパクション済みレイアウトパターンが正しく回路動作することの確認を行い不具合が発生した場合に第１のエラーデータを出力する第１の検 証ステップと、
前記コンパクション済みレイアウトパターンに対して前記光近接効果補正条件に従って光近接効果補正を行い光近接効果補正済みレイアウトパターンを生成する光近接効果補正ステップと、
前記コンパクション済みレイアウトパターンおよび前記光近接効果補正済みレイアウトパターンをデータとして受け取り、前記光近接効果補正済みレイアウトパターンによってウェハ上に形成される仕上がりパターンを求め、前記コンパクション済みレイアウトパターンおよび前記仕上がりパターンを比較することにより前記光近接効果補正済みレイアウトパターンが適正に形成されていることの確認を行い不具合が発生した場合に第２のエラーデータを出力する第２の検証ステップと、
前記第１のエラーデータおよび第２のエラーデータを保持し前記コンパクション条件の生成を制御するエラー保存ステップとを含み、
前記コンパクション制御ステップが、レイアウトパターンの幅と隣接するレイアウトパターンの間隔を対となすデータとしてコンパクション条件を出力することを特徴とするレイアウトコンパクション方法。 - プログラムされたコンピュータによって半導体レイアウトを光近接効果を考慮してコンパクションする方法であって、
入力レイアウトパターンに適したコンパクション条件を生成するコンパクション制御ステップと、
前記コンパクション制御ステップにより生成された前記コンパクション条件を加味した光近接効果補正条件を生成する光近接効果補正条件生成ステップと、
前記入力レイアウトパターンを前記コンパクション条件に従ってコンパクションしコンパクション済みレイアウトパターンを生成するレイアウト圧縮ステップと、
前記入力レイアウトパターンおよび前記コンパクション済みレイアウトパターンをデータとして受け取り、前記入力レイアウトパターンおよび前記コンパクション済みレイアウトパターンを比較することで前記コンパクション済みレイアウトパターンが正しく回路動作することの確認を行い不具合が発生した場合に第１のエラーデータを出力する第１の検証ステップと、
前記コンパクション済みレイアウトパターンに対して前記光近接効果補正条件に従って光近接効果補正を行い光近接効果補正済みレイアウトパターンを生成する光近接効果補正ステップと、
前記コンパクション済みレイアウトパターンおよび前記光近接効果補正済みレイアウトパターンをデータとして受け取り、前記光近接効果補正済みレイアウトパターンによってウェハ上に形成される仕上がりパターンを求め、前記コンパクション済みレイアウトパターンおよび前記仕上がりパターンを比較することにより前記光近接効果補正済みレイアウトパターンが適正に形成されていることの確認を行い不具合が発生した場合に第２のエラーデータを出力する第２の検証ステップと、
前記第１のエラーデータおよび第２のエラーデータを保持し前記コンパクション条件の生成を制御するエラー保存ステップとを含み、
コンパクション条件が、前記第１および第２の検証ステップの結果により変更されることを特徴とするレイアウトコンパクション方法。
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