JP3920123B2 - Ｄ／ａ変換器及びデルタシグマ型ｄ／ａ変換器 - Google Patents
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- 238000005070 sampling Methods 0.000 claims description 54
- 239000003990 capacitor Substances 0.000 claims description 30
- 238000006243 chemical reaction Methods 0.000 claims description 8
- 238000007493 shaping process Methods 0.000 claims description 4
- 240000005109 Cryptomeria japonica Species 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 102100036563 26S proteasome regulatory subunit 8 Human genes 0.000 description 6
- 101001136753 Homo sapiens 26S proteasome regulatory subunit 8 Proteins 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000014759 maintenance of location Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 102100033828 26S proteasome regulatory subunit 10B Human genes 0.000 description 1
- 101150020953 PSMC6 gene Proteins 0.000 description 1
- 101100030895 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) RPT4 gene Proteins 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/80—Simultaneous conversion using weighted impedances
- H03M1/802—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices
- H03M1/804—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices with charge redistribution
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/50—Digital/analogue converters using delta-sigma modulation as an intermediate step
- H03M3/502—Details of the final digital/analogue conversion following the digital delta-sigma modulation
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
- H03M1/0675—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy
- H03M1/0678—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy using additional components or elements, e.g. dummy components
- H03M1/068—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy using additional components or elements, e.g. dummy components the original and additional components or elements being complementary to each other, e.g. CMOS
- H03M1/0682—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy using additional components or elements, e.g. dummy components the original and additional components or elements being complementary to each other, e.g. CMOS using a differential network structure, i.e. symmetrical with respect to ground
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Description
【０００１】
【発明の属する技術分野】
この発明は、オーディオ機器等の分野での信号処理に用いられる、デジタル信号をアナログ信号に変換するためのＤ／Ａ変換器に関し、特に、低い電源電圧で動作し且つ高調波成分及びノイズ成分の少ないアナログ信号を出力することの可能なスイッチト・キャパシタ型のＤ／Ａ変換器及びこれを用いたデルタシグマ型Ｄ／Ａ変換器に関する。
【０００２】
【従来の技術】
従来、オーディオ分野、例えばコンパクトディスク（ＣＤ）で用いられる１６ビットデジタル信号等の高ビットのデジタル入力信号を、アナログ出力信号に変換するようにした信号変換装置として、例えば、図６に示すような、いわゆるデルタシグマ型Ｄ／Ａ変換器が提案されている。この信号変換装置１０においては、１６ビット等の高ビットデジタル入力信号を、デジタルフィルタ１１で６４倍から１２８倍程度に補間し、さらに、補間処理されたデジタル信号をデジタルデルタシグマ変調器１２でビット数の少ない（低分解能）デジタル信号に変換し、さらに、信号制御回路１３で、次段のスイッチト・キャパシタ型Ｄ／Ａ変換器１５を制御できる適切な形態のデジタルデータに変換し、スイッチト・キャパシタ型Ｄ／Ａ変換器１５でアナログ出力信号を得るようにしている。
【０００３】
前記スイッチト・キャパシタ型Ｄ／Ａ変換器１５としては、数々のものが提案されている。例えば、本出願人が先に出願した特開平１１−０５５１２１号公報に記載のスイッチト・キャパシタ型のＤ／Ａ変換器４０においては、図７に示すように、出力端子と反転入力端子とが容量素子Ｃfbで接続されると共に、非反転入力端子がアナロググランドに接続されている演算増幅器１００と、容量素子Ｃ１〜Ｃｉと、容量素子Ｃ1 〜Ｃi と演算増幅器１００の反転入力端子との間に接続されたスイッチＳＢと、各容量素子Ｃ1 〜Ｃi の右側の端子、つまり、前記スイッチＳＢと接続される側の端子をアナロググランドに接続するスイッチＳＵ１〜ＳＵi と、容量素子Ｃ1 〜Ｃi の左側の端子を２種類の基準電圧（Ｖｒ＋、Ｖｒ−）の何れかに接続するスイッチＳＵＧ１〜ＳＵＧｉと、各容量素子Ｃ１〜Ｃｉの左側の端子と演算増幅器１００の出力端子との間に接続されたスイッチＳＹ１〜ＳＹｉと、２種類のクロックφ１、φ２を供給するためのクロック供給部２００とを備えている。
【０００４】
そして、第１の期間にデジタルデータにしたがって、所定の基準電圧に対応する電荷を容量素子Ｃ１〜Ｃｉに保持させ、第２の期間に容量素子Ｃ１〜Ｃｉを演算増幅器１００の反転入力端子と出力端子との間に接続している。
つまり、クロックφ１がハイレベルのときデジタルデータＳｘ（ｘ＝１〜ｉ）の極性に応じて、例えば、デジタルデータＳｘが“１”の場合には、容量素子Ｃｘを、基準電圧Ｖｒ＋とアナロググランドとの間に接続し、容量素子Ｃｘに、プラス極性の電荷をサンプリングし、デジタルデータＳｘが“−１”の場合には、基準電圧Ｖｒ−とアナロググランドとの間に接続してマイナス極性の電荷をサンプリングし、クロックφ２がハイレベルのときに容量素子Ｃｘを演算増幅器１００の出力端子と反転入力端子との間に接続するようにしている。
【０００５】
【発明が解決しようとする課題】
ところで、前記特開平１１−０５５１２１号公報に記載のスイッチト・キャパシタ型Ｄ／Ａ変換器４０を、例えば、ＭＯＳ半導体集積回路として実現し、正の電源電位ＶＤＤと負の電源電位０〔Ｖ〕との元で動作させる場合、できるだけ高いＳＮ比を得るため、基準電圧を大きくし、容量素子のサンプリングに起因する、いわゆるｋＴ／Ｃノイズを低減し、且つ容易な構成とするために、基準電圧Ｖｒ＋をＶＤＤとし、基準電圧Ｖｒ−を０〔Ｖ〕とし、アナロググランドを電源電圧の中点電位（１／２）・ＶＤＤとしている。
【０００６】
図８は、容量素子Ｃｉ周辺の各部位の電位の様子を表したものであって、図８（ａ）は、基準電圧としてＶｒ＋が選択された場合を表し、容量素子Ｃｉを２種類の基準電圧（Ｖｒ＋、Ｖｒ−）の何れかに接続するスイッチＳＵＧｉがＭＯＳトランジスタで構成されるＭＯＳスイッチＱ１に対応し、容量素子Ｃｉをアナロググランドに接続するためのスイッチＳＵｉがＭＯＳスイッチＱ２に対応している。また、図８（ｂ）は基準電圧としてＶｒ−が選択された場合を表し、スイッチＳＵｉがＭＯＳスイッチＱ３に対応し、スイッチＳＵＧｉがＭＯＳスイッチＱ４に対応している。
【０００７】
ここで、アナロググランドに接続される、ＭＯＳスイッチＱ２及びＱ３が、図８（ａ）及び（ｂ）に示すように、ＮチャネルＭＯＳトランジスタで構成されている場合には、ソース電位は（１／２）・ＶＤＤであり、このとき、ゲート電位をＶＤＤとすると、ＭＯＳスイッチＱ２及びＱ３のゲート・ソース間電圧ＶＧＳは、（１／２）・ＶＤＤとなる。
【０００８】
しかしながら低い電源電圧の元で、このＭＯＳ半導体集積回路を動作させようとした場合、アナロググランドに接続されるスイッチ（この場合Ｑ２及びＱ３）は、ＭＯＳトランジスタで構成されているため、ゲート・ソース間電圧ＶＧＳとＭＯＳトランジスタの閾値電圧ＶＴとの相対関係によっては、ＭＯＳスイッチがオン状態とならず、第１の期間に容量素子に電荷をサンプリングすることができない場合がある。
【０００９】
図９は、異なる電源電圧で同じサイズのＮチャネルＭＯＳトランジスタを導通させた場合の、ソース電位と抵抗値（いわゆるＯＮ抵抗値）との対応を表したものである。なお、図９において、横軸はソース電位を表し、縦軸はＯＮ抵抗値を表す。また、特性線Ｌ１の電源電圧ＶＤＤが最も低く、右側の特性線ほど電源電圧ＶＤＤが高い。なお、特性線Ｌ１〜Ｌ３において、ソース電位が（１／２）・ＶＤＤであるときのＯＮ抵抗値を○印で表している。
【００１０】
図９に示すように、電源電圧ＶＤＤが低くなると、ソース電位が（１／２）・ＶＤＤであるときのＯＮ抵抗値は急激に高くなる。したがって、所定の時間内に電荷をサンプリングするためには、ＯＮ抵抗値が低くなるようにＭＯＳトランジスタのサイズを大きくしなければならない。
しかしながら、スイッチを構成するＭＯＳトランジスタのサイズを大きくするということは、電荷をサンプリングするためにゲート電圧が変化しスイッチがＯＦＦする時のフィードスルーノイズが大きくなることを意味し、各回のサンプリングにおける電荷量にばらつきが発生し、これが演算増幅器１００の出力信号に高調波を発生させたり、ノイズを発生させたりするといったことにつながる。
【００１１】
また、仮に、基盤効果による閾値電圧ＶＴの変化を無視しても、ゲート・ソース間電圧、つまり（１／２）・ＶＤＤが閾値電圧ＶＴ以下であると、ＭＯＳスイッチはＯＮ状態とならないため、動作可能な最低電源電圧ＶＤＤは、ＶＤＤ＝２・ＶＴとなる。
同様に、アナロググランドに接続されるスイッチをＰチャネルＭＯＳトランジスタで構成した場合、図８（ａ）のＭＯＳスイッチＱ２及びＱ３が、ＰチャネルＭＯＳトランジスタとなることから、この場合も上記と同様に、ゲート・ソース間電圧ＶＧＳは（１／２）・ＶＤＤとなる。よって、これが閾値電圧ＶＴ以下であった場合には、ＭＯＳスイッチＱ２及びＱ３はＯＮ状態とならないから、動作可能な最低電源電圧ＶＤＤは、ＶＤＤ＝２・ＶＴとなる。なお、ＰチャネルＭＯＳトランジスタの場合、その閾値電圧ＶＴの符号はマイナスであるから、この場合には、閾値電圧ＶＴはその絶対値と考える。
【００１２】
また、アナロググランドに接続されるＭＯＳスイッチＱ２及びＱ３が、ＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタを並列に接続して構成される場合には、この場合もこれらＭＯＳトランジスタのゲート・ソース間電圧ＶＧＳは、（１／２）・ＶＤＤとなる。したがって、このゲート・ソース間電圧ＶＧＳが、ＭＯＳスイッチを構成する二つのＭＯＳトランジスタのうち、より低い方の閾値電圧ＶＴよりも低くなると、ＭＯＳスイッチはＯＮ状態とならなくなるため、動作可能な最低電源電圧ＶＤＤは、閾値電圧ＶＴの何れか低い方に基づいて決定される。つまり、動作可能な最低電源電圧ＶＤＤは、ＭＯＳスイッチの閾値電圧ＶＴによって制約されてしまうことになる。
【００１３】
そこで、本発明は、上記従来の未解決の問題に着目してなされたものであり、より低い電源電圧で動作することができ、且つ良好な出力を得ることの可能なＤ／Ａ変換器を提供することを目的としている。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、本発明の請求項１に係るＤ／Ａ変換器は、与えられたデジタル信号をアナログ信号に変換するＤ／Ａ変換器であって、第１の期間に、前記デジタル信号に基づいて、電荷保持用電源電圧と第１の基準電圧との差に応じた電荷を保持する第１の容量素子及び前記電荷保持用電源電圧と第２の基準電圧との差に応じた電荷を保持する第２の容量素子と、第２の期間に、前記第１及び第２の容量素子を演算増幅器の入力端子と出力端子との間に接続するスイッチ手段と、を備えることを特徴としている。
【００１５】
また、請求項２に係るＤ／Ａ変換器は、与えられたデジタル信号をアナログ信号に変換するＤ／Ａ変換器であって、第１の期間に、前記デジタル信号に基づいて、電荷保持用電源電圧と第１の基準電圧との差に応じた電荷を保持する第１の容量素子及び前記電荷保持用電源電圧と第２の基準電圧との差に応じた電荷を保持する第２の容量素子と、第２の期間に、前記第１及び第２の容量素子を演算増幅器の反転入力端子と非反転出力端子との間に接続する第１のスイッチ手段と、前記第１の期間に、前記デジタル信号に基づいて、前記電荷保持用電源電圧と前記第１の基準電圧との差に応じた電荷を保持する第３の容量素子及び前記電荷保持用電源電圧と前記第２の基準電圧との差に応じた電荷を保持する第４の容量素子と、前記第２の期間に、前記第３及び第４の容量素子を前記演算増幅器の非反転入力端子と反転出力端子との間に接続する第２のスイッチ手段と、を備えることを特徴としている。
【００１６】
また、請求項３に係るＤ／Ａ変換器は、請求項１又は２記載のＤ／Ａ変換器において、前記スイッチ手段は、ＭＯＳトランジスタを含んで構成されることを特徴としている。
本発明の請求項４に係るデルタシグマ型Ｄ／Ａ変換器は、所定のサンプリング周波数でサンプリングされたデジタル信号をアナログ信号に変換するデルタシグマ型Ｄ／Ａ変換器であって、前記デジタル信号を補間して、前記サンプリング周波数よりも周波数の高い第２のデジタル信号に変換するデジタルフィルタと、前記第２のデジタル信号をノイズシェーピングしてより低ビット数の第３のデジタル信号に変換するデジタルデルタシグマ変調器と、デジタル・アナログ変換を行うＤ／Ａ変換器と、を備え、当該Ｄ／Ａ変換器は、第１の期間に、前記第３のデジタル信号に基づいて、電荷保持用電源電圧と第１の基準電圧との差に応じた電荷を保持する第１の容量素子及び前記電荷保持用電源電圧と第２の基準電圧との差に応じた電荷を保持する第２の容量素子と、第２の期間に、前記第１及び第２の容量素子を演算増幅器の入力端子と出力端子との間に接続するスイッチ手段と、を備えることを特徴としている。
【００１７】
また、請求項５に係るデルタシグマ型Ｄ／Ａ変換器は、所定のサンプリング周波数でサンプリングされたデジタル信号をアナログ信号に変換するデルタシグマ型Ｄ／Ａ変換器であって、前記デジタル信号を補間して、前記サンプリング周波数よりも周波数の高い第２のデジタル信号に変換するデジタルフィルタと、前記第２のデジタル信号をノイズシェーピングしてより低ビット数の第３のデジタル信号に変換するデジタルデルタシグマ変調器と、デジタル・アナログ変換を行うＤ／Ａ変換器と、を備え、当該Ｄ／Ａ変換器は、第１の期間に、前記第３のデジタル信号に基づいて、電荷保持用電源電圧と第１の基準電圧との差に応じた電荷を保持する第１の容量素子及び前記電荷保持用電源電圧と第２の基準電圧との差に応じた電荷を保持する第２の容量素子と、第２の期間に、前記第１及び第２の容量素子を演算増幅器の反転入力端子と非反転出力端子との間に接続する第１のスイッチ手段と、前記第１の期間に、前記第３のデジタル信号に基づいて、前記電荷保持用電源電圧と前記第１の基準電圧との差に応じた電荷を保持する第３の容量素子及び前記電荷保持用電源電圧と前記第２の基準電圧との差に応じた電荷を保持する第４の容量素子と、前記第２の期間に、前記第３及び第４の容量素子を前記演算増幅器の非反転入力端子と反転出力端子との間に接続する第２のスイッチ手段と、を備えることを特徴としている。
【００１８】
さらに、請求項６に係るデルタシグマ型Ｄ／Ａ変換器は、請求項４又は５記載のデルタシグマ型Ｄ／Ａ変換器において、前記スイッチ手段は、ＭＯＳトランジスタを含んで構成されることを特徴としている。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
まず、第１の実施の形態を説明する。
図１は、本発明の第１の実施の形態におけるスイッチト・キャパシタ型のＤ／Ａ変換器５０の回路構成図である。なお、前記図７に示す従来のＤ／Ａ変換器４０と同一部には同一符号を付与している。
【００２０】
このＤ／Ａ変換器５０は、出力端子と反転入力端子とが容量素子Ｃfbで接続されると共に、非反転入力端子がアナロググランドＶ３に接続される演算増幅器１００と、容量素子Ｃ１１〜Ｃ１ｉと、これら容量素子Ｃ１１〜Ｃ１ｉと演算増幅器１００の反転入力端子との間に接続されたスイッチＳＢ１と、各容量素子Ｃ１１〜Ｃ１ｉの右側の端子、つまり、前記スイッチＳＢ１と接続される側の端子を第１のサンプリンググランドＶ１にそれぞれ接続するスイッチＳＵ１１〜ＳＵ１ｉと、を備えている。なお、以下、容量素子に電荷をサンプリングする動作の基準となる電位をサンプリンググランドと呼ぶ。
【００２１】
さらに、前記容量素子Ｃ１１〜Ｃ１ｉのそれぞれと対応する容量素子Ｃ２１〜Ｃ２ｉと、これら容量素子Ｃ２１〜Ｃ２ｉと演算増幅器１００の反転入力端子との間に接続されたスイッチＳＢ２と、各容量素子Ｃ２１〜Ｃ２ｉの右側の端子、つまり、前記スイッチＳＢ２と接続される側の端子を第２のサンプリンググランドＶ２に接続するスイッチＳＵ２１〜ＳＵ２ｉと、前記容量素子Ｃ１１〜Ｃ１ｉ及びＣ２１〜Ｃ２ｉのそれぞれ対応する容量素子の左側の端子どうしを、２種類の基準電圧（Ｖｒ＋、Ｖｒ−）の何れかに接続するスイッチＳＵＧ１〜ＳＵＧｉと、各容量素子Ｃ１１〜Ｃ１ｉ及びＣ２１〜Ｃ２ｉのそれぞれ対応する容量素子の左側の端子どうしと前記演算増幅器１００の出力端子との間に接続されたスイッチＳＹ１〜ＳＹｉと、２種類のクロックφ１及びφ２を供給するクロック供給部２００とを備えている。
【００２２】
前記クロック供給部２００から供給される２種類のクロックφ１及びφ２は、図２に示すように、それぞれ、ローレベルとハイレベルとを所定間隔で繰り返すようなクロックであって、一方がハイレベルのとき他方はローレベルとなって、互いのクロックのハイレベル部分は重複しないようになっている。
前記スイッチＳＵ１１〜ＳＵ１ｉ、ＳＵ２１〜ＳＵ２ｉはクロックφ１がハイレベルであるとき導通状態（ＯＮ状態）となり、これ以外のときには非導通状態（ＯＦＦ状態）となる。これを図１においては、“φ１”で表している。
【００２３】
前記スイッチＳＵＧ１〜ＳＵＧｉは、Ｄ／Ａ変換器５０に入力される、１ビットのデータからなるデジタルデータＳ１〜Ｓｉの極性（＋１又は−１）に応じて、前記容量素子Ｃ１１〜Ｃ１ｉ及びＣ２１〜Ｃ２ｉの左側の端子を基準電圧（Ｖｒ＋、Ｖｒ−）の何れかに接続する。具体的には、ｘ番目のデジタルデータをＳｘで表すものとすると、クロックφ１がハイレベルであり且つデジタルデータＳｘの極性が“＋１”であるときには、基準電圧Ｖｒ＋に接続し、クロックφ１がハイレベルであり且つデジタルデータＳｘの極性が“−１”であるときには、基準電圧Ｖｒ−に接続する。そして、これを、前記図１中では、“Ｓｘ・φ１”及び“Ｓｘｂ・φ１”で表している。なお、前記“ｂ”は、論理反転を表している。また、クロックφ１がローレベルであるときには非導通状態（ＯＦＦ状態）となる。
【００２４】
ここで、前記デジタルデータＳｘの極性は、そのデータ値が“１”であるとき“＋１”、データ値が“０”であるとき“−１”とする。
前記スイッチＳＢ１、ＳＢ２及びスイッチＳＹ１〜ＳＹｉは、クロックφ２がハイレベルのとき導通状態（ＯＮ状態）となり、これ以外のときには非導通状態（ＯＦＦ状態）となるスイッチである。なお、図１においてこれを“φ２”で表している。
【００２５】
次に、上記第１の実施の形態の動作を説明する。
まず、クロックφ１がハイレベルの時には、スイッチＳＵ１１〜ＳＵ１ｉ及びＳＵ２１〜ＳＵ２ｉがＯＮ状態となり、容量素子Ｃ１１〜Ｃ１ｉの右側、つまり、前記演算増幅器１００の反転入力端子と接続される側の端子は、サンプリンググランドＶ１に接続され、同様に、容量素子Ｃ２１〜Ｃ２ｉの右側は、サンプリンググランドＶ２に接続される。さらに、スイッチＳＵＧ１〜ＳＵＧｉの動作によって、デジタルデータＳ１〜Ｓｉの極性（＋１又は−１）に応じて、容量素子Ｃ１１〜Ｃ１ｉ及びＣ２１〜Ｃ２ｉの対応する容量素子どうしの左側の端子が基準電圧Ｖｒ＋又はＶｒ−に接続され、容量素子Ｃ１１〜Ｃ１ｉ及びＣ２１〜Ｃ２ｉはそれぞれ基準電圧Ｖｒ＋又はＶｒ−とサンプリンググランドＶ１又はＶ２との差に対応する電荷を保持する。つまり、〔Ｖｒ＋〕−Ｖ１、〔Ｖｒ＋〕−Ｖ２、〔Ｖｒ−〕−Ｖ１、〔Ｖｒ−〕−Ｖ２の何れかに対応する電荷を保持する。
【００２６】
この状態からクロックφ２がハイレベルになると、スイッチＳＹ１〜ＳＹｉがＯＮ状態となって、容量素子Ｃ１１〜Ｃ１ｉ及びＣ２１〜Ｃ２ｉが演算増幅器１００の出力端子（出力電位ＯＵＴ）と反転入力端子との間に接続される。
また、クロックφ２がハイレベルになると、スイッチＳＢ１及びＳＢ２はＯＮ状態、スイッチＳＵＧ１〜ＳＵＧｉ及びスイッチＳＵ１１〜ＳＵ１ｉ及びＳＵ２１〜ＳＵ２ｉはＯＦＦ状態となる。これによって、容量素子Ｃ１１〜Ｃ１ｉ及びＣ２１〜Ｃ２ｉに、クロックφ１がハイレベルである期間に保持された電荷が、演算増幅器１００の帰還容量素子Ｃfbに転送つまり、積分される。
【００２７】
すると、容量素子Ｃ１１〜Ｃ１ｉ、Ｃ２１〜Ｃ２ｉ及びＣfbの間で、各容量素子で保持していた電荷の電荷再分配を行うための電荷の移動が行われる。
ここで、前記Cfb の値を零とし、また、容量素子の総数を２・ｉ個（Ｃ１１〜Ｃ１ｉ、Ｃ２１〜Ｃ２ｉ）とし、これらは全て同一の容量値Ｃ０とする。また、対をなす基準電圧Ｖｒ＋及びＶｒ−間の中点、サンプリンググランドＶ１及びＶ２間の中点を電源電圧の１／２、つまり、（１／２）・ＶＤＤとし、基準電圧Ｖｒ＋を、（１／２）・ＶＤＤよりもＶｒ０だけ高い電圧（Ｖｒ＋＝〔（１／２）・ＶＤＤ〕＋Ｖｒ０）、基準電圧Ｖｒ−を（１／２）・ＶＤＤよりもＶｒ０だけ低い電圧（Ｖｒ−＝〔（１／２）・ＶＤＤ−Ｖｒ０〕）、サンプリンググランドＶ１を（１／２）・ＶＤＤよりもＶａだけ低い電圧（Ｖ１＝（１／２）・ＶＤＤ−Ｖａ）、サンプリンググランドＶ２を（１／２）・ＶＤＤよりもＶａだけ高い電圧（Ｖ２＝（１／２）・ＶＤＤ＋Ｖａ）とする。
【００２８】
このとき、基準電圧Ｖｒ＋とサンプリンググランドＶ１との電位差及び基準電圧Ｖｒ＋とサンプリンググランドＶ２との電位差は次式（１）となり、また、次式（２）が成り立つ。
【００２９】
【数１】
【００３０】
ここで、クロックφ１がハイレベルである期間に容量素子Ｃ１１及びＣ２１に保持される合計の電荷は、デジタルデータＳ１が“１”のときも、Ｓ１が“−１”のときも、同じ電荷量であって、Ｃ０・Ｓ１・（Ｖｒ１＋Ｖｒ２）である。同様に、Ｃ１２及びＣ２２に保持される電荷量の合計は、Ｃ０・Ｓ２・（Ｖｒ１＋Ｖｒ２）、同様に、Ｃ１ｉ及びＣ２ｉに保持される電荷量の合計は、Ｃ０・Ｓｉ・（Ｖｒ１＋Ｖｒ２）となる。
【００３１】
次に、クロックφ１がハイレベルである期間に各容量素子に保持される全電荷量と、クロックφ２がハイレベルである期間に各容量素子に保持される全電荷量との間には、差動増幅器１００の出力電圧をＯＵＴとしたとき、電荷の保存則にしたがって、次式（３）が成り立つ。
前記（３）式において、Ｃ１１〜Ｃ１ｉ及びＣ２１〜２ｉは同一の容量値Ｃ０であるから、前記（３）式は、次式（４）で表すことができ、これから、（５）式が導かれる。
【００３２】
したがって、（５）式によれば、図１に示したスイッチト・キャパシタ型Ｄ／Ａ変換器５０はｉビットのリニアレベル型のＤ／Ａ変換器となる。
【００３３】
この実施の形態によれば、以下に示すような効果を得ることができる。
前記図７に示す、従来のｉビットのリニアレベル型のＤ／Ａ変換器４０では、図８（ａ）より、次式（６）が成り立つ。
〔Ｖｒ−（１／２）・ＶＤＤ〕・Ｃｉ−（１／２）・ＶＤＤ・Ｃｉ
＝Ｖｒ・Ｃｉ ……（６）
一方、前記図１に示す本願発明におけるＤ／Ａ変換器５０では、図３より、次式（７）及び（８）が成り立つ。したがって、Ｃｉ′＝Ｃ１ｉ＝Ｃ２ｉとすると、電荷の合計は、（７）及び（８）式から次式（９）となる。
【００３４】
なお、図３において、（ａ）は、基準電圧としてＶｒ＋が選択された場合、（ｂ）は、基準電圧としてＶｒ−が選択された場合であって、容量素子Ｃ１ｉ及びＣ２ｉの周辺の電位の様子を表している。
したがって、従来のＤ／Ａ変換器４０においては、前記（６）式に示すように、基準電圧Ｖｒ＋、Ｖｒ−を容量Ｃｉでサンプリングし、電荷Ｖｒ・Ｃｉを得るようにしているのに対し、上記第１の実施の形態においては、前記（８）式に示すように、電圧（〔Ｖｒ＋〕＋Ｖａ）を容量Ｃｉ′／２で、また、電圧（〔Ｖｒ＋〕−Ｖａ）を容量Ｃｉ′／２でサンプリングし、（〔Ｖｒ＋〕＋Ｖａ）・Ｃｉ′／２＋（〔Ｖｒ＋〕−Ｖａ）・Ｃｉ′／２＝〔Ｖｒ＋〕・Ｃｉ′なる電荷を得るようにしていることと等しい。
【００３５】
したがって、Ｄ／Ａ変換器５０の方が、従来のＤ／Ａ変換器４０に比較してより低い電源電圧で動作させることができる。
また、上述のように、Ｄ／Ａ変換器５０を、正の電源電位ＶＤＤと負の電源電位０〔Ｖ〕の元で動作させ、基準電圧Ｖｒ＋をＶＤＤ電位とし、基準電圧Ｖｒ−を０〔Ｖ〕電位とし、サンプリンググランドＶ１を電源電圧の中点（１／２）・ＶＤＤよりもＶａだけ低い電位とし、サンプリンググランドＶ２を電源電圧の中点電位（１／２）・ＶＤＤよりもＶａだけ高い電位とする。
【００３６】
このようにすることによって、スイッチＳＵＧ１〜ＳＵＧｉのうち、基準電圧Ｖｒ＋に接続されるスイッチとしてＰチャネルＭＯＳトランジスタ、また、基準電圧Ｖｒ−に接続されるスイッチとしてＮチャネルＭＯＳトランジスタを用いることができ、また、サンプリンググランドＶ１に接続されるスイッチＳＵ１１〜ＳＵ１ｉとしてＮチャネルＭＯＳトランジスタ、サンプリンググランドＶ２に接続されるスイッチＳＵ２１〜ＳＵ２ｉとしてＰチャネルＭＯＳトランジスタを用いることができる。
【００３７】
このように各スイッチをＰチャネル及びＮチャネルＭＯＳトランジスタで構成したときの、容量素子の周囲の各部位の電位の様子を示したものが図３である。図３（ａ）は、デジタルデータＳｘが“１”である場合のクロックφ１がハイレベルである期間の様子、図３（ｂ）はデジタルデータＳｘが“−１”である場合のクロックφ１がハイレベルである期間の様子である。
【００３８】
図３（ａ）において、ＭＯＳスイッチＱ５は、図１におけるスイッチＳＵ１ｉに対応し、ＭＯＳスイッチＱ６及びＱ７はそれぞれスイッチＳＵ２ｉ、ＳＵＧｉに対応している。
同様に図３（ｂ）において、ＭＯＳスイッチＱ８及びＱ９はそれぞれ図１におけるスイッチＳＵＧｉ、ＳＵ１ｉに対応し、ＭＯＳスイッチＱ１０はスイッチＳＵ２ｉに対応している。
【００３９】
図３（ａ）に示すように、容量素子Ｃ１ｉをサンプリンググランドＶ１に接続するＭＯＳスイッチＱ５は、ソース電位が（１／２）・ＶＤＤ−Ｖａであり、ゲート電位がＶＤＤであるから、ＭＯＳスイッチＱ５のゲート・ソース間電圧ＶＧＳは（１／２）・ＶＤＤ＋Ｖａとなる。このゲート・ソース間電圧ＶＧＳが閾値電圧ＶＴ以下であるとＭＯＳスイッチはＯＮ動作しなくなるので、ＭＯＳスイッチＱ５が正常なサンプリング動作をすることが可能な最低の電源電圧ＶＤＤは、ＶＤＤ＝２・（ＶＴ−Ｖａ）である。
【００４０】
また、容量素子Ｃ２ｉをサンプリンググランドＶ２に接続するＭＯＳスイッチＱ６は、ソース電位が（１／２）・ＶＤＤ＋Ｖａ、ゲート電位が０〔Ｖ〕であるので、ＭＯＳスイッチＱ６のゲート・ソース間電圧ＶＧＳは｜（１／２）・ＶＤＤ＋Ｖａ｜となる。これが閾値電圧の絶対値｜ＶＴ｜以下であるとＭＯＳスイッチＱ６はＯＮ動作しなくなるので、ＭＯＳスイッチＱ６が正常なサンプリング動作可能な最低の電源電圧ＶＤＤは、ＶＤＤ＝２・（ＶＴ−Ｖａ）となる。
【００４１】
同様に、図３（ｂ）において、容量素子Ｃ２ｉをサンプリンググランドＶ２に接続するＭＯＳスイッチＱ１０は、ソース電位が（１／２）・ＶＤＤ＋Ｖａであり、ゲート電位が０〔Ｖ〕であるため、ＭＯＳスイッチＱ１０のゲート・ソース間電圧ＶＧＳの絶対値は、（１／２）・ＶＤＤ＋Ｖａとなる。これが閾値電圧ＶＴ以下であるとＭＯＳスイッチＱ１０はＯＮ動作しなくなるから、ＭＯＳスイッチＱ１０が正常なサンプリング動作可能な最低の電源電圧ＶＤＤは、ＶＤＤ＝２・（ＶＴ−Ｖａ）となる。
【００４２】
また、容量素子Ｃ１ｉをサンプリンググランドＶ１に接続するＭＯＳスイッチＱ９は、ソース電位が（１／２）・ＶＤＤ−Ｖａであり、ゲート電位がＶＤＤであるから、ＭＯＳスイッチＱ９のゲート・ソース間電圧ＶＧＳは、（１／２）・ＶＤＤ＋Ｖａとなる。これが閾値電圧の絶対値｜ＶＴ｜以下であるとＭＯＳスイッチＱ９はＯＮ動作しないから、ＭＯＳスイッチＱ９が正常なサンプリング動作可能な最低の電源電圧ＶＤＤは、ＶＤＤ＝２・（ＶＴ−Ｖａ）となる。
【００４３】
このように、図７に示すＤ／Ａ変換器４０における動作可能な最低電源電圧が２・ＶＴであるのに対し、図１に示すＤ／Ａ変換器５０の最低電源電圧は２・（ＶＴ−Ｖａ）であるから、最低電源電圧をより低く設定することができる。
なお、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとでは、閾値電圧ＶＴが違う場合があるが、この場合には、閾値電圧ＶＴのより大きい方が、支配的となって最低電源電圧が決定されることになる。このように閾値電圧ＶＴのより大きい方に基づき最低電源電圧を決定したとしても、従来のＤ／Ａ変換器４０における最低電源電圧２・ＶＴよりも低く設定することができる。
【００４４】
なお、このとき、サンプリンググランドとして、Ｖ１を０〔Ｖ〕、Ｖ２をＶＤＤ電位とすることによって、動作可能な最低電源電圧を、より低く設定することができる。
図４は、ソース電位の変化に対するＮチャネルＭＯＳトランジスタのＯＮ抵抗値（Ｌ１１）と、ＰチャネルＭＯＳトランジスタのＯＮ抵抗値（Ｌ１２）とを表したものであって、横軸はソース電位、縦軸はＯＮ抵抗値を表す。各特性線Ｌ１１及びＬ１２上の○印は、ソース電圧が電源電圧の（１／２）・ＶＤＤとなるときのＯＮ抵抗値を表し、また、各特性線Ｌ１１及びＬ１２上の×印は、ＮチャネルＭＯＳトランジスタ（Ｑ５、Ｑ９）の動作点となる電位Ｖ１つまり（１／２）・ＶＤＤ−Ｖａと、ＰチャネルＭＯＳトランジスタ（Ｑ６、Ｑ１０）の動作点となる電位Ｖ２つまり、（１／２）・ＶＤＤ＋Ｖａとを表す。なお、特性線Ｌ１１及びＬ１２はそれぞれ異なる電源電圧ＶＤＤにおける、ＯＮ抵抗値を表している。
【００４５】
図４において、各特性線Ｌ１１及びＬ１２において○印位置と、×印位置におけるＯＮ抵抗値を比較すると、×印位置におけるＯＮ抵抗値の方が低い。したがって、所定の時間内に正しい電荷をサンプリングするためのＭＯＳトランジスタのサイズを小さくすることができる。
したがって、ＭＯＳトランジスタのサイズが小さいということは、電荷をサンプリングするためにゲート電圧が変化し、スイッチがＯＦＦするときのフィードスルーノイズが小さくなり、サンプリング毎の電荷量のばらつきが少なく、これにより出力信号の高調波成分やノイズを小さくすることができる。
【００４６】
なお、図１において、スイッチＳＢ１、ＳＢ２も、このＤ／Ａ変換器５０が動作するために確実にＯＮ、ＯＦＦ動作させる必要があるが、これらのソース電位はアナロググランドＶ３であるから、スイッチＳＢ１、ＳＢ２をＮチャネルＭＯＳトランジスタで構成し、アナロググランドＶ３を、（１／２）・ＶＤＤよりも充分低くすること、或いは、スイッチＳＢ１、ＳＢ２をＰチャネルＭＯＳトランジスタで構成し、アナロググランドＶ３を（１／２）・ＶＤＤよりも充分高くすることによって、確実に動作させることができる。
【００４７】
また、スイッチＳＹ１〜ＳＹｉは、アナロググランドＶ３が（１／２）・ＶＤＤよりも低く設定されている場合には、例えば前記図６に示すように、Ｄ／Ａ変換器１５よりも前段に配置されているデルタシグマ変調器１２でのフィードバックゲインを“１”よりも充分大きく設定してアナログ出力信号の振幅を適度に小さくし、ソース電位となるアナログ出力信号電位の範囲を（１／２）・ＶＤＤよりも充分低くすることによって、ＮチャネＭＯＳトランジスタ、或いはＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとを並列に用いて構成することができる。
【００４８】
同様に、アナロググランドＶ３が（１／２）・ＶＤＤよりも高く設定されている場合には、例えば図６のデルタシグマ変調器１２でのフィードバックゲインを“１”よりも充分大きく設定して、アナログ出力信号の振幅を適度に小さくし、ソース電位となるアナログ出力信号電位の範囲を（１／２）・ＶＤＤよりも充分高くすることによって、ＰチャネルＭＯＳトランジスタ、或いはＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとを並列に用いて構成することができる。
【００４９】
次に、本発明の第２の実施の形態を説明する。
この第２の実施の形態は、上記第１の実施の形態では、演算増幅器１００をシングルエンド型の回路構成にしたのに対し、全差動型の回路構成にしたものである。
この第２の実施の形態におけるＤ／Ａ変換器５５は、図５に示すように、非反転出力端子（ＯＵＴ＋）と反転入力端子とが容量素子Ｃfb１で接続されると共に、反転出力端子（ＯＵＴ−）と非反転入力端子とが容量素子Ｃfb２で接続されている演算増幅器１００と、非反転出力側の容量素子Ｃ１１〜Ｃ１ｉ及び各容量素子Ｃ１１〜Ｃ１ｉのそれぞれに対応する容量素子Ｃ２１〜Ｃ２ｉと、前記各容量素子Ｃ１１〜Ｃ１ｉと演算増幅器１００の反転入力端子との間に接続されたスイッチＳＢ１と、各容量素子Ｃ１１〜Ｃ１ｉの右側の端子を第１のサンプリンググランドＶ１に接続するスイッチＳＵ１１〜ＳＵ１ｉと、前記各容量素子Ｃ２１〜Ｃ２ｉと演算増幅器１００の反転入力端子との間に接続されたスイッチＳＢ２と、各容量素子Ｃ２１〜Ｃ２ｉの右側の端子を第２のサンプリンググランドＶ２に接続するスイッチＳＵ２１〜ＳＵ２ｉと、前記容量素子Ｃ１１〜Ｃ１ｉ及びＣ２１〜Ｃ２ｉの対応する左側の端子どうしを、２種類の基準電位（Ｖｒ＋、Ｖｒ−）の何れかに接続するスイッチＳＵＧ１１〜ＳＵＧ１ｉと、各容量素子Ｃ１１〜Ｃ１ｉ及びＣ２１〜Ｃ２ｉの対応する左側の端子どうしと前記演算増幅器１００の非反転出力端子との間に接続されたスイッチＳＹ１１〜ＳＹ１ｉとを備えている。
【００５０】
さらに、反転出力側の容量素子Ｃ３１〜Ｃ３ｉ及びこれら容量素子Ｃ３１〜Ｃ３ｉのそれぞれに対応するＣ４１〜Ｃ４ｉと、前記各容量素子Ｃ３１〜Ｃ３ｉと演算増幅器１００の非反転入力端子との間に接続されたスイッチＳＢ３と、各容量素子Ｃ３１〜Ｃ３ｉの右側の端子を第１のサンプリンググランドＶ１に接続するスイッチＳＵ３１〜ＳＵ３ｉと、前記各容量素子Ｃ４１〜Ｃ４ｉと演算増幅器１００の非反転入力端子との間に接続されたスイッチＳＢ４と、各容量素子Ｃ４１〜Ｃ４ｉの右側の端子を第２のサンプリンググランドＶ２に接続するスイッチＳＵ４１〜ＳＵ４ｉと、前記容量素子Ｃ３１〜Ｃ３ｉ及びＣ４１〜Ｃ４ｉの対応する左側の端子どうしを、２種類の基準電圧（Ｖｒ＋、Ｖｒ−）の何れかに接続するスイッチＳＵＧ２１〜ＳＵＧ２ｉと、各容量素子Ｃ３１〜Ｃ３ｉ及びＣ４１〜Ｃ４ｉの対応する左側の端子どうしと前記演算増幅器１００の反転出力端子との間に接続されたスイッチＳＹ２１〜ＳＹ２ｉとを備え、さらに、上記第１の実施の形態と同様の２種類のクロックφ１及びφ２を供給するクロック供給部２００を備えている。
【００５１】
そして、上記第１の実施の形態と同様に、前記スイッチＳＵＧ１１〜ＳＵＧ１ｉは、入力される、１ビットのデータからなるデジタルデータＳ１〜Ｓｉの極性（＋１又は−１）に応じて、前記容量素子Ｃ１１〜Ｃ１ｉ及びＣ２１〜Ｃ２ｉの左側の端子を基準電圧（Ｖｒ＋、Ｖｒ−）の何れかに接続し、クロックφ１がハイレベルであり且つデジタルデータＳｘの極性が“＋１”であるときには、基準電圧Ｖｒ＋に接続し、クロックφ１がハイレベルであり且つデジタルデータＳｘの極性が“−１”であるときには、基準電圧Ｖｒ−に接続する。また、クロックφ１がローレベルであるときには非導通状態（ＯＦＦ状態）となる。
【００５２】
一方、前記スイッチＳＵＧ２１〜ＳＵＧ２ｉは、デジタルデータＳ１〜Ｓｉの極性（＋１又は−１）に応じて、前記容量素子Ｃ３１〜Ｃ３ｉ及びＣ４１〜Ｃ４ｉの左側の端子を基準電圧（Ｖｒ＋、Ｖｒ−）の何れかに接続し、クロックφ１がハイレベルであり且つデジタルデータＳｘの極性が“＋１”であるときには、基準電圧Ｖｒ−に接続し、クロックφ１がハイレベルであり且つデジタルデータＳｘの極性が“−１”であるときには、基準電圧Ｖｒ＋に接続する。また、クロックφ１がローレベルであるときには非導通状態（ＯＦＦ状態）となる。
【００５３】
ここで、前記デジタルデータＳｘの極性は、そのデータ値が“１”であるとき“＋１”、データ値が“０”であるとき“−１”とする。
前記スイッチＳＢ１〜ＳＢ４及びスイッチＳＹ１１〜ＳＹ１ｉ、ＳＹ２１〜ＳＹ２ｉは、クロックφ２がハイレベルのとき導通状態（ＯＮ状態）となり、これ以外のときには非導通状態（ＯＦＦ状態）となるスイッチである。
【００５４】
次に、第２の実施の形態の動作を説明する。
このＤ／Ａ変換器５５は、上記第１の実施の形態におけるＤ／Ａ変換器５０と同様に動作するが、この第２の実施の形態におけるＤ／Ａ変換器５５では、前記演算増幅器１００の非反転出力側に接続される容量素子群Ｃ１１〜Ｃ１ｉ及びＣ２１〜Ｃ２ｉからなる非反転出力側容量素子群Ｇｒ１と、演算増幅器１００の反転出力側に接続される容量素子群Ｃ３１〜Ｃ３ｉ及びＣ４１〜Ｃ４ｉからなる反転出力側容量素子群Ｇｒ２とでは、クロックφ１がハイレベルである期間に、極性的に反転する電荷を保持する。そして、クロックφ２がハイレベルである期間に、これら非反転出力側容量素子群Ｇｒ１を演算増幅器１００の非反転出力端子と反転入力端子との間に接続し、反転出力泡容量素子群Ｇｒ２を演算増幅器１００の反転出力端子と非反転入力端子との間に接続する。
【００５５】
これによって、非反転出力側容量素子群Ｇｒ１及び反転出力側容量素子群Ｇｒ２の各容量素子に、クロックφ１がハイレベルである期間に保持された電荷が、演算増幅器１００の帰還容量素子Ｃfb１及びＣfb２に転送されて積分され、上記第１の実施の形態と同様に、非反転出力側容量素子群Ｇｒ１の各容量素子とＣfb１との間、及び反転出力側容量素子群Ｇｒ２の各容量素子とＣfb２の間で、各容量素子で保持していた電荷の電荷再分配を行うための電荷の移動が行われる。
【００５６】
このとき、非反転出力側容量素子群Ｇｒ１と反転出力端子群Ｇｒ２とでは、逆極性の電荷を保持するから、非反転出力側の出力端子からの出力電圧と反転出力側の出力端子からの出力電圧との差が実際の出力信号となり、全差動のアナログ信号出力を得ることができる。
この第２の実施の形態においても、正の電源電位ＶＤＤと負の電源電位０〔Ｖ〕の元で動作させ、基準電圧Ｖｒ＋をＶＤＤ電位とし、基準電圧Ｖｒ−を０〔Ｖ〕電位とする。また、サンプリンググランドＶ１を電源電圧ＶＤＤの中点電位（１／２）・ＶＤＤよりもＶａだけ低い電位とし、サンプリンググランドＶ２を電源電圧ＶＤＤの中点電位（１／２）・ＶＤＤよりもＶａだけ高い電位とする。
【００５７】
このようにすることによって、この場合も上記第１の実施の形態と同様に、スイッチＳＵＧ１１〜ＳＵ１ｉ、ＳＵＧ２１〜ＳＵＧ２ｉのうち、基準電圧Ｖｒ＋に接続されるスイッチをＰチャネルＭＯＳトランジスタ、基準電位Ｖｒ−に接続されるスイッチをＮチャネルＭＯＳトランジスタで構成し、また、サンプリンググランドＶ１に接続されるスイッチＳＵ１１〜ＳＵ１ｉ、ＳＵ３１〜ＳＵ３ｉをＮチャネルＭＯＳトランジスタ、サンプリンググランドＶ２に接続されるスイッチＳＵ２１〜ＳＵ２ｉ、ＳＵ４１〜ＳＵ４ｉをＰチャネルＭＯＳトランジスタで構成することができる。
【００５８】
したがって、この場合も上記第１の実施の形態と同様に、ＭＯＳスイッチとなるＭＯＳトランジスタのサイズを小さくすることができる。また、電荷をサンプリングするためにゲート電圧が変化しＭＯＳスイッチがＯＦＦする時のフィードスルーノイズを小さくすることができ、サンプリング毎の電荷量のばらつきを小さくすることができる。
【００５９】
また、対をなす、演算増幅器１００の非反転出力側の系と反転出力側の系とでは、サンプリング時のフィードスルーノイズは同極性であり且つ等価であるため、演算増幅器１００の差動出力信号に現れるフィードスルーノイズは相殺されることになる。したがって、フィードスルーノイズは、相殺しきれなかったわずかな誤差成分のみとなり、この誤差成分は、ＭＯＳスイッチのサイズが大きい場合に比較して小さい。したがって、出力信号の高調波成分やノイズを低減することができる。
【００６０】
また、上記第１及び第２の実施の形態において、例えば、実際に大規模集積回路として実現する際に、サンプリンググランドＶ１又はＶ２に接続されるスイッチＳＵ１１〜ＳＵ４ｉ、ＳＢ１〜ＳＢ４を、クロックφ１又はクロックφ２と同期して動作させる際に、これらスイッチをＯＦＦ動作させるときには、他のスイッチよりもわずかに早くＯＦＦ動作するようにタイミング調整を行い、デジタルデータＳｘが“１”の場合と、“−１”の場合とで、混入するフィードスルーノイズが等価となるように調整する方法がある。しかしながら、上記第１及び第２の実施の形態においては、スイッチを構成するＭＯＳスイッチのサイズを小さくすることでフィードスルーノイズの発生量を低減することができる。したがって、前記スイッチを駆動するための処理装置においてタイミング調整を行うために処理負荷が増加するといったようなことを伴うことはなく、容易に実現することができる。
【００６１】
また、上記第１及び第２の実施の形態においては、スイッチト・キャパシタ型Ｄ／Ａ変換器単体とした場合について説明したが、上記第１及び第２の実施の形態におけるスイッチト・キャパシタ型Ｄ／Ａ変換器５０或いは５５を、前記図６に示すスイッチト・キャパシタ型Ｄ／Ａ変換器１５として適用し、いわゆるデルタシグマ型Ｄ／Ａ変換器として用いることも可能である。このようにすることによって、より低い電源電圧で動作するＤ／Ａ変換器を含んでなる、デルタシグマ型Ｄ／Ａ変換器を容易に得ることができる。
【００６２】
なお、上記各実施の形態においては、サンプリンググランドとして、Ｖ１＝（１／２）・ＶＤＤ−Ｖａ、Ｖ２＝（１／２）・ＶＤＤ＋Ｖａとした場合について説明したが、これに限るものではなく、Ｖ１＝（〔Ｖｒ＋〕＋〔Ｖｒ−〕）／２−Ｖａ、Ｖ２＝（〔Ｖｒ＋〕＋〔Ｖｒ−〕）／２＋Ｖａ（ただし、Ｖａは任意の値）を満足するように設定すればよい。
【００６３】
ここで、上記第１の実施の形態において、第１の期間がクロックφ１がハイレベルである期間に対応し、第２の期間がクロックφ２がハイレベルである期間に対応し、基準電圧Ｖｒ＋、Ｖｒ−が電荷保持用電源電圧に対応し、サンプリンググランドＶ１が第１の基準電圧に対応し、容量素子Ｃ１１〜Ｃ１ｉが第１の容量素子に対応し、サンプリンググランドＶ２が第２の基準電圧に対応し、容量素子Ｃ２１〜Ｃ２ｉが第２の容量素子に対応し、スイッチＳＹ１〜ＳＹｉ及びＳＢ１、ＳＢ２がスイッチ手段に対応している。
【００６４】
また、上記第２の実施の形態において、第１の期間がクロックφ１がハイレベルである期間に対応し、第２の期間がクロックφ２がハイレベルである期間に対応し、基準電圧Ｖｒ＋、Ｖｒ−が電荷保持用電源電圧に対応し、サンプリンググランドＶ１が第１の基準電圧に対応し、容量素子Ｃ１１〜Ｃ１ｉが第１の容量素子に対応し、容量素子Ｃ３１〜Ｃ３ｉが第３の容量素子に対応し、サンプリンググランドＶ２が第２の基準電圧に対応し、容量素子Ｃ２１〜Ｃ２ｉが第２の容量素子に対応し、容量素子Ｃ４１〜Ｃ４ｉが第４の容量素子に対応し、スイッチＳＹ１１〜ＳＹ１ｉ及びＳＢ１、ＳＢ２が第１のスイッチ手段に対応し、スイッチＳＹ２１〜ＳＹ２ｉ及びＳＢ３、ＳＢ４が第２のスイッチ手段に対応している。
【００６５】
【発明の効果】
本発明の請求項１乃至請求項３に係るＤ／Ａ変換器によれば、第１の期間に、与えられたデジタル信号に基づいて、電荷保持用電源電圧と第１の基準電圧との差に応じた電荷を第１の容量素子で保持すると共に、電荷保持用電源電圧と第２の基準電圧との差に応じた電荷を第２の容量素子で保持し、第２の期間に第１及び第２の容量素子を、演算増幅器の入力端子と出力端子との間に接続するようにしたので、より低い電源電圧で動作させることができ、且つ、出力信号に高調波成分やノイズ成分の少ないＤ／Ａ変換器を実現することができる。
【００６６】
このとき、第１の期間に、与えられたデジタル信号に基づいて、電荷保持用電源電圧と第１の基準電圧との差に応じた電荷を第１及び第３の容量素子で保持する共に、電荷保持用電源電圧と第２の基準電圧との差に応じた電荷を第２及び第４の容量素子で保持し、第２の期間に、第１及び第２の容量素子を演算増幅器の反転入力端子と非反転出力端子との間に接続し、且つ第３及び第４の容量素子を演算増幅器の非反転入力端子と反転出力端子との間に接続することによって、より低い電源電圧で動作させることができ、且つ、出力信号に高調波成分やノイズ成分の少ない全差動型のＤ／Ａ変換器を実現することができる。
【００６７】
また、本発明の請求項４乃至請求項６に係るデルタシグマ型Ｄ／Ａ変換器によれば、デジタルフィルタがデジタル信号を補間して、サンプリング周波数よりも周波数の高い第２のデジタル信号に変換し、デジタルデルタシグマ変調器が第２のデジタル信号をノイズシェーピングしてより低ビット数の第３のデジタル信号に変換し、さらに、Ｄ／Ａ変換器がＤ／Ａ変換する際に、第１の期間に、第３のデジタル信号に基づいて、電荷保持用電源電圧と第１の基準電圧との差に応じた電荷を第１の容量素子で保持し、電荷保持用電源電圧と第２の基準電圧との差に応じた電荷を第２の容量素子で保持し、第２の期間に、第１及び第２の容量素子を演算増幅器の入力端子と出力端子との間に接続するようにしたので、より低い電源電圧で動作させることができ、且つ、出力信号に高調波成分やノイズ成分の少ないＤ／Ａ変換器を含んで構成されるデルタシグマ型Ｄ／Ａ変換器を実現することができる。
【００６８】
このとき、前記Ｄ／Ａ変換器において、第１の期間に、第３のデジタル信号に基づいて、電荷保持用電源電圧と第１の基準電圧との差に応じた電荷を第１及び第３の容量素子で保持する共に、電荷保持用電源電圧と第２の基準電圧との差に応じた電荷を第２及び第４の容量素子で保持し、第２の期間に、第１及び第２の容量素子を演算増幅器の反転入力端子と非反転出力端子との間に接続し、且つ第３及び第４の容量素子を演算増幅器の非反転入力端子と反転出力端子との間に接続することによって、より低い電源電圧で動作させることができ、且つ、出力信号に高調波成分やノイズ成分の少ない全差動型のＤ／Ａ変換器を含んで構成されるデルタシグマ型Ｄ／Ａ変換器を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるＤ／Ａ変換器の一例を示す回路図である。
【図２】図１のクロック供給部において発生するクロックのタイミングチャートである。
【図３】第１の実施の形態の動作説明に供する説明図である。
【図４】ＭＯＳトランジスタのソース電位とＯＮ抵抗値との対応を表す特性図である。
【図５】第２の実施の形態におけるＤ／Ａ変換器の一例を示す回路図である。
【図６】Ｄ／Ａ変換器を備えた信号変換装置の一例を示すブロック図である。
【図７】従来のＤ／Ａ変換器の一例を示す回路図である。
【図８】従来の動作説明に供する説明図である。
【図９】ＮチャネルＭＯＳトランジスタの、電源電圧が異なる場合の、ソース電位とＯＮ抵抗値との対応を表す特性図である。
【符号の説明】
１０ 信号変換装置
４０ Ｄ／Ａ変換器
５０、５５ Ｄ／Ａ変換器
１００ 演算増幅器
２００ クロック供給部
Ｃ１１〜Ｃ１ｉ、Ｃ２１〜Ｃ２ｉ 容量素子
Ｃ３１〜Ｃ３ｉ、Ｃ４１〜Ｃ４ｉ 容量素子
Ｃfb、Ｃfb１、Ｃfb２ 容量素子
ＳＢ１〜ＳＢ４ スイッチ
ＳＵ１１〜ＳＵ１ｉ、ＳＵ２１〜ＳＵ２ｉ スイッチ
ＳＵ３１〜ＳＵ３ｉ、ＳＵ４１〜ＳＵ４ｉ スイッチ
ＳＵＧ１１〜ＳＵＧ１ｉ、ＳＵＧ２１〜ＳＵＧ２ｉ スイッチ
ＳＵＧ３１〜ＳＵＧ３ｉ、ＳＵＧ４１〜ＳＵＧ４ｉ スイッチ
ＳＹ１１〜ＳＹ１ｉ、ＳＹ２１〜ＳＹ２ｉ スイッチ
ＳＹ３１〜ＳＹ３ｉ、ＳＹ４１〜ＳＹ４ｉ スイッチ
【発明の属する技術分野】
この発明は、オーディオ機器等の分野での信号処理に用いられる、デジタル信号をアナログ信号に変換するためのＤ／Ａ変換器に関し、特に、低い電源電圧で動作し且つ高調波成分及びノイズ成分の少ないアナログ信号を出力することの可能なスイッチト・キャパシタ型のＤ／Ａ変換器及びこれを用いたデルタシグマ型Ｄ／Ａ変換器に関する。
【０００２】
【従来の技術】
従来、オーディオ分野、例えばコンパクトディスク（ＣＤ）で用いられる１６ビットデジタル信号等の高ビットのデジタル入力信号を、アナログ出力信号に変換するようにした信号変換装置として、例えば、図６に示すような、いわゆるデルタシグマ型Ｄ／Ａ変換器が提案されている。この信号変換装置１０においては、１６ビット等の高ビットデジタル入力信号を、デジタルフィルタ１１で６４倍から１２８倍程度に補間し、さらに、補間処理されたデジタル信号をデジタルデルタシグマ変調器１２でビット数の少ない（低分解能）デジタル信号に変換し、さらに、信号制御回路１３で、次段のスイッチト・キャパシタ型Ｄ／Ａ変換器１５を制御できる適切な形態のデジタルデータに変換し、スイッチト・キャパシタ型Ｄ／Ａ変換器１５でアナログ出力信号を得るようにしている。
【０００３】
前記スイッチト・キャパシタ型Ｄ／Ａ変換器１５としては、数々のものが提案されている。例えば、本出願人が先に出願した特開平１１−０５５１２１号公報に記載のスイッチト・キャパシタ型のＤ／Ａ変換器４０においては、図７に示すように、出力端子と反転入力端子とが容量素子Ｃfbで接続されると共に、非反転入力端子がアナロググランドに接続されている演算増幅器１００と、容量素子Ｃ１〜Ｃｉと、容量素子Ｃ1 〜Ｃi と演算増幅器１００の反転入力端子との間に接続されたスイッチＳＢと、各容量素子Ｃ1 〜Ｃi の右側の端子、つまり、前記スイッチＳＢと接続される側の端子をアナロググランドに接続するスイッチＳＵ１〜ＳＵi と、容量素子Ｃ1 〜Ｃi の左側の端子を２種類の基準電圧（Ｖｒ＋、Ｖｒ−）の何れかに接続するスイッチＳＵＧ１〜ＳＵＧｉと、各容量素子Ｃ１〜Ｃｉの左側の端子と演算増幅器１００の出力端子との間に接続されたスイッチＳＹ１〜ＳＹｉと、２種類のクロックφ１、φ２を供給するためのクロック供給部２００とを備えている。
【０００４】
そして、第１の期間にデジタルデータにしたがって、所定の基準電圧に対応する電荷を容量素子Ｃ１〜Ｃｉに保持させ、第２の期間に容量素子Ｃ１〜Ｃｉを演算増幅器１００の反転入力端子と出力端子との間に接続している。
つまり、クロックφ１がハイレベルのときデジタルデータＳｘ（ｘ＝１〜ｉ）の極性に応じて、例えば、デジタルデータＳｘが“１”の場合には、容量素子Ｃｘを、基準電圧Ｖｒ＋とアナロググランドとの間に接続し、容量素子Ｃｘに、プラス極性の電荷をサンプリングし、デジタルデータＳｘが“−１”の場合には、基準電圧Ｖｒ−とアナロググランドとの間に接続してマイナス極性の電荷をサンプリングし、クロックφ２がハイレベルのときに容量素子Ｃｘを演算増幅器１００の出力端子と反転入力端子との間に接続するようにしている。
【０００５】
【発明が解決しようとする課題】
ところで、前記特開平１１−０５５１２１号公報に記載のスイッチト・キャパシタ型Ｄ／Ａ変換器４０を、例えば、ＭＯＳ半導体集積回路として実現し、正の電源電位ＶＤＤと負の電源電位０〔Ｖ〕との元で動作させる場合、できるだけ高いＳＮ比を得るため、基準電圧を大きくし、容量素子のサンプリングに起因する、いわゆるｋＴ／Ｃノイズを低減し、且つ容易な構成とするために、基準電圧Ｖｒ＋をＶＤＤとし、基準電圧Ｖｒ−を０〔Ｖ〕とし、アナロググランドを電源電圧の中点電位（１／２）・ＶＤＤとしている。
【０００６】
図８は、容量素子Ｃｉ周辺の各部位の電位の様子を表したものであって、図８（ａ）は、基準電圧としてＶｒ＋が選択された場合を表し、容量素子Ｃｉを２種類の基準電圧（Ｖｒ＋、Ｖｒ−）の何れかに接続するスイッチＳＵＧｉがＭＯＳトランジスタで構成されるＭＯＳスイッチＱ１に対応し、容量素子Ｃｉをアナロググランドに接続するためのスイッチＳＵｉがＭＯＳスイッチＱ２に対応している。また、図８（ｂ）は基準電圧としてＶｒ−が選択された場合を表し、スイッチＳＵｉがＭＯＳスイッチＱ３に対応し、スイッチＳＵＧｉがＭＯＳスイッチＱ４に対応している。
【０００７】
ここで、アナロググランドに接続される、ＭＯＳスイッチＱ２及びＱ３が、図８（ａ）及び（ｂ）に示すように、ＮチャネルＭＯＳトランジスタで構成されている場合には、ソース電位は（１／２）・ＶＤＤであり、このとき、ゲート電位をＶＤＤとすると、ＭＯＳスイッチＱ２及びＱ３のゲート・ソース間電圧ＶＧＳは、（１／２）・ＶＤＤとなる。
【０００８】
しかしながら低い電源電圧の元で、このＭＯＳ半導体集積回路を動作させようとした場合、アナロググランドに接続されるスイッチ（この場合Ｑ２及びＱ３）は、ＭＯＳトランジスタで構成されているため、ゲート・ソース間電圧ＶＧＳとＭＯＳトランジスタの閾値電圧ＶＴとの相対関係によっては、ＭＯＳスイッチがオン状態とならず、第１の期間に容量素子に電荷をサンプリングすることができない場合がある。
【０００９】
図９は、異なる電源電圧で同じサイズのＮチャネルＭＯＳトランジスタを導通させた場合の、ソース電位と抵抗値（いわゆるＯＮ抵抗値）との対応を表したものである。なお、図９において、横軸はソース電位を表し、縦軸はＯＮ抵抗値を表す。また、特性線Ｌ１の電源電圧ＶＤＤが最も低く、右側の特性線ほど電源電圧ＶＤＤが高い。なお、特性線Ｌ１〜Ｌ３において、ソース電位が（１／２）・ＶＤＤであるときのＯＮ抵抗値を○印で表している。
【００１０】
図９に示すように、電源電圧ＶＤＤが低くなると、ソース電位が（１／２）・ＶＤＤであるときのＯＮ抵抗値は急激に高くなる。したがって、所定の時間内に電荷をサンプリングするためには、ＯＮ抵抗値が低くなるようにＭＯＳトランジスタのサイズを大きくしなければならない。
しかしながら、スイッチを構成するＭＯＳトランジスタのサイズを大きくするということは、電荷をサンプリングするためにゲート電圧が変化しスイッチがＯＦＦする時のフィードスルーノイズが大きくなることを意味し、各回のサンプリングにおける電荷量にばらつきが発生し、これが演算増幅器１００の出力信号に高調波を発生させたり、ノイズを発生させたりするといったことにつながる。
【００１１】
また、仮に、基盤効果による閾値電圧ＶＴの変化を無視しても、ゲート・ソース間電圧、つまり（１／２）・ＶＤＤが閾値電圧ＶＴ以下であると、ＭＯＳスイッチはＯＮ状態とならないため、動作可能な最低電源電圧ＶＤＤは、ＶＤＤ＝２・ＶＴとなる。
同様に、アナロググランドに接続されるスイッチをＰチャネルＭＯＳトランジスタで構成した場合、図８（ａ）のＭＯＳスイッチＱ２及びＱ３が、ＰチャネルＭＯＳトランジスタとなることから、この場合も上記と同様に、ゲート・ソース間電圧ＶＧＳは（１／２）・ＶＤＤとなる。よって、これが閾値電圧ＶＴ以下であった場合には、ＭＯＳスイッチＱ２及びＱ３はＯＮ状態とならないから、動作可能な最低電源電圧ＶＤＤは、ＶＤＤ＝２・ＶＴとなる。なお、ＰチャネルＭＯＳトランジスタの場合、その閾値電圧ＶＴの符号はマイナスであるから、この場合には、閾値電圧ＶＴはその絶対値と考える。
【００１２】
また、アナロググランドに接続されるＭＯＳスイッチＱ２及びＱ３が、ＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタを並列に接続して構成される場合には、この場合もこれらＭＯＳトランジスタのゲート・ソース間電圧ＶＧＳは、（１／２）・ＶＤＤとなる。したがって、このゲート・ソース間電圧ＶＧＳが、ＭＯＳスイッチを構成する二つのＭＯＳトランジスタのうち、より低い方の閾値電圧ＶＴよりも低くなると、ＭＯＳスイッチはＯＮ状態とならなくなるため、動作可能な最低電源電圧ＶＤＤは、閾値電圧ＶＴの何れか低い方に基づいて決定される。つまり、動作可能な最低電源電圧ＶＤＤは、ＭＯＳスイッチの閾値電圧ＶＴによって制約されてしまうことになる。
【００１３】
そこで、本発明は、上記従来の未解決の問題に着目してなされたものであり、より低い電源電圧で動作することができ、且つ良好な出力を得ることの可能なＤ／Ａ変換器を提供することを目的としている。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、本発明の請求項１に係るＤ／Ａ変換器は、与えられたデジタル信号をアナログ信号に変換するＤ／Ａ変換器であって、第１の期間に、前記デジタル信号に基づいて、電荷保持用電源電圧と第１の基準電圧との差に応じた電荷を保持する第１の容量素子及び前記電荷保持用電源電圧と第２の基準電圧との差に応じた電荷を保持する第２の容量素子と、第２の期間に、前記第１及び第２の容量素子を演算増幅器の入力端子と出力端子との間に接続するスイッチ手段と、を備えることを特徴としている。
【００１５】
また、請求項２に係るＤ／Ａ変換器は、与えられたデジタル信号をアナログ信号に変換するＤ／Ａ変換器であって、第１の期間に、前記デジタル信号に基づいて、電荷保持用電源電圧と第１の基準電圧との差に応じた電荷を保持する第１の容量素子及び前記電荷保持用電源電圧と第２の基準電圧との差に応じた電荷を保持する第２の容量素子と、第２の期間に、前記第１及び第２の容量素子を演算増幅器の反転入力端子と非反転出力端子との間に接続する第１のスイッチ手段と、前記第１の期間に、前記デジタル信号に基づいて、前記電荷保持用電源電圧と前記第１の基準電圧との差に応じた電荷を保持する第３の容量素子及び前記電荷保持用電源電圧と前記第２の基準電圧との差に応じた電荷を保持する第４の容量素子と、前記第２の期間に、前記第３及び第４の容量素子を前記演算増幅器の非反転入力端子と反転出力端子との間に接続する第２のスイッチ手段と、を備えることを特徴としている。
【００１６】
また、請求項３に係るＤ／Ａ変換器は、請求項１又は２記載のＤ／Ａ変換器において、前記スイッチ手段は、ＭＯＳトランジスタを含んで構成されることを特徴としている。
本発明の請求項４に係るデルタシグマ型Ｄ／Ａ変換器は、所定のサンプリング周波数でサンプリングされたデジタル信号をアナログ信号に変換するデルタシグマ型Ｄ／Ａ変換器であって、前記デジタル信号を補間して、前記サンプリング周波数よりも周波数の高い第２のデジタル信号に変換するデジタルフィルタと、前記第２のデジタル信号をノイズシェーピングしてより低ビット数の第３のデジタル信号に変換するデジタルデルタシグマ変調器と、デジタル・アナログ変換を行うＤ／Ａ変換器と、を備え、当該Ｄ／Ａ変換器は、第１の期間に、前記第３のデジタル信号に基づいて、電荷保持用電源電圧と第１の基準電圧との差に応じた電荷を保持する第１の容量素子及び前記電荷保持用電源電圧と第２の基準電圧との差に応じた電荷を保持する第２の容量素子と、第２の期間に、前記第１及び第２の容量素子を演算増幅器の入力端子と出力端子との間に接続するスイッチ手段と、を備えることを特徴としている。
【００１７】
また、請求項５に係るデルタシグマ型Ｄ／Ａ変換器は、所定のサンプリング周波数でサンプリングされたデジタル信号をアナログ信号に変換するデルタシグマ型Ｄ／Ａ変換器であって、前記デジタル信号を補間して、前記サンプリング周波数よりも周波数の高い第２のデジタル信号に変換するデジタルフィルタと、前記第２のデジタル信号をノイズシェーピングしてより低ビット数の第３のデジタル信号に変換するデジタルデルタシグマ変調器と、デジタル・アナログ変換を行うＤ／Ａ変換器と、を備え、当該Ｄ／Ａ変換器は、第１の期間に、前記第３のデジタル信号に基づいて、電荷保持用電源電圧と第１の基準電圧との差に応じた電荷を保持する第１の容量素子及び前記電荷保持用電源電圧と第２の基準電圧との差に応じた電荷を保持する第２の容量素子と、第２の期間に、前記第１及び第２の容量素子を演算増幅器の反転入力端子と非反転出力端子との間に接続する第１のスイッチ手段と、前記第１の期間に、前記第３のデジタル信号に基づいて、前記電荷保持用電源電圧と前記第１の基準電圧との差に応じた電荷を保持する第３の容量素子及び前記電荷保持用電源電圧と前記第２の基準電圧との差に応じた電荷を保持する第４の容量素子と、前記第２の期間に、前記第３及び第４の容量素子を前記演算増幅器の非反転入力端子と反転出力端子との間に接続する第２のスイッチ手段と、を備えることを特徴としている。
【００１８】
さらに、請求項６に係るデルタシグマ型Ｄ／Ａ変換器は、請求項４又は５記載のデルタシグマ型Ｄ／Ａ変換器において、前記スイッチ手段は、ＭＯＳトランジスタを含んで構成されることを特徴としている。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
まず、第１の実施の形態を説明する。
図１は、本発明の第１の実施の形態におけるスイッチト・キャパシタ型のＤ／Ａ変換器５０の回路構成図である。なお、前記図７に示す従来のＤ／Ａ変換器４０と同一部には同一符号を付与している。
【００２０】
このＤ／Ａ変換器５０は、出力端子と反転入力端子とが容量素子Ｃfbで接続されると共に、非反転入力端子がアナロググランドＶ３に接続される演算増幅器１００と、容量素子Ｃ１１〜Ｃ１ｉと、これら容量素子Ｃ１１〜Ｃ１ｉと演算増幅器１００の反転入力端子との間に接続されたスイッチＳＢ１と、各容量素子Ｃ１１〜Ｃ１ｉの右側の端子、つまり、前記スイッチＳＢ１と接続される側の端子を第１のサンプリンググランドＶ１にそれぞれ接続するスイッチＳＵ１１〜ＳＵ１ｉと、を備えている。なお、以下、容量素子に電荷をサンプリングする動作の基準となる電位をサンプリンググランドと呼ぶ。
【００２１】
さらに、前記容量素子Ｃ１１〜Ｃ１ｉのそれぞれと対応する容量素子Ｃ２１〜Ｃ２ｉと、これら容量素子Ｃ２１〜Ｃ２ｉと演算増幅器１００の反転入力端子との間に接続されたスイッチＳＢ２と、各容量素子Ｃ２１〜Ｃ２ｉの右側の端子、つまり、前記スイッチＳＢ２と接続される側の端子を第２のサンプリンググランドＶ２に接続するスイッチＳＵ２１〜ＳＵ２ｉと、前記容量素子Ｃ１１〜Ｃ１ｉ及びＣ２１〜Ｃ２ｉのそれぞれ対応する容量素子の左側の端子どうしを、２種類の基準電圧（Ｖｒ＋、Ｖｒ−）の何れかに接続するスイッチＳＵＧ１〜ＳＵＧｉと、各容量素子Ｃ１１〜Ｃ１ｉ及びＣ２１〜Ｃ２ｉのそれぞれ対応する容量素子の左側の端子どうしと前記演算増幅器１００の出力端子との間に接続されたスイッチＳＹ１〜ＳＹｉと、２種類のクロックφ１及びφ２を供給するクロック供給部２００とを備えている。
【００２２】
前記クロック供給部２００から供給される２種類のクロックφ１及びφ２は、図２に示すように、それぞれ、ローレベルとハイレベルとを所定間隔で繰り返すようなクロックであって、一方がハイレベルのとき他方はローレベルとなって、互いのクロックのハイレベル部分は重複しないようになっている。
前記スイッチＳＵ１１〜ＳＵ１ｉ、ＳＵ２１〜ＳＵ２ｉはクロックφ１がハイレベルであるとき導通状態（ＯＮ状態）となり、これ以外のときには非導通状態（ＯＦＦ状態）となる。これを図１においては、“φ１”で表している。
【００２３】
前記スイッチＳＵＧ１〜ＳＵＧｉは、Ｄ／Ａ変換器５０に入力される、１ビットのデータからなるデジタルデータＳ１〜Ｓｉの極性（＋１又は−１）に応じて、前記容量素子Ｃ１１〜Ｃ１ｉ及びＣ２１〜Ｃ２ｉの左側の端子を基準電圧（Ｖｒ＋、Ｖｒ−）の何れかに接続する。具体的には、ｘ番目のデジタルデータをＳｘで表すものとすると、クロックφ１がハイレベルであり且つデジタルデータＳｘの極性が“＋１”であるときには、基準電圧Ｖｒ＋に接続し、クロックφ１がハイレベルであり且つデジタルデータＳｘの極性が“−１”であるときには、基準電圧Ｖｒ−に接続する。そして、これを、前記図１中では、“Ｓｘ・φ１”及び“Ｓｘｂ・φ１”で表している。なお、前記“ｂ”は、論理反転を表している。また、クロックφ１がローレベルであるときには非導通状態（ＯＦＦ状態）となる。
【００２４】
ここで、前記デジタルデータＳｘの極性は、そのデータ値が“１”であるとき“＋１”、データ値が“０”であるとき“−１”とする。
前記スイッチＳＢ１、ＳＢ２及びスイッチＳＹ１〜ＳＹｉは、クロックφ２がハイレベルのとき導通状態（ＯＮ状態）となり、これ以外のときには非導通状態（ＯＦＦ状態）となるスイッチである。なお、図１においてこれを“φ２”で表している。
【００２５】
次に、上記第１の実施の形態の動作を説明する。
まず、クロックφ１がハイレベルの時には、スイッチＳＵ１１〜ＳＵ１ｉ及びＳＵ２１〜ＳＵ２ｉがＯＮ状態となり、容量素子Ｃ１１〜Ｃ１ｉの右側、つまり、前記演算増幅器１００の反転入力端子と接続される側の端子は、サンプリンググランドＶ１に接続され、同様に、容量素子Ｃ２１〜Ｃ２ｉの右側は、サンプリンググランドＶ２に接続される。さらに、スイッチＳＵＧ１〜ＳＵＧｉの動作によって、デジタルデータＳ１〜Ｓｉの極性（＋１又は−１）に応じて、容量素子Ｃ１１〜Ｃ１ｉ及びＣ２１〜Ｃ２ｉの対応する容量素子どうしの左側の端子が基準電圧Ｖｒ＋又はＶｒ−に接続され、容量素子Ｃ１１〜Ｃ１ｉ及びＣ２１〜Ｃ２ｉはそれぞれ基準電圧Ｖｒ＋又はＶｒ−とサンプリンググランドＶ１又はＶ２との差に対応する電荷を保持する。つまり、〔Ｖｒ＋〕−Ｖ１、〔Ｖｒ＋〕−Ｖ２、〔Ｖｒ−〕−Ｖ１、〔Ｖｒ−〕−Ｖ２の何れかに対応する電荷を保持する。
【００２６】
この状態からクロックφ２がハイレベルになると、スイッチＳＹ１〜ＳＹｉがＯＮ状態となって、容量素子Ｃ１１〜Ｃ１ｉ及びＣ２１〜Ｃ２ｉが演算増幅器１００の出力端子（出力電位ＯＵＴ）と反転入力端子との間に接続される。
また、クロックφ２がハイレベルになると、スイッチＳＢ１及びＳＢ２はＯＮ状態、スイッチＳＵＧ１〜ＳＵＧｉ及びスイッチＳＵ１１〜ＳＵ１ｉ及びＳＵ２１〜ＳＵ２ｉはＯＦＦ状態となる。これによって、容量素子Ｃ１１〜Ｃ１ｉ及びＣ２１〜Ｃ２ｉに、クロックφ１がハイレベルである期間に保持された電荷が、演算増幅器１００の帰還容量素子Ｃfbに転送つまり、積分される。
【００２７】
すると、容量素子Ｃ１１〜Ｃ１ｉ、Ｃ２１〜Ｃ２ｉ及びＣfbの間で、各容量素子で保持していた電荷の電荷再分配を行うための電荷の移動が行われる。
ここで、前記Cfb の値を零とし、また、容量素子の総数を２・ｉ個（Ｃ１１〜Ｃ１ｉ、Ｃ２１〜Ｃ２ｉ）とし、これらは全て同一の容量値Ｃ０とする。また、対をなす基準電圧Ｖｒ＋及びＶｒ−間の中点、サンプリンググランドＶ１及びＶ２間の中点を電源電圧の１／２、つまり、（１／２）・ＶＤＤとし、基準電圧Ｖｒ＋を、（１／２）・ＶＤＤよりもＶｒ０だけ高い電圧（Ｖｒ＋＝〔（１／２）・ＶＤＤ〕＋Ｖｒ０）、基準電圧Ｖｒ−を（１／２）・ＶＤＤよりもＶｒ０だけ低い電圧（Ｖｒ−＝〔（１／２）・ＶＤＤ−Ｖｒ０〕）、サンプリンググランドＶ１を（１／２）・ＶＤＤよりもＶａだけ低い電圧（Ｖ１＝（１／２）・ＶＤＤ−Ｖａ）、サンプリンググランドＶ２を（１／２）・ＶＤＤよりもＶａだけ高い電圧（Ｖ２＝（１／２）・ＶＤＤ＋Ｖａ）とする。
【００２８】
このとき、基準電圧Ｖｒ＋とサンプリンググランドＶ１との電位差及び基準電圧Ｖｒ＋とサンプリンググランドＶ２との電位差は次式（１）となり、また、次式（２）が成り立つ。
【００２９】
【数１】
ここで、クロックφ１がハイレベルである期間に容量素子Ｃ１１及びＣ２１に保持される合計の電荷は、デジタルデータＳ１が“１”のときも、Ｓ１が“−１”のときも、同じ電荷量であって、Ｃ０・Ｓ１・（Ｖｒ１＋Ｖｒ２）である。同様に、Ｃ１２及びＣ２２に保持される電荷量の合計は、Ｃ０・Ｓ２・（Ｖｒ１＋Ｖｒ２）、同様に、Ｃ１ｉ及びＣ２ｉに保持される電荷量の合計は、Ｃ０・Ｓｉ・（Ｖｒ１＋Ｖｒ２）となる。
【００３１】
次に、クロックφ１がハイレベルである期間に各容量素子に保持される全電荷量と、クロックφ２がハイレベルである期間に各容量素子に保持される全電荷量との間には、差動増幅器１００の出力電圧をＯＵＴとしたとき、電荷の保存則にしたがって、次式（３）が成り立つ。
【００３２】
【００３３】
この実施の形態によれば、以下に示すような効果を得ることができる。
前記図７に示す、従来のｉビットのリニアレベル型のＤ／Ａ変換器４０では、図８（ａ）より、次式（６）が成り立つ。
〔Ｖｒ−（１／２）・ＶＤＤ〕・Ｃｉ−（１／２）・ＶＤＤ・Ｃｉ
＝Ｖｒ・Ｃｉ ……（６）
一方、前記図１に示す本願発明におけるＤ／Ａ変換器５０では、図３より、次式（７）及び（８）が成り立つ。したがって、Ｃｉ′＝Ｃ１ｉ＝Ｃ２ｉとすると、電荷の合計は、（７）及び（８）式から次式（９）となる。
【００３４】
なお、図３において、（ａ）は、基準電圧としてＶｒ＋が選択された場合、（ｂ）は、基準電圧としてＶｒ−が選択された場合であって、容量素子Ｃ１ｉ及びＣ２ｉの周辺の電位の様子を表している。
【００３５】
したがって、Ｄ／Ａ変換器５０の方が、従来のＤ／Ａ変換器４０に比較してより低い電源電圧で動作させることができる。
また、上述のように、Ｄ／Ａ変換器５０を、正の電源電位ＶＤＤと負の電源電位０〔Ｖ〕の元で動作させ、基準電圧Ｖｒ＋をＶＤＤ電位とし、基準電圧Ｖｒ−を０〔Ｖ〕電位とし、サンプリンググランドＶ１を電源電圧の中点（１／２）・ＶＤＤよりもＶａだけ低い電位とし、サンプリンググランドＶ２を電源電圧の中点電位（１／２）・ＶＤＤよりもＶａだけ高い電位とする。
【００３６】
このようにすることによって、スイッチＳＵＧ１〜ＳＵＧｉのうち、基準電圧Ｖｒ＋に接続されるスイッチとしてＰチャネルＭＯＳトランジスタ、また、基準電圧Ｖｒ−に接続されるスイッチとしてＮチャネルＭＯＳトランジスタを用いることができ、また、サンプリンググランドＶ１に接続されるスイッチＳＵ１１〜ＳＵ１ｉとしてＮチャネルＭＯＳトランジスタ、サンプリンググランドＶ２に接続されるスイッチＳＵ２１〜ＳＵ２ｉとしてＰチャネルＭＯＳトランジスタを用いることができる。
【００３７】
このように各スイッチをＰチャネル及びＮチャネルＭＯＳトランジスタで構成したときの、容量素子の周囲の各部位の電位の様子を示したものが図３である。図３（ａ）は、デジタルデータＳｘが“１”である場合のクロックφ１がハイレベルである期間の様子、図３（ｂ）はデジタルデータＳｘが“−１”である場合のクロックφ１がハイレベルである期間の様子である。
【００３８】
図３（ａ）において、ＭＯＳスイッチＱ５は、図１におけるスイッチＳＵ１ｉに対応し、ＭＯＳスイッチＱ６及びＱ７はそれぞれスイッチＳＵ２ｉ、ＳＵＧｉに対応している。
同様に図３（ｂ）において、ＭＯＳスイッチＱ８及びＱ９はそれぞれ図１におけるスイッチＳＵＧｉ、ＳＵ１ｉに対応し、ＭＯＳスイッチＱ１０はスイッチＳＵ２ｉに対応している。
【００３９】
図３（ａ）に示すように、容量素子Ｃ１ｉをサンプリンググランドＶ１に接続するＭＯＳスイッチＱ５は、ソース電位が（１／２）・ＶＤＤ−Ｖａであり、ゲート電位がＶＤＤであるから、ＭＯＳスイッチＱ５のゲート・ソース間電圧ＶＧＳは（１／２）・ＶＤＤ＋Ｖａとなる。このゲート・ソース間電圧ＶＧＳが閾値電圧ＶＴ以下であるとＭＯＳスイッチはＯＮ動作しなくなるので、ＭＯＳスイッチＱ５が正常なサンプリング動作をすることが可能な最低の電源電圧ＶＤＤは、ＶＤＤ＝２・（ＶＴ−Ｖａ）である。
【００４０】
また、容量素子Ｃ２ｉをサンプリンググランドＶ２に接続するＭＯＳスイッチＱ６は、ソース電位が（１／２）・ＶＤＤ＋Ｖａ、ゲート電位が０〔Ｖ〕であるので、ＭＯＳスイッチＱ６のゲート・ソース間電圧ＶＧＳは｜（１／２）・ＶＤＤ＋Ｖａ｜となる。これが閾値電圧の絶対値｜ＶＴ｜以下であるとＭＯＳスイッチＱ６はＯＮ動作しなくなるので、ＭＯＳスイッチＱ６が正常なサンプリング動作可能な最低の電源電圧ＶＤＤは、ＶＤＤ＝２・（ＶＴ−Ｖａ）となる。
【００４１】
同様に、図３（ｂ）において、容量素子Ｃ２ｉをサンプリンググランドＶ２に接続するＭＯＳスイッチＱ１０は、ソース電位が（１／２）・ＶＤＤ＋Ｖａであり、ゲート電位が０〔Ｖ〕であるため、ＭＯＳスイッチＱ１０のゲート・ソース間電圧ＶＧＳの絶対値は、（１／２）・ＶＤＤ＋Ｖａとなる。これが閾値電圧ＶＴ以下であるとＭＯＳスイッチＱ１０はＯＮ動作しなくなるから、ＭＯＳスイッチＱ１０が正常なサンプリング動作可能な最低の電源電圧ＶＤＤは、ＶＤＤ＝２・（ＶＴ−Ｖａ）となる。
【００４２】
また、容量素子Ｃ１ｉをサンプリンググランドＶ１に接続するＭＯＳスイッチＱ９は、ソース電位が（１／２）・ＶＤＤ−Ｖａであり、ゲート電位がＶＤＤであるから、ＭＯＳスイッチＱ９のゲート・ソース間電圧ＶＧＳは、（１／２）・ＶＤＤ＋Ｖａとなる。これが閾値電圧の絶対値｜ＶＴ｜以下であるとＭＯＳスイッチＱ９はＯＮ動作しないから、ＭＯＳスイッチＱ９が正常なサンプリング動作可能な最低の電源電圧ＶＤＤは、ＶＤＤ＝２・（ＶＴ−Ｖａ）となる。
【００４３】
このように、図７に示すＤ／Ａ変換器４０における動作可能な最低電源電圧が２・ＶＴであるのに対し、図１に示すＤ／Ａ変換器５０の最低電源電圧は２・（ＶＴ−Ｖａ）であるから、最低電源電圧をより低く設定することができる。
なお、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとでは、閾値電圧ＶＴが違う場合があるが、この場合には、閾値電圧ＶＴのより大きい方が、支配的となって最低電源電圧が決定されることになる。このように閾値電圧ＶＴのより大きい方に基づき最低電源電圧を決定したとしても、従来のＤ／Ａ変換器４０における最低電源電圧２・ＶＴよりも低く設定することができる。
【００４４】
なお、このとき、サンプリンググランドとして、Ｖ１を０〔Ｖ〕、Ｖ２をＶＤＤ電位とすることによって、動作可能な最低電源電圧を、より低く設定することができる。
図４は、ソース電位の変化に対するＮチャネルＭＯＳトランジスタのＯＮ抵抗値（Ｌ１１）と、ＰチャネルＭＯＳトランジスタのＯＮ抵抗値（Ｌ１２）とを表したものであって、横軸はソース電位、縦軸はＯＮ抵抗値を表す。各特性線Ｌ１１及びＬ１２上の○印は、ソース電圧が電源電圧の（１／２）・ＶＤＤとなるときのＯＮ抵抗値を表し、また、各特性線Ｌ１１及びＬ１２上の×印は、ＮチャネルＭＯＳトランジスタ（Ｑ５、Ｑ９）の動作点となる電位Ｖ１つまり（１／２）・ＶＤＤ−Ｖａと、ＰチャネルＭＯＳトランジスタ（Ｑ６、Ｑ１０）の動作点となる電位Ｖ２つまり、（１／２）・ＶＤＤ＋Ｖａとを表す。なお、特性線Ｌ１１及びＬ１２はそれぞれ異なる電源電圧ＶＤＤにおける、ＯＮ抵抗値を表している。
【００４５】
図４において、各特性線Ｌ１１及びＬ１２において○印位置と、×印位置におけるＯＮ抵抗値を比較すると、×印位置におけるＯＮ抵抗値の方が低い。したがって、所定の時間内に正しい電荷をサンプリングするためのＭＯＳトランジスタのサイズを小さくすることができる。
したがって、ＭＯＳトランジスタのサイズが小さいということは、電荷をサンプリングするためにゲート電圧が変化し、スイッチがＯＦＦするときのフィードスルーノイズが小さくなり、サンプリング毎の電荷量のばらつきが少なく、これにより出力信号の高調波成分やノイズを小さくすることができる。
【００４６】
なお、図１において、スイッチＳＢ１、ＳＢ２も、このＤ／Ａ変換器５０が動作するために確実にＯＮ、ＯＦＦ動作させる必要があるが、これらのソース電位はアナロググランドＶ３であるから、スイッチＳＢ１、ＳＢ２をＮチャネルＭＯＳトランジスタで構成し、アナロググランドＶ３を、（１／２）・ＶＤＤよりも充分低くすること、或いは、スイッチＳＢ１、ＳＢ２をＰチャネルＭＯＳトランジスタで構成し、アナロググランドＶ３を（１／２）・ＶＤＤよりも充分高くすることによって、確実に動作させることができる。
【００４７】
また、スイッチＳＹ１〜ＳＹｉは、アナロググランドＶ３が（１／２）・ＶＤＤよりも低く設定されている場合には、例えば前記図６に示すように、Ｄ／Ａ変換器１５よりも前段に配置されているデルタシグマ変調器１２でのフィードバックゲインを“１”よりも充分大きく設定してアナログ出力信号の振幅を適度に小さくし、ソース電位となるアナログ出力信号電位の範囲を（１／２）・ＶＤＤよりも充分低くすることによって、ＮチャネＭＯＳトランジスタ、或いはＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとを並列に用いて構成することができる。
【００４８】
同様に、アナロググランドＶ３が（１／２）・ＶＤＤよりも高く設定されている場合には、例えば図６のデルタシグマ変調器１２でのフィードバックゲインを“１”よりも充分大きく設定して、アナログ出力信号の振幅を適度に小さくし、ソース電位となるアナログ出力信号電位の範囲を（１／２）・ＶＤＤよりも充分高くすることによって、ＰチャネルＭＯＳトランジスタ、或いはＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとを並列に用いて構成することができる。
【００４９】
次に、本発明の第２の実施の形態を説明する。
この第２の実施の形態は、上記第１の実施の形態では、演算増幅器１００をシングルエンド型の回路構成にしたのに対し、全差動型の回路構成にしたものである。
この第２の実施の形態におけるＤ／Ａ変換器５５は、図５に示すように、非反転出力端子（ＯＵＴ＋）と反転入力端子とが容量素子Ｃfb１で接続されると共に、反転出力端子（ＯＵＴ−）と非反転入力端子とが容量素子Ｃfb２で接続されている演算増幅器１００と、非反転出力側の容量素子Ｃ１１〜Ｃ１ｉ及び各容量素子Ｃ１１〜Ｃ１ｉのそれぞれに対応する容量素子Ｃ２１〜Ｃ２ｉと、前記各容量素子Ｃ１１〜Ｃ１ｉと演算増幅器１００の反転入力端子との間に接続されたスイッチＳＢ１と、各容量素子Ｃ１１〜Ｃ１ｉの右側の端子を第１のサンプリンググランドＶ１に接続するスイッチＳＵ１１〜ＳＵ１ｉと、前記各容量素子Ｃ２１〜Ｃ２ｉと演算増幅器１００の反転入力端子との間に接続されたスイッチＳＢ２と、各容量素子Ｃ２１〜Ｃ２ｉの右側の端子を第２のサンプリンググランドＶ２に接続するスイッチＳＵ２１〜ＳＵ２ｉと、前記容量素子Ｃ１１〜Ｃ１ｉ及びＣ２１〜Ｃ２ｉの対応する左側の端子どうしを、２種類の基準電位（Ｖｒ＋、Ｖｒ−）の何れかに接続するスイッチＳＵＧ１１〜ＳＵＧ１ｉと、各容量素子Ｃ１１〜Ｃ１ｉ及びＣ２１〜Ｃ２ｉの対応する左側の端子どうしと前記演算増幅器１００の非反転出力端子との間に接続されたスイッチＳＹ１１〜ＳＹ１ｉとを備えている。
【００５０】
さらに、反転出力側の容量素子Ｃ３１〜Ｃ３ｉ及びこれら容量素子Ｃ３１〜Ｃ３ｉのそれぞれに対応するＣ４１〜Ｃ４ｉと、前記各容量素子Ｃ３１〜Ｃ３ｉと演算増幅器１００の非反転入力端子との間に接続されたスイッチＳＢ３と、各容量素子Ｃ３１〜Ｃ３ｉの右側の端子を第１のサンプリンググランドＶ１に接続するスイッチＳＵ３１〜ＳＵ３ｉと、前記各容量素子Ｃ４１〜Ｃ４ｉと演算増幅器１００の非反転入力端子との間に接続されたスイッチＳＢ４と、各容量素子Ｃ４１〜Ｃ４ｉの右側の端子を第２のサンプリンググランドＶ２に接続するスイッチＳＵ４１〜ＳＵ４ｉと、前記容量素子Ｃ３１〜Ｃ３ｉ及びＣ４１〜Ｃ４ｉの対応する左側の端子どうしを、２種類の基準電圧（Ｖｒ＋、Ｖｒ−）の何れかに接続するスイッチＳＵＧ２１〜ＳＵＧ２ｉと、各容量素子Ｃ３１〜Ｃ３ｉ及びＣ４１〜Ｃ４ｉの対応する左側の端子どうしと前記演算増幅器１００の反転出力端子との間に接続されたスイッチＳＹ２１〜ＳＹ２ｉとを備え、さらに、上記第１の実施の形態と同様の２種類のクロックφ１及びφ２を供給するクロック供給部２００を備えている。
【００５１】
そして、上記第１の実施の形態と同様に、前記スイッチＳＵＧ１１〜ＳＵＧ１ｉは、入力される、１ビットのデータからなるデジタルデータＳ１〜Ｓｉの極性（＋１又は−１）に応じて、前記容量素子Ｃ１１〜Ｃ１ｉ及びＣ２１〜Ｃ２ｉの左側の端子を基準電圧（Ｖｒ＋、Ｖｒ−）の何れかに接続し、クロックφ１がハイレベルであり且つデジタルデータＳｘの極性が“＋１”であるときには、基準電圧Ｖｒ＋に接続し、クロックφ１がハイレベルであり且つデジタルデータＳｘの極性が“−１”であるときには、基準電圧Ｖｒ−に接続する。また、クロックφ１がローレベルであるときには非導通状態（ＯＦＦ状態）となる。
【００５２】
一方、前記スイッチＳＵＧ２１〜ＳＵＧ２ｉは、デジタルデータＳ１〜Ｓｉの極性（＋１又は−１）に応じて、前記容量素子Ｃ３１〜Ｃ３ｉ及びＣ４１〜Ｃ４ｉの左側の端子を基準電圧（Ｖｒ＋、Ｖｒ−）の何れかに接続し、クロックφ１がハイレベルであり且つデジタルデータＳｘの極性が“＋１”であるときには、基準電圧Ｖｒ−に接続し、クロックφ１がハイレベルであり且つデジタルデータＳｘの極性が“−１”であるときには、基準電圧Ｖｒ＋に接続する。また、クロックφ１がローレベルであるときには非導通状態（ＯＦＦ状態）となる。
【００５３】
ここで、前記デジタルデータＳｘの極性は、そのデータ値が“１”であるとき“＋１”、データ値が“０”であるとき“−１”とする。
前記スイッチＳＢ１〜ＳＢ４及びスイッチＳＹ１１〜ＳＹ１ｉ、ＳＹ２１〜ＳＹ２ｉは、クロックφ２がハイレベルのとき導通状態（ＯＮ状態）となり、これ以外のときには非導通状態（ＯＦＦ状態）となるスイッチである。
【００５４】
次に、第２の実施の形態の動作を説明する。
このＤ／Ａ変換器５５は、上記第１の実施の形態におけるＤ／Ａ変換器５０と同様に動作するが、この第２の実施の形態におけるＤ／Ａ変換器５５では、前記演算増幅器１００の非反転出力側に接続される容量素子群Ｃ１１〜Ｃ１ｉ及びＣ２１〜Ｃ２ｉからなる非反転出力側容量素子群Ｇｒ１と、演算増幅器１００の反転出力側に接続される容量素子群Ｃ３１〜Ｃ３ｉ及びＣ４１〜Ｃ４ｉからなる反転出力側容量素子群Ｇｒ２とでは、クロックφ１がハイレベルである期間に、極性的に反転する電荷を保持する。そして、クロックφ２がハイレベルである期間に、これら非反転出力側容量素子群Ｇｒ１を演算増幅器１００の非反転出力端子と反転入力端子との間に接続し、反転出力泡容量素子群Ｇｒ２を演算増幅器１００の反転出力端子と非反転入力端子との間に接続する。
【００５５】
これによって、非反転出力側容量素子群Ｇｒ１及び反転出力側容量素子群Ｇｒ２の各容量素子に、クロックφ１がハイレベルである期間に保持された電荷が、演算増幅器１００の帰還容量素子Ｃfb１及びＣfb２に転送されて積分され、上記第１の実施の形態と同様に、非反転出力側容量素子群Ｇｒ１の各容量素子とＣfb１との間、及び反転出力側容量素子群Ｇｒ２の各容量素子とＣfb２の間で、各容量素子で保持していた電荷の電荷再分配を行うための電荷の移動が行われる。
【００５６】
このとき、非反転出力側容量素子群Ｇｒ１と反転出力端子群Ｇｒ２とでは、逆極性の電荷を保持するから、非反転出力側の出力端子からの出力電圧と反転出力側の出力端子からの出力電圧との差が実際の出力信号となり、全差動のアナログ信号出力を得ることができる。
この第２の実施の形態においても、正の電源電位ＶＤＤと負の電源電位０〔Ｖ〕の元で動作させ、基準電圧Ｖｒ＋をＶＤＤ電位とし、基準電圧Ｖｒ−を０〔Ｖ〕電位とする。また、サンプリンググランドＶ１を電源電圧ＶＤＤの中点電位（１／２）・ＶＤＤよりもＶａだけ低い電位とし、サンプリンググランドＶ２を電源電圧ＶＤＤの中点電位（１／２）・ＶＤＤよりもＶａだけ高い電位とする。
【００５７】
このようにすることによって、この場合も上記第１の実施の形態と同様に、スイッチＳＵＧ１１〜ＳＵ１ｉ、ＳＵＧ２１〜ＳＵＧ２ｉのうち、基準電圧Ｖｒ＋に接続されるスイッチをＰチャネルＭＯＳトランジスタ、基準電位Ｖｒ−に接続されるスイッチをＮチャネルＭＯＳトランジスタで構成し、また、サンプリンググランドＶ１に接続されるスイッチＳＵ１１〜ＳＵ１ｉ、ＳＵ３１〜ＳＵ３ｉをＮチャネルＭＯＳトランジスタ、サンプリンググランドＶ２に接続されるスイッチＳＵ２１〜ＳＵ２ｉ、ＳＵ４１〜ＳＵ４ｉをＰチャネルＭＯＳトランジスタで構成することができる。
【００５８】
したがって、この場合も上記第１の実施の形態と同様に、ＭＯＳスイッチとなるＭＯＳトランジスタのサイズを小さくすることができる。また、電荷をサンプリングするためにゲート電圧が変化しＭＯＳスイッチがＯＦＦする時のフィードスルーノイズを小さくすることができ、サンプリング毎の電荷量のばらつきを小さくすることができる。
【００５９】
また、対をなす、演算増幅器１００の非反転出力側の系と反転出力側の系とでは、サンプリング時のフィードスルーノイズは同極性であり且つ等価であるため、演算増幅器１００の差動出力信号に現れるフィードスルーノイズは相殺されることになる。したがって、フィードスルーノイズは、相殺しきれなかったわずかな誤差成分のみとなり、この誤差成分は、ＭＯＳスイッチのサイズが大きい場合に比較して小さい。したがって、出力信号の高調波成分やノイズを低減することができる。
【００６０】
また、上記第１及び第２の実施の形態において、例えば、実際に大規模集積回路として実現する際に、サンプリンググランドＶ１又はＶ２に接続されるスイッチＳＵ１１〜ＳＵ４ｉ、ＳＢ１〜ＳＢ４を、クロックφ１又はクロックφ２と同期して動作させる際に、これらスイッチをＯＦＦ動作させるときには、他のスイッチよりもわずかに早くＯＦＦ動作するようにタイミング調整を行い、デジタルデータＳｘが“１”の場合と、“−１”の場合とで、混入するフィードスルーノイズが等価となるように調整する方法がある。しかしながら、上記第１及び第２の実施の形態においては、スイッチを構成するＭＯＳスイッチのサイズを小さくすることでフィードスルーノイズの発生量を低減することができる。したがって、前記スイッチを駆動するための処理装置においてタイミング調整を行うために処理負荷が増加するといったようなことを伴うことはなく、容易に実現することができる。
【００６１】
また、上記第１及び第２の実施の形態においては、スイッチト・キャパシタ型Ｄ／Ａ変換器単体とした場合について説明したが、上記第１及び第２の実施の形態におけるスイッチト・キャパシタ型Ｄ／Ａ変換器５０或いは５５を、前記図６に示すスイッチト・キャパシタ型Ｄ／Ａ変換器１５として適用し、いわゆるデルタシグマ型Ｄ／Ａ変換器として用いることも可能である。このようにすることによって、より低い電源電圧で動作するＤ／Ａ変換器を含んでなる、デルタシグマ型Ｄ／Ａ変換器を容易に得ることができる。
【００６２】
なお、上記各実施の形態においては、サンプリンググランドとして、Ｖ１＝（１／２）・ＶＤＤ−Ｖａ、Ｖ２＝（１／２）・ＶＤＤ＋Ｖａとした場合について説明したが、これに限るものではなく、Ｖ１＝（〔Ｖｒ＋〕＋〔Ｖｒ−〕）／２−Ｖａ、Ｖ２＝（〔Ｖｒ＋〕＋〔Ｖｒ−〕）／２＋Ｖａ（ただし、Ｖａは任意の値）を満足するように設定すればよい。
【００６３】
ここで、上記第１の実施の形態において、第１の期間がクロックφ１がハイレベルである期間に対応し、第２の期間がクロックφ２がハイレベルである期間に対応し、基準電圧Ｖｒ＋、Ｖｒ−が電荷保持用電源電圧に対応し、サンプリンググランドＶ１が第１の基準電圧に対応し、容量素子Ｃ１１〜Ｃ１ｉが第１の容量素子に対応し、サンプリンググランドＶ２が第２の基準電圧に対応し、容量素子Ｃ２１〜Ｃ２ｉが第２の容量素子に対応し、スイッチＳＹ１〜ＳＹｉ及びＳＢ１、ＳＢ２がスイッチ手段に対応している。
【００６４】
また、上記第２の実施の形態において、第１の期間がクロックφ１がハイレベルである期間に対応し、第２の期間がクロックφ２がハイレベルである期間に対応し、基準電圧Ｖｒ＋、Ｖｒ−が電荷保持用電源電圧に対応し、サンプリンググランドＶ１が第１の基準電圧に対応し、容量素子Ｃ１１〜Ｃ１ｉが第１の容量素子に対応し、容量素子Ｃ３１〜Ｃ３ｉが第３の容量素子に対応し、サンプリンググランドＶ２が第２の基準電圧に対応し、容量素子Ｃ２１〜Ｃ２ｉが第２の容量素子に対応し、容量素子Ｃ４１〜Ｃ４ｉが第４の容量素子に対応し、スイッチＳＹ１１〜ＳＹ１ｉ及びＳＢ１、ＳＢ２が第１のスイッチ手段に対応し、スイッチＳＹ２１〜ＳＹ２ｉ及びＳＢ３、ＳＢ４が第２のスイッチ手段に対応している。
【００６５】
【発明の効果】
本発明の請求項１乃至請求項３に係るＤ／Ａ変換器によれば、第１の期間に、与えられたデジタル信号に基づいて、電荷保持用電源電圧と第１の基準電圧との差に応じた電荷を第１の容量素子で保持すると共に、電荷保持用電源電圧と第２の基準電圧との差に応じた電荷を第２の容量素子で保持し、第２の期間に第１及び第２の容量素子を、演算増幅器の入力端子と出力端子との間に接続するようにしたので、より低い電源電圧で動作させることができ、且つ、出力信号に高調波成分やノイズ成分の少ないＤ／Ａ変換器を実現することができる。
【００６６】
このとき、第１の期間に、与えられたデジタル信号に基づいて、電荷保持用電源電圧と第１の基準電圧との差に応じた電荷を第１及び第３の容量素子で保持する共に、電荷保持用電源電圧と第２の基準電圧との差に応じた電荷を第２及び第４の容量素子で保持し、第２の期間に、第１及び第２の容量素子を演算増幅器の反転入力端子と非反転出力端子との間に接続し、且つ第３及び第４の容量素子を演算増幅器の非反転入力端子と反転出力端子との間に接続することによって、より低い電源電圧で動作させることができ、且つ、出力信号に高調波成分やノイズ成分の少ない全差動型のＤ／Ａ変換器を実現することができる。
【００６７】
また、本発明の請求項４乃至請求項６に係るデルタシグマ型Ｄ／Ａ変換器によれば、デジタルフィルタがデジタル信号を補間して、サンプリング周波数よりも周波数の高い第２のデジタル信号に変換し、デジタルデルタシグマ変調器が第２のデジタル信号をノイズシェーピングしてより低ビット数の第３のデジタル信号に変換し、さらに、Ｄ／Ａ変換器がＤ／Ａ変換する際に、第１の期間に、第３のデジタル信号に基づいて、電荷保持用電源電圧と第１の基準電圧との差に応じた電荷を第１の容量素子で保持し、電荷保持用電源電圧と第２の基準電圧との差に応じた電荷を第２の容量素子で保持し、第２の期間に、第１及び第２の容量素子を演算増幅器の入力端子と出力端子との間に接続するようにしたので、より低い電源電圧で動作させることができ、且つ、出力信号に高調波成分やノイズ成分の少ないＤ／Ａ変換器を含んで構成されるデルタシグマ型Ｄ／Ａ変換器を実現することができる。
【００６８】
このとき、前記Ｄ／Ａ変換器において、第１の期間に、第３のデジタル信号に基づいて、電荷保持用電源電圧と第１の基準電圧との差に応じた電荷を第１及び第３の容量素子で保持する共に、電荷保持用電源電圧と第２の基準電圧との差に応じた電荷を第２及び第４の容量素子で保持し、第２の期間に、第１及び第２の容量素子を演算増幅器の反転入力端子と非反転出力端子との間に接続し、且つ第３及び第４の容量素子を演算増幅器の非反転入力端子と反転出力端子との間に接続することによって、より低い電源電圧で動作させることができ、且つ、出力信号に高調波成分やノイズ成分の少ない全差動型のＤ／Ａ変換器を含んで構成されるデルタシグマ型Ｄ／Ａ変換器を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるＤ／Ａ変換器の一例を示す回路図である。
【図２】図１のクロック供給部において発生するクロックのタイミングチャートである。
【図３】第１の実施の形態の動作説明に供する説明図である。
【図４】ＭＯＳトランジスタのソース電位とＯＮ抵抗値との対応を表す特性図である。
【図５】第２の実施の形態におけるＤ／Ａ変換器の一例を示す回路図である。
【図６】Ｄ／Ａ変換器を備えた信号変換装置の一例を示すブロック図である。
【図７】従来のＤ／Ａ変換器の一例を示す回路図である。
【図８】従来の動作説明に供する説明図である。
【図９】ＮチャネルＭＯＳトランジスタの、電源電圧が異なる場合の、ソース電位とＯＮ抵抗値との対応を表す特性図である。
【符号の説明】
１０ 信号変換装置
４０ Ｄ／Ａ変換器
５０、５５ Ｄ／Ａ変換器
１００ 演算増幅器
２００ クロック供給部
Ｃ１１〜Ｃ１ｉ、Ｃ２１〜Ｃ２ｉ 容量素子
Ｃ３１〜Ｃ３ｉ、Ｃ４１〜Ｃ４ｉ 容量素子
Ｃfb、Ｃfb１、Ｃfb２ 容量素子
ＳＢ１〜ＳＢ４ スイッチ
ＳＵ１１〜ＳＵ１ｉ、ＳＵ２１〜ＳＵ２ｉ スイッチ
ＳＵ３１〜ＳＵ３ｉ、ＳＵ４１〜ＳＵ４ｉ スイッチ
ＳＵＧ１１〜ＳＵＧ１ｉ、ＳＵＧ２１〜ＳＵＧ２ｉ スイッチ
ＳＵＧ３１〜ＳＵＧ３ｉ、ＳＵＧ４１〜ＳＵＧ４ｉ スイッチ
ＳＹ１１〜ＳＹ１ｉ、ＳＹ２１〜ＳＹ２ｉ スイッチ
ＳＹ３１〜ＳＹ３ｉ、ＳＹ４１〜ＳＹ４ｉ スイッチ
Claims (6)
- 与えられたデジタル信号をアナログ信号に変換するＤ／Ａ変換器であって、
第１の期間に、前記デジタル信号に基づいて、電荷保持用電源電圧と第１の基準電圧との差に応じた電荷を保持する第１の容量素子及び前記電荷保持用電源電圧と第２の基準電圧との差に応じた電荷を保持する第２の容量素子と、
第２の期間に、前記第１及び第２の容量素子を演算増幅器の入力端子と出力端子との間に接続するスイッチ手段と、を備えることを特徴とするＤ／Ａ変換器。 - 与えられたデジタル信号をアナログ信号に変換するＤ／Ａ変換器であって、
第１の期間に、前記デジタル信号に基づいて、電荷保持用電源電圧と第１の基準電圧との差に応じた電荷を保持する第１の容量素子及び前記電荷保持用電源電圧と第２の基準電圧との差に応じた電荷を保持する第２の容量素子と、
第２の期間に、前記第１及び第２の容量素子を演算増幅器の反転入力端子と非反転出力端子との間に接続する第１のスイッチ手段と、
前記第１の期間に、前記デジタル信号に基づいて、前記電荷保持用電源電圧と前記第１の基準電圧との差に応じた電荷を保持する第３の容量素子及び前記電荷保持用電源電圧と前記第２の基準電圧との差に応じた電荷を保持する第４の容量素子と、
前記第２の期間に、前記第３及び第４の容量素子を前記演算増幅器の非反転入力端子と反転出力端子との間に接続する第２のスイッチ手段と、を備えることを特徴とするＤ／Ａ変換器。 - 前記スイッチ手段は、ＭＯＳトランジスタを含んで構成されることを特徴とする請求項１又は２記載のＤ／Ａ変換器。
- 所定のサンプリング周波数でサンプリングされたデジタル信号をアナログ信号に変換するデルタシグマ型Ｄ／Ａ変換器であって、
前記デジタル信号を補間して、前記サンプリング周波数よりも周波数の高い第２のデジタル信号に変換するデジタルフィルタと、
前記第２のデジタル信号をノイズシェーピングしてより低ビット数の第３のデジタル信号に変換するデジタルデルタシグマ変調器と、
デジタル・アナログ変換を行うＤ／Ａ変換器と、を備え、
当該Ｄ／Ａ変換器は、第１の期間に、前記第３のデジタル信号に基づいて、電荷保持用電源電圧と第１の基準電圧との差に応じた電荷を保持する第１の容量素子及び前記電荷保持用電源電圧と第２の基準電圧との差に応じた電荷を保持する第２の容量素子と、
第２の期間に、前記第１及び第２の容量素子を演算増幅器の入力端子と出力端子との間に接続するスイッチ手段と、を備えることを特徴とするデルタシグマ型Ｄ／Ａ変換器。 - 所定のサンプリング周波数でサンプリングされたデジタル信号をアナログ信号に変換するデルタシグマ型Ｄ／Ａ変換器であって、
前記デジタル信号を補間して、前記サンプリング周波数よりも周波数の高い第２のデジタル信号に変換するデジタルフィルタと、
前記第２のデジタル信号をノイズシェーピングしてより低ビット数の第３のデジタル信号に変換するデジタルデルタシグマ変調器と、
デジタル・アナログ変換を行うＤ／Ａ変換器と、を備え、
当該Ｄ／Ａ変換器は、第１の期間に、前記第３のデジタル信号に基づいて、電荷保持用電源電圧と第１の基準電圧との差に応じた電荷を保持する第１の容量素子及び前記電荷保持用電源電圧と第２の基準電圧との差に応じた電荷を保持する第２の容量素子と、
第２の期間に、前記第１及び第２の容量素子を演算増幅器の反転入力端子と非反転出力端子との間に接続する第１のスイッチ手段と、
前記第１の期間に、前記第３のデジタル信号に基づいて、前記電荷保持用電源電圧と前記第１の基準電圧との差に応じた電荷を保持する第３の容量素子及び前記電荷保持用電源電圧と前記第２の基準電圧との差に応じた電荷を保持する第４の容量素子と、
前記第２の期間に、前記第３及び第４の容量素子を前記演算増幅器の非反転入力端子と反転出力端子との間に接続する第２のスイッチ手段と、を備えることを特徴とするデルタシグマ型Ｄ／Ａ変換器。 - 前記スイッチ手段は、ＭＯＳトランジスタを含んで構成されることを特徴とする請求項４又は５記載のデルタシグマ型Ｄ／Ａ変換器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002083775A JP3920123B2 (ja) | 2002-03-25 | 2002-03-25 | Ｄ／ａ変換器及びデルタシグマ型ｄ／ａ変換器 |
| US10/394,155 US6693574B2 (en) | 2002-03-25 | 2003-03-24 | D/A converter and delta-sigma D/A converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002083775A JP3920123B2 (ja) | 2002-03-25 | 2002-03-25 | Ｄ／ａ変換器及びデルタシグマ型ｄ／ａ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003283337A JP2003283337A (ja) | 2003-10-03 |
| JP3920123B2 true JP3920123B2 (ja) | 2007-05-30 |
Family
ID=28035804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002083775A Expired - Fee Related JP3920123B2 (ja) | 2002-03-25 | 2002-03-25 | Ｄ／ａ変換器及びデルタシグマ型ｄ／ａ変換器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6693574B2 (ja) |
| JP (1) | JP3920123B2 (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6741197B1 (en) * | 2003-01-13 | 2004-05-25 | Cirrus Logic, Inc. | Digital-to-analog converter (DAC) output stage |
| WO2005074139A2 (en) * | 2004-01-28 | 2005-08-11 | Koninklijke Philips Electronics N.V. | A da-converter system and a method for converting a multi-bit digital signal to an analog signal |
| US6924760B1 (en) * | 2004-02-27 | 2005-08-02 | Standard Microsystems Corporation | Highly accurate switched capacitor DAC |
| US7477079B2 (en) | 2004-09-10 | 2009-01-13 | Cirrus Logic, Inc. | Single ended switched capacitor circuit |
| TWI413957B (zh) * | 2005-03-01 | 2013-11-01 | Innolux Corp | 主動式矩陣陣列裝置 |
| KR100660886B1 (ko) * | 2005-11-08 | 2006-12-26 | 삼성전자주식회사 | 커패시터와 ｏｐ 앰프를 이용하는 디지털 아날로그 컨버터 |
| TWI281322B (en) * | 2005-11-29 | 2007-05-11 | Alpha Imaging Technology Corp | Digital analog converter apparatus and digital analog converter thereof |
| JP4272679B2 (ja) * | 2007-01-22 | 2009-06-03 | シャープ株式会社 | スイッチトキャパシタ型ｄ／ａ変換器、液晶ディスプレイの駆動回路 |
| GB0702574D0 (en) * | 2007-02-09 | 2007-03-21 | Texas Instruments Ltd | Loopback circuit |
| US7746261B2 (en) * | 2007-08-01 | 2010-06-29 | Denso Corporation | Variable gain amplifier and D/A converter |
| JP4506864B2 (ja) * | 2007-08-01 | 2010-07-21 | 株式会社デンソー | 可変ゲイン増幅器 |
| JP2009194558A (ja) * | 2008-02-13 | 2009-08-27 | Toshiba Corp | カレントミラー回路及びデジタルアナログ変換回路 |
| US7924062B2 (en) * | 2009-07-15 | 2011-04-12 | Mediatek Inc. | Sampling circuits |
| US20110285566A1 (en) * | 2010-05-19 | 2011-11-24 | Panasonic Corporation | Digital-to-analog converter and digital-to-analog converting device |
| JP2011244236A (ja) * | 2010-05-19 | 2011-12-01 | Panasonic Corp | デジタル−アナログ変換器及びデジタル−アナログ変換装置 |
| JP5566211B2 (ja) | 2010-07-15 | 2014-08-06 | ローム株式会社 | スイッチドキャパシタ型ｄ／ａコンバータ |
| JP5843629B2 (ja) * | 2012-01-24 | 2016-01-13 | 旭化成エレクトロニクス株式会社 | Ｄ／ａ変換器 |
| JP5538462B2 (ja) * | 2012-03-23 | 2014-07-02 | 旭化成エレクトロニクス株式会社 | デジタル−アナログ変換器 |
| JP5700697B2 (ja) * | 2012-04-25 | 2015-04-15 | 旭化成エレクトロニクス株式会社 | デジタル・アナログ変換器 |
| JP5700698B2 (ja) * | 2012-04-26 | 2015-04-15 | 旭化成エレクトロニクス株式会社 | デジタル・アナログ変換器 |
| US8692700B2 (en) | 2012-05-02 | 2014-04-08 | Honeywell International Inc. | Sigma-delta digital-to-analog converter |
| JP5711707B2 (ja) * | 2012-09-13 | 2015-05-07 | 旭化成エレクトロニクス株式会社 | 全差動型のサンプル−ホールド回路及びそれを用いたデジタル−アナログ変換器 |
| JPWO2014061253A1 (ja) * | 2012-10-19 | 2016-09-05 | 旭化成エレクトロニクス株式会社 | Ｄ／ａ変換器 |
| JP7310477B2 (ja) | 2019-09-18 | 2023-07-19 | セイコーエプソン株式会社 | 回路装置、電気光学装置及び電子機器 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8813162D0 (en) * | 1988-06-03 | 1988-07-06 | British Telecomm | Digital-to-analogue conversion |
| US5162801A (en) * | 1991-12-02 | 1992-11-10 | Hughes Aircraft Company | Low noise switched capacitor digital-to-analog converter |
| JPH0946230A (ja) * | 1995-07-27 | 1997-02-14 | Yamaha Corp | Ｄ／ａコンバータ |
| KR100190766B1 (ko) * | 1996-06-24 | 1999-06-01 | 김영환 | 고조파 왜곡을 감소시킨 스위치드 캐패시터 디지탈-아날로그변환기 |
| JP3852721B2 (ja) * | 1997-07-31 | 2006-12-06 | 旭化成マイクロシステム株式会社 | Ｄ／ａ変換器およびデルタシグマ型ｄ／ａ変換器 |
| US5923275A (en) * | 1997-10-22 | 1999-07-13 | National Semiconductor Corporation | Accurate charge-dividing digital-to-analog converter |
| JP3216604B2 (ja) * | 1998-06-25 | 2001-10-09 | 日本電気株式会社 | スイッチトキャパシタ型ｄ／ａ変換器及びディスプレイ駆動回路 |
-
2002
- 2002-03-25 JP JP2002083775A patent/JP3920123B2/ja not_active Expired - Fee Related
-
2003
- 2003-03-24 US US10/394,155 patent/US6693574B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003283337A (ja) | 2003-10-03 |
| US6693574B2 (en) | 2004-02-17 |
| US20030179122A1 (en) | 2003-09-25 |
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| A977 | Report on retrieval |
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| R150 | Certificate of patent or registration of utility model |
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|
| S111 | Request for change of ownership or part of ownership |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R360 | Written notification for declining of transfer of rights |
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| R371 | Transfer withdrawn |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
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|
| S531 | Written request for registration of change of domicile |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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