JP3963677B2 - 半導体記憶装置の製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置及びその製造方法に関し、より詳細には、電荷蓄積層と制御ゲートを有するメモリトランジスタを備える半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭのメモリセルとして、ゲート部に電荷蓄積層と制御ゲートを有し、トンネル電流を利用して電荷蓄積層への電荷の注入、電荷蓄積層からの電荷の放出を行うＭＯＳトランジスタ構造のデバイスが知られている。このメモリセルでは、電荷蓄積層の電荷蓄積状態の相違によるしきい値電圧の相違をデータ“０”、“１”として記憶する。例えば、電荷蓄積層として浮遊ゲートを用いたｎチャネルのメモリセルの場合、浮遊ゲートに電子を注入するには、ソース、ドレイン拡散層と基板を接地して制御ゲートに正の高電圧を印加する。このとき基板側からトンネル電流によって浮遊ゲートに電子が注入される。この電子注入により、メモリセルのしきい値電圧は正方向に移動する。浮遊ゲートの電子を放出させるには、制御ゲートを接地してソース、ドレイン拡散層または基板のいずれかに正の高電圧を印加する。このとき浮遊ゲートからトンネル電流によって基板側の電子が放出される。この電子放出により、メモリセルのしきい値電圧は負方向に移動する。
【０００３】
以上の動作において、電子注入と放出、すなわち書き込みと消去を効率よく行うためには、浮遊ゲートと制御ゲート及び浮遊ゲートと基板との間の容量結合の関係が重要である。すなわち浮遊ゲートと制御ゲート間の容量が大きいほど、制御ゲートの電位を効果的に浮遊ゲートに伝達することができ、書き込み、消去が容易になる。
しかし、近年の半導体技術の進歩、とくに微細加工技術の進歩により、ＥＥＰＲＯＭのメモリセルの小型化と大容量化が急速に進んでいる。したがってメモリセル面積が小さくて、しかも、浮遊ゲートと制御ゲート間の容量を如何に大きく確保するかが重要な問題となっている。
浮遊ゲートと制御ゲートとの間の容量を大きくするためには、これらの間のゲート絶縁膜を薄くするか、その誘電率を大きくするか、または浮遊ゲートと制御ゲートの対向面積を大きくすることが必要である。
【０００４】
しかし、ゲート絶縁膜を薄くすることは、信頼性上限界がある。ゲート絶縁膜の誘電率を大きくすることは、例えば、シリコン酸化膜に代ってシリコン窒素膜等を用いることが考えられるが、これも主として信頼性上問題があって実用的でない。
したがって、十分な容量を確保するためには、浮遊ゲートと制御ゲートのオーバラップ面積を一定値以上確保することが必要となる。これは、メモリセルの面積を小さくしてＥＥＰＲＯＭの大容量化を図る上で障害となる。
【０００５】
これに対し、特許第２８７７４６２号公報に記載されるＥＥＰＲＯＭは、半導体基板に格子縞状の溝により分離されてマトリクス配列された複数の柱状半導体層の側壁を利用してメモリ・トランジスタが構成される。すなわちメモリ・トランジスタは、各柱状半導体層の上面に形成されたドレイン拡散層、溝底部に形成された共通ソース拡散層及び各柱状半導体層の側壁部の周囲全体を取り囲む電荷蓄積層と制御ゲートをもって構成され、制御ゲートが一方向の複数の柱状半導体層について連続的に配設されて制御ゲート線となる。また、制御ゲート線と交差する方向の複数のメモリ・トランジスタのドレイン拡散層に接続されたビット線が設けられる、上述したメモリ・トランジスタの電荷蓄積層と制御ゲートが柱状半導体層の下部に形成される。また、１トランジスタ／１セル構成では、メモリ・トランジスタが過消去の状態、すなわち、読出し電位が０Ｖであってしきい値が負の状態になると、非選択でもセル電流が流れることになり、不都合である。これを確実に防止するために、メモリ・トランジスタに重ねて、柱状半導体層の上部にその周囲の少くとも一部を取り囲むようにゲート電極が形成された選択ゲート・トランジスタが設けられている。
【０００６】
これにより、従来例であるＥＥＰＲＯＭのメモリセルは、柱状半導体層の側壁を利用して、柱状半導体層を取り囲んで形成された電荷蓄積層及び制御ゲートを有するから、小さい占有面積で電荷蓄積層と制御ゲートの間の容量を十分大きく確保することができる。また各メモリセルのビット線に繋がるドレイン拡散層は、それぞれ柱状半導体層の上面に形成され、溝によって電気的に完全に分離されている。さらに素子分離領域が小さくでき、メモリセルサイズが小さくなる。したがって、優れた書き込み、消去効率をもつメモリセルを集積した大容量化ＥＥＰＲＯＭを得ることができる。
【０００７】
図３４４では、柱状シリコン層２が円柱状である場合、すなわち上面が円形である場合を示している。この柱状シリコン層の外形は円柱状でなくてもよい。以下、従来例を図面を参照して説明する。
図３４４は、従来のＥＥＰＲＯＭの平面図であり、図３４５は図３４４のＡ−Ａ’、Ｂ−Ｂ’断面図である。なお、図３４４では、選択ゲート・トランジスタのゲート電極が連続して形成される選択ゲート線は、複雑になるので示していない。
【０００８】
従来例では、ｐ型シリコン基板１の上に格子縞状の溝３により分離された複数の柱状ｐ型シリコン層２がマトリクス配列され、これら各柱状シリコン層２がそれぞれメモリセル領域となっている。各シリコン層２の上面にドレイン拡散層１０が形成され、溝３の底部に共通ソース拡散層９が形成され、溝３の底部に所定厚みの酸化膜４が埋込み形成されている。また、柱状シリコン層２の周囲を取り囲むように、柱状シリコン層２の下部に、トンネル酸化膜５を介して浮遊ゲート６が形成され、さらにその外側に層間絶縁膜７を介して制御ゲート８が形成されて、メモリ・トランジスタが構成される。ここで、制御ゲート８は、図３４４及び図３４５（ｂ）に示すように、一方向の複数のメモリセルについて連続的に配設されて、制御ゲート線すなわちワード線WL（WL1,WL2,…）となっている。そして柱状シリコン層２の上部には、メモリ・トランジスタと同様にその周囲を取り囲むように、ゲート酸化膜３１を介してゲート電極３２が配設されて選択ゲート・トランジスタが構成されている。このトランジスタのゲート電極３２は、メモリセルの制御ゲート８と同様に、制御ゲート線と同じ方向には連続して配設されて選択ゲート線となる。
【０００９】
このように、メモリ・トランジスタ及び選択ゲート・トランジスタが、溝の内部に重ねられた状態で埋込み形成される。制御ゲート線は、その一端部をシリコン層表面にコンタクト部１４として残し、選択ゲート線も制御ゲートと逆の端部のシリコン層にコンタクト部１５を残して、これらにそれぞれワード線WL及び制御ゲート線CGとなるAl配線１３、１６をコンタクトさせている。
溝３の底部には、メモリセルの共通ソース拡散層９が形成され、各柱状シリコン層２の上面には各メモリセル毎のドレイン拡散層１０が形成されている。このように形成されたメモリセルの基板上はＣＶＤ酸化膜１１により覆われ、これにコンタクト孔が開けられて、ワード線WLと交差する方向のメモリセルのドレイン拡散層１０を共通接続するビット線BL（BL1,BL2,…）となるＡｌ配線１２が配設されている。制御ゲート線のパターニングの際に、セルアレイの端部の柱状シリコン層位置にＰＥＰによるマスクを形成しておいてその表面に制御ゲート線と連続する多結晶シリコン膜からなるコンタクト部１４を残し、ここにビット線ＢＬと同時に形成されるＡｌ膜によってワード線となるＡｌ配線１３をコンタクトさせている。
【００１０】
このような図３４５（ａ）に対応する構造を得るための具体的な製造工程例を図３４６（ａ）〜図３４９（ｇ）を参照して説明する。
【００１１】
高不純物濃度のｐ型シリコン基板１に低不純物濃度のp-型シリコン層２をエピタキシャル成長させたウェハを用い、その表面にマスク層２１を堆積し、公知のＰＥＰ工程によりフォトレジスト・パターン２２を形成して、これを用いてマスク層２１をエッチングする（図３４６（ａ））。
【００１２】
そして、マスク層２１を用いて、反応性イオンエッチング法によりシリコン層２をエッチングして、基板１に達する深さの格子縞状の溝３を形成する。これにより、シリコン層２は、柱状をなして複数の島に分離される。その後ＣＶＤ法によりシリコン酸化膜２３を堆積し、これを異方性エッチングにより各柱状シリコン層２の側壁に残す。そしてｎ型不純物をイオン注入によって、各柱状シリコン層２の上面にそれぞれドレイン拡散層１０を形成し、溝底部には共通ソース拡散層９を形成する（図３４６（ｂ））。
その後、等方性エッチングにより各柱状シリコン層２の周囲のに酸化膜２３をエッチング除去した後、必要に応じて斜めイオン注入を利用して各シリコン層２の側壁にチャネルイオン注入を行う。チャネルイオン注入に代って、ＣＶＤ法によりボロンを含む酸化膜を堆積し、その酸化膜からのボロン拡散を利用してもよい。そしてＣＶＤシリコン酸化膜４を堆積し、これを等方性エッチングによりエッチングして、溝３の底部に所定厚みの酸化膜を埋め込む。
【００１３】
次いで、熱酸化によって各シリコン層２の周囲に、例えば１０ｎｍ程度のトンネル酸化膜５を形成した後、第１層多結晶シリコン膜を堆積する。この第１層多結晶シリコン膜を異方性エッチングによりエッチングして、柱状シリコン層２の下部側壁に残して、シリコン層２を取り囲む形の浮遊ゲート６を形成する（図３４７（ｃ））。
続いて、各柱状シリコン層２の周囲に形成された浮遊ゲート６の表面に層間絶縁膜７を形成する。この層間絶縁膜７は、例えば、ＯＮＯ膜とする。具体的には浮遊ゲート６の表面を所定厚み酸化した後、プラズマＣＶＤ法によりシリコン窒化膜を堆積してその表面を熱酸化することにより、ＯＮＯ膜を形成する。そして第２層多結晶シリコン膜を堆積して異方性エッチングによりエッチングすることにより、やはり柱状シリコン層２の下部に制御ゲート８を形成する（図３４７（ｄ））。このとき制御ゲート８は、柱状シリコン層２の間隔を、図３４４の縦方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する制御ゲート線として形成される。そして不要な層間絶縁膜７及びその下のトンネル酸化膜２をエッチング除去した後、ＣＶＤシリコン酸化膜１１１を堆積し、これをエッチングして溝３の途中まで、すなわちメモリセルの浮遊ゲート７及び制御ゲート８が隠れるまで埋め込む（図３４８（ｅ））。
【００１４】
その後、露出した柱状シリコン層２の上部に熱酸化により２０ｎｍ程度のゲート酸化膜３１を形成した後、第３層多結晶シリコン膜を堆積し、これを異方性エッチングによりエッチングしてＭＯＳトランジスタのゲート電極３２を形成する（図３４８（ｆ））。このゲート電極３２も制御ゲート線と同じ方向に連続的にパターン形成されて選択ゲート線となる。選択ゲート線もセルフアラインで連続的に形成することができるが、メモリセルの制御ゲート８の場合に比べて難しい。これは、メモリ・トランジスタ部は２層ゲートであるのに対し、選択ゲート・トランジスタが単層ゲートであるため、隣接セル間のゲート電極間隔が制御ゲート間隔より広いからである。したがって確実にゲート電極３２を連続させるためには、これを二層多結晶シリコン構造として、最初の多結晶シリコン膜についてはマスク工程でゲート電極を繋げる部分にのみ残し、次の多結晶シリコン膜に対して側壁残しの技術を利用すればよい。
なお、制御ゲート線及び選択ゲート線はそれぞれ異なる端部において、柱状シリコン層上面にコンタクト部１４、１５が形成されるように、多結晶シリコン膜エッチングに際してマスクを形成しておく。
【００１５】
最後にＣＶＤシリコン酸化膜１１２を堆積して、必要なら平坦化処理を行った後、コンタクト孔を開けて、Ａｌの蒸着、パターニングにより、ビット線ＢＬとなるＡｌ配線１２、制御ゲート線ＣＧとなるＡｌ配線１３及びワード線ＷＬとなるＡｌ配線１６を同時に形成する（図３４９（ｇ））。
【００１６】
図３５０（ａ）は、この従来例のＥＥＰＲＯＭの１メモリセルの要部断面構造を、図２７５（ｂ）は等価回路を示している。
図３５０（ａ）及び（ｂ）を用いて、この従来例のＥＥＰＲＯＭの動作を簡単に説明する。
【００１７】
まず、書込みにホットキャリア注入を利用する場合の書込みは、選択ワード線WLに十分高い正電位を与え、選択制御ゲート線CG及び選択ビット線BLに所定の正電位を与える。これにより選択ゲート・トランジスタQsを介して正電位をメモリ・トランジスタQcのドレインに伝達して、メモリ・トランジスタQcでチャネル電流を流して、ホットキャリア注入を行う。これにより、そのメモリセルのしきい値は正方向に移動する。
【００１８】
消去は、選択制御ゲートCGを０Ｖとし、ワード線WL及びビット線BLに高い正電位を与えて、ドレイン側に浮遊ゲートの電子を放出させる。一括消去の場合には、共通ソースに高い正電位を与えれてソース側に電子を放出させることもできる。これにより、メモリセルのしきい値は負方向に移動する。
【００１９】
読出し動作は、ワード線WLにより選択ゲート・トランジスタQsを開き、制御ゲート線CGの読出し電位を与えて、電流の有無により“０”、“１”判別を行う。電子注入にFNトンネリングを利用する場合には、選択制御ゲート線CG及び選択ワード線WLに高い正電位を与え、選択ビット線BLを０Ｖとして、基板から浮遊ゲートに電子を注入する。
また、この従来例によれば、選択ゲート・トランジスタがあるため、過消去状態になっても誤動作しないＥＥＰＲＯＭが得られる。
【００２０】
ところで、この従来例では、図３５０（ａ）に示したように、選択ゲート・トランジスタQsとメモリ・トランジスタQcの間には拡散層がない。これは、柱状シリコン層の側面に選択的に拡散層を形成することが困難だからである。したがって、図３４５（ａ）及び（ｂ）の構造において、メモリ・トランジスタのゲート部と選択ゲート・トランジスタのゲート部の間の分離酸化膜はできるだけ薄いことが望ましい。特に、ホットエレクトロン注入を利用する場合には、メモリ・トランジスタのドレイン部に十分な“Ｈ”レベル電位を伝達するために、この分離酸化膜厚が３０〜４０ｎｍ程度であることが必要になる。
このような微小間隔は、先の製造工程で説明したＣＶＤ法による酸化膜埋込みのみでは実際上は困難である。したがって、ＣＶＤ酸化膜による埋込みは浮遊ゲート６及び制御ゲート８が露出する状態とし、選択ゲート・トランジスタ用のゲート酸化の工程で同時に浮遊ゲート６及び制御ゲート８の露出部に薄い酸化膜を形成する方法が望ましい。
【００２１】
また、従来例によれば、格子縞状の溝底部を分離領域として、柱状シリコン層が配列され、この柱状シリコン層の周囲を取り囲むように形成された浮遊ゲートをもつメモリセルが構成されるから、メモリセルの占有面積が小さい、高集積化ＥＥＰＲＯＭが得られる。しかも、メモリセル占有面積が小さいにも拘らず、浮遊ゲートと制御ゲート間の容量は十分大きく確保することができる。
なお、従来例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、柱状シリコン層の配置が対称的でない場合に初めて可能である。すなわち、ワード線方向の柱状シリコン層の隣接間隔を、ビット線方向のそれより小さくすることにより、ビット線方向には分離され、ワード線方向に繋がる制御ゲート線がマスクなしで自動的に得られる。
【００２２】
これに対して、例えば、柱状シリコン層の配置を対称的にした場合には、ＰＥＰ工程を必要とする。
具体的に説明すれば、第２層多結晶シリコン膜を厚く堆積して、ＰＥＰ工程を経て、制御ゲート線として連続させるべき部分にこれを残すように選択エッチングする。
ついで、第３層多結晶シリコン膜を堆積して、従来例で説明したと同様に側壁残しのエッチングを行う。また、柱状シリコン層の配置が対称的でない場合にも、その配置の間隔によっては従来例のように自動的に連続する制御ゲート線が形成できないこともある。
この様な場合にも、上述のようなマスク工程を用いることにより、一方向に連続する制御ゲート線を形成すればよい。
【００２３】
また、従来例では浮遊ゲート構造のメモリセルを用いたが、電荷蓄積層は必ずしも浮遊ゲート構造である必要はなく、電荷蓄積層を多層絶縁膜へのトラップにより実現している、例えばＭＮＯＳ構造の場合にも有効である。
図３５１は、ＭＮＯＳ構造のメモリセルを用いた場合の図３４５（ａ）に対応する断面図である。電荷蓄積層となる積層絶縁膜２４は、トンネル酸化膜とシリコン窒化膜の積層構造、またはその窒化膜表面にさらに酸化膜を形成した構造とする。
図３５２は、上記従来例において、メモリ・トランジスタと選択ゲート・トランジスタを逆にした例、すなわち、柱状シリコン層２の下部に選択ゲート・トランジスタを形成し、上部にメモリ・トランジスタを形成した図３４５（ａ）に対応する断面図である。共通ソース側に選択ゲート・トランジスタを設けるこの構造は、書き込み方式としてホットエレクトロン注入方式が用いる場合に採用することができる。
図３５３は、一つの柱状シリコン層に複数のメモリセルを構成した従来例である。先の従来例と対応する部分には先の従来例と同一符号を付して詳細な説明は省略する。この従来例では、柱状シリコン層２の最下部に選択ゲート・トランジスタQs1を形成し、その上に３個のメモリ・トランジスタQc1、Qc2、Q3cを重ね、さらにその上に選択ゲート・トランジスタQs2を形成している。この構造は基本的に先に説明した製造工程を繰り返すことにより得られる。
図３５２及び図３５３で説明した従来例においても、メモリ・トランジスタとして浮遊ゲート構造に代えて、ＭＮＯＳ構造を用いることができる。
【００２４】
以上述べたように従来技術によれば、格子縞状溝によって分離された柱状半導体層の側壁を利用して、電荷蓄積層と制御ゲートをもつメモリ・トランジスタを用いたメモリセルを構成することにより、制御ゲートと電荷蓄積層間の容量を十分大きく確保して、しかもメモリセル占有面積を小さくして高集積化を図ったＥＥＰＲＯＭを得ることができる。
【００２５】
【発明が解決しようとする課題】
しかし、一つの柱状半導体層に複数のメモリセルを直列に接続して構成し、各メモリセルの閾値が同じであると考えた場合、制御ゲート線ＣＧに読出し電位を与えて、電流の有無により“０”、“１”判別を行う読み出し動作の際、直列に接続された両端に位置するメモリセルにおいては基板からのバックバイアス効果により閾値の変動が顕著となる。これにより直列に接続するメモリセルの個数がデバイス上制約されるため、大容量化を行った際に問題となる。
また、基板に対して垂直方向にトランジスタを形成していく際、各段毎にトランジスタを形成していけば、各段毎の熱履歴の違いによるトンネル膜質の違いや拡散層のプロファイルの違いによるセル特性のばらつきが発生する。
【００２６】
本発明は上記課題に鑑みなされたものであり、電荷蓄積層及び制御ゲートを有する半導体記憶装置のバックバイアス効果による影響を低減させることにより集積度を向上させ、メモリセルの占有面積を増加させずに電荷蓄積層と制御ゲートの間の容量比をより一層増大させるとともに、製造プロセスに起因する各メモリセルトランジスタの熱履歴の遍歴を最小限に抑えることでメモリセルの特性のばらつきを抑える半導体記憶装置の製造方法を提供することを目的とする。
【００２７】
【課題を解決するための手段】
本発明によれば、半導体基板上に第１の絶縁膜を形成する工程と、
該第１の絶縁膜をパターニングして、互いに分離された島状絶縁膜を形成する工程と、
該島状絶縁膜の側壁に第１の導電膜をからなる電荷蓄積層をサイドウォール状に形成する工程と、
該電荷蓄積層の側壁に層間容量膜を介して第２の導電膜からなる制御ゲートをサイドウォール状に形成する工程と、
前記島状絶縁膜をパターニングして、前記半導体基板表面の一部及び第１の導電膜の側壁を露出させる工程と、
露出した前記第１の導電膜の側壁にトンネル絶縁膜を形成する工程と、
該トンネル絶縁膜に接するように、エピタキシャル成長により島状半導体層を形成する工程と、
前記島状半導体層における第１の導電膜に対向する領域に不純物を導入する工程とを含むことにより、
半導体基板と、少なくとも１つの島状半導体層、該島状半導体層の側壁の周囲の全部又は一部に形成された電荷蓄積層及び制御ゲートから構成される少なくとも１つのメモリセルとを有し、該メモリセルの少なくとも１つが前記半導体基板から電気的に絶縁されてなる半導体記憶装置を製造する半導体記憶装置の製造方法が提供される。
【００２８】
また、本発明によれば、半導体基板上に第１の絶縁膜を形成する工程と、
該第１の絶縁膜をパターニングして、互いに分離された島状絶縁膜を形成する工程と、
該島状絶縁膜の側壁に第１の導電膜をからなる制御ゲートをサイドウォール状に形成する工程と、
前記島状絶縁膜をパターニングして、前記半導体基板表面の一部及び第１の導電膜の側壁を露出させる工程と、
露出した前記第１の導電膜の側壁に積層絶縁膜からなる電荷蓄積層を形成する工程と、
該電荷蓄積層に接するように、エピタキシャル成長により島状半導体層を形成する工程と、
前記島状半導体層における第１の導電膜に対向する領域に不純物を導入する工程とを含むことにより、
半導体基板と、少なくとも１つの島状半導体層、該島状半導体層の側壁の周囲の全部又は一部に形成された電荷蓄積層及び制御ゲートから構成される少なくとも１つのメモリセルとを有し、該メモリセルの少なくとも１つが前記半導体基板から電気的に絶縁されてなる半導体記憶装置を製造する半導体記憶装置の製造方法が提供される。
【００２９】
さらに、本発明によれば、半導体基板上に第１の絶縁膜を形成する工程と、
該第１の絶縁膜をパターニングして、互いに分離された島状絶縁膜を形成する工程と、
該島状絶縁膜の側壁に第１の導電膜をからなる制御ゲート及びキャパシタ電極をサイドウォール状に形成する工程と、
前記島状絶縁膜をパターニングして、前記半導体基板表面の一部及び第１の導電膜の側壁を露出させる工程と、
露出した前記第１の導電膜の側壁にゲート絶縁膜を形成する工程と、
該ゲート絶縁膜に接するように、エピタキシャル成長により島状半導体層を形成する工程と、
前記島状半導体層における第１の導電膜に対向する領域に不純物を導入する工程とを含むことにより、
半導体基板と、少なくとも１つの島状半導体層、該島状半導体層の側壁の周囲の全部又は一部に形成された電荷蓄積層及び制御ゲートから構成される少なくとも１つのメモリセルとを有し、該メモリセルの少なくとも１つが前記半導体基板から電気的に絶縁されてなる半導体記憶装置を製造する半導体記憶装置の製造方法が提供される。
【００３０】
【発明の実施の形態】
本発明の半導体記憶装置は、半導体基板面の垂線方向に電荷蓄積層および制御ゲートとなる第三の電極を有する複数のメモリセルを直列に接続し、該メモリセルは半導体基板と該半導体基板上に格子縞状に分離されてなるマトリクス状に配列された複数の島状半導体層の側壁部に形成され、該島状半導体層に配置された不純物拡散層をメモリセルのソースもしくはドレインとし、該不純物拡散層により半導体基板と島状半導体層が電気的に分離しており、前記制御ゲートが一方向の複数の島状半導体層について連続的に、且つ、半導体基板面に対し水平方向に配置されてなる第三の配線である制御ゲート線を有し、該制御ゲート線と交差する方向に不純物拡散層と電気的に接続し、且つ、半導体基板面に対し水平方向に配置されてなる第四の配線であるビット線を有する。
【００３１】
メモリセルアレイの平面図における実施の形態
本発明の半導体記憶装置におけるメモリセルアレイの平面図を図１〜図１２に基づいて説明する。
図１〜図９は、電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭのメモリセルアレイを示す平面図であり、図１０は電荷蓄積層として積層絶縁膜を有するＭＯＮＯＳ構造であるメモリセルアレイを、図１１は電荷蓄積層としてＭＩＳキャパシタを有するＤＲＡＭ構造であるメモリセルアレイを、図１２は電荷蓄積層としてＭＩＳトランジスタを有するＳＲＡＭ構造であるメモリセルアレイを示す平面図である。なお、これらの図においては、メモリセルを選択するためのゲート電極（以下「選択ゲート」と記す）として第二の配線又は第五の配線である選択ゲート線、第三の配線である制御ゲート線、第四の配線であるビット線及び第一の配線であるソース線のレイアウトを含めて説明する。
【００３２】
まず、電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭのメモリセルアレイを示す平面図について説明する。
図１は、メモリセルを形成する円柱状の島状半導体部が、例えば二種の平行線が直交する交点へそれぞれ配置するような配列をなし、各々のメモリセルを選択、制御するための第一の配線層及び第二の配線層及び第三の配線層及び第四の配線層は基板面に対し平行に配置されているメモリセルアレイを示す。
また、第四の配線層１８４０と交差する方向であるＡ―Ａ’方向と第四の配線層１８４０方向であるＢ―Ｂ’方向で島状半導体部の配置間隔を変えることにより、各々のメモリセルの制御ゲートである第二の導電膜が一方向に、図１ではＡ―Ａ’方向に、連続して形成され第三の配線層となる。同様に選択ゲート・トランジスタのゲートである第二の導電膜が一方向に連続して形成され第二の配線層となる。
さらに、島状半導体部の基板側に配置されてなる第一の配線層と電気的に接続するための端子を、例えば図１のＡ―Ａ’方向に接続するメモリセルのＡ’側の端部に設け、第二の配線層及び第三の配線層と電気的に接続するための端子を、例えば図１のＡ―Ａ’方向に接続するメモリセルのＡ側の端部に設け、島状半導体部の基板とは反対側に配置されてなる第四の配線層１８４０とはメモリセルを形成する円柱状の島状半導体部のそれぞれに電気的に接続しており、例えば図１においては、第二の配線層及び第三の配線層と交差する方向に第四の配線層１８４０が形成されている。
また、第一の配線層と電気的に接続するための端子は島状半導体部で形成されており、第二の配線層及び第三の配線層と電気的に接続するための端子は島状半導体部に被覆されてなる第二の導電膜で形成されている。また、第一の配線層、第二の配線層及び第三の配線層と電気的に接続するための端子はそれぞれ第一のコンタクト部１９１０、第二のコンタクト部１９２１、１９２４、第三のコンタクト部１９３２、１９３３と接続している。
【００３３】
図１では、第一のコンタクト部１９１０を介して第一の配線層１８１０が半導体記憶装置上面に引き出されている。なおメモリセルを形成する円柱状の島状半導体部の配列は図１のような配列でなくてもよく、上述のような配線層の位置関係や電気的な接続関係があればメモリセルを形成する円柱状の島状半導体部の配列は限定されない。
第一のコンタクト部１９１０に接続されてなる島状半導体部は、図１ではＡ―Ａ’方向に接続するメモリセルのＡ’側の全ての端部に配置されているが、Ａ側の端部の一部若しくは全てに配置してもよいし、第四の配線層１８４０と交差する方向であるＡ―Ａ’方向に接続するメモリセルを形成している島状半導体部のいずれかに配置してもよい。また、第二のコンタクト部１９２１や１９２４、第三のコンタクト部１９３２や１９３３に接続されてなる第二の導電膜で被覆される島状半導体部は第一のコンタクト部１９１０が配置されない側の端部に配置してもよいし、第一のコンタクト部１９１０が配置される側の端部に連続して配置してもよいし、第四の配線層１８４０と交差する方向であるＡ―Ａ’方向に接続するメモリセルを形成している島状半導体部のいずれかに配置してもよいし、第二のコンタクト部１９２１や１９２４、第三のコンタクト部１９３２などを分割して配置してもよい。第一の配線層１８１０や第四の配線層１８４０は所望の配線が得られれば、幅や形状は問わない。島状半導体部の基板側に配置されてなる第一の配線層が第二の導電膜で形成されてなる第二の配線層及び第三の配線層と自己整合で形成される場合、第一の配線層と電気的に接続するための端子となる島状半導体部が第二の導電膜で形成されてなる第二の配線層及び第三の配線層と電気的には分離されているが、絶縁膜を介して接する状態であることを有する。例えば図１では、第一のコンタクト部１９１０が接続している島状半導体部側面の一部に絶縁膜を介して第一の導電膜が形成されており、この第一の導電膜はメモリセルを形成している島状半導体部との間に配置されており、第一の導電膜の側面に絶縁膜を介して第二の導電膜が形成されており、第二の導電膜が第四の配線層１８４０と交差する方向であるＡ―Ａ’方向に、連続して形成されてなる第二の配線層及び第三の配線層と接続されている。このとき島状半導体部側面に形成される第一および第二の導電膜の形状は問わない。また、第一の配線層と電気的に接続するための端子となる島状半導体部とメモリセルが形成されている島状半導体部にある第一の導電膜との距離を、例えば第二の導電膜の膜厚の２倍以下とすることにより、第一の配線層と電気的に接続するための端子となる該島状半導体部の側面の第一の導電膜を全て取り除いてもよい。
【００３４】
また、図１においては、第二及び第三のコンタクト部は、島状半導体部頂上部を覆うように形成した第二の導電膜１５２１〜１５２４の上に形成しているが、各々接続できるのならば第二及び第三の配線層の形状は問わない。図１では選択ゲート・トランジスタ、第三の電極である多結晶シリコン膜１５３０は複雑になるため省略している。また、図１では製造工程例に用いる断面、すなわちＡ―Ａ’断面、Ｂ―Ｂ’断面、Ｃ―Ｃ’断面、Ｄ―Ｄ’断面、Ｅ―Ｅ’断面、Ｆ―Ｆ’断面を併記している。
【００３５】
図２は、メモリセルを形成する円柱状の島状半導体部が、例えば二種の平行線が直交せずに交差した点へそれぞれ配置するような配列をなし、各々のメモリセルを選択、制御するための第一の配線層及び第二の配線層及び第三の配線層及び第四の配線層は基板面に対し平行に配置されているメモリセルアレイを示す。また、第四の配線層１８４０と交差する方向であるＡ―Ａ’方向と図中のＢ―Ｂ’方向で島状半導体部の配置間隔を変えることにより、各々のメモリセルの制御ゲートである第二の導電膜が一方向に、図２では、Ａ―Ａ’方向に、連続して形成され第三の配線層となる。同様に選択ゲート・トランジスタのゲートである第二の導電膜が一方向に連続して形成され、第二の配線層となる。さらに、島状半導体部の基板側に配置されてなる第一の配線層と電気的に接続するための端子を、例えば図２のＡ―Ａ’方向に接続するメモリセルのＡ’側の端部に設け、第二の配線層及び第三の配線層と電気的に接続するための端子を、例えば図２のＡ―Ａ’方向に接続するメモリセルのＡ側の端部に設け、島状半導体部の基板とは反対側に配置されてなる第四の配線層１８４０とはメモリセルを形成する円柱状の島状半導体部のそれぞれに電気的に接続しており、例えば図２では、第二の配線層及び第三の配線層と交差する方向に第四の配線層１８４０が形成されている。
【００３６】
第一の配線層と電気的に接続するための端子は島状半導体部で形成されており、第二の配線層及び第三の配線層と電気的に接続するための端子は島状半導体部に被覆されてなる第二の導電膜で形成されている。また、第一の配線層、第二の配線層及び第三の配線層と電気的に接続するための端子はそれぞれ第一のコンタクト部１９１０、第二のコンタクト部１９２１、１９２４、第三のコンタクト部１９３２、１９３３と接続している。
図２では、第一のコンタクト部１９１０を介して第一の配線層１８１０が半導体記憶装置上面に引き出されている。なお、メモリセルを形成する円柱状の島状半導体部の配列は図２のような配列でなくてもよく、上述のような配線層の位置関係や電気的な接続関係があれば、メモリセルを形成する円柱状の島状半導体部の配列は限定されない。
【００３７】
また、第一のコンタクト部１９１０に接続されてなる島状半導体部は、図２ではＡ―Ａ’方向に接続するメモリセルのＡ’側の全ての端部に配置されているが、Ａ側の端部の一部若しくは全てに配置してもよいし、第四の配線層１８４０と交差する方向であるＡ―Ａ’方向に接続するメモリセルを形成している島状半導体部のいずれかに配置してもよい。また、第二のコンタクト部１９２１や１９２４、第三のコンタクト部１９３２、１９３３に接続されてなる第二の導電膜で被覆される島状半導体部は第一のコンタクト部１９１０が配置されてない側の端部に配置してもよいし、第一のコンタクト部１９１０が配置される側の端部に連続して配置してもよいし、第四の配線層１８４０と交差する方向であるＡ―Ａ’方向に接続するメモリセルを形成している島状半導体部のいずれかに配置してもよいし、第二のコンタクト部１９２１や１９２４、第三のコンタクト部１９３２などを分割して配置してもよい。第一の配線層１８１０や第四の配線層１８４０は所望の配線が得られれば幅や形状は問わない。
【００３８】
島状半導体部の基板側に配置されてなる第一の配線層が第二の導電膜で形成されてなる第二の配線層及び第三の配線層と自己整合で形成される場合、第一の配線層と電気的に接続するための端子となる島状半導体部が第二の導電膜で形成されてなる第二の配線層及び第三の配線層と電気的には分離されているが絶縁膜を介して接する状態であることを有する。例えば図２では第一のコンタクト部１９１０が接続している島状半導体部側面の一部に絶縁膜を介して第一の導電膜が形成されており、第一の導電膜はメモリセルを形成している島状半導体部との間に配置されており、第一の導電膜の側面に絶縁膜を介して第二の導電膜が形成されており、第二の導電膜は第四の配線層１８４０と交差する方向であるＡ―Ａ’方向に、連続して形成されてなる第二の配線層及び第三の配線層と接続されている。このとき、島状半導体部側面に形成される第一および第二の導電膜の形状は問わない。また、第一の配線層と電気的に接続するための端子となる島状半導体部とメモリセルが形成されている島状半導体部にある第一の導電膜との距離を、例えば第二の導電膜の膜厚の２倍以下とすることにより、第一の配線層と電気的に接続するための端子となる該島状半導体部の側面の第一の導電膜を全て取り除いてもよい。
図２においては第二及び第三のコンタクト部は、島状半導体部頂上部を覆うように形成した第二の導電膜１５２１〜１５２４の上に形成しているが、各々接続できるのならば、第二及び第三の配線層の形状は問わない。図２では選択ゲート・トランジスタは複雑になるため省略している。また、図２では製造工程例に用いる断面、すなわちＡ―Ａ’断面、Ｂ―Ｂ’断面を併記している。
【００３９】
図３及び図４は、図１及び図２に対し、メモリセルを形成する島状半導体部の断面形状が四角形であった場合の一例として、図３と図４とで配置している向きがそれぞれ異なっている例をそれぞれ示している。島状半導体部の断面形状は円形や四角形に限らない。例えば楕円形や六角形あるいは八角形などでもよい。ただし、島状半導体部の大きさが加工限界近くである場合には、設計時に四角形や六角形や八角形など角を持つものであっても、フォト工程やエッチング工程などにより角が丸みを帯び、該島状半導体部の断面形状は円形や楕円形に近づく。また、図３及び図４では選択ゲート・トランジスタは複雑になるため省略している。
【００４０】
図５は図１に対し、メモリセルを形成する島状半導体部に直列に形成するメモリセルの数を２つとし、選択ゲート・トランジスタを形成しない場合の一例を示している。また、図５では製造工程例に用いる断面、すなわちＡ―Ａ’断面、Ｂ―Ｂ’断面を併記している。
【００４１】
図６は図１に対し、メモリセルを形成する島状半導体部の断面形状が円形でなく楕円であるときの一例として、楕円の長軸の向きがＢ―Ｂ’方向である場合の例を示し、図７は図６に対し、楕円の長軸の向きがＡ―Ａ’方向である場合をそれぞれ示している。この楕円の長軸の向きはＡ―Ａ’方向及びＢ―Ｂ’方向に限らず、どの方向に向いていてもよい。また、図６及び図７では選択ゲート・トランジスタは複雑になるため省略している。
【００４２】
図８は図２に対し、所望の配線層より上部にある配線層及び絶縁膜等を異方性エッチングにより除去し、所望の配線層にコンタクト部を形成した一例として、隣接する第二、第三の配線層の引き出し部に共通のコンタクト部を形成した場合の例を示している。図８の一例ではＨ―Ｈ’方向に連続して配置するメモリセルと、隣接して同様に連続して配置するメモリセルに共通して所望の配線層にコンタクト部を形成しており、隣接する互いのメモリセルの一方のみを動作する場合は第四の拡散層１８４０を一つおきに所望の電位を与えていくことによりメモリセルの選択が実現する。また図８の例に対し、Ｈ―Ｈ’方向に連続して配置するメモリセルと、隣接して同様に連続して配置するメモリセルに共通して所望の配線層にコンタクト部を形成せず、連続して配置するメモリセルそれぞれに所望の配線層にコンタクト部を形成してもよい。図８では製造例に用いる断面、すなわちＨ―Ｈ’断面、Ｉ１−Ｉ１’断面〜Ｉ５―Ｉ５’断面を併記している。
【００４３】
図９は図２に対し、コンタクトをとる領域で第二の導電膜である多結晶シリコン１５２１〜１５２４を階段状に形成し、所望の配線層より上部にある絶縁膜等を異方性エッチングにより除去し、所望の配線層にコンタクト部を形成した際の一例として、Ａ―Ａ’方向に連続するメモリセルの端部に各々第二の配線層１８２１や１８２４及び第三の配線層１８３２などのコンタクト部を形成した場合の例を示している。図９では製造例に用いる断面、すなわちＨ―Ｈ’断面、Ｉ１−Ｉ１’断面〜Ｉ５―Ｉ５’断面を併記している。
【００４４】
以上、電荷蓄積層として浮遊ゲートを有する半導体記憶装置の平面図について説明したが、図１〜図９の配置及び構造は種々組み合わせて用いてもよい。
【００４５】
図１０は、図１に対し、例えばＭＯＮＯＳ構造のように電荷蓄積層に積層絶縁膜を用いた場合の一例を示しており、電荷蓄積層が浮遊ゲートから積層絶縁膜に変わったこと以外は同様である。また、図１０では製造工程例に用いる断面、すなわちＡ―Ａ’断面、Ｂ―Ｂ’断面を併記しているが、選択ゲート・トランジスタは複雑になるため省略している。
【００４６】
図１１は図１に対し、例えばＤＲＡＭのように電荷蓄積層としてＭＩＳキャパシタを用いた場合の一例を示しており、電荷蓄積層が浮遊ゲートからＭＩＳキャパシタに代わり、ビット線とソース線が平行に配置されること以外は同様である。また、図１１では製造工程例に用いる断面、すなわちＡ―Ａ’断面、Ｂ―Ｂ’断面を併記している。
【００４７】
図１２は、例えばＳＲＡＭのように電荷蓄積層としてＭＩＳトランジスタを用いた場合の一例を示している。図１２はメモリセルを形成する円柱状の島状半導体部が、例えば二種の平行線が直交する交点へそれぞれ配置するような配列をなし、各々のメモリセルを選択、制御するための不純物拡散層３７２１からなる第一の配線層、制御ゲート３５１４からなる第三の配線層、ビット線となる第四の配線層は基板面に対し平行に配置されているメモリセルアレイを示す。また、第二の導電膜３５１２および第三の導電膜３５１３からなる第二の配線層３８４０は基板面に対し、垂直方向及び水平方向の二方向に配線されている。各々接続できるのならば第二、第三及び第四の配線層の形状は問わない。また、図１２では製造工程例に用いる断面、すなわち、Ｊ１−Ｊ１’断面、J２−J２’断面、Ｋ１−Ｋ１’断面およびＫ２−Ｋ２’断面を併記しているが、複雑になるため第一の配線層３７１０、第一の配線層３８５０およびこれら配線層と電気的に接続するための端子、第５の配線層３８５０は省略した。また、島状半導体層３１１０と各配線層を区別するため、島状半導体層の形状を円形にしているが、その逆であってもよい。
【００４８】
メモリセルアレイの断面図における実施の形態
電荷蓄積層として浮遊ゲートを有する半導体記憶装置の断面図を、図１３〜図３６に示す。これらのうち、奇数の図面は図１のＡ−Ａ’断面図、偶数の図面はＢ−Ｂ’断面図を示す。
本発明の半導体記憶装置は、ｐ型シリコン基板１１００上に複数の柱状をなした島状半導体層１１１０がマトリクス配列され、これら各島状半導体層１１１０の上部と下部に選択ゲートとなる第二の電極もしくは第五の電極を有するトランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、図１３〜図３６では、例えば２個配置し、各々トランジスタを島状半導体層に沿って直列に接続した構造となっている。すなわち島状半導体層間の溝底部に所定厚みの第九の絶縁膜であるシリコン酸化膜１４６０が配置され、島状半導体層１１１０の周囲を取り囲むように、島状半導体層側壁にゲート絶縁膜厚を介して選択ゲート１５００が配置されて選択ゲート・トランジスタとし、この選択ゲート・トランジスタ上方に島状半導体層１１１０の周囲を取り囲むように、島状半導体層側壁に第三の絶縁膜であるシリコン酸化膜４２０を介して浮遊ゲート１５１０が配置され、さらにその外側に複層膜からなる層間絶縁膜１６１０を介して制御ゲート１５２０が配置されてメモリ・トランジスタとした構造となっている。
さらに、このメモリ・トランジスタを同様に複数個配置した上方に、先ほどと同様に選択ゲート１５００を有するトランジスタを配置する。
【００４９】
選択ゲート１５００および制御ゲート１５２０は、図１および図１４に示すように、一方向の複数のトランジスタについて連続的に配設されて、第二の配線もしくは第五の配線である選択ゲート線および第三の配線である制御ゲート線となっている。半導体基板面には、メモリセルの活性領域が半導体基板に対してフローテイング状態となるようにメモリセルのソース拡散層１７１０が配置され、さらに、各々のメモリセルの活性領域がフローテイング状態となるように拡散層１７２０が配置され、各島状半導体層１１１０の上面には各メモリセル毎のドレイン拡散層１７２５が配置されている。このように配置されたメモリセルの間にはドレイン拡散層１７２５の上部が露出されるよう第九の絶縁膜である酸化膜１４６０が配置され、制御ゲート線と交差する方向のメモリセルのドレイン拡散層１７２５を共通接続するビット線となるＡｌ配線１８４０が配設されている。
【００５０】
図１３及び図１４は、選択ゲート・トランジスタのゲート絶縁膜厚はメモリ・トランジスタのゲート絶縁膜厚と等しい場合の一例を示す。
図１５及び図１６は、図１３及び図１４に対し、層間絶縁膜１６１０を単層膜で形成した場合の一例を示す。
図１７及び図１８は、図１３及び図１４に対し、メモリセルにおいて制御ゲート１５２０の半導体基板に水平方向の膜厚が浮遊ゲート１５１０の水平方向の膜厚より厚く、第三の配線層の低抵抗化が容易に行える場合の一例を示す。
図１９及び図２０は、図１３及び図１４に対し、トンネル酸化膜として第三の絶縁膜であるシリコン酸化膜１４２０の表面が島状半導体層１１１０の周囲よりも外側へ位置する場合の一例を示す。
図２１及び図２２は、図１３及び図１４に対し、選択ゲート・トランジスタのゲートを一回の導電膜の堆積で形成せず、複数回、例えば２回の導電膜の堆積により形成する場合の一例を示す。
図２３及び図２４は、図１３及び図１４に対し、メモリセルの制御ゲート１５２０と浮遊ゲート１５１０の材料が異なる場合の一例を示す。
図２５及び図２６は、図１３及び図１４に対し、メモリセルの制御ゲート１５２０の外周の大きさと選択ゲート・トランジスタのゲート１５００の外周の大きさが異なる場合の一例を示す。
図２７及び図２８は、選択ゲート・トランジスタのゲート絶縁膜厚はメモリ・トランジスタのゲート絶縁膜厚より大きい場合の一例を示す。
図２９及び図３０は、図２７及び図２８に対し、第三の絶縁膜であるシリコン酸化膜１４２０及び第十三の絶縁膜であるシリコン酸化膜１４５１の表面が島状半導体層１１１０の周囲よりも外側へ位置する場合の一例を示す。
【００５１】
図３１及び図３２は、各トランジスタの間には拡散層１７２０が配置されない場合の一例を示す。
図３３及び図３４は、拡散層１７２０が配置されず、さらにメモリ・トランジスタおよび選択ゲート・トランジスタのゲート電極である１５００、１５１０、１５２０の間に配置する第三の電極である多結晶シリコン膜１５３０を形成した場合の一例を示す。
図３５及び図３６は、図３３及び図３４に対し、第三の電極である多結晶シリコン膜１５３０の底部や上端の位置がそれぞれ選択ゲート・トランジスタのゲート１５００の上端の位置と異なる場合の一例を示す。
【００５２】
電荷蓄積層として積層絶縁膜を有する半導体記憶装置の断面図を、図３７〜図４８に示す。これらのうち、奇数の図面は、ＭＯＮＯＳ構造をとるメモリセルアレイを示す図１０のＡ−Ａ’断面図、偶数の図面はＢ−Ｂ’断面図を示す。
【００５３】
本発明の半導体記憶装置は、図１３〜図３６に対して電荷蓄積層が浮遊ゲートから積層絶縁膜に代わったこと以外は同様である。
また、図３９及び図４０は、図３７及び図３８に対し、選択ゲート・トランジスタのゲート膜厚よりも積層絶縁膜の膜厚が厚い場合を示す。
図４１及び図４２は、図３７及び図３８に対し、選択ゲート・トランジスタのゲート膜厚よりも積層絶縁膜の膜厚が薄い場合の例を示す。
【００５４】
電荷蓄積層としてＭＩＳキャパシタ有する半導体記憶装置の断面図を図４９〜図５４に示す。これらのうち、奇数の図面は、ＤＲＡＭのメモリセルアレイを示す図１１のＡ−Ａ’断面図、偶数の図面はＢ−Ｂ’断面図を示す。
本発明の半導体記憶装置は、図１３〜図３０に対して電荷蓄積層が浮遊ゲートからＭＩＳキャパシタに代わり、拡散層の配置がメモリキャパシタの側部に位置することおよび第四の配線であるビット線と第一の配線ソース線が平行に配置されること以外は同様である。
【００５５】
電荷蓄積層としてとしてＭＩＳトランジスタ有する半導体記憶装置の断面図を図５５〜図５８に示す。以下、本発明の実施の形態を図面を参照して説明する。図５５〜図５８は、それぞれＳＲＡＭのメモリセルアレイを示す図１２のＪ１−Ｊ１’、J２−J２’、Ｋ１−Ｋ１’およびＫ２−Ｋ２’断面図である。
本発明の半導体記憶装置は、ｐ型シリコン基板３１００上に複数の柱状をなした島状半導体層３１１０がマトリクス配列され、図５５及び図５７に示すように、これら各島状半導体層３１１０の上部と下部にＭＩＳトランジスタを２個配置し、各々トランジスタを該島状半導体層に沿って直列に接続した構造となっている。つまり、島状半導体層３１１０の周囲を取り囲むように、島状半導体層側壁にゲート絶縁膜厚３４３１を介してメモリゲート３５１１が配置され、メモリゲート・トランジスタ上方に島状半導体層３１１０の周囲を取り囲むように、島状半導体層側壁にゲート絶縁膜厚３４３４を介して制御ゲートとなる第三の電極３５１４が配置された構造となっている。制御ゲート３５１４は、図５７に示すように、一方向の複数のトランジスタについて連続的に配設されて、第三の配線である制御ゲート線となっている。
【００５６】
また、図５５及び図５７に示すように、半導体基板面には、トランジスタの活性領域が半導体基板に対してフローテイング状態となるように下段に配置されるトランジスタの電気的に共通である第一の不純物拡散層３７１０が配置され、各々のトランジスタの活性領域がフローテイング状態となるように島状半導体層３１１０に不純物拡散層３７２１が配置される。
さらに、各々の島状半導体層３１１０の上面には各メモリセル毎の不純物拡散層３７２４が配置されている。これにより、各々トランジスタが島状半導体層３１１０に沿って直列に接続した構造となる。
また、図５５及び図５７に示すように、制御ゲート線と交差する方向のメモリセルの第二の不純物拡散層３７２４を接続するビット線となる第四の配線層３８４０が配設されている。
この実施の形態では、一対の島状半導体層で構成される４つのトランジスタおよび２つの高抵抗素子によりメモリセルを構成しており、図５５及び図５７に示すように、メモリゲートである第一の導電膜３５１１と相対する島状半導体層に配置されてなる第二の不純物拡散層３７２１が第二の導電膜３５１２および第三の導電膜３５１３を介して互いに接続されることにより構成される。
さらに、図５６及び図５８に示すように、それぞれの島状半導体層３１１０に配置されてなる第二の不純物拡散層３７２１に接続されてなる第三の導電膜３５１３は、高抵抗素子となる不純物拡散層からなる第二の配線層３１２０と接続され、各々第二の配線層３１２０は電気的に共通な電極である第五の配線に接続されている。また、図５６及び図５８に示すように、第四の配線層３８４０方向に隣接するメモリセルの電気的に共通である第一の不純物拡散層３７１０が、分離絶縁膜である、例えば第十一の絶縁膜であるシリコン酸化膜３４７１で電気的に分割されている。
このように配置されたメモリセルおよび配線の間には、例えば第三の絶縁膜である酸化膜３４２０が配置されて互いに絶縁されている。この実施の形態では、ｐ型島状半導体層側壁に形成された４つのトランジスタおよび２つの高抵抗素子によりメモリセルを構成したが、高抵抗素子に代わりｎ型半導体上に形成されたトランジスタでもよく、所望の機能を有することができれば構造はこれに限らない。
【００５７】
メモリセルアレイの動作原理における実施の形態
本発明の半導体記憶装置は、電荷蓄積層に蓄積される電荷の状態によってメモリ機能を有する。
電荷蓄積層として浮遊ゲートを有するメモリセルを一例に、読み出し、書きこみ、消去について動作原理について説明する。
まず、半導体記憶装置の読出し動作原理を以下に示す。
本発明の半導体記憶装置のアレイ構造の一例として、ゲート電極として第２の電極を備えるトランジスタとゲート電極として第５の電極を備えるトランジスタを選択ゲート・トランジスタとして有し、選択ゲート・トランジスタの間に電荷蓄積層を有し、制御ゲート電極として第３の電極を備えるメモリセルを複数個、例えばＬ個(Ｌは正の整数)、直列に接続した島状半導体層を有し、この島状半導体層を複数個、例えばＭ×Ｎ個(Ｍ、Ｎは正の整数)備えてなるメモリセルアレイにおいて、半導体基板に平行に配置される複数、例えばＭ本の第４の配線がこの島状半導体層の各々の一方の端部に接続され、他方の端部には第１の配線が接続され、また半導体基板に平行で、かつ第４の配線と交差する方向に配置される複数個、例えばＮ×Ｌ個の第３の配線がメモリセルの第３の電極と接続している場合において、第１の配線を第３の配線と平行に配置したときの読出し手法の一例について述べる。
【００５８】
図５９にこのメモリセルアレイ構造の等価回路を示す。
例えば、島状半導体層がｐ型半導体で形成されるメモリセルの読み出し動作は、全ての第1の配線（1-1〜1-N）に０Ｖを与え、選択セルを含む島状半導体層に接続する第四の電極と接続する第４の配線（4-i） (iは1≦i≦Mの正の整数)に３Ｖを与え、これ以外の第４の配線（≠4-i）に０Ｖを与え、選択セルに接続する第三の電極と接続する第３の配線（3-j-h）(jは1≦j≦Nの正の整数、hは1≦h≦Lの正の整数)に０Ｖを与え、第３の配線（3-j-h）を除く第３の配線（≠3-j-h）には３Ｖを与え、第二の電極と接続する第２の配線（2-j）に３Ｖを与え、第五の電極と接続する第５の配線（5-j）に３Ｖを与え、第２の配線（2-j）を除く第２の配線（≠2-j）若しくは第５の配線（5-j）を除く第５の配線（≠5-j）の少なくともどちらか一方に０Ｖを与えることで、第４の配線（4-i）を流れる電流もしくは第1の配線（1-j）に流れる電流により“０”、“１”を判定する。
このように複数のメモリセル部の上部と下部に選択ゲートを配置することで、メモリセルトランジスタが過剰消去の状態、すなわちしきい値が負の状態である場合に、非選択セルが読み出しゲート電圧０Ｖでセル電流の流れる現象の防止を行うことができる。
電荷蓄積層を有し、制御ゲート電極として第３の電極を備えるメモリセルを２個直列に接続した島状半導体層を有し、この島状半導体層を複数個、例えばＭ×Ｎ個(Ｍ、Ｎは正の整数)備えてなるメモリセルアレイにおいて、半導体基板に平行に配置される複数、例えばＭ本の第４の配線が島状半導体層の各々の一方の端部に接続し、他方の端部には第１の配線が接続し、また半導体基板に平行で、かつ第４の配線と交差する方向に配置される複数個、例えばＮ×２個、の第３の配線はメモリセルの第３の電極と接続している場合において、第１の配線を第３の配線と平行に配置したときの読み出し手法の一例について述べる。
【００５９】
図６０にこのメモリセルアレイ構造の等価回路を示す。
例えば、島状半導体層がｐ型半導体で形成される読み出し動作は、全ての第１の配線（1-1〜1-N）に０Ｖを与え、選択セルを含む島状半導体層に接続する第４の電極に接続する第４の配線（4-i） (iは1≦i≦Mの正の整数)に３Ｖを与え、これ以外の第４の配線（≠4-i）に０Ｖを与え、選択セルに接続する第３の電極に接続する第３の配線（3-j-1）に５Ｖを与え、第３の配線（3-j-2）には０Ｖを与え、第３の配線（3-j-1）及び第３の配線（3-j-1）を除く第３の配線（≠3-j-1、≠3-j-2）には０Ｖを与えることで、第４の配線（4-i）を流れる電流もしくは第１の配線（1-j) (jは1≦j≦Nの正の整数)に流れる電流により“０”、“１”を判定する。
【００６０】
次いで、半導体記憶装置の書込み動作原理を以下に示す。
本発明の半導体記憶装置のアレイ構造の一例として、ゲート電極として第２の電極を備えるトランジスタとゲート電極として第５の電極を備えるトランジスタを選択ゲート・トランジスタとして有し、選択ゲート・トランジスタの間に電荷蓄積層を有し、制御ゲート電極として第３の電極を備えるメモリセルを複数個、例えばＬ個(Ｌは正の整数)直列に接続した島状半導体層を有し、島状半導体層を複数個、例えばＭ×Ｎ個(Ｍ、Ｎは正の整数)備えるメモリセルアレイにおいて、半導体基板に平行に配置される複数、例えばＭ本の第４の配線が島状半導体層の各々の一方の端部に接続し、他方の端部には第１の配線が接続し、また半導体基板に平行で、かつ第４の配線と交差する方向に配置される複数個、例えばＮ×Ｌ個の第３の配線はメモリセルの第３の電極と接続している場合において、第１の配線を第３の配線と平行に配置し、Ｆ−Ｎトンネリング電流(以下Ｆ―Ｎ電流と称す)を用いた書込み手法の一例について述べる。
【００６１】
図５９に、このメモリセルアレイ構造の等価回路を示す。
選択セルの電荷蓄積層に負の電荷を一定量以上蓄積することを書込みとする場合、例えば島状半導体層がｐ型半導体で形成される書込み動作は、選択セルを含む島状半導体層に接続する第１の電極に接続する第１の配線(1-j)に０Ｖを与え(jは1≦j≦Nの正の整数)、これ以外の第１の配線(≠1-j)に０Ｖを与え、選択セルを含む島状半導体層に接続する第４の電極に接続する第４の配線(4-i) (iは1≦i≦Mの正の整数)に０Ｖを与え、これ以外の第４の配線(≠4-i)に３Ｖを与え、選択セルに接続する第３の電極に接続する第３の配線(3-j-h)(hは1≦h≦Lの正の整数)に２０Ｖを与え、第３の配線の(3-j-h)を除く第３の配線(≠3-j-h)には３Ｖを与え、選択セルを含む島状半導体層に接続する第２の電極に接続する第２の配線(2-j)に０Ｖを与え、選択セルを含む島状半導体層に接続する第５の電極に接続する第５の配線(5-j)に１Ｖを与え、第２の配線(2-j)を除く第２の配線(≠2-j)と第５の配線(5-j)を除く第５の配線(≠5-j)に０Ｖを与えることで、選択セルのチャネル部と制御ゲート間のみに高電位が印可される状態をつくり、Ｆ―Ｎトンネリング現象によりチャネル部より電荷蓄積層へ電子を注入する。なお、第４の配線(4-i)を除く第４の配線(≠4-i)に３Ｖを与えることにより選択セルを含まない島状半導体層内の第５の電極を備える選択ゲート・トランジスタはカットオフし、第３の配線(3-j-h)と接続する非選択セルの拡散層と第４の配線(≠4-i)との電気的経路は寸断されチャネルが形成されず書込みは行われない。
また、選択セルを含まない島状半導体層内の第5の電極を備える選択ゲート・トランジスタをカットオフさせずに書込みを行う一例として、選択セルを含む島状半導体層に接続する第1の電極に接続する第1の配線(1-j)に０Ｖを与え(jは1≦j≦Nの正の整数)、これ以外の第1の配線第1の配線(≠1-j)に０Ｖを与え、選択セルを含む島状半導体層に接続する第４の電極に接続する第４の配線(4-i) (iは1≦i≦Mの正の整数)に０Ｖを与え、これ以外の第４の配線(≠4-i)に７Ｖを与え、選択セルに接続する第３の電極に接続する第３の配線(3-j-h)(hは1≦h≦Lの正の整数)に２０Ｖを与え、第３の配線の(3-j-h)を除く第３の配線(≠3-j-h)には７Ｖを与え、選択セルを含む島状半導体層に接続する第２の電極に接続する第２の配線(2-j)に０Ｖを与え、選択セルを含む島状半導体層に接続する第５の電極に接続する第５の配線(5-j)に２０Ｖを与え、第２の配線(2-j)を除く第２の配線(≠2-j)と第５の配線(5-j)を除く第５の配線(≠5-j)に０Ｖを与えることで、選択セルのチャネル部と制御ゲートと間に２０Ｖ程度の電位差を発生させ、Ｆ−Ｎトンネリング現象によりチャネル部より電荷蓄積層へトンネル電子を注入する。
なお、第３の配線(3-j-h)に接続する非選択セルのチャネル部と制御ゲートと間には１３Ｖ程度の電位差が発生するが、選択セルの書込み時間内にこのセルの閾値を変動させるほどの十分な電子の注入は行われなれず、よってこのセルの書込みは実現しない。
【００６２】
また、本発明の半導体記憶装置のアレイ構造の一例として、電荷蓄積層を有し制御ゲート電極として第３の電極を備えるメモリセルを２個直列に接続した島状半導体層を有し、島状半導体層を複数個、例えばＭ×Ｎ個(Ｍ、Ｎは正の整数)備えるメモリセルアレイにおいて、半導体基板に平行に配置される複数、例えばＭ本の第４の配線が島状半導体層の各々の一方の端部に接続し、他方の端部には第１の配線が接続しており、また半導体基板に平行で、かつ第４の配線と交差する方向に配置される複数個、例えばＮ×２個の第３の配線はメモリセルの第３の電極と接続している場合において、第１の配線を第３の配線と平行に配置し、チャネルホットエレクトロン(以下ＣＨＥと称す)を用いた書込み手法の一例について述べる。
【００６３】
図６０に上記メモリセルアレイ構造の等価回路を示す。
選択セルの電荷蓄積層に負の電荷を一定量以上蓄積することを書込みとする場合、例えばこの島状半導体層がｐ型半導体で形成される書込み動作は、選択セルを含む島状半導体層に接続する第１の電極に接続する第１の配線(1-j)に０Ｖを与え(jは1≦j≦Nの正の整数)、これ以外の第１の配線(≠1-j)に０Ｖを与え、選択セルを含む島状半導体層に接続する第４の電極に接続する第４の配線(4-i) (iは1≦i≦Mの正の整数)に１２Ｖを与え、これ以外の第４の配線(≠4-i)に０Ｖを与え、選択セルに接続する第３の電極に接続する第３の配線(3-j-1)に１２Ｖを与え、第３の配線の(3-j-1)を除く第３の配線(≠3-j-1)には５Ｖを与えることで、選択セルの高電位側拡散層近傍にＣＨＥを発生させ、かつ、第３の配線(3-j-1)に印可される高電位により選択セルの電荷蓄積層へ発生した電子を注入させる。
【００６４】
さらに、半導体記憶装置の消去動作原理を以下に示す。
本発明の半導体記憶装置のアレイ構造の一例として、ゲート電極として第２の電極を備えるトランジスタとゲート電極として第５の電極を備えるトランジスタを選択ゲート・トランジスタとして有し、選択ゲート・トランジスタの間に電荷蓄積層を有し制御ゲート電極として第３の電極を備えるメモリセルを複数個、例えばＬ個(Ｌは正の整数)、直列に接続した島状半導体層を有し、島状半導体層を複数個、例えばＭ×Ｎ個(Ｍ、Ｎは正の整数)備えるメモリセルアレイにおいて、半導体基板に平行に配置される複数、例えばＭ本の第４の配線が島状半導体層の各々の一方の端部に接続し、他方の端部には第1の配線が接続し、また半導体基板に平行で、かつ第４の配線と交差する方向に配置される複数個、例えばＮ×Ｌ個の第３の配線はメモリセルの第３の電極と接続している場合において、第1の配線を第３の配線と平行に配置し、Ｆ−Ｎ電流を用いた消去手法の一例について述べる。
【００６５】
図６１にこのメモリセルアレイ構造の等価回路を示す。
消去単位は1ブロックあるいはチップ一括で行う。選択セルの電荷蓄積層の電荷の状態を変化させ、選択セルの閾値を下げることを消去とする場合、例えば島状半導体層がｐ型半導体で形成される消去動作は、選択セルを含む島状半導体層に接続する第１の電極に接続する第１の配線(1-j)に２０Ｖを与え(jは1≦j≦Nの正の整数)、これ以外の第１の配線第１の配線(≠1-j)に０Ｖを与え、選択セルを含む島状半導体層に接続する第４の電極に接続する第４の配線(4-i) (iは1≦i≦Mの正の整数)に２０Ｖを与え、選択セルに接続する第３の電極に接続する第３の配線(3-j-h)(hは1≦h≦Lの正の整数)に０Ｖを与え、第３の配線(3-j-h)を除く第３の配線には０Ｖを与え、選択セルを含む島状半導体層に接続する第２の電極に接続する第２の配線(2-j)に２０Ｖを与え、選択セルを含む島状半導体層に接続する第５の電極に接続する第５の配線(5-j)に２０Ｖを与え、第２の配線(2-j)を除く第２の配線(≠2-j)と第５の配線(5-j)を除く第５の配線(≠5-j)の両方に０Ｖを与えることで、選択セルの電荷蓄積層内の電子をＦ−Ｎトンネリング現象により引き抜く。
【００６６】
本発明の半導体記憶装置のアレイ構造の一例として、電荷蓄積層を有し制御ゲート電極として第３の電極を備えるメモリセルを２個直列に接続した島状半導体層を有し、この島状半導体層を複数個、例えばＭＮ個(Ｍ、Ｎは正の整数)、備える場合で、かつ、このメモリセルアレイにおいて、半導体基板に平行に配置される複数、例えばＭ本の第４の配線が該島状半導体層の各々の一方の端部に接続し、他方の端部には第１の配線が接続しており、また半導体基板に平行で、かつ第４の配線と交差する方向に配置される複数個、例えばＮ×２個の第３の配線はメモリセルの第３の電極と接続している場合において、第１の配線を第３の配線と平行に配置し、 Ｆ−Ｎ電流を用いた消去手法の一例について述べる。
図６０にこのメモリセルアレイ構造の等価回路を示す。
選択セルの電荷蓄積層の電荷の状態を変化させ、選択セルの閾値を下げることを消去とする場合、例えば島状半導体層がｐ型半導体で形成される消去動作は、選択セルを含む島状半導体層に接続する第1の電極に接続する第1の配線(1-j)に３Ｖを与え(jは1≦j≦Nの正の整数)、これ以外の第１の配線(≠1-j)に０Ｖを与え、選択セルを含む島状半導体層に接続する第４の電極に接続する第４の配線(4-i) (iは1≦i≦Mの正の整数)は開放状態にし、これ以外の第４の配線(≠4-i)は開放状態あるいは０Ｖを与え、選択セルに接続する第３の電極に接続する第３の配線(3-j-1)に−１２Ｖを与え、第３の配線(3-j-2)に５Ｖを与え、その他の第３の配線には０Ｖを与えることで、選択セルの電荷蓄積層内の電子をＦ−Ｎトンネリング現象により引き抜く。
なお、上記の読出し、書込み及び消去は、Ｎ型半導体で形成される島状半導体層の場合のように、全ての電極の導電型が入れ替わっていてもよい。このときの電位の大小関係は上述したものに対して反対になる。また、上述の読出し、書込み及び消去の各動作例は、第１の配線を第３の配線と平行に配置した場合について述べたが、第１の配線を第４の配線と平行に配置した場合及び第１の配線をアレイ全体で共通にした場合においても、同様にそれぞれに対応する電位を与えることにより動作させることが可能である。
【００６７】
電荷蓄積層として浮遊ゲートを有するメモリセル以外のものについて、以下に説明する。
図６２及び図６３は、図１０及び図３７〜図４６で示されるＭＯＮＯＳ構造のメモリセルアレイの一部分を示す等価回路図である。図６２は一つの島状半導体層１１１０に配置されるＭＯＮＯＳ構造のメモリセルアレイの等価回路図を示し、図６３は、島状半導体層１１１０が複数配置される場合の等価回路をそれぞれ示している。
【００６８】
以下、図６２に示す等価回路について説明する。
ゲート電極として第１２の電極１２を備えるトランジスタとゲート電極として第１５の電極１５を備えるトランジスタを選択ゲート・トランジスタとして有し、この選択ゲート・トランジスタの間に電荷蓄積層として積層絶縁膜を有し、制御ゲート電極として第１３の電極(13-h)(hは1≦h≦Lの正の整数、Lは正の整数)を備えるメモリセルを複数個、例えばＬ個、直列に接続した島状半導体層１１０において、第１４の電極１４が島状半導体層１１１０の各々の一方の端部に接続し、他方の端部には第１１の電極１１が接続する。
【００６９】
図６３に示す等価回路について説明する。
複数の島状半導体層１１１０が配置されるメモリセルアレイにおいて、図６２で示される各島状半導体層１１１０に配置される各回路素子の電極と各配線の接続関係を示す。
この島状半導体層１１１０を複数個、例えばＭ×Ｎ個(Ｍ、Ｎは正の整数、またiは1≦i≦Mの正の整数、jは1≦j≦Nの正の整数)備えるメモリセルアレイにおいて、半導体基板に平行に配置される複数本、例えばＭ本の第１４の配線が各々の島状半導体層１１１０に備える上述の第１４の電極１４とそれぞれ接続する。また、半導体基板に平行で、かつ第１４の配線１４と交差する方向に配置される複数本、例えばＮ×Ｌ本の第１３の配線は各々のメモリセルの上述の第１３の電極(13-h)(hは1≦h≦Lの正の整数)と接続する。第１４の配線と交差する方向に配置される複数本、例えばＮ本の第１１の配線が各々の島状半導体層１１１０に備える上述の第１１の電極１１と接続し、かつ、第１１の配線を第１３の配線と平行に配置する。また、半導体基板に平行で、かつ第１４の配線１４と交差する方向に配置される複数本、例えばＮ本の第１２の配線は各々のメモリセルの上述の第１２の電極１２と接続し、かつ、同様に半導体基板に平行で、かつ第１４の配線１４と交差する方向に配置される複数本、例えばＮ本の第１５の配線は各々のメモリセルの上述の第１５の電極１５と接続する。
【００７０】
図６４及び図６５は、図１１及び図５３及び図５４で示されるＤＲＡＭ構造のメモリセルアレイの一部分を示す等価回路図である。
図６４は、一つの島状半導体層１１１０に配置されるＤＲＡＭ構造のメモリセルアレイの等価回路図を示す。図６５は、島状半導体層１１１０が複数配置される場合の等価回路を示す。
【００７１】
以下、図６４に示す等価回路について説明する。
一つのトランジスタと一つのＭＩＳキャパシタを直列に接続することで一つのメモリセルが構成される。このメモリセルの一方の端部には第２３の電極２３が接続し、もう一方の端部には第２１の電極２１が接続し、かつゲート電極として第２２の電極２２を備えるメモリセルを、例えば２組、図６４に示されるように接続し、一つの島状半導体層１１１０から２つの第２１の電極(21-1)、(21-2)及び２つの第２２の電極(22-1)、(22-2)がそれぞれ備えられ、島状半導体層１１１０の一方の端部に第２３の電極２３が備えられる。
【００７２】
図６５に示す等価回路について説明する。
複数の島状半導体層１１１０が配置されるメモリセルアレイにおいて、図６４で示される各島状半導体層１１１０に配置される各回路素子の電極と各配線の接続関係を示す。
この島状半導体層１１１０を複数個、例えばＭ×Ｎ個(Ｍ、Ｎは正の整数、またiは1≦i≦Mの正の整数、jは1≦j≦Nの正の整数)備えるメモリセルアレイにおいて、半導体基板に平行に配置される複数本、例えばＭ本の第２３の配線が各々の島状半導体層１１１０に備える上述の第２３の電極２３とそれぞれ接続する。また、半導体基板に平行で、かつ第２３の配線２３と交差する方向に配置される複数本、例えば２×Ｎ本の第２２の配線は各々のメモリセルの上述の第２２の電極(22-1)、(22-2)と接続する。また、第２３の配線と交差する方向に配置される複数本、例えば２×Ｎ本の第２１の配線が各々のメモリセルの上述の第２１の電極(21-1)、(21-2)と接続する。
なお、図６４及び図６５では、一つの島状半導体層１１１０にメモリセルが２組配置される場合の一例を示したが、一つの島状半導体層１１１０に配置するメモリセルの数は３組以上でも、あるいは１組だけでもよい。
図６４及び図６５で示した等価回路は、島状半導体層１１１０の底部から順に、ＭＩＳキャパシタ、トランジスタ、ＭＩＳキャパシタ、トランジスタを配置した場合の一例であるが、他の配置の一例として島状半導体層１１１０の底部から順に、トランジスタ、ＭＩＳキャパシタ、ＭＩＳキャパシタ、トランジスタを配置した場合を以下に説明する。
【００７３】
図６６及び図６７は、図１１及び図４９〜図５２で示されるＤＲＡＭ構造のメモリセルアレイの一部分を示す等価回路図である。
図６６は、一つの島状半導体層１１１０に配置されるＤＲＡＭ構造のメモリセルアレイの等価回路図を示し、図６７は、島状半導体層１１１０が複数配置される場合の等価回路をそれぞれ示している。
【００７４】
図６６に示す等価回路について説明する。
メモリセルの構成は先の例と同様、一つのトランジスタと一つのＭＩＳキャパシタが直列に接続することで一つのメモリセルが構成され、このメモリセルの一方の端部には第２３の電極２３が接続し、もう一方の端部には第２１の電極２１が接続し、かつゲート電極として第２２の電極２２が接続する。このメモリセルが例えば２組、図６６に示されるように接続し、一つの島状半導体層１１１０から２つの第２１の電極(21-1)、(21-2)及び２つの第２２の電極(22-1)、(22-2)がそれぞれ備えられ、島状半導体層１１１０の一方の端部に第２３の電極２３が備えられ、もう一方の端部に第２４の電極２４が備えられる。
【００７５】
図６７に示す等価回路について説明する。
複数の島状半導体層１１１０が配置されるメモリセルアレイにおいて、図６６で示される各島状半導体層１１１０に配置される各回路素子の電極と各配線の接続関係を示す。
この島状半導体層１１１０を複数個、例えばＭ×Ｎ個(Ｍ、Ｎは正の整数、またiは1≦i≦Mの正の整数、jは1≦j≦Nの正の整数)備えるメモリセルアレイにおいて、半導体基板に平行に配置される複数本、例えばＭ本の第２３の配線が各々の島状半導体層１１１０に備える上述の第２３の電極２３とそれぞれ接続する。また、同様に半導体基板に平行に配置される複数本、例えばＭ本の第２４の配線が各々の島状半導体層１１１０に備える上述の第２４の電極２４とそれぞれ接続する。また、半導体基板に平行で、かつ第２３の配線２３及び第２４の配線２４と交差する方向に配置される複数本、例えば２×Ｎ本の第２２の配線は各々のメモリセルの上述の第２２の電極(22-1)、(22-2)と接続する。また、同様に第２３の配線２３及び第２４の配線２４と交差する方向に配置される複数本、例えば２×Ｎ本の第２１の配線が各々のメモリセルの上述の第２１の電極(21-1)、(21-2)と接続する。
【００７６】
図６８及び図６９は、図３３〜図３６及び図４７及び図４８で示されるメモリセルアレイの一部分を示す等価回路図である。このメモリセルアレイは、各トランジスタ間に拡散層１７２０が配置されず、さらにメモリ・トランジスタ及び選択ゲート・トランジスタのゲート電極である１５００、１５１０、１５２０の間に配置する第三の導電膜である多結晶シリコン膜１５３０を形成したものである。図６８は、一つの島状半導体層１１１０に配置される構造として、各メモリ・トランジスタ及び選択ゲート・トランジスタのゲート電極の間に配置する第三の導電膜である多結晶シリコン膜１５３０が形成される場合のメモリセルアレイの等価回路図を示し、図６９は、島状半導体層１１１０が複数配置される場合の等価回路をそれぞれ示している。
【００７７】
図６８に示す等価回路について説明する。
ゲート電極として第３２の電極３２を備えるトランジスタとゲート電極として第３５の電極３５を備えるトランジスタを選択ゲート・トランジスタとして有し、この選択ゲート・トランジスタの間に電荷蓄積層を有し、制御ゲート電極として第３３の電極（33-h）(hは1≦h≦Lの正の整数、Lは正の整数)を備えるメモリセルを複数個、例えばＬ個、直列に配置し、かつ、各トランジスタの間にゲート電極として第３６の電極を備えるトランジスタを配置した島状半導体層１１１０において、第３４の電極３４がこの島状半導体層１１１０の各々の一方の端部に接続し、他方の端部には第３１の電極３１が接続し、かつ複数の３６の電極が全て一つに接続し、第３６の電極３６として島状半導体層１１１０に備えられる。
【００７８】
図６９に示す等価回路について説明する。
複数の島状半導体層１１１０が配置されるメモリセルアレイにおいて、図６８で示される各島状半導体層１１１０に配置される各回路素子の電極と各配線の接続関係を示す。
この島状半導体層１１１０を複数個、例えばＭ×Ｎ個(Ｍ、Ｎは正の整数、またiは1≦i≦Mの正の整数、jは1≦j≦Nの正の整数)備えるメモリセルアレイにおいて、半導体基板に平行に配置される複数本、例えばＭ本の第３４の配線が各々の島状半導体層１１１０に備える上述の第３４の電極３４とそれぞれ接続する。また、半導体基板に平行で、かつ第３４の配線３４と交差する方向に配置される複数本、例えばＮ×Ｌ本の第３３の配線は各々のメモリセルの上述の第３３の電極(33-h)と接続する。また、第３４の配線と交差する方向に配置される複数本、例えばＮ本の第３１の配線が各々の島状半導体層１１１０に備える上述の第３１の電極３１と接続し、かつ、第３１の配線を第３３の配線と平行に配置する。また、半導体基板に平行で、かつ第３４の配線３４と交差する方向に配置される複数本、例えばＮ本の第３２の配線は各々のメモリセルの上述の第３２の電極３２と接続し、かつ、同様に半導体基板に平行で、かつ第３４の配線３４と交差する方向に配置される複数本、例えばＮ本の第３５の配線は、各々のメモリセルの上述の第３５の電極３５と接続する。また各々の島状半導体層１１１０に備える上述の第３６の電極３６は第３６の配線によって全て一つに接続する。
なお、各々の島状半導体層１１１０に備える上述の第３６の電極３６は第３６の配線によって全て一つに接続しなくてもよく、第３６の配線によってメモリセルアレイを２つ以上に分割して接続してもよい。つまり各々の第３６の電極を、例えばブロック毎に接続するような構造をとってもよい。
【００７９】
図７０及び図７１は、図１２及び図５５〜図５８で示されるＳＲＡＭ構造のメモリセルアレイの一部分を示す等価回路図であり、メモリセルを構成するトランジスタはＮＭＯＳのみで構成される例を示している。
図７０は、隣接する２つの島状半導体層１１１０に配置される1つのＳＲＡＭ構造のメモリセルの等価回路図を示し、図７１は、このメモリセルが複数配置される場合の等価回路をそれぞれ示している。
【００８０】
図７０に示す等価回路について説明する。
ゲート電極として第４３の電極及び第４５の電極を備えるトランジスタをそれぞれ直列に配置した島状半導体層１１０が２つ隣接して配置され、かつ、これら４個のトランジスタが図７０に示されるように互いに接続する。詳しくは、第４３の電極(43-2)をゲート電極とするトランジスタの第４６の電極(46-2)と第４５の電極(45-1)が接続し、第４３の電極(43-1)をゲート電極とするトランジスタの第４６の電極（46-1）と第４５の電極(45-2)が接続する。また、この隣接する２つの島状半導体層１１１０において、一つの島状半導体層１１１０の一方の端部に第４４の電極（44-1）が接続し、もう一つの島状半導体層１１１０の一方の端部に第４４の電極（44-2）が接続する。また、この２つの島状半導体層１１１０において、第４４の電極(44-1)及び(44-2)が接続しない他方の端部には共通の電極として第４１の電極４１が接続する。２個の高抵抗素子がこれら４個のトランジスタと図７０に示されるように接続し、トランジスタと接続しない側の端部には共通の電極として第４２の電極４２が接続する。
【００８１】
図７１に示す等価回路について説明する。
複数の島状半導体層１１１０が配置されるメモリセルアレイにおいて、図７０で示される隣接する２つの島状半導体層１１１０を単位に配置される各回路素子の電極と各配線の接続関係を示す。
この島状半導体層１１１０を複数個、例えば２×Ｍ×Ｎ個(Ｍ、Ｎは正の整数、またiは1≦i≦Mの正の整数、jは1≦j≦Nの正の整数)備えるメモリセルアレイにおいて、半導体基板に平行に配置される複数本、例えば２×Ｍ本の第４４の配線が各々の島状半導体層１１１０に備える上述の第４４の電極(44-1)、(44-2)とそれぞれ接続する。また、半導体基板に平行で、かつ、第４４の配線４４と交差する方向に配置される複数本、例えばＮ本の第４３の配線は各々のメモリセルの上述の第４３の電極(43-1)、（43-2）と接続する。第４４の配線と交差する方向に配置される複数本、例えばＮ本の第４１の配線が各々の島状半導体層１１１０に備える上述の第４１の電極４１と接続する。なお、第４１の配線は各々の島状半導体層１１１０に備える上述の第４１の電極４１に全て共通に接続を行ってもよい。各々の高抵抗素子の上述の第４２の電極４２は、第４２の配線によって全て一つに接続してもよい。
なお、メモリセルを構成するトランジスタはＰＭＯＳのみで構成してもよいし、上述の高抵抗素子に代えて、第４３あるいは第４５の電極をゲート電極とするトランジスタと反対の導電型のトランジスタとしてもよい。
【００８２】
また、選択ゲートトランジスタと選択ゲートトランジスタに隣接するメモリセルおよび隣接するメモリセル同士が不純物拡散層を介して繋がっておらず、代わりに選択トランジスタとメモリセルおよびメモリセル同士の間隔が約３０ｎｍ以下と選択トランジスタとメモリセルおよびメモリセル同士が不純物拡散層を介して接続されている場合に比べて非常に接近した構造を有するメモリセルの動作原理について、以下に述べる。
隣接する素子が十分接近していると、選択ゲートトランジスタのゲートやメモリセルの制御ゲートに印加される閾値以上の電位により形成するチャネルは隣接する素子のチャネルと接続し、全ての素子のゲートに閾値以上の電位が与えられる場合、全ての素子をチャネルは繋がることになる。この状態は選択トランジスタとメモリセルやメモリセルが不純物拡散層を介して接続されている場合とほぼ等価なため、動作原理も選択トランジスタとメモリセルやメモリセルが不純物拡散層を介して接続されている場合と同様である。
さらに、選択ゲートトランジスタやメモリセルが不純物拡散層を介して繋がっておらず、代わりに選択トランジスタとメモリセルやメモリセルのゲート電極の間に第三の導電膜が配置された構造を有するメモリセルの動作原理について述べる。
第三の導電膜は各素子の間に位置し、絶縁膜、例えばシリコン酸化膜を介して島状半導体層と接続している。即ち、第三の導電膜と該絶縁膜と島状半導体層はＭＩＳキャパシタを形成している。第三の導電膜に島状半導体層とこの絶縁膜との界面に反転層が形成するような電位を与えるとチャネルが形成する。形成したチャネルは隣接する素子にとっては各素子を接続する不純物拡散層と同じ働きをする。そのため、第三の導電膜にチャネルを形成し得る電位が与えられている場合、選択ゲートトランジスタやメモリセルが不純物拡散層を介して接続している場合と同様の動作となる。また、第三の導電膜にチャネルを形成し得る電位が与えられていなくても、例えば島状半導体層がｐ型半導体の場合、電荷蓄積層から電子を引き抜く際、選択ゲートトランジスタやメモリセルが不純物拡散層を介して接続している場合と同様の動作となる。
【００８３】
メモリセルアレイの製造方法における実施の形態
電荷蓄積層もしくは制御ゲートを形成した後、電荷蓄積層と半導体基板もしくは半導体層の間に形成される絶縁膜を一括で形成し、この絶縁膜の側面に活性領域となる半導体層を柱状に形成する方法について、以下に説明する。また、サイドウオール状のゲート電極を作る際、隣接する溝部に絶縁膜を予め埋め込み形成し、この絶縁膜をマスクに横方向成分のエッチングを行うことで、ゲート電極材料堆積膜厚程度のエッチングにてゲート電極を制御よく形成する。
【００８４】
製造例１
この実施の形態で形成する半導体記憶装置は、電荷蓄積層として浮遊ゲートを複数形成し、且つ、選択ゲート及び制御ゲートを形成した後、トンネル酸化膜を形成し、選択エピタキシャルシリコン成長により柱状に島状半導体層を形成し、島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的にフローテイング状態とする半導体記憶装置において、島状半導体層の上部と下部に選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば２個配置し、各々メモリ・トランジスタのトンネル酸化膜を一括に形成し、各々トランジスタを島状半導体層に沿って直列に接続し、且つ、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚と等しい構造である。
【００８５】
このような半導体記憶装置は以下の製造方法により形成することができる。
なお、図７２〜図９６及び図９７〜図１２１は、それぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ’及びＢ−Ｂ’断面図である。
まず、ｐ型シリコン基板１１００の表面に注入保護膜となる、例えば第一の絶縁膜としてシリコン酸化膜１４１０を２〜２０ｎｍ堆積し、イオン注入を利用してｐ型シリコン基板１１００に第一の不純物層１７１０の導入を行う（図７２及び図９７）。例えば、０〜７°程度傾斜した方向から５〜１００ ｋｅＶの注入エネルギー、砒素１×１０¹⁴〜１×１０¹⁶／ｃｍ²程度のドーズが挙げられる。また、イオン注入に代えて、ＣＶＤ法により砒素を含む酸化膜を堆積し、その酸化膜からの砒素拡散を利用してもよい。ｐ型シリコン基板１１００の最表面に第一の不純物層１７１０が導入されなくてもよい。
【００８６】
つづいて、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ５をマスクとして用いて（図７３及び図９８）、例えば反応性イオンエッチングにより第一の絶縁膜１４１０およびｐ型シリコン基板１１００を第一の不純物層１７１０が分割されるように２００ｎｍ〜２０００ｎｍエッチングして第二の溝部１２２０を形成する。
レジストＲ５を除去した（図７４及び図９９）後、第二の溝部１２２０に第五の絶縁膜として、例えばシリコン酸化膜１４２０を１００ｎｍ〜３００ｎｍ堆積し、エッチバックにより埋めこむ。第五の絶縁膜であるシリコン酸化膜１４２０を埋めこむ方法は、等方性エッチングを用いたエッチバックでもよいし、異方性エッチングを用いたエッチバックでもよいし、ＣＭＰを用いた平坦化埋めこみでもよく、種々組み合わせてもよい。このとき第五の絶縁膜であるシリコン酸化膜１４２０はシリコン窒化膜でもよい。また、第一の絶縁膜であるシリコン酸化膜１４１０は除去されてもよいし残存してもよい。
例えば、第一の絶縁膜であるシリコン酸化膜１４１０を除去した場合、次にｐ型シリコン基板１１００もしくは第一の不純物層１７１０上に第二の絶縁膜として、例えばシリコン窒化膜１３１０を２０００〜２００００ｎｍ形成する（図７５及び図１００）。
【００８７】
次に、公知のフォトリソグラフィ技術によりパターンニングされたレジスト Ｒ６をマスクとして用いて（図７６及び図１０１）、例えば反応性イオンエッチングにより第二の絶縁膜であるシリコン窒化膜１３１０をエッチングして、格子縞状の第四の溝部１２４０を形成する。その後、格子縞状の第四の溝部１２４０にＣＶＤ法により、第五の絶縁膜として、例えばシリコン酸化膜１４２１を５０〜５００ｎｍ堆積する。
その後、第四の溝部１２４０の所望の深さまで、例えば等方性エッチングにより第五の絶縁膜である酸化膜１４２１を埋め込み（図７７及び図１０２）、第二の絶縁膜であるシリコン窒化膜１３１０の表面に、第四の絶縁膜として、例えばシリコン酸化膜１４３１を１〜１０ｎｍ、つづいて、第一の導電膜となる、例えば多結晶シリコン膜１５１１を１００〜５００ｎｍ程度堆積する（図７８及び図１０３）。
【００８８】
つぎに、第一の導電膜である多結晶シリコン膜１５１１をエッチバックし、所望の高さのサイドウオールを形成する（図７９及び図１０４）。このとき、図１のA−A'方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する選択ゲート線となる第二の配線層として形成される。
その後、第四の溝部１２４０に第五の絶縁膜として、例えばシリコン酸化膜１４２２を５０〜５００ｎｍ堆積する。その後、第四の溝部１２４０の所望の深さまで、例えば等方性エッチングにより第五の絶縁膜であるシリコン酸化膜１４２２を埋めこんだ後、第二の絶縁膜であるシリコン窒化膜１３１０の表面に第四の絶縁膜として、例えばシリコン酸化膜１４３２を１〜１０ｎｍ堆積し（図８０及び図１０５）、つづいて、第一の導電膜となる、例えば多結晶シリコン膜１５１２を５０〜２００ｎｍ程度堆積する（図８１及び図１０６）。
【００８９】
同様に、第一の導電膜である多結晶シリコン膜１５１２をエッチバックし、所望の高さのサイドウオールを形成する（図８２及び図１０７）。このとき、第一の導電膜である多結晶シリコン膜１５１２は、第二の絶縁膜であるシリコン窒化膜１３１０の周囲に形成され、第二の絶縁膜であるシリコン窒化膜１３１０の各々の周囲に形成されている第一の導電膜である多結晶シリコン膜１５１２はそれぞれ分離された状態となっている。
つづいて、第一の導電膜である多結晶シリコン膜１５１２の表面に層間絶縁膜１６１２を形成する（図８３及び図１０８）。この層間絶縁膜１６１２は、例えばＯＮＯ膜とする。具体的には熱酸化法により多結晶シリコン膜表面に５〜１０ｎｍのシリコン酸化膜とＣＶＤ法により５〜１０ｎｍのシリコン窒化膜とさらに５〜１０ｎｍのシリコン酸化膜を順次堆積する。
【００９０】
次いで、同様に第二の導電膜となる、例えば多結晶シリコン膜１５２２を１５〜１５０ｎｍ堆積し（図８４及び図１０９）、堆積膜厚相当エッチバックすることで、第五の絶縁膜であるシリコン酸化膜１４２２上の層間絶縁膜１６１２を露出しつつ、第一の導電膜である多結晶シリコン膜１５１２の側部に層間絶縁膜１６１２を介して第ニの導電膜である多結晶シリコン膜１５２２を配置させる。このとき第二の絶縁膜であるシリコン窒化膜１３１０の周囲には第二の導電膜である多結晶シリコン膜１５２６が残存しており、第二の導電膜である多結晶シリコン膜１５２２と多結晶シリコン膜１５２６は分離されていることが好ましい（図８５及び図１１０）。このとき、図１のＡ―Ａ’方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する制御ゲート線となる第三の配線層として形成される。
その後、第四の溝部１２４０に第五の絶縁膜として、例えばシリコン酸化膜１４２３を５０〜５００ｎｍ堆積する。その後、第四の溝部の所望の深さまで、例えば等方性エッチングにより第五の絶縁膜である酸化膜１４２３を埋めこんだ後（図８６及び図１１１）、第五の絶縁膜であるシリコン酸化膜１４２３をマスクに等方性エッチングなどにより露出している第二の導電膜である多結晶シリコン膜１５２６を除去する（図８７及び図１１２）。この際、第二の導電膜である多結晶シリコン膜１５２６の膜厚程度のエッチングであれば十分であり、これによりプロセスばらつきが低減できる。
【００９１】
つづいて、第二の絶縁膜であるシリコン窒化膜１３１０と第五の絶縁膜であるシリコン酸化膜１４２３に挟まれる部位に残存する第二の導電膜である多結晶シリコン膜１５２６を等方性エッチングもしくは異方性エッチングにより除去する（図８８及び図１１３）。
その後、第二の絶縁膜であるシリコン窒化膜１３１０と第五の絶縁膜であるシリコン酸化膜１４２３に挟まれる部位に埋めこむように、第六の絶縁膜として、例えばシリコン酸化膜１４８３を８〜８０ｎｍ堆積する。このとき、第六の絶縁膜であるシリコン酸化膜１４８３の膜厚は第二の導電膜である多結晶シリコン膜１５２２の堆積膜厚の約半分以上であればよい（図８９及び図１１４）。
次いで、堆積膜厚相当の等方性エッチングを行うことで、第二の絶縁膜であるシリコン窒化膜１３１０の側部にある層間絶縁膜１６１２を露出させつつ、第四の溝部１２４０に第六の絶縁膜であるシリコン酸化膜１４８３の埋めこむ。
なお、第二の導電膜として多結晶シリコン膜１５２２を形成する場合についてのべたが、単純に堆積と異方性エッチングの組み合わせでサイドウオール状に形成してもよい。その後、第五の絶縁膜であるシリコン酸化膜１４２３をマスクに、例えば等方性エッチングにて層間絶縁膜１６１２を部分的に除去する（図９０及び図１１５）。
【００９２】
同様に繰り返すことで第一の導電膜となる、例えば多結晶シリコン膜１５１３の側部に層間絶縁膜１６１３を介して第二の導電膜となる例えば多結晶シリコン膜１５２３を配置させ、さらに第二の導電膜である多結晶シリコン膜１５２３を第五の絶縁膜となるシリコン酸化膜１４２４および第六の絶縁膜となるシリコン酸化膜１４８４で埋設する（図９１及び図１１６）。最上段の第一の導電膜となる、例えば多結晶シリコン膜１５１４においては最下段の第一の導電膜である多結晶シリコン膜１５１１と同様に第一の導電膜である多結晶シリコン膜１５１４をエッチバックする。
【００９３】
その後、第五の絶縁膜となる例えばシリコン酸化膜１４２５を５０〜５００ｎｍ堆積し、例えばエッチバックもしくはＣＭＰ法などにより第二の絶縁膜であるシリコン窒化膜１３１０の上部を露出させる。（図９２及び図１１７）。このとき、第五の絶縁膜であるシリコン酸化膜１４２５は、例えばシリコン窒化膜でもよい。
次いで、第二の絶縁膜であるシリコン窒化膜１３１０を、例えば等方性エッチングにより選択的に除去し、第一の溝部１２１０を形成する。つづいて、例えばＣＶＤ法を用いて第一の溝部１２１０の内壁に、例えば１０ｎｍ程度のトンネル酸化膜となる第三の絶縁膜としてシリコン酸化膜１４４０を形成する（図９３及び図１１８）。ここで、第三の絶縁膜であるシリコン酸化膜１４４０はＣＶＤ酸化膜に限らず、熱酸化膜もしくは、窒素酸化膜でもよい。
つづいて、第一の不純物拡散層１７１０もしくはｐ型シリコン基板１１００上にある第三の絶縁膜であるシリコン酸化膜１４４０を選択的に除去する。例えば、異方性エッチングにより第一の溝部１２１０の側壁部のみにサイドウオール状に第三の絶縁膜であるシリコン酸化膜１４４０を残存させる（図９４及び図１１９）。
【００９４】
その後、熱処理などにより、第三の絶縁膜であるシリコン酸化膜１４４０のトリートメント処理などを施す。例えば、８００〜１０００℃の窒素雰囲気にて、１０分から１００分のアニ−ル処理を施す。このとき窒素以外のガス、例えば酸素などを添加してもよい。第三の絶縁膜であるシリコン酸化膜１４４０の処理後の膜厚は１０ｎｍ程度となることが好ましい。
次いで、任意に、第一の不純物拡散層１７１０もしくはｐ型シリコン基板１１００表面に形成された酸化膜を、例えば希釈ＨＦなどにより除去し、第一の溝部１２１０に島状半導体層１７２１〜１７２５および１１１１〜１１１４を埋めこむ。例えば、第一の溝部１２１０の底部に位置する第一の不純物拡散層１７１０もしくはｐ型シリコン基板１１００より半導体層を選択的にエピタキシャル成長させる。このとき下層よりＮ型半導体層１７２１、Ｐ型半導体層１１１１、Ｎ型半導体層１７２２、Ｐ型半導体層１１１２、Ｎ型半導体層１７２３、Ｐ型半導体層１１１３、Ｎ型半導体層１７２４、Ｐ型半導体層１１１４、Ｎ型半導体層１７２５を順次積層する（図９５及び図１２０）。Ｎ型半導体層１７２１〜１７２５の濃度は砒素１×１０¹⁸〜１×１０²¹／ｃｍ³程度のドーズで形成し、Ｐ型である半導体層１１１１〜１１１４は硼素１×１０¹⁵〜１×１０¹⁷／ｃｍ³程度のドーズで形成する。また、Ｎ型半導体層１７２１と１７２２は第一の導電膜である多結晶シリコン膜１５１１と第三の絶縁膜であるシリコン酸化膜１４４０を介して重なりを有することが好ましく、同様に、Ｎ型半導体層１７２２と１７２３は第一の導電膜である多結晶シリコン膜１５１２、Ｎ型半導体層１７２３と１７２４は第一の導電膜である多結晶シリコン膜１５１３、Ｎ型半導体層１７２４と１７２５は第一の導電膜である多結晶シリコン膜１５１４とそれぞれ第三の絶縁膜であるシリコン酸化膜１４４０を介して重なりを有することが好ましい。
【００９５】
その後、例えばエッチバックもしくはＣＭＰ法などによりＮ型半導体層１７２５を後退させ、第五の絶縁膜であるシリコン酸化膜１４２５を露出させ、Ｎ型半導体層１７２５を各々分離形成させる。その後、第四の配線層を第二もしくは第三の配線層と方向が交差するようＮ型半導体層１７２５の上部と接続する。
次いで、公知の技術により層間絶縁膜を形成しコンタクトホールおよびメタル配線を形成する。これにより、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が完成する。
【００９６】
この製造例では、第二の絶縁膜であるシリコン窒化膜１３１０のような半導体基板もしくは多結晶シリコン膜の表面に形成される膜は、シリコン表面側からシリコン酸化膜／シリコン窒化膜の複層膜としてもよい。また、第一の導電膜である多結晶シリコン膜１５１１〜１５１４および第二の導電膜である多結晶シリコン膜１５２２、１５２３の不純物の導入は、多結晶シリコン膜の成膜時に行ってもよいし、成膜後もしくはサイドウオール形成後に行ってもよいし、導電膜としてなれば導入時期は制限されない。
なお、この製造例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、島状半導体層の配置が対称的でない場合に初めて可能である。すなわち、第二もしくは第三の配線層方向の島状半導体層との隣接間隔を、第四の配線層方向のそれより小さくすることにより、第四の配線層方向には分離され、第二もしくは第三の配線層方向に繋がる配線層がマスクなしで自動的に得られる。これに対して、例えば、島状半導体層の配置を対称にした場合にはフォトリソグラフィによりレジストのパターンニング工程により配線層の分離を行ってもよい。
【００９７】
また、複数のメモリセル部の上部と下部に選択ゲートを配置することでメモリセルトランジスタが過剰消去の状態、すなわち、読み出し電圧が０Ｖであってしきい値が負の状態になり、非選択セルでもセル電流が流れる現象を防止することができる。
電荷蓄積層は、必ずしも浮遊ゲート構造である必要はなく、電荷蓄積を積層絶縁膜へのトラップにより実現してもよい。例えばＭＮＯＳおよびＭＯＮＯＳ構造の場合においてもこの製造例は有効である。ここでいう積層絶縁膜としては、例えばトンネル酸化膜とシリコン窒化膜の積層構造もしくはそのシリコン窒化膜表面にさらにシリコン酸化膜を形成した構造が挙げられる。
【００９８】
製造例２
この実施の形態で形成する半導体記憶装置は、選択ゲート及び制御ゲートを形成した後、電荷蓄積層として積層絶縁膜を形成し、選択エピタキシャルシリコン成長により柱状に島状半導体層を形成し、該島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的にフローテイング状態とする半導体記憶装置において、島状半導体層の上部と下部に選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば２個配置し、各々メモリ・トランジスタのトンネル酸化膜は一括に形成され、各々トランジスタを該島状半導体層に沿って直列に接続し、且つ、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚と等しい構造である。
【００９９】
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図１２２〜図１３９及び図１４０〜図１５７は、それぞれＮＭＯＳ又はＭＯＮＯＳのメモリセルアレイを示す図１０のＡ−Ａ’及びＢ−Ｂ’断面図である。レジストＲ６をマスクとして用いて、例えば反応性イオンエッチングにより第二の絶縁膜であるシリコン窒化膜１３１０をエッチングして、格子縞状の第四の溝部１２４０を形成する（図１２２〜図１２６及び図１４０〜１４４）までは製造例１（図７２〜図９６及び図９７〜図１２１）と同じである。
【０１００】
その後、格子縞状の第四の溝部１２４０にＣＶＤ法により第五の絶縁膜として、例えばシリコン酸化膜１４２１を５０〜５００ｎｍ堆積する。
その後、第四の溝部１２４０の所望の深さまで、例えば等方性エッチングにより第五の絶縁膜である酸化膜１４２１を埋め込みを行い（図１２７及び図１４５）、第二の絶縁膜であるシリコン窒化膜１３１０の表面に第四の絶縁膜として、例えばシリコン酸化膜１４３１を１〜１０ｎｍ、つづいて、第一の導電膜となる、例えば多結晶シリコン膜１５１１を１００〜５００ｎｍ程度堆積する（図１２８及び図１４６）。
【０１０１】
次に、第一の導電膜である多結晶シリコン膜１５１１をエッチバックし、所望の高さのサイドウオールを形成する（図１２９及び図１４７）。このとき、図１０のA−A'方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する選択ゲート線となる第二の配線層として形成される。
その後、第四の溝部１２４０に第五の絶縁膜として、例えばシリコン酸化膜１４２２を５０〜５００ｎｍ堆積する。次いで、第四の溝部１２４０の所望の深さまで、例えば等方性エッチングにより第五の絶縁膜であるシリコン酸化膜１４２２を埋め込む（図１３０及び図１４８）。
【０１０２】
同様に繰り返すことで第一の導電膜となる、例えば多結晶シリコン膜１５１２、第五の絶縁膜となる、例えばシリコン酸化膜１４２３、第一の導電膜となる、例えば多結晶シリコン膜１５１３、第五の絶縁膜となる、例えばシリコン酸化膜１４２４、第一の導電膜となる、例えば多結晶シリコン膜１５１４、第五の絶縁膜となる、例えばシリコン酸化膜１４２５を順次形成する（図１３１及び図１４９）。
その後、例えばエッチバックもしくはＣＭＰ法などにより第二の絶縁膜であるシリコン窒化膜１３１０の上部を露出させる（図１３２及び図１５０）。このとき、第五の絶縁膜であるシリコン酸化膜１４２５は、例えばシリコン窒化膜でもよい。
次いで、第二の絶縁膜であるシリコン窒化膜１３１０を、例えば等方性エッチングにより選択的に除去し、第一の溝部１２１０を形成する。
つづいて、例えばＣＶＤ法を用いて第一の溝部１２１０の内壁に、例えば１０ｎｍ程度のゲート酸化膜となる第三の絶縁膜としてシリコン酸化膜１４４０を形成する。ここで、第三の絶縁膜であるシリコン酸化膜１４４０はＣＶＤ酸化膜に限らず、熱酸化膜もしくは、窒素酸化膜でもよい。
次に、第一の不純物拡散層１７１０もしくはｐ型シリコン基板１１００上にある第三の絶縁膜であるシリコン酸化膜１４４０を選択的に除去する。例えば、異方性エッチングにより第一の溝部１２１０の側壁部のみにサイドウオール状に第三の絶縁膜であるシリコン酸化膜１４４０を残存させる（図１３３及び図１５１）。
【０１０３】
その後、熱処理などにより、第三の絶縁膜であるシリコン酸化膜１４４０のトリートメント処理などを施す。例えば、８００〜１０００℃の窒素雰囲気にて、１０分から１００分のアニ−ル処理を施す。このとき窒素以外のガス、例えば酸素などを添加してもよい。第三の絶縁膜であるシリコン酸化膜１４４０の処理後の膜厚は１０ｎｍ程度となることが好ましい。
さらに、任意に、第一の不純物拡散層１７１０もしくはｐ型シリコン基板１１００表面に形成された酸化膜を、例えば希釈ＨＦなどにより除去し、第一の溝部１２１０に島状半導体層１７２１〜１７２２‐１および１１１１を埋めこむ。例えば第一の溝部１２１０の底部に位置する第一の不純物拡散層１７１０もしくはｐ型シリコン基板１１００より半導体層を選択的にエピタキシャル成長させる。このとき下層よりＮ型半導体層１７２１、Ｐ型半導体層１１１１、Ｎ型半導体層１７２２‐１を順次積層する（図１３４及び図１５２）。Ｎ型半導体層１７２１〜１７２２‐１の濃度は砒素１×１０¹⁸〜１×１０²¹／ｃｍ³程度のドーズで形成し、Ｐ型である半導体層１１１１は硼素１×１０¹⁵〜１×１０¹⁷／ｃｍ³程度のドーズで形成する。また、Ｎ型半導体層１７２１と１７２２‐１は第一の導電膜である多結晶シリコン膜１５１１と第三の絶縁膜であるシリコン酸化膜１４４０を介して重なりを有することが好ましい。さらにＮ型半導体層１７２２‐１は第一の導電膜である多結晶シリコン膜１５１２と重なりをもたない程度に形成するのが好ましい。
【０１０４】
その後、Ｎ型半導体層１７２２‐１をマスクに第三の絶縁膜であるシリコン酸化膜１４４０を部分的に除去する。
続いて、第一の溝部１２１０の内壁に電荷蓄積層となる積層絶縁膜１６２０を形成する（図１３５及び図１５３）。ここで積層絶縁膜がＭＮＯＳ構造の場合においては、例えばＣＶＤ法により多結晶シリコン膜表面に４〜１０ｎｍのシリコン窒化膜と２〜５ｎｍのシリコン酸化膜を順次堆積してもよし、ＣＶＤ法により多結晶シリコン膜表面に４〜１０ｎｍのシリコン窒化膜を堆積し、このシリコン窒化膜の表面を酸化することで２〜５ｎｍのシリコン酸化膜を形成してもよい。また、ＭＯＮＯＳ構造の場合においては例えば多結晶シリコン膜表面にＣＶＤ法により２〜５ｎｍのシリコン酸化膜とＣＶＤ法により４〜８ｎｍのシリコン窒化膜と２〜５ｎｍのシリコン酸化膜を順次堆積してもよいし、多結晶シリコン膜表面に２〜５ｎｍのシリコン酸化膜とＣＶＤ法により４〜１０ｎｍのシリコン窒化膜を順次堆積し、さらにシリコン窒化膜表面を酸化することで２〜５ｎｍのシリコン酸化膜を形成してもよいし、多結晶シリコン膜表面を酸化することで２〜５ｎｍのシリコン酸化膜を形成してもよいし、以上の手法を種々組み合わせてもよい。
次いで、Ｎ型半導体層１７２２‐１上にある積層絶縁膜１６２０を選択的に除去する。例えば、異方性エッチングにより第一の溝部１２１０の側壁部のみにサイドウオール状に積層絶縁膜１６２０を残存させる（図１３６及び図１５４）。その後、熱処理などにより、積層絶縁膜１６２０のトリートメント処理などを施してもよい。
つづいて、前述と同様に第一の溝部１２１０に島状半導体層１７２２‐２〜１７２４‐１および１１１２〜１１１３を埋めこむ。例えば第一の溝部１２１０の底部に位置する島状半導体層１７２２‐１より半導体層を選択的にエピタキシャル成長させる。このとき下層よりＮ型半導体層１７２２‐２、Ｐ型半導体層１１１２、Ｎ型半導体層１７２３、Ｐ型半導体層１１１３、Ｎ型半導体層１７２４−１を順次積層していく。Ｎ型半導体層１７２２−２〜１７２４−１の濃度は先程と同様に砒素１×１０¹⁸〜１×１０²¹／ｃｍ³程度のドーズで形成し、Ｐ型である半導体層１１１２〜１１１３は硼素１×１０¹⁵〜１×１０¹⁷／ｃｍ³程度のドーズで形成する。また、Ｎ型半導体層１７２２−２と１７２３は第一の導電膜である多結晶シリコン膜１５１２と積層絶縁膜１６２０を介して重なりを有することが好ましく、同様に、Ｎ型半導体層１７２３と１７２４−１は第一の導電膜である多結晶シリコン膜１５１３と積層絶縁膜１６２０を介して重なりを有することが好ましい。さらにＮ型半導体層１７２４‐１は第一の導電膜である多結晶シリコン膜１５１４と重なりをもたない程度に形成するのが好ましい。
【０１０５】
その後、Ｎ型半導体層１７２４‐１をマスクに積層絶縁膜１６２０を部分的に除去する。つづいて、例えばＣＶＤ法を用いて第一の溝部１２１０の内壁に例えば１０ｎｍ程度のゲート酸化膜となる第三の絶縁膜としてシリコン酸化膜１４４４を形成する。ここで、第三の絶縁膜であるシリコン酸化膜１４４４はＣＶＤ酸化膜に限らず、熱酸化膜もしくは、窒素酸化膜でもよい。
つづいて、島状半導体層１７２４‐１上にある第三の絶縁膜であるシリコン酸化膜１４４４を選択的に除去する。例えば、異方性エッチングにより第一の溝部１２１０の側壁部のみにサイドウオール状に第三の絶縁膜であるシリコン酸化膜１４４４を残存させる（図１３７及び図１５５）。
その後、熱処理などにより、第三の絶縁膜であるシリコン酸化膜１４４４のトリートメント処理などを施す。つづいて、前述と同様に第一の溝部１２１０に島状半導体層１７２４‐２〜１７２５および１１１４を埋めこむ。例えば第一の溝部１２１０の底部に位置する島状半導体層１７２４‐１より半導体層を選択的にエピタキシャル成長させる。このとき下層よりＮ型半導体層１７２４‐２、Ｐ型半導体層１１１４、Ｎ型半導体層１７２５を順次積層していく（図１３８及び図１５６）。Ｎ型半導体層１７２４−２〜１７２５の濃度は、先程と同様に砒素１×１０¹⁸〜１×１０²¹／ｃｍ³程度のドーズで形成し、Ｐ型である半導体層１１１４は硼素１×１０¹⁵〜１×１０¹⁷／ｃｍ³程度のドーズで形成する。また、Ｎ型半導体層１７２４−２と１７２５は第一の導電膜である多結晶シリコン膜１５１４と第三の絶縁膜であるシリコン酸化膜１４４４を介して重なりを有することが好ましい。その後、例えばエッチバックもしくはＣＭＰ法などによりＮ型半導体層１７２５を後退させ、第五の絶縁膜であるシリコン酸化膜１４２５を露出させ、Ｎ型半導体層１７２５を各々分離形成させる。その後、第四の配線層を第二もしくは第三の配線層と方向が交差するようＮ型半導体層１７２５の上部と接続する。
さらに、公知の技術により層間絶縁膜を形成し、コンタクトホールおよびメタル配線を形成する。これにより、積層絶縁膜で構成される電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する。
【０１０６】
この製造例では、半導体基板もしくは多結晶シリコン膜の表面に形成される第二の絶縁膜であるシリコン窒化膜１３１０は、シリコン表面側からシリコン酸化膜／シリコン窒化膜の複層膜としてもよい。また、第一の導電膜である多結晶シリコン膜１５１１〜１５１４および第二の導電膜である多結晶シリコン膜１５２２、１５２３の不純物の導入は多結晶シリコン膜の成膜時に行ってもよいし、成膜後もしくはサイドウオール形成後に行ってもよいし、導電膜としてなれば導入時期は制限されない。
なお、この製造例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、島状半導体層の配置が対称的でない場合に初めて可能である。すなわち、第二もしくは第三の配線層方向の島状半導体層との隣接間隔を、第四の配線層方向のそれより小さくすることにより、第四の配線層方向には分離され、第二もしくは第三の配線層方向に繋がる配線層がマスクなしで自動的に得られる。これに対して、例えば、島状半導体層の配置を対称にした場合にはフォトリソグラフィによりレジストのパターンニング工程により配線層の分離を行ってもよい。
また、複数のメモリセル部の上部と下部に選択ゲートを配置することでメモリセルトランジスタが過剰消去の状態、すなわち、読み出し電圧が０Ｖであってしきい値が負の状態になり、非選択セルでもセル電流が流れる現象を防止することができる。
【０１０７】
製造例３
この製造例で形成する半導体記憶装置は、電荷蓄積層としてＭＩＳキャパシタとなるゲート及び選択ゲートを形成した後、ゲート酸化膜を形成し、選択エピタキシャルシリコン成長により柱状に島状半導体層を形成し、該島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的にフローテイング状態とする半導体記憶装置において、島状半導体層の上部と下部に選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば２個配置し、各々メモリ・トランジスタのゲート酸化膜は一括に形成され、各々トランジスタを該島状半導体層に沿って直列に接続し、且つ、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚と等しい構造である。
【０１０８】
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図１５８〜図１７１及び図１７２〜図１８５は、それぞれＤＲＡＭのメモリセルアレイを示す図１１のＡ−Ａ’及びＢ−Ｂ’断面図である。
公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ５をマスクとして用いて（図７３及び図９８参照）、例えば反応性イオンエッチングにより第一の絶縁膜１４１０およびｐ型シリコン基板１１００を第一の不純物層１７１０が分割されるように２００〜２０００ｎｍエッチングして後に連続するゲート線となる第二の配線層と交差する方向に第二の溝部１２２０を形成する以外は、製造例２（図１２２〜図１３３及び図１４０〜図１５１）と同様である（図１５８〜図１６９及び図１７２〜図１８３）。
その後、任意に、第一の不純物拡散層１７１０もしくはｐ型シリコン基板１１００表面に形成された酸化膜を、例えば希釈ＨＦなどにより除去し、第一の溝部１２１０に島状半導体層１７２１、１７２６、１７２７、１７２５および１１１１、１１２０、１１１４を埋めこむ。例えば第一の溝部１２１０の底部に位置する第一の不純物拡散層１７１０もしくはｐ型シリコン基板１１００より半導体層を選択的にエピタキシャル成長させる。このとき下層よりＮ型半導体層１７２１、Ｐ型半導体層１１１１、Ｎ型半導体層１７２６、Ｐ型半導体層１１２０、Ｎ型半導体層１７２７、Ｐ型半導体層１１１４、Ｎ型半導体層１７２５を順次積層する（図１７０及び図１８４）。Ｎ型半導体層１７２１、１７２６、１７２７、１７２５の濃度は、砒素１×１０¹⁸〜１×１０²¹／ｃｍ³程度のドーズで形成し、Ｐ型である半導体層１１１１、１１２０、１１１４は硼素１×１０¹⁵〜１×１０¹⁷／ｃｍ³程度のドーズで形成する。Ｎ型半導体層１７２１と１７２６は第一の導電膜である多結晶シリコン膜１５１１と第三の絶縁膜であるシリコン酸化膜１４４０を介して重なりを有することが好ましく、Ｎ型半導体層１７２６は、第一の導電膜である多結晶シリコン膜１５１２と第三の絶縁膜であるシリコン酸化膜１４４０を介して重なりを有することが好ましく、同様に、Ｎ型半導体層１７２７は第一の導電膜である多結晶シリコン膜１５１３と第三の絶縁膜であるシリコン酸化膜１４４０を介して重なりを有することが好ましい。また、Ｎ型半導体層１７２７と１７２５は第一の導電膜である多結晶シリコン膜１５１４と第三の絶縁膜であるシリコン酸化膜１４４４を介して重なりを有することが好ましい。
【０１０９】
次いで、例えばエッチバックもしくはＣＭＰ法などによりＮ型半導体層１７２５を後退させ第五の絶縁膜であるシリコン酸化膜１４２５を露出させ、Ｎ型半導体層１７２５を各々分離形成させる。
その後、第四の配線層を第二もしくは第三の配線層と方向が交差するようＮ型半導体層１７２５の上部と接続する。
さらに、公知の技術により層間絶縁膜を形成しコンタクトホールおよびメタル配線を形成する。
これにより、ＭＩＳキャパシタで構成される電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する。
【０１１０】
この製造例では、第二の絶縁膜であるシリコン窒化膜１３１０のような半導体基板もしくは多結晶シリコン膜の表面に形成される膜はシリコン表面側からシリコン酸化膜／シリコン窒化膜の複層膜としてもよい。また、第一の導電膜である多結晶シリコン膜１５１１〜１５１４および第二の導電膜である多結晶シリコン膜１５２２，１５２３の不純物の導入は多結晶シリコン膜の成膜時に行ってもよいし、成膜後もしくはサイドウオール形成後に行ってもよいし、導電膜としてなれば導入時期は制限されない。
なお、この製造例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、島状半導体層の配置が対称的でない場合に初めて可能である。すなわち、第二もしくは第三の配線層方向の島状半導体層との隣接間隔を、第四の配線層方向のそれより小さくすることにより、第四の配線層方向には分離され、第二もしくは第三の配線層方向に繋がる配線層がマスクなしで自動的に得られる。これに対して、例えば、島状半導体層の配置を対称にした場合には、フォトリソグラフィによりレジストのパターンニング工程により配線層の分離を行ってもよい。
【０１１１】
製造例４
この製造例で形成する半導体記憶装置は、電荷蓄積層として浮遊ゲートを複数形成し、且つ、選択ゲート及び制御ゲートを形成した後、トンネル酸化膜を形成し、選択エピタキシャルシリコン成長により柱状に島状半導体層を形成し、該島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的にフローテイング状態とする半導体記憶装置において、島状半導体層の上部と下部に選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば２個配置し、各々メモリ・トランジスタのトンネル酸化膜は一括に形成され、各々トランジスタを該島状半導体層に沿って直列に接続し、且つ、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚より大きい構造である。
【０１１２】
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図１８６〜図１９５及び図１９６〜図２０５は、それぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ’及びＢ−Ｂ’断面図である。
この製造例では、各段の第一の導電膜となる、例えば多結晶シリコン膜１５１１〜１５１４の形成および層間絶縁膜１６１２、１６１３を介して第二の導電膜である多結晶シリコン膜１５２２、１５２３を形成し、第五の絶縁膜となる例えばシリコン酸化膜１４２５を５０〜５００ｎｍ堆積し、例えばエッチバックもしくはＣＭＰ法などにより第二の絶縁膜であるシリコン窒化膜１３１０の上部を露出させるまでは製造例１（図７２〜図９２及び図９７〜図１１７）と同じである（図１８６及び図１９６）。
その後、第二の絶縁膜であるシリコン窒化膜１３１０を、例えば等方性エッチングにより選択的に除去し、第一の溝部１２１０を形成する。
【０１１３】
つづいて、例えばＣＶＤ法を用いて第一の溝部１２１０の内壁に、例えば２０ｎｍ程度のゲート酸化膜となる第十三の絶縁膜としてシリコン酸化膜１４５１を形成する（図１８７及び図１９７）。ここで、第十三の絶縁膜であるシリコン酸化膜１４５１はＣＶＤ酸化膜に限らず、熱酸化膜又は窒素酸化膜でもよい。
次いで、第一の不純物拡散層１７１０もしくはｐ型シリコン基板１１００上にある第十三の絶縁膜であるシリコン酸化膜１４５１を選択的に除去する。例えば、異方性エッチングにより第一の溝部１２１０の側壁部のみにサイドウオール状に第十三の絶縁膜であるシリコン酸化膜１４５１を残存させる（図１８８及び図１９８）。
その後、熱処理などにより、製造例１と同様に、第十三の絶縁膜であるシリコン酸化膜１４５１のトリートメント処理などを施す。
続いて、必要あるならば第一の不純物拡散層１７１０もしくはｐ型シリコン基板１１００表面に形成された酸化膜を、例えば希釈ＨＦなどにより除去し、第一の溝部１２１０に島状半導体層１７２１〜１７２２‐１および１１１１を埋めこむ。例えば第一の溝部１２１０の底部に位置する第一の不純物拡散層１７１０もしくはｐ型シリコン基板１１００より半導体層を選択的にエピタキシャル成長させる。このとき下層よりＮ型半導体層１７２１、Ｐ型半導体層１１１１、Ｎ型半導体層１７２２‐１を順次積層する（図１８９及び図１９９）。Ｎ型半導体層１７２１〜１７２２‐１の濃度は砒素１×１０¹⁸〜１×１０²¹／ｃｍ³程度のドーズで形成し、P型である半導体層１１１１は硼素１×１０¹⁵〜１×１０¹⁷／ｃｍ³程度のドーズで形成する。また、Ｎ型半導体層１７２１と１７２２‐１は第一の導電膜である多結晶シリコン膜１５１１と第十三の絶縁膜であるシリコン酸化膜１４５１を介して重なりを有することが好ましい。さらにＮ型半導体層１７２２‐１は第一の導電膜である多結晶シリコン膜１５１２と重なりをもたない程度に形成するのが好ましい。
【０１１４】
その後、Ｎ型半導体層１７２２‐１をマスクに第十三の絶縁膜であるシリコン酸化膜１４５１を部分的に除去する（図１９０及び図２００）。例えばＣＶＤ法を用いて第一の溝部１２１０の内壁に、例えば１０ｎｍ程度のトンネル酸化膜となる第三の絶縁膜としてシリコン酸化膜１４４０を形成する（図１９１及び図２０１）。
つづいて、Ｎ型半導体層１７２２‐１上にある第三の絶縁膜であるシリコン酸化膜１４４０を選択的に除去する。例えば、異方性エッチングにより第一の溝部１２１０の側壁部のみにサイドウオール状に第三の絶縁膜であるシリコン酸化膜１４４０を残存させる（図１９２及び図２０２）。
その後、熱処理などにより、第三の絶縁膜であるシリコン酸化膜１４４０のトリートメント処理などを施してもよい。
つづいて、前述と同様に第一の溝部１２１０に島状半導体層１７２２‐２〜１７２４‐１および１１１２〜１１１３を埋めこむ。例えば第一の溝部１２１０の底部に位置する島状半導体層１７２２‐１より半導体層を選択的にエピタキシャル成長させる。このとき下層よりＮ型半導体層１７２２‐２、Ｐ型半導体層１１１２、Ｎ型半導体層１７２３、Ｐ型半導体層１１１３、Ｎ型半導体層１７２４−１を順次積層する（図１９３及び図２０３）。Ｎ型半導体層１７２２−２〜１７２４−１の濃度は先程と同様に砒素１×１０¹⁸〜１×１０²¹／ｃｍ³程度のドーズで形成し、Ｐ型である半導体層１１１２〜１１１３は硼素１×１０¹⁵〜１×１０¹⁷／ｃｍ³程度のドーズで形成する。また、Ｎ型半導体層１７２２−２と１７２３は第一の導電膜である多結晶シリコン膜１５１２と第三の絶縁膜であるシリコン酸化膜１４４０を介して重なりを有することが好ましく、同様に、Ｎ型半導体層１７２３と１７２４−１は第一の導電膜である多結晶シリコン膜１５１３と第三の絶縁膜であるシリコン酸化膜１４４０を介して重なりを有することが好ましい。さらにＮ型半導体層１７２４‐１は第一の導電膜である多結晶シリコン膜１５１４と重なりをもたない程度に形成するのが好ましい。
【０１１５】
その後、Ｎ型半導体層１７２４‐１をマスクに第三の絶縁膜であるシリコン酸化膜１４４０を部分的に除去する。
つづいて、例えばＣＶＤ法を用いて第一の溝部１２１０の内壁に、例えば２０ｎｍ程度のゲート酸化膜となる第十三の絶縁膜としてシリコン酸化膜１４５４を形成する。ここで、第十三の絶縁膜であるシリコン酸化膜１４５４はＣＶＤ酸化膜に限らず、熱酸化膜もしくは、窒素酸化膜でもよい。
次いで、島状半導体層１７２４‐１上にある第十三の絶縁膜であるシリコン酸化膜１４５４を選択的に除去する。例えば、異方性エッチングにより第一の溝部１２１０の側壁部のみにサイドウオール状に第十三の絶縁膜であるシリコン酸化膜１４５４を残存させる。
その後、熱処理などにより、第十三の絶縁膜であるシリコン酸化膜１４５４のトリートメント処理などを施す。
つづいて、前述と同様に第一の溝部１２１０に島状半導体層１７２４‐２〜１７２５および１１１４を埋めこむ。例えば第一の溝部１２１０の底部に位置する島状半導体層１７２４‐１より半導体層を選択的にエピタキシャル成長させる。このとき下層よりＮ型半導体層１７２４‐２、Ｐ型半導体層１１１４、Ｎ型半導体層１７２５を順次積層する（図１９４及び図２０４）。Ｎ型半導体層１７２４−２〜１７２５の濃度は先程と同様に砒素１×１０¹⁸〜１×１０²¹／ｃｍ³程度のドーズで形成し、Ｐ型である半導体層１１１４は硼素１×１０¹⁵〜１×１０¹⁷／ｃｍ³程度のドーズで形成する。また、Ｎ型半導体層１７２４−２と１７２５は第一の導電膜である多結晶シリコン膜１５１４と第十三の絶縁膜であるシリコン酸化膜１４５４を介して重なりを有することが好ましい。
【０１１６】
その後、例えばエッチバックもしくはＣＭＰ法などによりＮ型半導体層１７２５を後退させ、第五の絶縁膜であるシリコン酸化膜１４２５を露出させ、Ｎ型半導体層１７２５を各々分離形成させる。
続いて、第四の配線層を第二もしくは第三の配線層と方向が交差するようＮ型半導体層１７２５の上部と接続する。
その後、公知の技術により層間絶縁膜を形成し、コンタクトホールおよびメタル配線を形成する。
この製造例によっても製造例１（図７２〜図９６及び図９７〜図１２１）と同様の効果が得られる。
【０１１７】
製造例５
この製造例で形成する半導体記憶装置は、酸化膜が挿入された半導体基板、
例えばＳＯＩ基板の半導体部上に電荷蓄積層として浮遊ゲートを複数形成し、且つ、選択ゲート及び制御ゲートを形成した後、トンネル酸化膜を形成し、選択エピタキシャルシリコン成長により柱状に島状半導体層を形成し、該島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的にフローテイング状態とする半導体記憶装置において、島状半導体層の上部と下部に選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば２個配置し、各々メモリ・トランジスタのトンネル酸化膜は一括に形成され、各々トランジスタを該島状半導体層に沿って直列に接続し、且つ、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚と等しい構造である。
【０１１８】
このような半導体記憶装置は以下の製造方法により形成することができる。
なお、図２０６及び図２０７は、それぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ’及びＢ−Ｂ’断面図である。
この製造例では、基板としてＳＯＩ基板を用いた以外は、実質的に製造例１と同様であり(図２０６及び図２０７)、同様の効果が得られる。さらに、第一の配線層となる不純物拡散層１７１０の接合容量が抑制もしくは除外される。また、基板としてＳＯＩ基板を用いることは本発明における全ての実施例において適応できる。
製造例６
この製造例で形成する半導体記憶装置は、電荷蓄積層として浮遊ゲートを複数形成し、且つ、制御ゲートを形成した後、トンネル酸化膜を形成し、選択エピタキシャルシリコン成長により柱状に島状半導体層を形成し、該島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的にフローテイング状態とする半導体記憶装置において、島状半導体層にメモリ・トランジスタを２個配置し、各々メモリ・トランジスタのトンネル酸化膜は一括に形成され、各々トランジスタを該島状半導体層に沿って直列に接続した構造である本発明の実施の形態を説明する。
【０１１９】
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図２０８〜図２２８及び図２２９〜図２４９は、それぞれＥＥＰＲＯＭのメモリセルアレイを示す図５のＡ−Ａ’及びＢ−Ｂ’断面図である。
この製造例では、ｐ型シリコン基板１１００の表面に注入保護膜となる、例えば第一の絶縁膜としてシリコン酸化膜１４１０を２〜２０ｎｍ堆積し、イオン注入を利用してｐ型シリコン基板１１００に第一の不純物層１７１０の導入を行う（図２０８及び図２２９）。例えば、０〜７°程度傾斜した方向から５〜１００ｋｅＶの注入エネルギー、砒素１×１０¹⁴〜１×１０¹⁶／ｃｍ²程度のドーズが挙げられる。イオン注入に代えて、ＣＶＤ法により砒素を含む酸化膜を堆積し、その酸化膜からの砒素拡散を利用してもよい。また、ｐ型シリコン基板１１００の最表面に第一の不純物層１７１０が導入されなくてもよい。
【０１２０】
つづいて、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ５をマスクとして用いて、例えば反応性イオンエッチングにより第一の絶縁膜１４１０およびｐ型シリコン基板１１００を第一の不純物層１７１０が分割されるように２００〜２０００ｎｍエッチングして第二の溝部１２２０を形成する（図２０９及び図２３０）。
レジストＲ５を除去した後、第二の溝部１２２０に第五の絶縁膜として、例えばシリコン酸化膜１４２０を１００〜３００ｎｍ堆積し、エッチバックにより埋めこむ（図２１０及び図２３１）。第五の絶縁膜であるシリコン酸化膜１４２０を埋めこむ際は、等方性エッチングを用いたエッチバックでもよいし、異方性エッチングを用いたエッチバックでもよいし、ＣＭＰを用いた平坦化埋めこみでもよく、種々組み合わせてもよい。このとき第五の絶縁膜であるシリコン酸化膜１４２０はシリコン窒化膜でもよい。また、第五の絶縁膜であるシリコン酸化膜１４１０は除去されてもよいし、残存してもよい。例えば第一の絶縁膜であるシリコン酸化膜１４１０を除去した場合、次にｐ型シリコン基板１１００もしくは第一の不純物層１７１０上に第二の絶縁膜として、例えばシリコン窒化膜１３１０を１０００〜１００００ｎｍ形成する（図２１１及び２３２）。
次に、公知のフォトリソグラフィ技術によりパターンニングされたレジスト Ｒ６をマスクとして用いて、例えば反応性イオンエッチングにより第二の絶縁膜であるシリコン窒化膜１３１０をエッチングして、格子縞状の第四の溝部１２４０を形成する（図２１２及び図２３３）。
【０１２１】
その後、格子縞状の第四の溝部１２４０にＣＶＤ法により第五の絶縁膜として、例えばシリコン酸化膜１４２１を５０〜５００ｎｍ堆積する。
次いで、第四の溝部１２４０の所望の深さまで、例えば等方性エッチングにより第五の絶縁膜である酸化膜１４２１を埋め込みを行い（図２１３及び２３４）、第二の絶縁膜であるシリコン窒化膜１３１０の表面に第四の絶縁膜として、例えばシリコン酸化膜１４３１を１〜１０ｎｍ、つづいて、第一の導電膜となる、例えば多結晶シリコン膜１５１１を５０〜２００ｎｍ程度堆積する（図２１４及び図２３５）。
同様に第一の導電膜である多結晶シリコン膜１５１１をエッチバックし、所望の高さのサイドウオールを形成する（図２１５及び図２３６）。このとき、第一の導電膜である多結晶シリコン膜１５１２は第二の絶縁膜であるシリコン窒化膜１３１０の周囲に形成され、第二の絶縁膜であるシリコン窒化膜１３１０の各々の周囲に形成されている第一の導電膜である多結晶シリコン膜１５１１はそれぞれ分離された状態となっている。
【０１２２】
つづいて、第一の導電膜である多結晶シリコン膜１５１１の表面に層間絶縁膜１６１１を形成する（図２１６及び図２３７）。この層間絶縁膜１６１１は、例えばＯＮＯ膜とする。ＯＮＯ膜は、製造例１と同様に形成することができる。
次いで、同様に第二の導電膜となる、例えば多結晶シリコン膜１５２１を１５〜１５０ｎｍ堆積し（図２１７及び図２３８）、堆積膜厚相当エッチバックすることで、第五の絶縁膜であるシリコン酸化膜１４２１上の層間絶縁膜１６１１を露出しつつ、第一の導電膜である多結晶シリコン膜１５１１の側部に層間絶縁膜１６１１を介して第二の導電膜である多結晶シリコン膜１５２１を配置させる。このとき第二の絶縁膜であるシリコン窒化膜１３１０の周囲には第二の導電膜である多結晶シリコン膜１５２５が残存しており、第二の導電膜である多結晶シリコン膜１５２１と多結晶シリコン膜１５２５は分離されていることが好ましい（図２１８及び図２３９）。なお、図５のＡ―Ａ’方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する制御ゲート線となる第三の配線層として形成される。
その後、第四の溝部１２４０に第五の絶縁膜として、例えばシリコン酸化膜１４２２を５０〜５００ｎｍ堆積する。
【０１２３】
次いで、第四の溝部の所望の深さまで、例えば等方性エッチングにより第五の絶縁膜である酸化膜１４２２を埋めこみ（図２１９及び図２４０）、第五の絶縁膜であるシリコン酸化膜１４２２をマスクに等方性エッチングなどにより露出している第二の導電膜である多結晶シリコン膜１５２５を除去する（図２２０及び図２４１）。この際、第二の導電膜である多結晶シリコン膜１５２５の膜厚程度のエッチングであれば十分であり、これによりプロセスばらつきが低減できる。
つづいて、第二の絶縁膜であるシリコン窒化膜１３１０と第五の絶縁膜であるシリコン酸化膜１４２２に挟まれる部位に残存する第二の導電膜である多結晶シリコン膜１５２５を等方性エッチングもしくは異方性エッチングにより除去する（図２２１及び図２４２）。
その後、前記第二の絶縁膜であるシリコン窒化膜１３１０と第五の絶縁膜であるシリコン酸化膜１４２２に挟まれる部位に埋めこむよう第六の絶縁膜として、例えばシリコン酸化膜１４８２を８〜８０ｎｍ堆積する。このとき、第六の絶縁膜であるシリコン酸化膜１４８２の膜厚は第二の導電膜である多結晶シリコン膜１５２１の堆積膜厚の約半分以上であればよい（図２２２及び図２４３）。
次いで、堆積膜厚相当の等方性エッチングを行うことで、第二の絶縁膜であるシリコン窒化膜１３１０の側部にある層間絶縁膜１６１１を露出させつつ、第四の溝部１２４０に第六の絶縁膜であるシリコン酸化膜１４８２の埋めこみを行う（図２２３及び図２４４）。このように第二の導電膜として多結晶シリコン膜１５２１の形成を述べたが、単純に堆積と異方性エッチングの組み合わせでサイドウオール状に形成してもよい。
【０１２４】
その後、第五の絶縁膜であるシリコン酸化膜１４２２をマスクに例えば、等方性エッチングにて層間絶縁膜１６１１を部分的に除去する（図２２４及び図２４５）。
同様に繰り返すことで第一の導電膜となる、例えば多結晶シリコン膜１５１２の側部に層間絶縁膜１６１２を介して第二の導電膜となる、例えば多結晶シリコン膜１５２２を配置させ、さらに第二の導電膜である多結晶シリコン膜１５２２を第五の絶縁膜となるシリコン酸化膜１４２３および第六の絶縁膜となるシリコン酸化膜１４８３で埋設する。
その後、例えばエッチバックもしくはＣＭＰ法などにより第二の絶縁膜であるシリコン窒化膜１３１０の上部を露出させる（図２２５及び図２４６）。このとき第五の絶縁膜であるシリコン酸化膜１４２３は、例えばシリコン窒化膜でもよい。
次いで、第二の絶縁膜であるシリコン窒化膜１３１０を、例えば等方性エッチングにより選択的に除去し、第一の溝部１２１０を形成する。
つづいて、例えばＣＶＤ法を用いて第一の溝部１２１０の内壁に、例えば１０ｎｍ程度のトンネル酸化膜となる第三の絶縁膜としてシリコン酸化膜１４４０を形成する（図２２６及び図２４７）。ここで、第三の絶縁膜であるシリコン酸化膜１４４０はＣＶＤ酸化膜に限らず、熱酸化膜もしくは、窒素酸化膜でもよい。
次いで、第一の不純物拡散層１７１０もしくはｐ型シリコン基板１１００上にある第三の絶縁膜であるシリコン酸化膜１４４０を選択的に除去する。例えば、異方性エッチングにより第一の溝部１２１０の側壁部のみにサイドウオール状に第三の絶縁膜であるシリコン酸化膜１４４０を残存させる。
その後、熱処理などにより、製造例１と同様の方法で、第三の絶縁膜であるシリコン酸化膜１４４０のトリートメント処理などを施す。
次いで、必要あるならば第一の不純物拡散層１７１０もしくはｐ型シリコン基板１１００表面に形成された酸化膜を、例えば希釈ＨＦなどにより除去し、第一の溝部１２１０に島状半導体層１７２１〜１７２３および１１１１、１１１２を埋めこむ。例えば第一の溝部１２１０の底部に位置する第一の不純物拡散層１７１０もしくはｐ型シリコン基板１１００より半導体層を選択的にエピタキシャル成長させる。このとき下層よりＮ型半導体層１７２１、Ｐ型半導体層１１１１、Ｎ型半導体層１７２２、Ｐ型半導体層１１１２、Ｎ型半導体層１７２３を順次積層する（図２２７及び図２４８）。Ｎ型半導体層１７２１〜１７２５の濃度は砒素１×１０¹⁸〜１×１０²¹／ｃｍ³程度のドーズで形成し、Ｐ型である半導体層１１１１、１１１２は硼素１×１０¹⁵〜１×１０¹⁷／ｃｍ³程度のドーズで形成する。また、Ｎ型半導体層１７２１と１７２２は第一の導電膜である多結晶シリコン膜１５１１と第三の絶縁膜であるシリコン酸化膜１４４０を介して重なりを有することが好ましく、同様に、Ｎ型半導体層１７２２と１７２３は第一の導電膜である多結晶シリコン膜１５１２と第三の絶縁膜であるシリコン酸化膜１４４０を介して重なりを有することが好ましい。
【０１２５】
その後、例えばエッチバックもしくはＣＭＰ法などによりN型半導体層１７２３を後退させ、第五の絶縁膜であるシリコン酸化膜１４２３を露出させ、Ｎ型半導体層１７２３を各々分離形成させる。
次いで、第四の配線層を第二もしくは第三の配線層と方向が交差するようＮ型半導体層１７２３の上部と接続する。
その後、公知の技術により層間絶縁膜を形成し、コンタクトホールおよびメタル配線を形成する。これにより、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する（図２２８及び図２４９）。
【０１２６】
この製造例では第二の絶縁膜であるシリコン窒化膜１３１０のような半導体基板もしくは多結晶シリコン膜の表面に形成される膜はシリコン表面側からシリコン酸化膜／シリコン窒化膜の複層膜としてもよい。また、第一の導電膜である多結晶シリコン膜１５１１、１５１２および第二の導電膜である多結晶シリコン膜１５２１、１５２２の不純物の導入は、多結晶シリコン膜の成膜時に行ってもよいし、成膜後もしくはサイドウオール形成後に行ってもよいし、導電膜としてなれば導入時期は制限されない。
この製造例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、島状半導体層の配置が対称的でない場合に初めて可能である。すなわち、第二もしくは第三の配線層方向の島状半導体層との隣接間隔を、第四の配線層方向のそれより小さくすることにより、第四の配線層方向には分離され、第二もしくは第三の配線層方向に繋がる配線層がマスクなしで自動的に得られる。これに対して、例えば、島状半導体層の配置を対称にした場合にはフォトリソグラフィによりレジストのパターンニング工程により配線層の分離を行ってもよい。
【０１２７】
製造例７
この製造例で形成する半導体記憶装置は、電荷蓄積層として浮遊ゲートを複数形成し、且つ、選択ゲート及び制御ゲートを形成した後、トンネル酸化膜を形成し、選択エピタキシャルシリコン成長により柱状に島状半導体層を形成し、該島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的に共通とする半導体記憶装置において、島状半導体層の上部と下部に選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば２個配置し、各々メモリ・トランジスタのトンネル酸化膜は一括に形成され、各々トランジスタを該島状半導体層に沿って直列に接続し、且つ、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚と等しい構造である。
【０１２８】
このような半導体記憶装置は以下の製造方法により形成することができる。
なお、図２５０〜図２５２及び図２５３〜図２５５は、それぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ’及びＢ−Ｂ’断面図である。また、図２５６〜図２５８及び図２５９〜図２６１は、それぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ’及びＢ−Ｂ’断面図である。
このような半導体記憶装置は以下の製造方法により形成することができる。
この製造例では、第一の導電膜である多結晶シリコン膜１５１２の側部に層間絶縁膜１６１２を介して第ニの導電膜である多結晶シリコン膜１５２２を配置させるまでは製造例１（図７２〜図９０及び図９７〜図１１５）と同様に行う。ただし、第四の溝部１２４０に第五の絶縁膜であるシリコン酸化膜１４２３を埋めこむ際に、第二の導電膜である多結晶シリコン膜１５２２上に第五の絶縁膜であるシリコン酸化膜１４２３を２０〜４０ｎｍ程度の厚さに制御するか、あるいは第二の導電膜である多結晶シリコン膜１５２２を露出し、２０〜４０ｎｍ程度の厚さの熱酸化膜を形成する（図２５０及び図２５３）。このときメモリセルの浮遊ゲートである第一の導電膜である多結晶シリコン膜１５１２と１５１３の間隔を２０〜３０とする（図２５１及び図２５４）ことにより、後の工程で第一の溝部１２１０に形成する島状半導体層１７２１〜１７２５の内、メモリセルの間に形成される不純物拡散層１７２３を形成する必要がなくなる（図２５２及び図２５５）。
【０１２９】
また、別の製造例として、第一の導電膜である多結晶シリコン膜１５１１形成するまでは製造例１（図７２〜図７９及び図９７〜図１０４）と同様に行う。ただし、選択ゲートとメモリセル間については第四の溝部１２４０に第五の絶縁膜であるシリコン酸化膜１４２２を埋めこむ際に、第一の導電膜である多結晶シリコン膜１５２１上に第五の絶縁膜であるシリコン酸化膜１４２２を２０〜４０ｎｍ程度の厚さに制御するか、あるいは第二の導電膜である多結晶シリコン膜１５２１を露出し、２０〜４０ｎｍ程度の厚さの熱酸化膜を形成する（図図２５６及び図２５９）。
また、メモリセルとメモリセル間については前述と同様に第四の溝部１２４０に第五の絶縁膜であるシリコン酸化膜１４２３を埋めこむ際に、第二の導電膜である多結晶シリコン膜１５２２上に第五の絶縁膜であるシリコン酸化膜１４２３を２０〜４０ｎｍ程度の厚さに制御するか、あるいは第二の導電膜である多結晶シリコン膜１５２２を露出し、２０〜４０ｎｍ程度の厚さの熱酸化膜を形成する（図２５７及び図２６０）。このときメモリセルの浮遊ゲートである第一の導電膜である多結晶シリコン膜１５１２と１５１３の間隔を２０〜３０ｎｍとすることにより、後の工程で第一の溝部１２１０に形成する島状半導体層１７２１〜１７２５の内、選択ゲートおよびメモリセル間に形成される不純物拡散層１７２２、１７２３、１７２４を形成する必要がなくなる（図２５８及び図２６１）。
【０１３０】
製造例８
この製造例で形成する半導体記憶装置は、電荷蓄積層として浮遊ゲートを複数形成し、且つ、選択ゲート及び制御ゲートを形成した後、トンネル酸化膜を形成し、選択エピタキシャルシリコン成長により柱状に島状半導体層を形成し、該島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的に共通とする半導体記憶装置において、島状半導体層の上部と下部に選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば２個配置し、各々メモリ・トランジスタのトンネル酸化膜は一括に形成され、各々トランジスタを該島状半導体層に沿って直列に接続し、且つ、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚と等しい構造であり、各々のメモリ・トランジスタの活性領域に電位を伝達すべく各々のトランジスタの間に伝達ゲートを配置する。
このような半導体記憶装置は以下の製造方法により形成することができる。
なお、図２６２及び図２６３は、それぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ’及びＢ−Ｂ’断面図である。
【０１３１】
この製造例では、第二の導電膜である多結晶シリコン膜１５２１、１５２２、１５２３、１５２４を形成させた後、第三の導電膜である多結晶シリコン膜１５３０によるゲート電極の形成を行う工程が追加されたこと以外は製造例１と同様に行う。
つまり、第二の導電膜である多結晶シリコン膜１５２１、１５２２、１５２３、１５２４を形成させた後、第一の導電膜である多結晶シリコン膜１５２１と１５２２の間の島状半導体層１１１０が露出し得る程度に第五の絶縁膜であるシリコン酸化膜１４２４〜１４２２、層間絶縁膜１６１２、１６１３を等方性エッチングにより除去する。
その後、例えば熱酸化膜法を用いて第二十一の絶縁膜である酸化膜１４００を選択ゲートおよびメモリセル間の島状半導体層１１１０表面および第一、第二の導電膜である多結晶シリコン膜１５１１、１５１２、１５１３、１５１４、１５２１、１５２２、１５２３、１５２４の露出部に形成した後、第三の導電膜である多結晶シリコン膜１５３０を全面に堆積する。
続いて、第二の導電膜である多結晶シリコン膜１５２３と１５２４のスペース部が露出し無い程度に第三の導電膜である多結晶シリコン膜１５３０を異方性エッチングによりエッチバックを行う。
さらに、製造例１と同様の方法により、半導体記憶装置を完成する（図２６２及び図２６３）。
【０１３２】
製造例９
この製造例では、第一の配線層の方向と第四の配線層の方向が平行である構造を得るための具体的な製造例を示す。なお、図２６４〜図２６６及び図２６７〜図２６９は、それぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ’及びＢ−Ｂ’断面図である。
この製造例では、公知のフォトリソグラフィ技術によりパターンニングされたレジスト Ｒ５をマスクとして用いて（図７３及び図９８参照）、例えば反応性イオンエッチングにより第一の絶縁膜１４１０およびｐ型シリコン基板１１００を第一の不純物層１７１０が分割されるように２００〜２０００ｎｍエッチングして、後に連続するゲート線となる第二の配線層と交差する方向に第二の溝部１２２０を形成すること以外は、製造例と同じである（図２６４〜図２６６及び図２６７〜図２６９）。
これにより、第一の配線層と第四の配線層が平行である第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する。
【０１３３】
この製造例では、第二の絶縁膜であるシリコン窒化膜１３１０のような半導体基板もしくは多結晶シリコン膜の表面に形成される膜はシリコン表面側からシリコン酸化膜／シリコン窒化膜の複層膜としても構わない。また、第一の導電膜である多結晶シリコン膜１５１１〜１５１４および第二の導電膜である多結晶シリコン膜１５２２、１５２３の不純物の導入は多結晶シリコン膜の成膜時に行ってもよいし、成膜後もしくはサイドウオール形成後に行ってもよいし、導電膜としてなれば導入時期は制限されない。
なお、この製造例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、島状半導体層の配置が対称的でない場合に初めて可能である。すなわち、第二もしくは第三の配線層方向の島状半導体層との隣接間隔を、第四の配線層方向のそれより小さくすることにより、第四の配線層方向には分離され、第二もしくは第三の配線層方向に繋がる配線層がマスクなしで自動的に得られる。これに対して、例えば、島状半導体層の配置を対称にした場合にはフォトリソグラフィによりレジストのパターンニング工程により配線層の分離を行ってもよい。
また、複数のメモリセル部の上部と下部に選択ゲートを配置することでメモリセルトランジスタが過剰消去の状態、すなわち、読み出し電圧が０Ｖであってしきい値が負の状態になり、非選択セルでもセル電流が流れる現象を防止することができる。
【０１３４】
製造例１０
この製造例では、第一の配線層がメモリアレイに対し電気的に共通である構造を得るための具体的な製造例を示す。なお、図２７０〜図２７１及び図２７２〜図２７３は、それぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ’及びＢ−Ｂ’断面図である。
この製造例では、半導体基板１１００に第二の溝部１２２０を形成せず、製造例１から、これに関わる工程を省略したのと同じである。
これにより、少なくともアレイ内の第一の配線層が分割されずに共通となり、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する（図２７０〜図２７１及び図２７２〜図２７３）。
【０１３５】
製造例１１
この製造例では、電荷蓄積層として浮遊ゲートを形成した後に島状半導体層を形成する手法において、浮遊ゲートが矩形に形成してある構造を得るための具体的な製造例を示す。なお、図２７４〜図２７９及び図２８０〜図２８５は、それぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ’及びＢ−Ｂ’断面図である。
この製造例では、第一の導電膜となる多結晶シリコン膜１５１１〜１５１４を形成する際、第二の絶縁膜であるシリコン窒化膜１３１０に被覆される第一の多結晶シリコン膜１５１２を異方性エッチによりサイドウオールとした後、第八の絶縁膜であるシリコン酸化膜１４６２を第一の導電膜である多結晶シリコン膜１５１２の間に所望の深さ埋め込み、第八の絶縁膜であるシリコン酸化膜１４６２をマスクに第一の導電膜である多結晶シリコン膜１５１２を等方性もしくは異方性エッチにより部分的に除去する（図２７４〜図２７７及び図２８０〜図２８３）。
次に、第八の絶縁膜であるシリコン酸化膜１４６２を除去し第一の導電膜である多結晶シリコン膜１５１２を矩形状に形成する。同様に第二の導電膜である多結晶シリコン膜１５２２も同様に行ってもよい。また、選択ゲートである第一の多結晶シリコン膜１５１１および１５１４についても同様に形成してもよい（図２７８〜図２７９及び図２８４〜図２８５）。
【０１３６】
製造例１２
この製造例では、電荷蓄積層として浮遊ゲートを形成した後に島状半導体層を形成する手法において、浮遊ゲートの側面及び上面を層間絶縁膜を介して制御ゲートが被覆される構造を得るための具体的な製造例を示す。なお、図２８６〜図２８９及び図２９０〜図２９３は、それぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ’及びＢ−Ｂ’断面図である。
この製造例では、第二の導電膜となる、例えば多結晶シリコン膜１５２２を１５〜１５０ｎｍ堆積するまでは、製造例１と同じである。
その後、堆積膜厚相当エッチバックすることで、第五の絶縁膜であるシリコン酸化膜１４２２上の層間絶縁膜１６１２を露出しつつ、第一の導電膜である多結晶シリコン膜１５１２の側部に層間絶縁膜１６１２を介して第二の導電膜である多結晶シリコン膜１５２２を配置させる。このとき第二の絶縁膜であるシリコン窒化膜１３１０の周囲には第二の導電膜である多結晶シリコン膜１５２２が残存している（図２８６及び図２９０）。
次いで、第四の溝部１２４０に第五の絶縁膜として、例えばシリコン酸化膜１４２３を５０〜５００ｎｍ堆積する。
その後、第四の溝部の所望の深さまで例えば等方性エッチングにより第五の絶縁膜である酸化膜１４２３を埋めこみ（図２８７及び図２９１）、第五の絶縁膜であるシリコン酸化膜１４２３をマスクに等方性エッチングもしくは異方性エッチングなどにより露出している第二の導電膜である多結晶シリコン膜１５２２を除去する（図２８８及び図２９２）。この際、第二の導電膜である多結晶シリコン膜１５２２の膜厚程度のエッチングであれば十分であり、これによりプロセスばらつきが低減できる。
続いて、第二の絶縁膜であるシリコン窒化膜１３１０と第五の絶縁膜であるシリコン酸化膜１４２３に挟まれる部位に第二の導電膜である多結晶シリコン膜１５２２が残存するようにする（図２８９及び図２９３）。これにより第一の導電膜である多結晶シリコン膜１５１２は層間容量膜１６１２を介して第二の導電膜である多結晶シリコン膜１５２２と接する面積が増大し、カップリングレシオが向上する。
【０１３７】
製造例１３
電荷蓄積層として浮遊ゲートを形成した後に島状半導体層を形成する手法において、これらトランジスタのゲートの垂直な方向の長さが異なる具体的な製造例を示す。なお、図２９４〜図２９５及び図２９６〜図２９７は、それぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ’及びＢ−Ｂ’断面図である。
この製造例では、メモリセルのゲートもしくは選択ゲートとなる第一の導電膜である多結晶シリコン膜１５１１〜１５１４の半導体基板１１００に対して垂直な方向の長さは、図２９４及び図２９６に示すように多結晶シリコン膜１５１１、１５１４の選択ゲート長が異なってもよい。
また、図２９５及び図２９７に示すように、第一の導電膜である多結晶シリコン膜１５１２、１５１３のメモリセルのゲート長が異なっても、第一の導電膜である多結晶シリコン膜１５１１〜１５１４の垂直な方向の長さが同じ長さでなくてもよい。
【０１３８】
製造例１４
電荷蓄積層として浮遊ゲートを形成した後に島状半導体層を形成する手法において、これらトランジスタの活性化領域の垂直な方向の長さが異なる具体的な製造例を示す。なお、図２９８及び図２９９は、それぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ’及びＢ−Ｂ’断面図である。
この製造例では、メモリセルのチャネル部もしくは選択トランジスタのチャネル部となる半導体層１１１１〜１１１４の半導体基板１１００に対して垂直な方向の長さは、図２９８及び図２９９に示すように、半導体層１１１１、１１１４の選択トランジスタのチャネル長が異なっても、半導体層１１１２、１１１３のメモリセルのチャネル長が異なってもよい。
【０１３９】
製造例１５
電荷蓄積層として浮遊ゲートを形成した後に島状半導体層を形成する手法において、第四の配線層１８４０と接続される半導体層１１１０の上端部に位置する不純物拡散層１７２5の高さを大きく配置する場合の具体的な製造例を示す。なお、図３００及び図３０１は、それぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ’及びＢ−Ｂ’断面図である。
この製造例では、第四の配線層１８４０と接続される半導体層１７２５の高さは大きくてもよい（図３００及び図３０１）。このとき、第五の絶縁膜であるシリコン酸化膜１４２５の膜厚を厚く設定でき第一の導電膜である多結晶シリコン膜１５１４と第四の配線層１８４０との絶縁性が向上する。あるいは不純物拡散層１７２５を露出させる際、露出面積を大きく設定できるため、不純物拡散層１７２５と第四の配線層１８４０との接続性能が向上する。
【０１４０】
製造例１６
電荷蓄積層として浮遊ゲートを形成した後に島状半導体層を形成する手法において、半導体層１１１０の上端部に位置する不純物拡散層１７２５を加工することにより第四の配線層１８４０を形成する具体的な製造例を示す。なお、図３０２〜図３０３及び図３０４〜図３０５は、それぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ’及びＢ−Ｂ’断面図である。
この製造例では、第四の配線層として半導体層１７２５を公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ８をマスクとして用いて（図３０２及び図３０４）、反応性イオンエッチングにより加工して、第二の配線層もしくは第三の配線層の方向と交差するように第四の配線層を形成する（図３０３及び図３０４）。
【０１４１】
製造例１７
電荷蓄積層として浮遊ゲートを形成した後に形成した島状半導体層の形状について具体的な製造例を示す。なお、図３０６〜図３０７及び図３０８〜図３０９は、それぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ’及びＢ−Ｂ’断面図である。
この製造例では、反応性イオンエッチングにより第一の溝部１２１０を形成する際、第二の絶縁膜であるシリコン窒化膜１３１０の上端部と下端部の外形が異なった場合には、図３０６及び図３０８に示すようになる。
また、第二の絶縁膜であるシリコン窒化膜１３１０の上端部と下端部の水平方向の位置がずれた場合には、図３０７及び図３０９に示すようになる。
例えば、上面からの第二の絶縁膜であるシリコン窒化膜１３１０の形が円形を呈している場合、前者は円錐形を呈しており、後者は斜め円柱を呈している構造となる。なお、半導体基板１１００に対して垂直な方向に直列にメモリセルを配置できる構造であるならば第二の絶縁膜であるシリコン窒化膜１３１０の形状は特に限定されない。
【０１４２】
製造例１８
電荷蓄積層として浮遊ゲートを形成した後に島状半導体層を形成する際の半導体層１１１０の底部の形状について具体的な製造例を示す。なお、図３１０〜図３１３及び図３１４〜図３１７は、それぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ’及びＢ−Ｂ’断面図である。
この製造例では、格子縞状の第一の溝部１２１０の底部形状は、図３１０及び図３１４、図３１１及び図３１５に示すように、直線状の傾斜構造を呈してもよい。
また、格子縞状の第一の溝部１２１０の底部形状は、図３１２及び図３１６、図３１３及び図３１７に示すように、丸みを帯びた傾斜構造を呈してもよい。
ここで、第一の導電膜となる多結晶シリコン膜１５１１の下端部が第一の溝部１２１０の底部の傾斜部に差しかかっても差しかからなくてもよい。
【０１４３】
製造例１９
電荷蓄積層として浮遊ゲートを形成した後に島状半導体層を形成する手法において、下地段差部に堆積される多結晶シリコン膜の形状について具体的な製造例を示す。なお、図３１８〜図３２３及び図３２４〜図３２９は、それぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ’及びＢ−Ｂ’断面図である。
第二の絶縁膜であるシリコン窒化膜１３１０に被覆される第一の多結晶シリコン膜１５１１〜１５１４、第二の多結晶シリコン膜１５２１〜１５２４は、図３１８〜図３２３及び図３２４〜図３２９に示すように、第一の溝部１２１０の底部形状に沿って均一に堆積された構造を呈してもよい。また、製造制１のように、底部形状によっては部分的に不均一に堆積された構造を呈してもよい。
【０１４４】
製造例２０
各々のトランジスタの選択ゲートおよび浮遊ゲートを一括で形成する手法において、第一、第二及び第三の配線層と周辺回路との電気的接続を実現する端子の具体的な製造例を示す。なお、図３３０〜図３３５は、それぞれＥＥＰＲＯＭのメモリセルアレイを示す図８及び図９のＨ−Ｈ’線断面図、Ｉ１−Ｉ１’線断面図、Ｉ２−Ｉ２’線断面図、Ｉ３―Ｉ３’線断面図、Ｉ４―Ｉ４’線断面図、Ｉ５―Ｉ５’線断面図である。また、図３３６〜図３４１も同様である。これらは埋設された配線層に外部から電圧を印加するために、例えば半導体装置上面に配置された端子と埋設されたとが電気的に結合する部位１９２１、１９３２、１９３３、１９３４、１９１０がそれぞれ確認できる位置での断面図を示している。
この製造例では、配線層引き出し部における埋設される各々の第一及び第二、第三の配線層を図３３０〜図３３５に示すように、階段状に配置し、各々の配線層の端部から所望の配線層以外の配線層と交わらないように第一及び第二、第三のコンタクト１９２１、１９３２、１９３３、１９３４、１９１０を形成することで、第一及び第二、第三の配線層を半導体装置上面へ引き出す。
なお、第一及び第二、第三のコンタクト１９２１、１９３２、１９３３、１９３４、１９１０を形成せず、例えば導電膜を半導体装置上面へ引き出すような配置を行うことにより同様の効果を得るようにしてもよい。
また、配線層引き出し部における埋設される各々の第一及び第二、第三の配線層を、図３３６〜図３４１のように配置し、第一及び第二、第三のコンタクト１９２１、１９３２、１９３３、１９３４、１９１０を開口した後、第二十三の絶縁膜として、例えばシリコン酸化膜１４９９を１０〜１００ｎｍ堆積し、つづいて堆積膜厚分程度エッチバックし、配線層引き出し部に形成したコンタクトの内壁に第二十三の絶縁膜であるシリコン酸化膜１４９９のサイドウオールを形成し、その後メタルあるいは導電膜をコンタクト部に埋め込むことにより、第一の配線層及び第二、第三の各配線層を半導体装置上面へ引き出してもよい（図３３６〜図３４１）。この際、第二十三の絶縁膜はシリコン酸化膜に限らずシリコン窒化膜でもよく、絶縁膜であれば限定しない。
また、配線層を引き出すためのコンタクトは、図３３９〜図３４１に示すように、隣接するＡ―Ａ’方向に連続するメモリセルの配線層引き出し部に共通して形成してもよいし、図３３０〜図３３５に示すように、各々の配線層引き出し部に形成してもよい。
以上のような第一の配線層及び第二、第三の配線層を半導体上面へ引き出す方法は、本発明における全ての実施例において適応できる。
【０１４５】
製造例２１
ＤＲＡＭを構成するトランジスタとキャパシタの配置の一例として、島状半導体層１１１０の上部から、トランジスタ、キャパシタ、トランジスタ、キャパシタの順で配置した場合において、具体的な製造例を示す。なお、図３４２及び図３４３は、それぞれＥＥＰＲＯＭのメモリセルアレイを示す図１１のＡ−Ａ’及びＢ−Ｂ’断面図である。
この製造例では、不純物拡散層１７１０を形成せず、かつ該不純物拡散層の分離工程を導入しないこと以外は、製造例３に準じ、図３４２及び図３４３のような構造とする。
これにより島状半導体層１１１０に形成する複数のキャパシタをトランジスタで分離できる。また、不純物拡散層１７１０を配線層として用いないことにより、配線容量が小さくなる。
なお、電荷蓄積層を複数形成した後、選択エピタキシャルシリコン成長により柱状に島状半導体層１１１０を形成する上記製造例は、種々組み合わせて用いてもよい。
【０１４６】
【発明の効果】
本発明の半導体記憶装置の製造方法によれば、島状半導体層の垂直方向における基板のバックバイアス効果の回避又はばらつきを防止することが可能となり、ビットラインとソースライン間に直列に接続するメモリセルを複数形成することが可能となる半導体記憶装置を効率よく製造することができる。これにより、基板からのバックバイアス効果に起因する読み出し時における各メモリセルの閾値の低下によるメモリセルの特性のばらつきの発生を防止した、高性能なデバイスを作成することが可能となる。
【０１４７】
また、デバイス性能を決定する方向である垂直方向は最小加工寸法に依存することなく、より微細化を図ることが可能となる。
さらに、大容量化が可能となる。例えば、メモリトランジスタを備える半導体基板円柱の直径を最小加工寸法で形成し、互いの半導体基板柱とのスペース幅の最短距離を最小加工寸法で構成した場合、半導体基板円柱当りのメモリトランジスタの段数が２段であれば、従来の２倍の容量が得られる。つまり、半導体基板円柱当りのメモリトランジスタ段数倍の大容量化が行える。一般的に段数が多ければ多いほど大容量化が実現する。これによりビット当りのセル面積が縮小し、チップの縮小化及び低コスト化が図れる。しかも、デバイス性能を決定する方向である垂直方向は最小加工寸法に依存せず、デバイスの性能を維持することができる。
【０１４８】
さらに、各メモリセルは、島状半導体層を取り囲むように配置するため、駆動電流の向上及びＳ値の増大が実現したデバイスを製造することができる。
また、円形のパターンを用いて半導体基板を柱状に加工した後、該半導体基板側面を犠牲酸化することで、基板表面のダメージ、欠陥及び凹凸を取り除くことで、良好な活性領域面として用いることができる。この際、酸化膜厚を制御することで柱の直径を操作することが可能となり、トンネル酸化膜の表面積と浮遊ゲートと制御ゲートの層間容量膜の表面積できまる浮遊ゲートと制御ゲート間の容量の増大が容易に行える。
さらに、円形のパターンを用いることで、活性領域面に局所的な電界集中の発生が回避でき、電気的制御が容易に行える。さらに、柱状の半導体基板にトランジスタのゲート電極を取り囲むように配置することで駆動電流の向上及びＳ値の増大が実現する。各メモリセルの活性領域を基板に対してフローテイング状態となるように不純物拡散層を形成することで基板からのバックバイアス効果が無くなり読み出し時における各メモリセルの閾値の低下によるメモリセルの特性のばらつきが発生しなくなる。
【０１４９】
また、トンネル酸化膜及び浮遊ゲート堆積後、浮遊ゲート側壁に絶縁膜のサイドウォールを垂直方向に複数形成することで、浮遊ゲートの加工が一括で行える。つまり、トンネル酸化膜は各々のメモリセルに対して同質のものが得られる。これらの手法を用いることにより、メモリセルの特性ばらつきが抑制され、デバイスの性能のばらつきが抑制され、制御が容易となり低コスト化実現する。
【図面の簡単な説明】
【図１】 本発明の半導体記憶装置において電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭのメモリセルアレイを示す平面図である。
【図２】 電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭの別のメモリセルアレイを示す平面図である。
【図３】 電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭのさらに別のメモリセルアレイを示す平面図である。
【図４】 電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭのさらに別のメモリセルアレイを示す平面図である。
【図５】 電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭのさらに別のメモリセルアレイを示す平面図である。
【図６】 電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭのさらに別のメモリセルアレイを示す平面図である。
【図７】 電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭのさらに別のメモリセルアレイを示す平面図である。
【図８】 電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭのさらに別のメモリセルアレイを示す平面図である。
【図９】 電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭのさらに別のメモリセルアレイを示す平面図である。
【図１０】 電荷蓄積層として積層絶縁膜を有するＭＯＮＯＳ構造であるメモリセルアレイを示す平面図である。
【図１１】 電荷蓄積層としてＭＩＳキャパシタを有するＤＲＡＭ構造であるメモリセルアレイを示す平面図である。
【図１２】 電荷蓄積層として積層絶縁膜を有するＭＯＮＯＳ構造であるメモリセルアレイを示す平面図である。
【図１３】 本発明の半導体記憶装置において電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ’断面図に対応する断面図である。
【図１４】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ’断面図に対応する断面図である。
【図１５】 電荷蓄積層として浮遊ゲートを有する別の半導体記憶装置の図１におけるＡ−Ａ’断面図に対応する断面図である。
【図１６】 電荷蓄積層として浮遊ゲートを有する別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に対応する断面図である。
【図１７】 電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＡ−Ａ’断面図に対応する断面図である。
【図１８】 電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に対応する断面図である。
【図１９】 電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＡ−Ａ’断面図に対応する断面図である。
【図２０】 電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に対応する断面図である。
【図２１】 電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＡ−Ａ’断面図に対応する断面図である。
【図２２】 電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に対応する断面図である。
【図２３】 電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＡ−Ａ’断面図に対応する断面図である。
【図２４】 電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に対応する断面図である。
【図２５】 電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＡ−Ａ’断面図に対応する断面図である。
【図２６】 電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に対応する断面図である。
【図２７】 電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＡ−Ａ’断面図に対応する断面図である。
【図２８】 電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に対応する断面図である。
【図２９】 電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＡ−Ａ’断面図に対応する断面図である。
【図３０】 電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に対応する断面図である。
【図３１】 電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＡ−Ａ’断面図に対応する断面図である。
【図３２】 電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に対応する断面図である。
【図３３】 電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＡ−Ａ’断面図に対応する断面図である。
【図３４】 電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に対応する断面図である。
【図３５】 電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＡ−Ａ’断面図に対応する断面図である。
【図３６】 電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に対応する断面図である。
【図３７】 電荷蓄積層として積層絶縁膜を有する半導体記憶装置の図１０におけるＡ−Ａ’断面図に対応する断面図である。
【図３８】 電荷蓄積層として積層絶縁膜を有する半導体記憶装置の図１０におけるＢ−Ｂ’断面図に対応する断面図である。
【図３９】 電荷蓄積層として積層絶縁膜を有する別の半導体記憶装置の図１０におけるＡ−Ａ’断面図に対応する断面図である。
【図４０】 電荷蓄積層として積層絶縁膜を有する別の半導体記憶装置の図１０におけるＢ−Ｂ’断面図に対応する断面図である。
【図４１】 電荷蓄積層として積層絶縁膜を有するさらに別の半導体記憶装置の図１０におけるＡ−Ａ’断面図に対応する断面図である。
【図４２】 電荷蓄積層として積層絶縁膜を有するさらに別の半導体記憶装置の図１０におけるＢ−Ｂ’断面図に対応する断面図である。
【図４３】 電荷蓄積層として積層絶縁膜を有するさらに別の半導体記憶装置の図１０におけるＡ−Ａ’断面図に対応する断面図である。
【図４４】 電荷蓄積層として積層絶縁膜を有するさらに別の半導体記憶装置の図１０におけるＢ−Ｂ’断面図に対応する断面図である。
【図４５】 電荷蓄積層として積層絶縁膜を有するさらに別の半導体記憶装置の図１０におけるＡ−Ａ’断面図に対応する断面図である。
【図４６】 電荷蓄積層として積層絶縁膜を有するさらに別の半導体記憶装置の図１０におけるＢ−Ｂ’断面図に対応する断面図である。
【図４７】 電荷蓄積層として積層絶縁膜を有するさらに別の半導体記憶装置の図１０におけるＡ−Ａ’断面図に対応する断面図である。
【図４８】 電荷蓄積層として積層絶縁膜を有するさらに別の半導体記憶装置の図１０におけるＢ−Ｂ’断面図に対応する断面図である。
【図４９】 電荷蓄積層としてＭＩＳキャパシタを有する半導体記憶装置の図１１におけるＡ−Ａ’断面図に対応する断面図である。
【図５０】 電荷蓄積層としてＭＩＳキャパシタを有する半導体記憶装置の図１１におけるＢ−Ｂ’断面図に対応する断面図である。
【図５１】 電荷蓄積層としてＭＩＳキャパシタを有する別の半導体記憶装置の図１１におけるＡ−Ａ’断面図に対応する断面図である。
【図５２】 電荷蓄積層としてＭＩＳキャパシタを有する別の半導体記憶装置の図１１におけるＢ−Ｂ’断面図に対応する断面図である。
【図５３】 電荷蓄積層としてＭＩＳキャパシタを有するさらに別の半導体記憶装置の図１１におけるＡ−Ａ’断面図に対応する断面図である。
【図５４】 電荷蓄積層としてＭＩＳキャパシタを有するさらに別の半導体記憶装置の図１１におけるＢ−Ｂ’断面図に対応する断面図である。
【図５５】 電荷蓄積層としてＭＩＳトランジスタを有する半導体記憶装置の図１２におけるJ1−J1′断面図に対応する断面図である。
【図５６】 電荷蓄積層としてＭＩＳトランジスタを有する半導体記憶装置の図１２におけるJ２−J２′断面図に対応する断面図である。
【図５７】 電荷蓄積層としてＭＩＳトランジスタを有する別の半導体記憶装置の図１２におけるK1−K1′断面図に対応する断面図である。
【図５８】 電荷蓄積層としてＭＩＳトランジスタを有する別の半導体記憶装置の図１２におけるK２−K２′断面図に対応する断面図である。
【図５９】 本発明の半導体記憶装置の等価回路図である。
【図６０】 本発明の半導体記憶装置の別の等価回路図である。
【図６１】 本発明の半導体記憶装置のさらに別の等価回路図である。
【図６２】 本発明のＭＯＮＯＳ構造のメモリセルアレイを有する半導体記憶装置のさらに別の等価回路図である。
【図６３】 本発明のＭＯＮＯＳ構造のメモリセルアレイを有する半導体記憶装置のさらに別の等価回路図である。
【図６４】 本発明のＤＲＡＭ構造のメモリセルアレイを有する半導体記憶装置のさらに別の等価回路図である。
【図６５】 本発明のＤＲＡＭ構造のメモリセルアレイを有する半導体記憶装置のさらに別の等価回路図である。
【図６６】 本発明のＤＲＡＭ構造のメモリセルアレイを有する半導体記憶装置のさらに別の等価回路図である。
【図６７】 本発明のＤＲＡＭ構造のメモリセルアレイを有する半導体記憶装置のさらに別の等価回路図である。
【図６８】 本発明の半導体記憶装置のさらに別の等価回路図である。
【図６９】 本発明の半導体記憶装置のさらに別の等価回路図である。
【図７０】 本発明のＳＲＡＭ構造のメモリセルアレイを有する半導体記憶装置のさらに別の等価回路図である。
【図７１】 本発明のＳＲＡＭ構造のメモリセルアレイを有する半導体記憶装置のさらに別の等価回路図である。
【図７２】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図７３】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図７４】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図７５】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図７６】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図７７】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図７８】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図７９】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図８０】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図８１】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図８２】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図８３】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図８４】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図８５】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図８６】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図８７】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図８８】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図８９】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図９０】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図９１】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図９２】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図９３】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図９４】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図９５】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図９６】 本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図９７】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図９８】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図９９】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１００】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１０１】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１０２】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１０３】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１０４】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１０５】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１０６】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１０７】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１０８】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１０９】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１１０】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１１１】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１１２】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１１３】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１１４】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１１５】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１１６】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１１７】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１１８】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１１９】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１２０】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１２１】 本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１２２】 本発明の半導体記憶装置の製造例２を示す断面（図１０のＡ−Ａ’線）工程図である。
【図１２３】 本発明の半導体記憶装置の製造例２を示す断面（図１０のＡ−Ａ’線）工程図である。
【図１２４】 本発明の半導体記憶装置の製造例２を示す断面（図１０のＡ−Ａ’線）工程図である。
【図１２５】 本発明の半導体記憶装置の製造例２を示す断面（図１０のＡ−Ａ’線）工程図である。
【図１２６】 本発明の半導体記憶装置の製造例２を示す断面（図１０のＡ−Ａ’線）工程図である。
【図１２７】 本発明の半導体記憶装置の製造例２を示す断面（図１０のＡ−Ａ’線）工程図である。
【図１２８】 本発明の半導体記憶装置の製造例２を示す断面（図１０のＡ−Ａ’線）工程図である。
【図１２９】 本発明の半導体記憶装置の製造例２を示す断面（図１０のＡ−Ａ’線）工程図である。
【図１３０】 本発明の半導体記憶装置の製造例２を示す断面（図１０のＡ−Ａ’線）工程図である。
【図１３１】 本発明の半導体記憶装置の製造例２を示す断面（図１０のＡ−Ａ’線）工程図である。
【図１３２】 本発明の半導体記憶装置の製造例２を示す断面（図１０のＡ−Ａ’線）工程図である。
【図１３３】 本発明の半導体記憶装置の製造例２を示す断面（図１０のＡ−Ａ’線）工程図である。
【図１３４】 本発明の半導体記憶装置の製造例２を示す断面（図１０のＡ−Ａ’線）工程図である。
【図１３５】 本発明の半導体記憶装置の製造例２を示す断面（図１０のＡ−Ａ’線）工程図である。
【図１３６】 本発明の半導体記憶装置の製造例２を示す断面（図１０のＡ−Ａ’線）工程図である。
【図１３７】 本発明の半導体記憶装置の製造例２を示す断面（図１０のＡ−Ａ’線）工程図である。
【図１３８】 本発明の半導体記憶装置の製造例２を示す断面（図１０のＡ−Ａ’線）工程図である。
【図１３９】 本発明の半導体記憶装置の製造例２を示す断面（図１０のＡ−Ａ’線）工程図である。
【図１４０】 本発明の半導体記憶装置の製造例２を示す断面（図１０のＢ−Ｂ’線）工程図である。
【図１４１】 本発明の半導体記憶装置の製造例２を示す断面（図１０のＢ−Ｂ’線）工程図である。
【図１４２】 本発明の半導体記憶装置の製造例２を示す断面（図１０のＢ−Ｂ’線）工程図である。
【図１４３】 本発明の半導体記憶装置の製造例２を示す断面（図１０のＢ−Ｂ’線）工程図である。
【図１４４】 本発明の半導体記憶装置の製造例２を示す断面（図１０のＢ−Ｂ’線）工程図である。
【図１４５】 本発明の半導体記憶装置の製造例２を示す断面（図１０のＢ−Ｂ’線）工程図である。
【図１４６】 本発明の半導体記憶装置の製造例２を示す断面（図１０のＢ−Ｂ’線）工程図である。
【図１４７】 本発明の半導体記憶装置の製造例２を示す断面（図１０のＢ−Ｂ’線）工程図である。
【図１４８】 本発明の半導体記憶装置の製造例２を示す断面（図１０のＢ−Ｂ’線）工程図である。
【図１４９】 本発明の半導体記憶装置の製造例２を示す断面（図１０のＢ−Ｂ’線）工程図である。
【図１５０】 本発明の半導体記憶装置の製造例２を示す断面（図１０のＢ−Ｂ’線）工程図である。
【図１５１】 本発明の半導体記憶装置の製造例２を示す断面（図１０のＢ−Ｂ’線）工程図である。
【図１５２】 本発明の半導体記憶装置の製造例２を示す断面（図１０のＢ−Ｂ’線）工程図である。
【図１５３】 本発明の半導体記憶装置の製造例２を示す断面（図１０のＢ−Ｂ’線）工程図である。
【図１５４】 本発明の半導体記憶装置の製造例２を示す断面（図１０のＢ−Ｂ’線）工程図である。
【図１５５】 本発明の半導体記憶装置の製造例２を示す断面（図１０のＢ−Ｂ’線）工程図である。
【図１５６】 本発明の半導体記憶装置の製造例２を示す断面（図１０のＢ−Ｂ’線）工程図である。
【図１５７】 本発明の半導体記憶装置の製造例２を示す断面（図１０のＢ−Ｂ’線）工程図である。
【図１５８】 本発明の半導体記憶装置の製造例３を示す断面（図１１のＡ−Ａ’線）工程図である。
【図１５９】 本発明の半導体記憶装置の製造例３を示す断面（図１１のＡ−Ａ’線）工程図である。
【図１６０】 本発明の半導体記憶装置の製造例３を示す断面（図１１のＡ−Ａ’線）工程図である。
【図１６１】 本発明の半導体記憶装置の製造例３を示す断面（図１１のＡ−Ａ’線）工程図である。
【図１６２】 本発明の半導体記憶装置の製造例３を示す断面（図１１のＡ−Ａ’線）工程図である。
【図１６３】 本発明の半導体記憶装置の製造例３を示す断面（図１１のＡ−Ａ’線）工程図である。
【図１６４】 本発明の半導体記憶装置の製造例３を示す断面（図１１のＡ−Ａ’線）工程図である。
【図１６５】 本発明の半導体記憶装置の製造例３を示す断面（図１１のＡ−Ａ’線）工程図である。
【図１６６】 本発明の半導体記憶装置の製造例３を示す断面（図１１のＡ−Ａ’線）工程図である。
【図１６７】 本発明の半導体記憶装置の製造例３を示す断面（図１１のＡ−Ａ’線）工程図である。
【図１６８】 本発明の半導体記憶装置の製造例３を示す断面（図１１のＡ−Ａ’線）工程図である。
【図１６９】 本発明の半導体記憶装置の製造例３を示す断面（図１１のＡ−Ａ’線）工程図である。
【図１７０】 本発明の半導体記憶装置の製造例３を示す断面（図１１のＡ−Ａ’線）工程図である。
【図１７１】 本発明の半導体記憶装置の製造例３を示す断面（図１１のＡ−Ａ’線）工程図である。
【図１７２】 本発明の半導体記憶装置の製造例３を示す断面（図１１のＢ−Ｂ’線）工程図である。
【図１７３】 本発明の半導体記憶装置の製造例３を示す断面（図１１のＢ−Ｂ’線）工程図である。
【図１７４】 本発明の半導体記憶装置の製造例３を示す断面（図１１のＢ−Ｂ’線）工程図である。
【図１７５】 本発明の半導体記憶装置の製造例３を示す断面（図１１のＢ−Ｂ’線）工程図である。
【図１７６】 本発明の半導体記憶装置の製造例３を示す断面（図１１のＢ−Ｂ’線）工程図である。
【図１７７】 本発明の半導体記憶装置の製造例３を示す断面（図１１のＢ−Ｂ’線）工程図である。
【図１７８】 本発明の半導体記憶装置の製造例３を示す断面（図１１のＢ−Ｂ’線）工程図である。
【図１７９】 本発明の半導体記憶装置の製造例３を示す断面（図１１のＢ−Ｂ’線）工程図である。
【図１８０】 本発明の半導体記憶装置の製造例３を示す断面（図１１のＢ−Ｂ’線）工程図である。
【図１８１】 本発明の半導体記憶装置の製造例３を示す断面（図１１のＢ−Ｂ’線）工程図である。
【図１８２】 本発明の半導体記憶装置の製造例３を示す断面（図１１のＢ−Ｂ’線）工程図である。
【図１８３】 本発明の半導体記憶装置の製造例３を示す断面（図１１のＢ−Ｂ’線）工程図である。
【図１８４】 本発明の半導体記憶装置の製造例３を示す断面（図１１のＢ−Ｂ’線）工程図である。
【図１８５】 本発明の半導体記憶装置の製造例３を示す断面（図１１のＢ−Ｂ’線）工程図である。
【図１８６】 本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図１８７】 本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図１８８】 本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図１８９】 本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図１９０】 本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図１９１】 本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図１９２】 本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図１９３】 本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図１９４】 本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図１９５】 本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図１９６】 本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１９７】 本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１９８】 本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１９９】 本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２００】 本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２０１】 本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２０２】 本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２０３】 本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２０４】 本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２０５】 本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２０６】 本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図２０７】 本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２０８】 本発明の半導体記憶装置の製造例６を示す断面（図５のＡ−Ａ’線）工程図である。
【図２０９】 本発明の半導体記憶装置の製造例６を示す断面（図５のＡ−Ａ’線）工程図である。
【図２１０】 本発明の半導体記憶装置の製造例６を示す断面（図５のＡ−Ａ’線）工程図である。
【図２１１】 本発明の半導体記憶装置の製造例６を示す断面（図５のＡ−Ａ’線）工程図である。
【図２１２】 本発明の半導体記憶装置の製造例６を示す断面（図５のＡ−Ａ’線）工程図である。
【図２１３】 本発明の半導体記憶装置の製造例６を示す断面（図５のＡ−Ａ’線）工程図である。
【図２１４】 本発明の半導体記憶装置の製造例６を示す断面（図５のＡ−Ａ’線）工程図である。
【図２１５】 本発明の半導体記憶装置の製造例６を示す断面（図５のＡ−Ａ’線）工程図である。
【図２１６】 本発明の半導体記憶装置の製造例６を示す断面（図５のＡ−Ａ’線）工程図である。
【図２１７】 本発明の半導体記憶装置の製造例６を示す断面（図５のＡ−Ａ’線）工程図である。
【図２１８】 本発明の半導体記憶装置の製造例６を示す断面（図５のＡ−Ａ’線）工程図である。
【図２１９】 本発明の半導体記憶装置の製造例６を示す断面（図５のＡ−Ａ’線）工程図である。
【図２２０】 本発明の半導体記憶装置の製造例６を示す断面（図５のＡ−Ａ’線）工程図である。
【図２２１】 本発明の半導体記憶装置の製造例６を示す断面（図５のＡ−Ａ’線）工程図である。
【図２２２】 本発明の半導体記憶装置の製造例６を示す断面（図５のＡ−Ａ’線）工程図である。
【図２２３】 本発明の半導体記憶装置の製造例６を示す断面（図５のＡ−Ａ’線）工程図である。
【図２２４】 本発明の半導体記憶装置の製造例６を示す断面（図５のＡ−Ａ’線）工程図である。
【図２２５】 本発明の半導体記憶装置の製造例６を示す断面（図５のＡ−Ａ’線）工程図である。
【図２２６】 本発明の半導体記憶装置の製造例６を示す断面（図５のＡ−Ａ’線）工程図である。
【図２２７】 本発明の半導体記憶装置の製造例６を示す断面（図５のＡ−Ａ’線）工程図である。
【図２２８】 本発明の半導体記憶装置の製造例６を示す断面（図５のＡ−Ａ’線）工程図である。
【図２２９】 本発明の半導体記憶装置の製造例６を示す断面（図５のＢ−Ｂ’線）工程図である。
【図２３０】 本発明の半導体記憶装置の製造例６を示す断面（図５のＢ−Ｂ’線）工程図である。
【図２３１】 本発明の半導体記憶装置の製造例６を示す断面（図５のＢ−Ｂ’線）工程図である。
【図２３２】 本発明の半導体記憶装置の製造例６を示す断面（図５のＢ−Ｂ’線）工程図である。
【図２３３】 本発明の半導体記憶装置の製造例６を示す断面（図５のＢ−Ｂ’線）工程図である。
【図２３４】 本発明の半導体記憶装置の製造例６を示す断面（図５のＢ−Ｂ’線）工程図である。
【図２３５】 本発明の半導体記憶装置の製造例６を示す断面（図５のＢ−Ｂ’線）工程図である。
【図２３６】 本発明の半導体記憶装置の製造例６を示す断面（図５のＢ−Ｂ’線）工程図である。
【図２３７】 本発明の半導体記憶装置の製造例６を示す断面（図５のＢ−Ｂ’線）工程図である。
【図２３８】 本発明の半導体記憶装置の製造例６を示す断面（図５のＢ−Ｂ’線）工程図である。
【図２３９】 本発明の半導体記憶装置の製造例６を示す断面（図５のＢ−Ｂ’線）工程図である。
【図２４０】 本発明の半導体記憶装置の製造例６を示す断面（図５のＢ−Ｂ’線）工程図である。
【図２４１】 本発明の半導体記憶装置の製造例６を示す断面（図５のＢ−Ｂ’線）工程図である。
【図２４２】 本発明の半導体記憶装置の製造例６を示す断面（図５のＢ−Ｂ’線）工程図である。
【図２４３】 本発明の半導体記憶装置の製造例６を示す断面（図５のＢ−Ｂ’線）工程図である。
【図２４４】 本発明の半導体記憶装置の製造例６を示す断面（図５のＢ−Ｂ’線）工程図である。
【図２４５】 本発明の半導体記憶装置の製造例６を示す断面（図５のＢ−Ｂ’線）工程図である。
【図２４６】 本発明の半導体記憶装置の製造例６を示す断面（図５のＢ−Ｂ’線）工程図である。
【図２４７】 本発明の半導体記憶装置の製造例６を示す断面（図５のＢ−Ｂ’線）工程図である。
【図２４８】 本発明の半導体記憶装置の製造例６を示す断面（図５のＢ−Ｂ’線）工程図である。
【図２４９】 本発明の半導体記憶装置の製造例６を示す断面（図５のＢ−Ｂ’線）工程図である。
【図２５０】 本発明の半導体記憶装置の製造例７を示す断面（図１のＡ−Ａ’線）工程図である。
【図２５１】 本発明の半導体記憶装置の製造例７を示す断面（図１のＡ−Ａ’線）工程図である。
【図２５２】 本発明の半導体記憶装置の製造例７を示す断面（図１のＡ−Ａ’線）工程図である。
【図２５３】 本発明の半導体記憶装置の製造例７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２５４】 本発明の半導体記憶装置の製造例７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２５５】 本発明の半導体記憶装置の製造例７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２５６】 本発明の半導体記憶装置の製造例７を示す断面（図１のＡ−Ａ’線）工程図である。
【図２５７】 本発明の半導体記憶装置の製造例７を示す断面（図１のＡ−Ａ’線）工程図である。
【図２５８】 本発明の半導体記憶装置の製造例７を示す断面（図１のＡ−Ａ’線）工程図である。
【図２５９】 本発明の半導体記憶装置の製造例７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２６０】 本発明の半導体記憶装置の製造例７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２６１】 本発明の半導体記憶装置の製造例７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２６２】 本発明の半導体記憶装置の製造例８を示す断面（図１のＡ−Ａ’線）工程図である。
【図２６３】 本発明の半導体記憶装置の製造例８を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２６４】 本発明の半導体記憶装置の製造例９を示す断面（図１のＡ−Ａ’線）工程図である。
【図２６５】 本発明の半導体記憶装置の製造例９を示す断面（図１のＡ−Ａ’線）工程図である。
【図２６６】 本発明の半導体記憶装置の製造例９を示す断面（図１のＡ−Ａ’線）工程図である。
【図２６７】 本発明の半導体記憶装置の製造例９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２６８】 本発明の半導体記憶装置の製造例９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２６９】 本発明の半導体記憶装置の製造例９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２７０】 本発明の半導体記憶装置の製造例１０を示す断面（図１のＡ−Ａ’線）工程図である。
【図２７１】 本発明の半導体記憶装置の製造例１０を示す断面（図１のＡ−Ａ’線）工程図である。
【図２７２】 本発明の半導体記憶装置の製造例１０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２７３】 本発明の半導体記憶装置の製造例１０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２７４】 本発明の半導体記憶装置の製造例１１を示す断面（図１のＡ−Ａ’線）工程図である。
【図２７５】 本発明の半導体記憶装置の製造例１１を示す断面（図１のＡ−Ａ’線）工程図である。
【図２７６】 本発明の半導体記憶装置の製造例１１を示す断面（図１のＡ−Ａ’線）工程図である。
【図２７７】 本発明の半導体記憶装置の製造例１１を示す断面（図１のＡ−Ａ’線）工程図である。
【図２７８】 本発明の半導体記憶装置の製造例１１を示す断面（図１のＡ−Ａ’線）工程図である。
【図２７９】 本発明の半導体記憶装置の製造例１１を示す断面（図１のＡ−Ａ’線）工程図である。
【図２８０】 本発明の半導体記憶装置の製造例１１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２８１】 本発明の半導体記憶装置の製造例１１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２８２】 本発明の半導体記憶装置の製造例１１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２８３】 本発明の半導体記憶装置の製造例１１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２８４】 本発明の半導体記憶装置の製造例１１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２８５】 本発明の半導体記憶装置の製造例１１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２８６】 本発明の半導体記憶装置の製造例１２を示す断面（図１のＡ−Ａ’線）工程図である。
【図２８７】 本発明の半導体記憶装置の製造例１２を示す断面（図１のＡ−Ａ’線）工程図である。
【図２８８】 本発明の半導体記憶装置の製造例１２を示す断面（図１のＡ−Ａ’線）工程図である。
【図２８９】 本発明の半導体記憶装置の製造例１２を示す断面（図１のＡ−Ａ’線）工程図である。
【図２９０】 本発明の半導体記憶装置の製造例１２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２９１】 本発明の半導体記憶装置の製造例１２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２９２】 本発明の半導体記憶装置の製造例１２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２９３】 本発明の半導体記憶装置の製造例１２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２９４】 本発明の半導体記憶装置の製造例１３を示す断面（図１のＡ−Ａ’線）工程図である。
【図２９５】 本発明の半導体記憶装置の製造例１３を示す断面（図１のＡ−Ａ’線）工程図である。
【図２９６】 本発明の半導体記憶装置の製造例１３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２９７】 本発明の半導体記憶装置の製造例１３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２９８】 本発明の半導体記憶装置の製造例１４を示す断面（図１のＡ−Ａ’線）工程図である。
【図２９９】 本発明の半導体記憶装置の製造例１４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３００】 本発明の半導体記憶装置の製造例１５を示す断面（図１のＡ−Ａ’線）工程図である。
【図３０１】 本発明の半導体記憶装置の製造例１５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３０２】 本発明の半導体記憶装置の製造例１６を示す断面（図１のＡ−Ａ’線）工程図である。
【図３０３】 本発明の半導体記憶装置の製造例１６を示す断面（図１のＡ−Ａ’線）工程図である。
【図３０４】 本発明の半導体記憶装置の製造例１６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３０５】 本発明の半導体記憶装置の製造例１６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３０６】 本発明の半導体記憶装置の製造例１７を示す断面（図１のＡ−Ａ’線）工程図である。
【図３０７】 本発明の半導体記憶装置の製造例１７を示す断面（図１のＡ−Ａ’線）工程図である。
【図３０８】 本発明の半導体記憶装置の製造例１７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３０９】 本発明の半導体記憶装置の製造例１７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３１０】 本発明の半導体記憶装置の製造例１８を示す断面（図１のＡ−Ａ’線）工程図である。
【図３１１】 本発明の半導体記憶装置の製造例１８を示す断面（図１のＡ−Ａ’線）工程図である。
【図３１２】 本発明の半導体記憶装置の製造例１８を示す断面（図１のＡ−Ａ’線）工程図である。
【図３１３】 本発明の半導体記憶装置の製造例１８を示す断面（図１のＡ−Ａ’線）工程図である。
【図３１４】 本発明の半導体記憶装置の製造例１８を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３１５】 本発明の半導体記憶装置の製造例１８を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３１６】 本発明の半導体記憶装置の製造例１８を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３１７】 本発明の半導体記憶装置の製造例１８を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３１８】 本発明の半導体記憶装置の製造例１９を示す断面（図１のＡ−Ａ’線）工程図である。
【図３１９】 本発明の半導体記憶装置の製造例１９を示す断面（図１のＡ−Ａ’線）工程図である。
【図３２０】 本発明の半導体記憶装置の製造例１９を示す断面（図１のＡ−Ａ’線）工程図である。
【図３２１】 本発明の半導体記憶装置の製造例１９を示す断面（図１のＡ−Ａ’線）工程図である。
【図３２２】 本発明の半導体記憶装置の製造例１９を示す断面（図１のＡ−Ａ’線）工程図である。
【図３２３】 本発明の半導体記憶装置の製造例１９を示す断面（図１のＡ−Ａ’線）工程図である。
【図３２４】 本発明の半導体記憶装置の製造例１９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３２５】 本発明の半導体記憶装置の製造例１９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３２６】 本発明の半導体記憶装置の製造例１９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３２７】 本発明の半導体記憶装置の製造例１９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３２８】 本発明の半導体記憶装置の製造例１９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３２９】 本発明の半導体記憶装置の製造例１９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３３０】 本発明の半導体記憶装置の製造例２０を示す断面（図８、９のＨ−Ｈ’線）工程図である。
【図３３１】 本発明の半導体記憶装置の製造例２０を示す断面（図８、９のI1−I1′線）工程図である。
【図３３２】 本発明の半導体記憶装置の製造例２０を示す断面（図８、９のI2−I2′線）工程図である。
【図３３３】 本発明の半導体記憶装置の製造例２０を示す断面（図８、９のI3−I3′線）工程図である。
【図３３４】 本発明の半導体記憶装置の製造例２０を示す断面（図８、９のI4−I4′線）工程図である。
【図３３５】 本発明の半導体記憶装置の製造例２０を示す断面（図８、９のI5−I5′線）工程図である。
【図３３６】 本発明の半導体記憶装置の製造例２０を示す別の断面（図８、９のＨ−Ｈ’線）工程図である。
【図３３７】 本発明の半導体記憶装置の製造例２０を示す別の断面（図８、９のI1−I1′線）工程図である。
【図３３８】 本発明の半導体記憶装置の製造例２０を示す別の断面（図８、９のI2−I2′線）工程図である。
【図３３９】 本発明の半導体記憶装置の製造例２０を示す別の断面（図８、９のI3−I3′線）工程図である。
【図３４０】 本発明の半導体記憶装置の製造例２０を示す別の断面（図８、９のI4−I4′線）工程図である。
【図３４１】 本発明の半導体記憶装置の製造例２０を示す別の断面（図８、９のI5−I5′線）工程図である。
【図３４２】 本発明の半導体記憶装置の製造例２１を示す断面（図１１のＡ−Ａ’線）工程図である。
【図３４３】 本発明の半導体記憶装置の製造例２１を示す断面（図１１のＢ−Ｂ’線）工程図である。
【図３４４】 従来のＥＥＰＲＯＭを示す平面図である。
【図３４５】 図２６９のＡ−Ａ’及びB−Ｂ’断面図である。
【図３４６】 従来のＥＥＰＲＯＭの製造方法を示す工程断面図である。
【図３４７】 従来のＥＥＰＲＯＭの製造方法を示す工程断面図である。
【図３４８】 従来のＥＥＰＲＯＭの製造方法を示す工程断面図である。
【図３４９】 従来のＥＥＰＲＯＭの製造方法を示す工程断面図である。
【図３５０】 従来のＥＥＰＲＯＭの平面図及び対応する等価回路図である。
【図３５１】 従来のMNOS構造のメモリセルの断面図である
【図３５２】 従来の別のMNOS構造のメモリセルの断面図である
【図３５３】 一つの柱状シリコン層に複数のメモリセルを形成した半導体装置の断面図である。
【符号の説明】
１１００、３１００ シリコン基板（半導体基板）
１１０１ ＳＯＩ半導体基板（半導体基板）
１１１０、３１１０ 島状半導体層
１２１０、１２２０、１２３０、１２４０ 溝部
１４００、１４１０、１４２０、１４４０、１４３１、１４３２、１４３３、１４３４、１４２１、１４２２、１４２３、１４２４、１４２５、１４８２、１４８３、１４５０、１４６２、１４７１、１４７２、１４７３、１４７４、１４７５、１４５１、１４５４、１４９０、１４９１、３４２０、３４３１、３４３４、３４７１ シリコン酸化膜
１３１０、１３２０、１３３０、１３４２、１３５０、１３６０、１３７０、１３８１、１３８２、１３８３、１３８４、１３８５、１３９０ シリコン窒化膜
１５１０、１５１１、１５１２、１５１３、１５１４、１５２０、１５２１、１５２２、１５２３、１５２４、１５３０、３５１１、３５１２、３５１３、３５１４ 多結晶シリコン膜
１６１２、１６１３ 層間絶縁膜
１６２２、１６２３ 積層絶縁膜
１７１０、１７２１、１７２２、１７２３、１７２４、１７２５、１７２６、１７２７、３７１０、３７２１、３７２４ 不純物拡散層
１８１０、１８２１、１８２４、１８３２、１８３３、１８４０、３８４０、３８５０ 配線層
１９１０、１９２１、１９３２、１９３３、１９２４ コンタクト部
Ｒ５、Ｒ６Ｒ８ レジスト

Claims (7)

1. 半導体基板の前記半導体基板と逆導電型の表面層上に第１の絶縁膜を形成する工程と、
   前記第１の絶縁膜をパターニングして、互いに分離された島状絶縁膜を形成する工程と、
   前記島状絶縁膜の外面側壁に第１の導電膜からなる電荷蓄積層をサイドウォール状に形成する工程と、
   前記電荷蓄積層の外面側壁に層間絶縁膜を介して第２の導電膜からなる制御ゲートをサイドウォール状に形成する工程と、
   前記島状絶縁膜をエッチングして除去し、前記半導体基板と逆導電型の表面層及び前記第１の導電膜の内面側壁を露出させる工程と、
   露出した前記第１の導電膜の内面側壁にトンネル絶縁膜を形成する工程と、
   前記トンネル絶縁膜の内壁側面に接し、少なくとも前記第１の導電膜が前記トンネル絶縁膜を介して対向する領域が前記半導体基板と同じ導電型を有する島状半導体層をエピタキシャル成長により形成する工程とを含むことにより、
   前記半導体基板と、チャネル層としての少なくとも１つの前記島状半導体層、前記島状半導体層の側壁の周囲に形成された前記トンネル絶縁膜、前記電荷蓄積層及び前記制御ゲートから構成される少なくとも１つのメモリセルとを有し、前記少なくとも１つのメモリセルが前記半導体基板と逆導電型の表面層により前記半導体基板から電気的に絶縁されてなる半導体記憶装置を製造することを特徴とする半導体記憶装置の製造方法。
2. 半導体基板の前記半導体基板と逆導電型の表面層上に第１の絶縁膜を形成する工程と、
   前記第１の絶縁膜をパターニングして、互いに分離された島状絶縁膜を形成する工程と、
   前記島状絶縁膜の外面側壁に第１の導電膜からなる制御ゲートをサイドウォール状に形成する工程と、
   前記島状絶縁膜をエッチングして除去し、前記半導体基板と逆導電型の表面層及び前記第１の導電膜の内面側壁を露出させる工程と、
   露出した前記第１の導電膜の内面側壁に積層絶縁膜からなる電荷蓄積層を形成する工程と、
   前記電荷蓄積層の内壁側面に接し、少なくとも前記第１の導電膜が前記電荷蓄積層を介して対向する領域が前記半導体基板と同じ導電型を有する島状半導体層をエピタキシャル成長により形成する工程とを含むことにより、
   前記半導体基板と、チャネル層としての少なくとも１つの前記島状半導体層、前記島状半導体層の側壁の周囲に形成された前記電荷蓄積層及び前記制御ゲートから構成される少なくとも１つのメモリセルとを有し、前記少なくとも１つのメモリセルが前記半導体基板と逆導電型の表面層により前記半導体基板から電気的に絶縁されてなる半導体記憶装置を製造することを特徴とする半導体記憶装置の製造方法。
3. 半導体基板の前記半導体基板と逆導電型の表面層上に第１の絶縁膜を形成する工程と、
   前記第１の絶縁膜をパターニングして、互いに分離された島状絶縁膜を形成する工程と、
   前記島状絶縁膜の外面側壁に、ゲート及び制御ゲートを構成するように、１対の第１の導電膜をサイドウォール状に高さ方向に並べて形成する工程と、
   前記島状絶縁膜をエッチング除去し、前記半導体基板と逆導電型の表面層及び前記第１の導電膜の内面側壁を露出させる工程と、
   露出した前記第１の導電膜の内面側壁にゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜の内壁側面に接し、前記ゲートが前記ゲート絶縁膜を介して対向する領域が前記半導体基板と逆導電型を有し、前記制御ゲートが前記ゲート絶縁膜を介して対向する領域が前記半導体基板と同じ導電型で、その領域の上端及び下端に接する領域がそ れぞれ前記半導体基板と逆導電型を有するように、エピタキシャル成長により島状半導体層を形成する工程とを含むことにより、
   前記半導体基板と、少なくとも１つの前記島状半導体層に形成されたメモリセルであって、前記島状半導体層の側壁の周囲に形成された前記ゲート、前記ゲート絶縁膜及び電荷蓄積層としての前記島状半導体層から構成されるキャパシタならびに前記島状半導体層の側壁の周囲に形成された前記制御ゲート、前記ゲート絶縁膜及びチャネル層としての前記島状半導体層から構成されるトランジスタを含む少なくとも１つのメモリセルとを有し、前記少なくとも１つのメモリセルが前記半導体基板と逆導電型の表面層により前記半導体基板から電気的に絶縁されてなる半導体記憶装置を製造することを特徴とする半導体記憶装置の製造方法。
4. 前記第１の導電膜をサイドウォール状に加工する際、前記島状半導体層に側して前記第１の導電膜直下に形成されるチャネル層が、隣接するチャネル層と互いに電気的に接続される程度に前記第１の導電膜を互いに近接して配置するように、前記第１の導電膜を２以上に分割する請求項１または２に記載の半導体記憶装置の製造方法。
5. 前記第１の導電膜をサイドウォール状に加工する際、前記第１の導電膜を高さ方向に２以上に分割し、隣接する前記分割された第１の導電膜間の領域に、第３の導電膜からなるゲート電極を形成することにより、前記島状半導体層に側して前記第１の導電膜直下に形成されるチャネル層を前記島状半導体層の高さ方向に隣接するチャネル層と電気的に接続させるための電位を前記島状半導体層に対して印加できるようにした請求項１に記載の半導体記憶装置の製造方法。
6. 前記第１の導電膜を高さ方向に少なくとも２つ有し、前記トンネル絶縁膜形成過程において、前記島状半導体層の高さ方向の端部に位置する一方の前記第１の導電膜の側壁に前記メモリセルを選択するためのトランジスタのゲート絶縁膜を、他方の前記第１の導電膜の側壁に前記トンネル絶縁膜を形成する請求項１に記載の半導体記憶装置の製造方法。
7. 前記第１の導電膜を高さ方向に少なくとも２つ有し、前記積層絶縁膜形成過程において、前記島状半導体層の高さ方向の端部に位置する一方の前記第１の導電膜の側壁に前記メモリセルを選択するためのトランジスタのゲート絶縁膜を、他方の前記第１の導電膜の側壁に前記積層絶縁膜を形成する請求項２に記載の半導体記憶装置の製造方法。

Images