JP3968095B2

JP3968095B2 - グリッチ・ノイズを除去するシステムおよびグリッチ・ノイズを除去する方法

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Publication number: JP3968095B2
Application number: JP2004240636A
Authority: JP
Inventors: チューチュビャオ; コックケネス
Original assignee: Hewlett Packard Development Co LP
Current assignee: Hewlett Packard Development Co LP
Priority date: 2003-09-02
Filing date: 2004-08-20
Publication date: 2007-08-29
Anticipated expiration: 2024-08-20
Also published as: US6778111B1; JP2005080290A

Description

本発明はディジタル回路のグリッチ・ノイズ除去に関し、特に電圧準拠グリッチ除去フィルタと間合準拠グリッチ除去フィルタとを組み合わせて除去能力を向上したグリッチ・ノイズの除去システムと除去方法とに関する。

最新の回路におけるディジタル信号の処理速度の向上により、ディジタル信号へのノイズの影響が問題化している。この問題は、いくつかのディジタル回路が信号バスに接続され同じ信号を受け取るときにさらに悪化する。

このような回路のノイズ感度を小さくするために、多くの技術が使用されてきた。そのような技術の中で最も優れたものは、データが安定すると予想されるときにデータをサンプリングすることである。しかしながら、情報内容が、ストローブ信号やクロック信号（例えば、状態機械をクロックするために使用される信号）などの波形のエッジと一致する信号では、このサンプリング技術は適切ではなく、この状況では、「グリッチ（ｇｌｉｔｃｈ）」が大きな問題を引き起こすことがある。「グリッチ」とは、回路応答が望ましくない短いパルスすなわちノイズ・スパイクのことである。

グリッチ・ノイズに対する回路感度を低減する１つの技術は、信号電圧に基づく電圧準拠グリッチ除去フィルタ（voltage-based deglitch filter;ヒステリシス・グリッチ除去フィルタとしても知られる）を利用することである。電圧準拠グリッチ除去フィルタを備えた受信器は、基本的に、低回路状態と高回路状態を表す、下降エッジと上昇エッジに一致する２つの電圧しきい値を有する。信号が、上昇エッジしきい値を超えると、回路は状態を変化させ、信号が下降エッジしきい値より下がると、回路は再び状態を変化させる。

電圧しきい値間の電圧差は、入力ヒステリシスとして知られる。電圧準拠グリッチ除去フィルタは、ノイズの大きさが入力ヒステリシスの量よりも小さいときにノイズの影響を受けにくい。一般に、複数の受信回路を有するバス・システムでは、高電圧しきい値と低電圧しきい値の差が小さくなり、それにより入力ヒステリシスの量が小さくなる。ヒステリシスの量は、受け取る最悪の場合の信号の差を超えない。電圧準拠グリッチ除去フィルタは、一般に、ストローブ信号とクロック信号に使用されるが、ノイズ・レベルがヒステリシスの量よりも大きくなると、グリッチは受信回路に生じたままである。

グリッチ・ノイズに対するディジタル信号の感度を下げる別の技術は、所定の最小パルス幅を超える入力パルスにのみ応答し、該最小パルス幅よりも短い持続時間のパルスを無視するように回路を設計することである。この技術は、間合（タイミング）に基づく、間合準拠グリッチ除去フィルタ（timing-based deglitch filter）で利用される。一般に、間合準拠グリッチ除去フィルタは、入力信号の第１の遷移が検出されたときに始動するタイマを有する。タイマが終了する前に第２の遷移が起きた場合は、第１と第２の両方の遷移が無視され、したがってグリッチが除去される。第２の遷移が起こる前にタイマが終了した場合は、フィルタは遷移を出力し、それにより信号パルスがフィルタを通過する。したがって、どの遷移もタイマの周期よりも長い間入力に存在しなければならない。適正に動作するには、所定の最小パルス幅が、発生したグリッチの幅よりも大きくかつ有効な信号のパルス幅よりも小さくなければならない。このグリッチ除去技術は、一般に、クロックのハイとローの期間が１つのグリッチの持続時間よりもかなり長いクロック信号と共に使用される。類似の間合準拠グリッチ除去技術は、ディジタル信号の最初のエッジを通過させ、その後のエッジを、遅延線持続時間によって設定された期間だけ抑止することによって、グリッチ・ノイズに対するディジタル信号の感度を低くする。しかしながら、どちらのタイプの間合準拠グリッチ除去技術も、ディジタル信号のデータ転送速度が早くなると、グリッチ持続時間が、クロック信号パルスとストローブ信号パルスの持続時間と一致するかまたはそれを超えることがよくあり、その場合グリッチは除去されない。

電圧準拠グリッチ除去フィルタと間合準拠グリッチ除去フィルタは、個別に使用することもでき、直列に使用することもできる。直列に使用されるとき、電圧準拠グリッチ除去フィルタは、間合準拠グリッチ除去フィルタと連結され、両方のフィルタが互いに独立に動作する。したがって、電圧準拠グリッチ除去フィルタにおいてしきい値電圧を選択するために使用される信号は、電圧準拠グリッチ除去フィルタの出力から直接得られる。次に、電圧準拠グリッチ除去フィルタの出力が、間合準拠グリッチ除去フィルタへ入力される。それにより、間合準拠グリッチ除去フィルタは、電圧準拠グリッチ除去フィルタに直接影響を及ぼさない。電圧準拠グリッチ除去フィルタと間合準拠グリッチ除去フィルタのこの連結は、特定のタイプのグリッチ・ノイズに関して信号品質を改善することがあるが、最新の高周波バス信号のグリッチ・ノイズを除去するには十分でない。

例えば、特許文献１は、２つのレベルのヒステリシスとタイマを有するヒステリシス・バッファを使用するグリッチ除去回路について述べている。ヒステリシス・バッファが遷移を検出すると、タイマがトリガされる。タイマは、ヒステリシス・バッファによる帰還で、バッファのヒステリシスを増大させ、それによりタイマが終了するまでグリッチを無視する。特許文献１に記載の回路は、ヒステリシスを有する第１エッジ通過（間合準拠）ノイズ保護回路である。これは、短い持続時間のグリッチ（すなわち、入力信号のアクティブ・エッジに近いグリッチ）を有する信号を入力するのにより適している。
米国特許第５，３４１，０３３号明細書

本発明の目的は、電圧準拠グリッチ除去フィルタと間合準拠グリッチ除去フィルタとを組み合わせて除去性能を向上した新規なグリッチ・ノイズの除去システムと除去方法とに関する。また、該除去システムや除去方法において構成要素を可変することでさらに除去性能を向上することも本発明のさらなる目的である。

本発明の様々な実施形態におけるシステムは、信号からグリッチ・ノイズを除去する。このシステムは、電圧準拠グリッチ除去フィルタ（電圧ベース・デグリッチ・フィルタ：voltage-based deglitch filter）と間合準拠グリッチ除去フィルタ（タイミング・ベース・デグリッチ・フィルタ：timing-based deglitch filter）とを含む。信号は、電圧準拠グリッチ除去フィルタに入力され、電圧準拠グリッチ除去フィルタと間合準拠グリッチ除去フィルタによって濾波され、間合準拠グリッチ除去フィルタから出力される。また、グリッチ・ノイズの濾波を強化するために、間合準拠グリッチ除去フィルタからの出力が帰還されて電圧準拠グリッチ除去フィルタに入力される。

本発明の特定の実施形態における方法では、信号からグリッチ・ノイズを濾波する。電圧準拠グリッチ除去フィルタが、間合準拠グリッチ除去フィルタと連結される。間合準拠グリッチ除去フィルタの出力から電圧準拠グリッチ除去フィルタの入力への帰還が動作可能にされる。また、信号は、電圧準拠グリッチ除去フィルタの入力に入力され、次に、電圧準拠グリッチ除去フィルタと間合準拠グリッチ除去フィルタの両方によって処理されて濾波される。

本発明の様々な実施形態における濾波する段階は、（ａ）グリッチ・ノイズが電圧準拠グリッチ除去フィルタの入力ヒステリシスを超えたときに、論理信号内で電圧準拠グリッチ除去フィルタから間合準拠グリッチ除去フィルタにグリッチ・ノイズを送る段階と、（ｂ）論理信号からのグリッチ・ノイズが、間合準拠グリッチ除去フィルタ内の所定の信号遅延持続時間よりも短い幅を有するときに、間合準拠グリッチ・フィルタ内の論理信号からグリッチ・ノイズを除去する段階とを含む。

図１は、４つの受信回路３２（それぞれ３２（１）−３２（４）と付番）、４つの２次元（２Ｄ）グリッチ除去フィルタ３８（それぞれ３８（１）−３８（４）と付番）、および１つの駆動回路３６が信号バス３４に接続された１つのシステム３０を示す。動作において、駆動回路３６は、グリッチ・ノイズを有する高速ディジタル信号をバス３４上に生成する。２次元グリッチ除去回路３８（１）は、受信回路３２（１）のためにグリッチ・ノイズを濾波し、２次元グリッチ除去回路３８（２）は、受信回路３２（２）のためにグリッチ・ノイズを濾波し、２次元グリッチ除去回路３８（３）は、受信回路３２（３）のためにグリッチ・ノイズを濾波し、２次元グリッチ除去回路３８（４）は、受信回路３２（４）のためにグリッチ・ノイズを濾波する。これらの濾波は、それぞれの受信回路３２が高速ディジタル信号を受け取る前に実行される。

４つの受信回路３２と４つの関連した２次元グリッチ除去フィルタ３８は、例示のために示されている。設計時の選択により、これよりも多い数または少ない数の受信回路３２と２次元グリッチ除去フィルタ３８とすることもできる。バス３４は、任意の高速ディジタル接続を表すことができる。例えば、バス３４は、高速演算処理装置をメモリ装置に接続するプリント回路基板上の銅トラックを表す。

図２は、２次元グリッチ除去フィルタ３８（図１）がバス３４を介して駆動回路３６から受け取った高速ディジタル信号４６の１つの例を示すグラフ４０である。ディジタル信号４６は、例示的に、上昇エッジ５４と下降エッジ５６を有し、ノイズによる影響を受けたディジタル信号を表している。Ｘ軸４２は時間を表し、Ｙ軸４４は信号電圧を表している。下降エッジ基準４５と上昇エッジ基準４３は、２次元グリッチ除去フィルタ３８によって使用される入力ヒステリシス電圧を表す。比較のために、ノイズのない理想信号４８が示されている。信号４６は、理想信号４８から大きな逸脱５２を示している。グリッチ持続時間５１は、信号４６が上昇エッジ基準４３を超えてから、逸脱５２が上昇エッジ基準４３を超えるまでの期間を表す。グリッチ有効幅（「ＧＥＷ」：ＧｌｉｔｃｈＥｆｆｅｃｔｉｖｅＷｉｄｔｈ）４７は、逸脱５２が下降エッジ基準４５よりも低い期間を表す。グリッチ有効広幅（「ＧＥＷＷ」：ＧｌｉｔｃｈＥｆｆｅｃｔｉｖｅＷｉｄｅＷｉｄｔｈ）４９は、逸脱５２が下降エッジ基準４５より低くなってから、逸脱５２が上昇エッジ基準４３を超えまでの間隔を表す。逸脱５２は、２次元グリッチ除去フィルタ３８によって除去されて、ロジック信号５０が生成される。当業者は、ディジタル信号４６がさらに半サイクル続き、そのような半サイクルから他の逸脱５２が除去されることを理解する。

図３は、１つの２次元グリッチ除去フィルタ６０を示すブロック図である。フィルタ６０は、間合準拠グリッチ除去フィルタ６４による帰還で動作する電圧準拠グリッチ除去フィルタ６２を有し、統合され改善されたグリッチ除去性能を提供する。動作において、高速ディジタル信号が、フィルタ６０の入力６８に印加され、電圧準拠グリッチ除去フィルタ６２によって処理される。電圧準拠グリッチ除去フィルタ６２から出力された論理信号６７は、間合準拠グリッチ除去フィルタ６４に入力される。間合準拠グリッチ除去フィルタ６４の出力７０からの帰還信号６６は、図示したように電圧準拠グリッチ除去フィルタ６２に戻され、高速信号をデコードするために使用されるしきい値電圧を入力６８に提供する。帰還信号６６は、電圧準拠グリッチ除去フィルタ６２の動作と間合準拠グリッチ除去フィルタ６４の動作を組み合わせて高い性能を提供する。フィルタ６０の出力７０は、高速信号と比較してグリッチの少ない高速信号を入力６８に提供する。

図４は、２次元グリッチ・フィルタ６０（図３）の１つの実施形態を示す回路図である。入力６８は、高速ディジタル信号を差動受信器９０の正の入力に接続する。差動受信器９０の負の入力９１は、（ａ）上昇エッジ基準８１と（ｂ）下降エッジ基準８３の２つの基準電圧の一方に接続される。基準８１と８３は、バス供給電源電圧端子（「ＶＴＴ］）１０６とアース（「ＧＮＤ」）１０８と間に直列接続された３つの抵抗器８０、８２および８４からなる抵抗回路網によって生成される。

通過ゲート８６と８８はそれぞれ、上昇エッジ基準８１と下降エッジ基準８３を切り替える。通過ゲート８６と８８は、間合準拠グリッチ除去フィルタ６４の出力７０に接続された帰還信号６６と、帰還信号６６から作成された反転器８９の後の反転信号８７とによって制御される。出力７０がハイのとき、通過ゲート８８が動作可能とされて、下降エッジ基準８３が負入力９１に接続され、通過ゲート８６が動作不能とされて、上昇エッジ基準８１が切断される。同様に、出力７０がローのとき、帰還信号６６と反転信号８７によって、通過ゲート８６が動作可能とされて、上昇エッジ基準８１が負入力９１に接続され、通過ゲート８８が動作不能とされて、下降エッジ基準８３が切断される。

差動受信器９０からの論理信号６７は、間合準拠グリッチ除去フィルタ６４に接続される。詳細には、信号６７は、グリッチ除去フィルタ６４内の反転器９２の入力６５に接続される。反転器９２からの出力（信号９３）は、信号遅延９４の入力と、ＮＡＮＤゲート９６の第１の入力と、ＯＲゲート９８の第１の入力とに接続される。信号遅延９４は、電圧準拠グリッチ除去フィルタ６２からの出力としてどのＧＥＷ（図２）４７よりも長くかつどの有効入力信号パルスよりも短い持続時間を有するように設計されている。信号遅延９４からの出力（信号９５）は、ＮＡＮＤゲート９６の第２の入力とＯＲゲート９８の第２の入力に送られる。

ＮＡＮＤゲート１００と１０２は、ラッチとして構成されている。ラッチは「セット」信号９７と「リセット」信号９９の２つの入力と、１つの出力信号１０３を有する。セット信号９７の負のパルスは、出力信号をロー状態にセットし、リセット信号１０３の負のパルスは、出力信号１０３をハイ状態にリセットする。ＮＡＮＤゲート９６からの出力は、ラッチのセット信号９７に接続する。信号９３が信号遅延９４よりも長い持続時間の正のパルスを有する場合にだけ、セット・パルスが作成される。ＯＲゲート９８からの出力は、ラッチのリセット信号９９に接続される。信号９３が信号遅延９４よりも持続時間が長い負のパルスを有するときに、リセット・パルスが生成される。（ラッチから出力された）信号１０３は、反転器１０４によって反転されて出力７０を生成する。

図５は、強化された２次元グリッチ除去フィルタ１２０の１つの例を示す。強化された２次元グリッチ除去フィルタ１２０は、帰還信号６６に上書き（オーバーライド）することにより、差動受信器９０の負入力９１に選択可能な基準電圧を与える追加の入力と回路とを有する。表１に定義したように、入力ＲＥＦ［０］１２２、ＲＥＦ［１］１２４、およびＲＥＦ［２］１２６が、電圧準拠グリッチ除去フィルタ６２’の基準電圧ＶＲＥＦを選択する。帰還信号６６を使用することにより、ロジック構成要素１３６〜１６２は、差動受信器９０への入力の上昇エッジ基準８１と下降エッジ基準８３を選択する機能、あるいは表１によって定義されたような差動受信器９０への入力の基準電圧を選択する上書き機能を提供する。

ＨＲＥＦ８１とＬＲＥＦ８３は、バス供給電源ＶＴＴ１０６とＧＮＤ１０８の間に直列に接続された３つの抵抗器８０、８２および８４から成る抵抗回路網によって形成される。抵抗器８０は、ＶＴＴ１０６と抵抗器８２に接続される。下降エッジ基準ＬＲＥＦ８３は、抵抗器８２と８４の接合部から得られる。上昇エッジ基準ＨＲＥＦ８１は、抵抗器８０と８２の接合部から得られる。

信号ＰＡＳＳＨ２１２８とＰＡＳＳＨ２Ｘ１３０は、上昇エッジ基準ＨＲＥＦ８１を差動受信器９０の負の入力９１に切り替える通過ゲート８６を制御する。信号ＰＡＳＳＬ２１３２とＰＡＳＳＬ２Ｘ１３４は、下降エッジ基準ＬＲＥＦ８３を差動受信器９０の負の入力９１に切り替える通過ゲート８８を制御する。入力６８で受け取った高速ディジタル信号は、差動受信器９０の正の入力に接続される。差動受信器９０からの出力（すなわち、電圧準拠グリッチ除去フィルタ６２’からの信号６７）は、間合準拠グリッチ除去フィルタ６４‘に入力される。

間合準拠グリッチ除去フィルタ６４‘は、代替の信号遅延９４’の他は、間合準拠グリッチ除去フィルタ６４（図４）と実質的に同じである。信号遅延９４’は、間合準拠グリッチ除去フィルタ６４’の持続時間を最適な動作に調整する追加の２つの入力ＤＥＧＬ［０］１６４とＤＥＧＬ［１］１６６を有する。表２は、信号遅延９４’の間合設定の例を定める。

当業者によって理解されるように、２次元グリッチ除去フィルタ１２０は、バス供給電源ＶＴＴ１０６とバス・アースＧＮＤ１０８によって電力を供給することができる。バス供給電源ＶＴＴ１０６の電圧が下がると、一般にＧＥＷ４７（図２）が大きくなるが、バス供給電源ＶＴＴ１０６電圧が下がるにつれて間合準拠グリッチ除去フィルタ６４の信号遅延持続時間も長くなり、その結果、グリッチ除去性能が継続する。

図６は、高速ディジタル信号のグリッチを除去する１つのプロセス２００を示すフローチャートである。例えば、プロセス２００は、２次元グリッチ除去フィルタ３８の動作を示すのに適している。プロセス２００は、段階２０２で始まり、段階２０４に進む。段階２０４は判定である。出力７０の状態がローの場合、プロセス２００は段階２０６に進み、そうでない場合は、プロセス２００は、段階２１４に進む。

段階２０６は判定である。入力信号６８が、上昇エッジ基準８１よりも大きい場合は、プロセス２００は段階２０８に進み、そうでない場合は、プロセス２００は段階２０４に進む。

段階２０８は判定である。信号遅延期間９４が終了した場合、プロセス２００は段階２１０に進み、そうでない場合は、プロセス２００は段階２０４に進む。

段階２１０は、出力信号をハイにセットする。次に、段階２１２は信号遅延９４を再開する。プロセス２００は段階２０４に進む。

段階２１４は判定である。入力信号６８が下降エッジ基準８３より小さい場合は、プロセス２００は段階２１６に進み、そうでない場合は、プロセス２００は段階２０４に進む。

段階２１６は判定である。信号遅延期間９４が終了した場合は、プロセス２００は段階２１８に進み、そうでない場合は、プロセス２００は段階２０４に進む。

段階２１８は、出力信号をローにセットする。次に、段階２２０は信号遅延９４を再開する。プロセス２００は段階２０４に進む。

電圧準拠グリッチ除去フィルタ６２の上昇エッジ基準電圧８１と下降エッジ基準電圧８３をそれぞれ選択する際に、間合準拠グリッチ除去フィルタ６４からの帰還６６を使用することにより、バス３４を介して受け取った高速ディジタル信号のグリッチ・ノイズの濾波動作が強化される。詳細には、上昇エッジ基準電圧８１と下降エッジ基準電圧８３をそれぞれ選択する際に帰還６６を使用することにより、論理信号６７のＧＥＷが小さくなり、それにより信号遅延９４’の必要持続時間が短縮される。

帰還信号６６を使用すると、上昇エッジ基準電圧８１と下降エッジ基準電圧８３をそれぞれ調整するときのヒステリシス量の有効性を高めることができる。さらに、製造公差による信号遅延９４’の持続時間の変動、ＶＴＴ１０６の変動、および温度の変動を考慮すると、信号遅延９４’の持続時間が短いほど運用許容度が高くなる。この高い許容度は、電圧準拠グリッチ除去フィルタが間合準拠グリッチ除去フィルタと連結された従来技術の回路では見られない。従来技術において、電圧準拠グリッチ除去フィルタから間合準拠グリッチ除去フィルタに渡される信号のグリッチ・ノイズの幅は、ＧＥＷＷ４９（図２）と等しく、その結果、信号遅延持続時間要件が長くなる。

上昇エッジ基準電圧８１、下降エッジ基準電圧８３、および信号遅延９４’の持続時間をさらに制御することによって、強化された２次元グリッチ除去フィルタ１２０の試験と調整が容易になる。上昇エッジ基準と下降基準は、電圧準拠グリッチ除去フィルタの入力ヒステリシスを定義することができる。

したがって、特定の実施形態において、電圧準拠グリッチ除去フィルタを通過したグリッチ・ノイズは、グリッチ・ノイズの幅が所定の最小有効パルス幅よりも小さい場合に間合準拠グリッチ除去フィルタの信号遅延機能によって除去される。特定の実施形態において、間合準拠グリッチ除去フィルタは、所定の最小有効パルス幅よりも短い時間持続時間のグリッチ・ノイズを濾波する。信号遅延９４を使用して所定の最小有効パルス幅を定義することができる。

以上の方法およびシステムにおいて、その範囲から逸脱することなく変更を行うことができる。したがって、以上の説明に含まれる内容または添付図面に示した内容は、限定の意味ではなく例示として解釈されるべきであることに注意されたい。添付の特許請求の範囲は、本明細書に示したすべての一般的および固有の特徴、ならびに言語の問題として、範囲に含まれるように言及される可能性があるこの方法およびシステムの範囲のすべての表現を対象として含むように意図されている。

高速ディジタル信号のグリッチを除去する１つのシステムを示す概略ブロック図である。ノイズのあるバス信号、ノイズのない理想信号、および理想信号に対応する論理レベルを示す信号を示すグラフである。１つのグリッチ除去フィルタを示すブロック図である。１つの２次元グリッチ除去フィルタの回路図である。電圧準拠グリッチ除去フィルタの選択可能な基準電圧と間合準拠グリッチ除去フィルタの選択可能な信号遅延持続時間とを有する１つの２次元グリッチ除去フィルタの回路図である。高速ディジタル信号を有するバス上のグリッチ・ノイズを除去する１つの方法を示すフロー図である。

符号の説明

３０システム
６２、６２’ 電圧準拠グリッチ除去フィルタ
６４、６４’ 間合準拠グリッチ除去フィルタ
６６帰還
６８入力
７０出力

Claims

信号からグリッチ・ノイズを除去するシステムであって、
前記信号を受け取る電圧準拠グリッチ除去フィルタと、
前記電圧準拠グリッチ除去フィルタの出力に接続された間合準拠グリッチ除去フィルタとを備え、
前記間合準拠グリッチ除去フィルタの出力が前記電圧準拠グリッチ除去フィルタに帰還され、グリッチ有効幅を判断するために、前記帰還される出力がハイのときは下降エッジ基準を選択し、前記帰還される出力がローのときは上昇エッジ基準を選択するシステム。
前記間合準拠グリッチ除去フィルタが、所定の最小有効パルス幅よりも短い持続時間の前記グリッチ・ノイズを濾波し、前記所定の最小有効パルス幅を定義する信号遅延を含む請求項１に記載のグリッチ・ノイズを除去するシステム。
前記間合準拠グリッチ除去フィルタが、前記出力を、（ａ）前記電圧準拠グリッチ除去フィルタと前記間合準拠グリッチ除去フィルタ間の論理信号と、（ｂ）前記信号遅延の通過後の前記論理信号との比較に基づいてセットするラッチを備える請求項２に記載のグリッチ・ノイズを除去するシステム。
前記電圧準拠グリッチ除去フィルタが、上昇エッジ基準と下降エッジ基準とを含み、前記上昇エッジ基準と下降エッジ基準とが入力ヒステリシスを定義し、さらに、前記上昇エッジ基準と下降エッジ基準の一方を選択するために前記帰還によって制御される差動の第１と第２の通過ゲートを含み、さらに、前記通過ゲートに接続され、前記信号を前記上昇エッジ基準と下降エッジ基準の選択された一方と比較して、前記電圧準拠グリッチ除去フィルタの前記出力に前記間合準拠グリッチ除去フィルタへ入力する論理信号を出力する差動受信器を備える請求項１に記載のグリッチ・ノイズを除去するシステム。
前記電圧準拠グリッチ除去フィルタが、前記帰還に上書きするための複数の論理要素を含み、さらに、前記論理要素を選択的に制御して、前記差動受信器への入力として前記上昇エッジ基準と下降エッジ基準の一方を選択する１つまたは複数の論理入力を備える請求項４に記載のグリッチ・ノイズを除去するシステム。
信号からのグリッチ・ノイズを除去する方法であって、
電圧準拠グリッチ除去フィルタを間合準拠グリッチ除去フィルタと連結する段階と、
前記間合準拠グリッチ除去フィルタの出力が前記電圧準拠グリッチ除去フィルタに帰還され、グリッチ有効幅を判断するために、前記帰還される出力がハイのときは下降エッジ基準を選択し、前記帰還される出力がローのときは上昇エッジ基準を選択し、前記電圧準拠グリッチ除去フィルタと前記間合準拠グリッチ除去フィルタによって前記信号を濾波する段階とを有するグリッチ・ノイズを除去する方法。
前記濾波する段階が、前記間合準拠グリッチ除去フィルタ内で、所定の最小有効パルス幅よりも短い持続時間のグリッチ・ノイズを濾波する段階をさらに有する請求項６に記載のグリッチ・ノイズを除去する方法。
前記濾波する段階が、前記持続時間を、信号遅延による最小有効パルス幅に設定する段階をさらに有する請求項７に記載のグリッチ・ノイズを除去する方法。
前記電圧準拠グリッチ除去フィルタ内の１つまたは複数の論理要素への入力を制御することにより前記間合準拠グリッチ除去フィルタからの前記帰還に上書きする段階をさらに有する請求項６に記載のグリッチ・ノイズを除去する方法。
前記濾波する段階が、さらに、
（ａ）前記グリッチ・ノイズが前記電圧準拠グリッチ除去フィルタの入力ヒステリシスを超えたときに、論理信号内で、前記電圧準拠グリッチ除去フィルタからの前記グリッチ・ノイズを前記間合準拠グリッチ除去フィルタに送る段階と、
（ｂ）前記論理信号からの前記グリッチ・ノイズが、前記間合準拠グリッチ除去フィルタ内の所定の信号遅延持続時間よりも小さい幅を有するときに、前記間合準拠グリッチ除去フィルタ内の前記論理信号から前記グリッチ・ノイズを除去する段階と
を有する請求項６に記載のグリッチ・ノイズを除去する方法。