JP3992762B2 - 集積回路の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は垂直な集積回路の製造方法に関するものである。垂直な回路は３次元集積回路で重要な役割をはたす。３次元集積とは、プレーナ技術により製造された部品の垂直の結合を意味する。３次元マイクロエレクトロニクスシステムの利点は、特に、２次元システムと比べて、同じデザイン設計で到達可能な実装密度とスイッチング速度がより高いことである。後者は、一方において個々の部品あるいは回路間の経路をより短くでき、また他方においてパラレルな情報処理の可能性により生じるものである。自由に場所が選択できる高度に集積された垂直方向の接点による結合技術を実現するために、システムの機能能力を向上させることが必要となる。
【０００２】
【発明が解決しようとする課題】
自由に選べる垂直方向の接点を持つ３次元回路の配置の製造のための方法としては次のものが周知である。
【０００３】
Y.Akasaka、Proc.IEEE74(1986)1703 には、多結晶のシリコンのプロセス化の完了した部品層を分離し、再結晶化させ、その結果再結晶化した層中で他の部品を製造することが提案されている。この方法の欠点としては、再結晶化プロセスにおける高い熱負荷による下の面中の性能を劣化させる変質、並びに全てのシステムのシリアルなプロセス化が必須なことである。後者は、一方において製造における走行時間が長いことにより、他方においてプロセスによりもたらされる沈殿の総計による作用の低下によるものである。両者は、互いに分離する個々の面の様々な基層中のプロセス化に比べ製造コストを著しく増してしまう。
【０００４】
Y.Hayashi その他による、Proc.8th Int Workshop on Future Elerctron Device,1990,p.85 によれば、まず始めに互いに分離した個々の部品を様々な基 層中で製造することが知られている。続いて基層は数ミクロンに薄くされ、前側および後側の接点を備え、接着により垂直方向に結合される。しかし前側および後側の接点を作るために、標準半導体製造（ＣＭＯＳ）にはない特別なプロセスが必要となる。ＭＯＳと適合性のない材料（例えば金）と基層の後側の構造決めが必要でない。
【０００５】
ＪＰ ６３−２１３９４３は、同様に分離された個々の部品面が様々な基層中で製造される、垂直な集積回路構造の製造方法が開示されている。上の基層は、回路を持つ全ての層に侵入するバイアホールを備える。同じ方法で、下の基層は、この基層の金属被覆層まで到達するコンタクトールホールを備える。バイアホールまで上の基層の裏側を薄くした後、２つの基層は、上の基層のバイアホールが下の基層のコンタクトホールを通って位置し、その結果２つの基層の部品面間の伝導性の結合が作られるようにつなぎ合わされる。
【０００６】
しかしながら、この方法の場合、２つの基層でより大きな微分動作を設計の際備えなければならないという欠点を持つ。つまり、バイアホール（Ｉｎｔｅｒ−Ｃｈｉｐ−Ｖｉａｓ）は、基層の反対側からの調整により、互いに向かい合って下の基層の金属構造の境界内にあるだけでなくコンタクトホール開口部の境界内に存在しなければならないからである。そして、この結果、集積密度はあまり上がらない。
【０００７】
２つのプロセス化の完了した部品基層の結合では、つなぎ合わせる前に、２つの基層の正確な調整を調整マークにより行うことが必要である。裏側の構造決めによらない場合、調整マークがこれまで基層の表側の領域にはりつけられ、調整が赤外線透過光方法（例えば、いわゆるＦｌｉｐ−Ｃｈｉｐ−Ｂｏｎｄｅｎにより周知である）により行われる。上の基層がつなぎ合わせの時点で連続する場合、可視のスペクトル領域の部品面の光学的透過光は遮断される。
【０００８】
しかしながら、赤外線透過光方法の適用は、半導体製造では普通でない特別装備、つまり赤外線透過光調整をあわせ持つボンド装置を必要とする。このため、調整される基層はもっぱら研磨された表面を持たなければならない（ハンドリング基層と下の部品基層）。つまり、そうでない場合、赤外線の光が境界面で拡散してばらつき、それにより調整マークを写しこむことができなくなるからである。調整精度は研磨された表面を使用しても、赤外線のより長い波長により、可視の光線と比べて、可視のスペクタル領域の調整の際より約２倍悪く、その結果垂直な結合の実装密度は可視光線で到達可能な値のほぼ２５％しかない。更に多くの境界面とそれに結合され反射面を持つ集積回路の複雑な層の構造は、透過光方法での調整精度を更に減少させる。更にこの方法は設計の自由と基層選択を制限する、なぜなら調整マーク領域で良い透過性が必要だからである。
【０００９】
よって、上記の方法の欠点は、特に、製造の際の基層の走行時間が長いこと、ＣＭＯＳと適合しない特別プロセスの適用が必要であること、製造コストが高く、また歩留まりおよび集積密度が減少することである。
【００１０】
本発明の課題は、高い集積密度と高い歩留まりを可能にする集積回路の製造方法を提供することにある。
【００１１】
また、本発明の他の課題は、ＣＭＯＳと適合しない方法であって、自由に場所が選択できる垂直方向の接続部材による結合が可能である集積回路の製造方法をを提供することにある。
【００１２】
【課題を解決するための手段】
前記課題は、本発明の請求項１の方法により解決される。本発明の特別な形態は従属請求の対象である。
【００１３】
本発明による方法では、個々の部品層が異なる第１および第２の部品基層の中で独立してプロセス化され、次につなぎ合わされる。始めに、完全に統合された回路中にある１つあるいは複数の部品層と金属被覆層を持つプロセス化の完了した第１の部品基層（以下「トップ基層」という）の上の表側に、絶縁層（例えば酸化物または窒化物の層）を後でエッチングする時に（例えば乾燥エッチング）エッチングのためのマスク（ハードマスク）がはりつけられる。このマスクは、例えば、窒化チタンからなる層であり、または珪素スパッタリングプロセスによっても生成される。
【００１４】
前記トップ基層は、続いて、下にある第２の部品基層（以下「ボトム基層」という）の部品層の垂直方向の接点が後に作られる箇所の表側にバイアホールを備える（例えばエッチングにより）。バイアホールはトップ基層中に存在する全ての部品層と金属被覆層に侵入する。バイアホールは主としてトップ基層の数ミクロン下方で終わり（請求項５）、ＳＯＩ基層を使用する時は主として埋められた酸化物層のところで終わる（請求項６）。
【００１５】
バイアホールのプロセス化の後、トップ基層の表側に例えば接着層を介して（請求項９）補助基層（ハンドリング基層）がはりつけられる。続いてトップ基層は、裏側から薄くされる。薄くすることは、ウエットケミカルのエッチングあるいは機械的または化学機械的研磨による（請求項７）。ＳＯＩ基層を使用する場合、埋められた酸化物層はエッチングトップとして役立つ（請求項６）。従来の基層（いわゆる粒状の材料から成る）を使用する場合には、バイアホールのところまで薄くでき（請求項５）、その結果、バイアホールはそれにより基層の両側に向かって形成され開かれる。
【００１６】
続いて、１つあるいは複数の部品層と金属被覆層を持つ他のプロセス化の完了した基層であるボトム基層が、トップ基層と結合される。このために主として、請求項８によれば、ボトム基層の表側、つまりボトム基層の最上の部品層の表面は、透明な接着層を備える。
【００１７】
接着層は同時に、パッシブおよび平坦にする機能を引き受ける（請求項１０）。その後、トップ基層とボトム基層は互いに調整され、トップ基層の裏側はボトム基層の表側と結合する。その際、調整はスプリット光学系によって調整マークをもとに可視のスペクタル領域で行われる（請求項２）。調整マークはトップ基層中バイアホールと同様に、つまり主としてトップ基層の全ての部品層を通る表側の調整構造のエッチングによって製造され、ボトム基層の調整マークを、ボトム基層の金属被覆層の最上面中に含むことができる。
【００１８】
トップ基層とボトム基層とをつなぎ合わせた後、ハンドリング基層が除去される。既に存在するバイアホールは、トップ基層の表側から、残っている層（例えばＳＯＩトップ基層、接着層、ボトム基層のパッシブ層）を通って、ボトム基層の金属被覆面の金属被覆層まで延長され（例えば乾燥エッチングにより）、その際、トップ基層のマスク（ハードマスク）はエッチングマスクとして役立つ。
【００１９】
このバイアホールの上で最終的に、トップ基層の金属被覆面の金属被覆層とボトム基層の金属被覆面の金属被覆層の間で電気的接続部材が作られる。
【００２０】
このために、主として請求項１１により、始めにバイアホールの側面壁が絶縁され、コンタクトホールがトップ基層の金属被覆面まで形成される。続いてトップ基層の表面とバイアホールおよびコンタクトホール中で、金属材料が分離される。この結合金属被覆層の構造決めの後、トップ基層およびボトム基層の部品層の垂直方向の集積が実施される。
【００２１】
異なる基層中で互いに分離された個々の部品層のプロセス化により（パラレルなプロセス化）、本発明による方法によって垂直の回路の製造での走行時間が明らかに減少し、それにより製造コストが減少する。
【００２２】
本発明による方法ではＣＭＯＳと適合しないテクノロジーが使われるのが優れている、つまり、特に基層の裏側設計をしなくて良いからである。
【００２３】
個々の基層でのバイアホールの製造は、個々の基層のプロセス化中へのこの方法ステップの取り入れ（パラレルなプロセス化）を可能にし、このため特に多くの部品層、つまり発明による方法によって重なり合わせられる多くの基層を持つ構造の製造の際、走行時間が更に減少し歩留まりが上昇するという利点が生じる。
【００２４】
プロセス始めのトップ基層へのマスクステップ（ハードマスク）のはりつけと、バイアホールが開くまでのこのマスクの残存は、酸化・あるいは窒化層のエッチングを可能にし、これらはパッシブ化、平坦化、多層金属被覆のために使用され、エッチングは製造プロセスの全ての後の時点でいつでも可能である（積み重ね）。基層のつなぎ合わせの前にあらかじめボトムウェハ中のコンタクトホールを開くことはもはや不必要である。調整の際のチップ間のバイアホールはボトムウウェハの金属構造内部に位置しなければならず、その結果、デザインでの必要な微分動作はわずかになり、これによって、より高い集積密度を達成できる（多層金属被覆では標準方法に類似する）。
【００２５】
更に、つなぎ合わせの前に酸化物層を持つボトム基層の平坦化を行える、つまり、酸化物層を後からトップ基層のマスクを介して開くことができるからである。これにより、はりつけの際の空洞をかなり減少でき、３次元集積回路の信頼性が高まる。
【００２６】
本発明の方法の他の利点は、トップ基層としてＳＯＩ基層をの使用できることである。つまり、埋め込まれた酸化物層を積み上げの後同様に問題なくエッチングできるからである。これにより、ＳＯＩ材料の利点（例えばトップウェハを薄くするときのエッチングストップとしての酸化物層、はりつけの際の裏側が非常に平らなこと、薄くする際のエッチング溶解あるいはＣＭＰ［化学的機械的研磨］によるバイアホールの侵食がないこと）が十分利用できる。
【００２７】
更に垂直方向の接点はエッチングの可能性により、トップ基層のマスクを越えてボトムウェハあるいはボトム堆積の任意の金属被覆面まで実現可能である。これにより堆積の任意の金属被覆面への介入が可能になり、その結果、集積の際に造形が非常に自由になる。
【００２８】
本発明の方法の他の利点は、重なり合う個々の部品層の調整のために、可視の領域でスプリット光学系が使えることである。このため、透過光方法とは反対に、トップ基層中の調整マークの上方の連続した層も、ボトム基層中の調整マークの下方の連続した層も透明であってはならない。これによって赤外線透過光方法と比べ、より高い調整精度とそれに伴うより高い実装密度を達成できる。
【００２９】
【発明の実施の形態】
本発明の実施の形態を添付図面に基づいて以下に詳述する。
【００３０】
図１に示すように、第１の部品基層（トップ基層）１は、３層金属被覆層中で完全にプロセス化されたＭＯＳ回路を持つＳＯＩ層を有している。このＳＯＩ層は、シリコン層２と、この上に形成されたシリコン酸化物層３と、この上に形成されたシリコン層４とからなる。前記トップ基層１は、さらにシリコン層４の上に形成されたチップ層５と、この上に形成された金属被覆層６とを有している。前記トップ基層１は、チップ層５および金属被覆層６の上に形成された酸化物または窒化物の保護層７によりパッシブ化されている。最上位の金属被覆層６は、例えばアルミ合金からなる。この金属被覆層６の下方に他の元素を組み込まれた、また組み込まれていない酸化物層がある。
【００３１】
図２に示すように、後に続く乾燥エッチングのためのマスク層として、始めに窒化チタン層８と、例えばプラズマ酸化物層９のようなハードマスクとして役立つ層が分離され、バイアホール１０のための写真技術が実施される（写真技術“トレンチ”）。塗装マスクによって、プラズマ酸化物層９と、窒化チタン層８と、チップ層５の下にある酸化物層が異方性にエッチングされる。塗装除去の後、いわゆるトレンチエッチング方法で、埋め込まれたシリコン酸化物層３の表面までエッチングされる（エッチングストップとしてのＳｉＯ2 ）。
【００３２】
図３に示すように、トップ基層１の上で、有機的な接着層１１によって、シリコン層がハンドリング基層１２（補助基層）としてはりつけられ、続いてトップ基層１は裏側を機械的にウエットケミカル方法で薄くされる。エッチングストップとして、本実施の形態においては、埋め込まれたシリコン酸化物層３（ＳｉＯ2 ）の下の面が役立つ。
【００３３】
第２の部品基層（ボトム基層）１３は、シリコン層１４と、チップボトム層１５と、３層金属被覆層からなる金属被覆層１６と、パッシブ化層１７とを有している。ボトム基層１３は、チップボトム層１５と金属被覆層１６とパッシブ化層１７の中で完全にプロセス化されたＭＯＳ回路を有している。
【００３４】
ポリミド層１８は、パッシブ化層１７の上に、チップ間の接着剤としてスピンーオン堆積され、その結果表面が平らになる。その後、トップ基層１とボトム基層１３の接着がディスクボンド装置中でスプリット光学系により行われる。カメラ２４を含む前記スプリット光学系２３は、図８に示されている。
【００３５】
図４に示すように、ハンドリング層１２と接着層１１の除去の後、標準シリコン層のようなスタック層が更にプロセス化される。ボトム基層１３の金属被覆層１６の上における埋め込まれたシリコン酸化物層３と接着層１８と保護層１７は、バイアホール１０中で異方性にエッチングされる。エッチングストップとして、本実施の形態では、金属被覆層１６が利用される。
【００３６】
図５に示すように、乾燥エッチングプロセスのためのマスクとして役立つ窒化チタン層８はここで除去され、オゾン−ＴＥＯＳの酸化物層１９は分離される。後者は堆積の際の高い一致により、バイアホールのアスペクト状況が高い場合、シリコン基層のためのバイアホールの金属被覆層の電気的絶縁を保障する。
【００３７】
図６に示すように、厳密に調整された乾燥エッチング方法によって、続いて側面壁のパッシブ化が実現する（エッチングストップとしての金属被覆層１６によるいわゆるスペーサーエッチング方法）。最上位の金属被覆層６のためのコンタクトホール２０が、写真技術「パッド」、酸化物エッチング（エッチングストップ：金属被覆６）、塗装除去、および洗浄により開けられる。
【００３８】
その後、図７に示すように、まず始めに、バイアホール１０の後に続くウェハ金属被覆層２２（タングステン分離による）のための接着層およびバリア層としての窒化チタン層２１が分離される。後者の写真技術「ネイルヘッド」により、窒化チタン層２１およびタングステンなどからなる金属被覆層２２が構造決めされる（タングステンエッチング、窒化チタンエッチング／塗装灰化）。その結果、トップ基層１とボトム基層１３の間の垂直方向の結合が実現される。
【００３９】
前記トップ基層１と補助基層１２の結合が作られる前に、回路の第１の層を貫通する第１の調整マークを製造される。前記ボトム基層１３が第２の調整マークを含んでいる。第１の調整マークはトップ基層１の中のバイアホールと同様に、つまり主としてトップ基層１の全ての部品層を通る表側の調整構造のエッチングによって製造される。ボトム基層１３の第２の調整マークは、ボトム基層１３の金属被覆層の最上面中に含むことができる。
【００４０】
図８に示すように、前記トップ基層１の裏側をボトム基層１３の表側と結合するの際に、スプリット光学系（２３）により可視スペクトル領域でトップ基層１とボトム基層１３とを合わせることを第１の調整マークおよび第２の調整マークとにより行う。
【図面の簡単な説明】
【図１】本発明におけるステップをトップ基層に基いて説明するための図である。
【図２】本発明におけるステップをトップ基層に基いて説明するための図である。
【図３】本発明におけるステップをトップ基層およびボトム基層に基いて説明するための図である。
【図４】本発明におけるステップをトップ基層およびボトム基層に基いて説明するための図である。
【図５】本発明におけるステップをトップ基層およびボトム基層に基いて説明するための図である。
【図６】本発明におけるステップをトップ基層およびボトム基層に基いて説明するための図である。
【図７】本発明におけるステップをトップ基層およびボトム基層に基いて説明するための図である。
【図８】本発明におけるスプリット光学系によるトップ基層およびボトム基層の互いの調整の説明図である。
【符号の説明】
１ トップ基層（第１の部品基層）
２ シリコン層
３ シリコン酸化物層
４ シリコン層
５ チップ層
６ 金属被覆層
７ 保護層
８ 窒化チタン層
９ プラズマ酸化物層
１０ バイアホール
１１ 接着層
１２ ハンドリング基層（補助基層）
１３ ボトム基層（第２の部品基層）
１４ シリコン層
１５ チップボトム層
１６ 金属被覆層
１７ パッシブ化層
１９ 酸化物層
２０ コンタクトホール
２１ 窒化チタン層
２２ 金属被覆層
【発明の属する技術分野】
本発明は垂直な集積回路の製造方法に関するものである。垂直な回路は３次元集積回路で重要な役割をはたす。３次元集積とは、プレーナ技術により製造された部品の垂直の結合を意味する。３次元マイクロエレクトロニクスシステムの利点は、特に、２次元システムと比べて、同じデザイン設計で到達可能な実装密度とスイッチング速度がより高いことである。後者は、一方において個々の部品あるいは回路間の経路をより短くでき、また他方においてパラレルな情報処理の可能性により生じるものである。自由に場所が選択できる高度に集積された垂直方向の接点による結合技術を実現するために、システムの機能能力を向上させることが必要となる。
【０００２】
【発明が解決しようとする課題】
自由に選べる垂直方向の接点を持つ３次元回路の配置の製造のための方法としては次のものが周知である。
【０００３】
Y.Akasaka、Proc.IEEE74(1986)1703 には、多結晶のシリコンのプロセス化の完了した部品層を分離し、再結晶化させ、その結果再結晶化した層中で他の部品を製造することが提案されている。この方法の欠点としては、再結晶化プロセスにおける高い熱負荷による下の面中の性能を劣化させる変質、並びに全てのシステムのシリアルなプロセス化が必須なことである。後者は、一方において製造における走行時間が長いことにより、他方においてプロセスによりもたらされる沈殿の総計による作用の低下によるものである。両者は、互いに分離する個々の面の様々な基層中のプロセス化に比べ製造コストを著しく増してしまう。
【０００４】
Y.Hayashi その他による、Proc.8th Int Workshop on Future Elerctron Device,1990,p.85 によれば、まず始めに互いに分離した個々の部品を様々な基 層中で製造することが知られている。続いて基層は数ミクロンに薄くされ、前側および後側の接点を備え、接着により垂直方向に結合される。しかし前側および後側の接点を作るために、標準半導体製造（ＣＭＯＳ）にはない特別なプロセスが必要となる。ＭＯＳと適合性のない材料（例えば金）と基層の後側の構造決めが必要でない。
【０００５】
ＪＰ ６３−２１３９４３は、同様に分離された個々の部品面が様々な基層中で製造される、垂直な集積回路構造の製造方法が開示されている。上の基層は、回路を持つ全ての層に侵入するバイアホールを備える。同じ方法で、下の基層は、この基層の金属被覆層まで到達するコンタクトールホールを備える。バイアホールまで上の基層の裏側を薄くした後、２つの基層は、上の基層のバイアホールが下の基層のコンタクトホールを通って位置し、その結果２つの基層の部品面間の伝導性の結合が作られるようにつなぎ合わされる。
【０００６】
しかしながら、この方法の場合、２つの基層でより大きな微分動作を設計の際備えなければならないという欠点を持つ。つまり、バイアホール（Ｉｎｔｅｒ−Ｃｈｉｐ−Ｖｉａｓ）は、基層の反対側からの調整により、互いに向かい合って下の基層の金属構造の境界内にあるだけでなくコンタクトホール開口部の境界内に存在しなければならないからである。そして、この結果、集積密度はあまり上がらない。
【０００７】
２つのプロセス化の完了した部品基層の結合では、つなぎ合わせる前に、２つの基層の正確な調整を調整マークにより行うことが必要である。裏側の構造決めによらない場合、調整マークがこれまで基層の表側の領域にはりつけられ、調整が赤外線透過光方法（例えば、いわゆるＦｌｉｐ−Ｃｈｉｐ−Ｂｏｎｄｅｎにより周知である）により行われる。上の基層がつなぎ合わせの時点で連続する場合、可視のスペクトル領域の部品面の光学的透過光は遮断される。
【０００８】
しかしながら、赤外線透過光方法の適用は、半導体製造では普通でない特別装備、つまり赤外線透過光調整をあわせ持つボンド装置を必要とする。このため、調整される基層はもっぱら研磨された表面を持たなければならない（ハンドリング基層と下の部品基層）。つまり、そうでない場合、赤外線の光が境界面で拡散してばらつき、それにより調整マークを写しこむことができなくなるからである。調整精度は研磨された表面を使用しても、赤外線のより長い波長により、可視の光線と比べて、可視のスペクタル領域の調整の際より約２倍悪く、その結果垂直な結合の実装密度は可視光線で到達可能な値のほぼ２５％しかない。更に多くの境界面とそれに結合され反射面を持つ集積回路の複雑な層の構造は、透過光方法での調整精度を更に減少させる。更にこの方法は設計の自由と基層選択を制限する、なぜなら調整マーク領域で良い透過性が必要だからである。
【０００９】
よって、上記の方法の欠点は、特に、製造の際の基層の走行時間が長いこと、ＣＭＯＳと適合しない特別プロセスの適用が必要であること、製造コストが高く、また歩留まりおよび集積密度が減少することである。
【００１０】
本発明の課題は、高い集積密度と高い歩留まりを可能にする集積回路の製造方法を提供することにある。
【００１１】
また、本発明の他の課題は、ＣＭＯＳと適合しない方法であって、自由に場所が選択できる垂直方向の接続部材による結合が可能である集積回路の製造方法をを提供することにある。
【００１２】
【課題を解決するための手段】
前記課題は、本発明の請求項１の方法により解決される。本発明の特別な形態は従属請求の対象である。
【００１３】
本発明による方法では、個々の部品層が異なる第１および第２の部品基層の中で独立してプロセス化され、次につなぎ合わされる。始めに、完全に統合された回路中にある１つあるいは複数の部品層と金属被覆層を持つプロセス化の完了した第１の部品基層（以下「トップ基層」という）の上の表側に、絶縁層（例えば酸化物または窒化物の層）を後でエッチングする時に（例えば乾燥エッチング）エッチングのためのマスク（ハードマスク）がはりつけられる。このマスクは、例えば、窒化チタンからなる層であり、または珪素スパッタリングプロセスによっても生成される。
【００１４】
前記トップ基層は、続いて、下にある第２の部品基層（以下「ボトム基層」という）の部品層の垂直方向の接点が後に作られる箇所の表側にバイアホールを備える（例えばエッチングにより）。バイアホールはトップ基層中に存在する全ての部品層と金属被覆層に侵入する。バイアホールは主としてトップ基層の数ミクロン下方で終わり（請求項５）、ＳＯＩ基層を使用する時は主として埋められた酸化物層のところで終わる（請求項６）。
【００１５】
バイアホールのプロセス化の後、トップ基層の表側に例えば接着層を介して（請求項９）補助基層（ハンドリング基層）がはりつけられる。続いてトップ基層は、裏側から薄くされる。薄くすることは、ウエットケミカルのエッチングあるいは機械的または化学機械的研磨による（請求項７）。ＳＯＩ基層を使用する場合、埋められた酸化物層はエッチングトップとして役立つ（請求項６）。従来の基層（いわゆる粒状の材料から成る）を使用する場合には、バイアホールのところまで薄くでき（請求項５）、その結果、バイアホールはそれにより基層の両側に向かって形成され開かれる。
【００１６】
続いて、１つあるいは複数の部品層と金属被覆層を持つ他のプロセス化の完了した基層であるボトム基層が、トップ基層と結合される。このために主として、請求項８によれば、ボトム基層の表側、つまりボトム基層の最上の部品層の表面は、透明な接着層を備える。
【００１７】
接着層は同時に、パッシブおよび平坦にする機能を引き受ける（請求項１０）。その後、トップ基層とボトム基層は互いに調整され、トップ基層の裏側はボトム基層の表側と結合する。その際、調整はスプリット光学系によって調整マークをもとに可視のスペクタル領域で行われる（請求項２）。調整マークはトップ基層中バイアホールと同様に、つまり主としてトップ基層の全ての部品層を通る表側の調整構造のエッチングによって製造され、ボトム基層の調整マークを、ボトム基層の金属被覆層の最上面中に含むことができる。
【００１８】
トップ基層とボトム基層とをつなぎ合わせた後、ハンドリング基層が除去される。既に存在するバイアホールは、トップ基層の表側から、残っている層（例えばＳＯＩトップ基層、接着層、ボトム基層のパッシブ層）を通って、ボトム基層の金属被覆面の金属被覆層まで延長され（例えば乾燥エッチングにより）、その際、トップ基層のマスク（ハードマスク）はエッチングマスクとして役立つ。
【００１９】
このバイアホールの上で最終的に、トップ基層の金属被覆面の金属被覆層とボトム基層の金属被覆面の金属被覆層の間で電気的接続部材が作られる。
【００２０】
このために、主として請求項１１により、始めにバイアホールの側面壁が絶縁され、コンタクトホールがトップ基層の金属被覆面まで形成される。続いてトップ基層の表面とバイアホールおよびコンタクトホール中で、金属材料が分離される。この結合金属被覆層の構造決めの後、トップ基層およびボトム基層の部品層の垂直方向の集積が実施される。
【００２１】
異なる基層中で互いに分離された個々の部品層のプロセス化により（パラレルなプロセス化）、本発明による方法によって垂直の回路の製造での走行時間が明らかに減少し、それにより製造コストが減少する。
【００２２】
本発明による方法ではＣＭＯＳと適合しないテクノロジーが使われるのが優れている、つまり、特に基層の裏側設計をしなくて良いからである。
【００２３】
個々の基層でのバイアホールの製造は、個々の基層のプロセス化中へのこの方法ステップの取り入れ（パラレルなプロセス化）を可能にし、このため特に多くの部品層、つまり発明による方法によって重なり合わせられる多くの基層を持つ構造の製造の際、走行時間が更に減少し歩留まりが上昇するという利点が生じる。
【００２４】
プロセス始めのトップ基層へのマスクステップ（ハードマスク）のはりつけと、バイアホールが開くまでのこのマスクの残存は、酸化・あるいは窒化層のエッチングを可能にし、これらはパッシブ化、平坦化、多層金属被覆のために使用され、エッチングは製造プロセスの全ての後の時点でいつでも可能である（積み重ね）。基層のつなぎ合わせの前にあらかじめボトムウェハ中のコンタクトホールを開くことはもはや不必要である。調整の際のチップ間のバイアホールはボトムウウェハの金属構造内部に位置しなければならず、その結果、デザインでの必要な微分動作はわずかになり、これによって、より高い集積密度を達成できる（多層金属被覆では標準方法に類似する）。
【００２５】
更に、つなぎ合わせの前に酸化物層を持つボトム基層の平坦化を行える、つまり、酸化物層を後からトップ基層のマスクを介して開くことができるからである。これにより、はりつけの際の空洞をかなり減少でき、３次元集積回路の信頼性が高まる。
【００２６】
本発明の方法の他の利点は、トップ基層としてＳＯＩ基層をの使用できることである。つまり、埋め込まれた酸化物層を積み上げの後同様に問題なくエッチングできるからである。これにより、ＳＯＩ材料の利点（例えばトップウェハを薄くするときのエッチングストップとしての酸化物層、はりつけの際の裏側が非常に平らなこと、薄くする際のエッチング溶解あるいはＣＭＰ［化学的機械的研磨］によるバイアホールの侵食がないこと）が十分利用できる。
【００２７】
更に垂直方向の接点はエッチングの可能性により、トップ基層のマスクを越えてボトムウェハあるいはボトム堆積の任意の金属被覆面まで実現可能である。これにより堆積の任意の金属被覆面への介入が可能になり、その結果、集積の際に造形が非常に自由になる。
【００２８】
本発明の方法の他の利点は、重なり合う個々の部品層の調整のために、可視の領域でスプリット光学系が使えることである。このため、透過光方法とは反対に、トップ基層中の調整マークの上方の連続した層も、ボトム基層中の調整マークの下方の連続した層も透明であってはならない。これによって赤外線透過光方法と比べ、より高い調整精度とそれに伴うより高い実装密度を達成できる。
【００２９】
【発明の実施の形態】
本発明の実施の形態を添付図面に基づいて以下に詳述する。
【００３０】
図１に示すように、第１の部品基層（トップ基層）１は、３層金属被覆層中で完全にプロセス化されたＭＯＳ回路を持つＳＯＩ層を有している。このＳＯＩ層は、シリコン層２と、この上に形成されたシリコン酸化物層３と、この上に形成されたシリコン層４とからなる。前記トップ基層１は、さらにシリコン層４の上に形成されたチップ層５と、この上に形成された金属被覆層６とを有している。前記トップ基層１は、チップ層５および金属被覆層６の上に形成された酸化物または窒化物の保護層７によりパッシブ化されている。最上位の金属被覆層６は、例えばアルミ合金からなる。この金属被覆層６の下方に他の元素を組み込まれた、また組み込まれていない酸化物層がある。
【００３１】
図２に示すように、後に続く乾燥エッチングのためのマスク層として、始めに窒化チタン層８と、例えばプラズマ酸化物層９のようなハードマスクとして役立つ層が分離され、バイアホール１０のための写真技術が実施される（写真技術“トレンチ”）。塗装マスクによって、プラズマ酸化物層９と、窒化チタン層８と、チップ層５の下にある酸化物層が異方性にエッチングされる。塗装除去の後、いわゆるトレンチエッチング方法で、埋め込まれたシリコン酸化物層３の表面までエッチングされる（エッチングストップとしてのＳｉＯ2 ）。
【００３２】
図３に示すように、トップ基層１の上で、有機的な接着層１１によって、シリコン層がハンドリング基層１２（補助基層）としてはりつけられ、続いてトップ基層１は裏側を機械的にウエットケミカル方法で薄くされる。エッチングストップとして、本実施の形態においては、埋め込まれたシリコン酸化物層３（ＳｉＯ2 ）の下の面が役立つ。
【００３３】
第２の部品基層（ボトム基層）１３は、シリコン層１４と、チップボトム層１５と、３層金属被覆層からなる金属被覆層１６と、パッシブ化層１７とを有している。ボトム基層１３は、チップボトム層１５と金属被覆層１６とパッシブ化層１７の中で完全にプロセス化されたＭＯＳ回路を有している。
【００３４】
ポリミド層１８は、パッシブ化層１７の上に、チップ間の接着剤としてスピンーオン堆積され、その結果表面が平らになる。その後、トップ基層１とボトム基層１３の接着がディスクボンド装置中でスプリット光学系により行われる。カメラ２４を含む前記スプリット光学系２３は、図８に示されている。
【００３５】
図４に示すように、ハンドリング層１２と接着層１１の除去の後、標準シリコン層のようなスタック層が更にプロセス化される。ボトム基層１３の金属被覆層１６の上における埋め込まれたシリコン酸化物層３と接着層１８と保護層１７は、バイアホール１０中で異方性にエッチングされる。エッチングストップとして、本実施の形態では、金属被覆層１６が利用される。
【００３６】
図５に示すように、乾燥エッチングプロセスのためのマスクとして役立つ窒化チタン層８はここで除去され、オゾン−ＴＥＯＳの酸化物層１９は分離される。後者は堆積の際の高い一致により、バイアホールのアスペクト状況が高い場合、シリコン基層のためのバイアホールの金属被覆層の電気的絶縁を保障する。
【００３７】
図６に示すように、厳密に調整された乾燥エッチング方法によって、続いて側面壁のパッシブ化が実現する（エッチングストップとしての金属被覆層１６によるいわゆるスペーサーエッチング方法）。最上位の金属被覆層６のためのコンタクトホール２０が、写真技術「パッド」、酸化物エッチング（エッチングストップ：金属被覆６）、塗装除去、および洗浄により開けられる。
【００３８】
その後、図７に示すように、まず始めに、バイアホール１０の後に続くウェハ金属被覆層２２（タングステン分離による）のための接着層およびバリア層としての窒化チタン層２１が分離される。後者の写真技術「ネイルヘッド」により、窒化チタン層２１およびタングステンなどからなる金属被覆層２２が構造決めされる（タングステンエッチング、窒化チタンエッチング／塗装灰化）。その結果、トップ基層１とボトム基層１３の間の垂直方向の結合が実現される。
【００３９】
前記トップ基層１と補助基層１２の結合が作られる前に、回路の第１の層を貫通する第１の調整マークを製造される。前記ボトム基層１３が第２の調整マークを含んでいる。第１の調整マークはトップ基層１の中のバイアホールと同様に、つまり主としてトップ基層１の全ての部品層を通る表側の調整構造のエッチングによって製造される。ボトム基層１３の第２の調整マークは、ボトム基層１３の金属被覆層の最上面中に含むことができる。
【００４０】
図８に示すように、前記トップ基層１の裏側をボトム基層１３の表側と結合するの際に、スプリット光学系（２３）により可視スペクトル領域でトップ基層１とボトム基層１３とを合わせることを第１の調整マークおよび第２の調整マークとにより行う。
【図面の簡単な説明】
【図１】本発明におけるステップをトップ基層に基いて説明するための図である。
【図２】本発明におけるステップをトップ基層に基いて説明するための図である。
【図３】本発明におけるステップをトップ基層およびボトム基層に基いて説明するための図である。
【図４】本発明におけるステップをトップ基層およびボトム基層に基いて説明するための図である。
【図５】本発明におけるステップをトップ基層およびボトム基層に基いて説明するための図である。
【図６】本発明におけるステップをトップ基層およびボトム基層に基いて説明するための図である。
【図７】本発明におけるステップをトップ基層およびボトム基層に基いて説明するための図である。
【図８】本発明におけるスプリット光学系によるトップ基層およびボトム基層の互いの調整の説明図である。
【符号の説明】
１ トップ基層（第１の部品基層）
２ シリコン層
３ シリコン酸化物層
４ シリコン層
５ チップ層
６ 金属被覆層
７ 保護層
８ 窒化チタン層
９ プラズマ酸化物層
１０ バイアホール
１１ 接着層
１２ ハンドリング基層（補助基層）
１３ ボトム基層（第２の部品基層）
１４ シリコン層
１５ チップボトム層
１６ 金属被覆層
１７ パッシブ化層
１９ 酸化物層
２０ コンタクトホール
２１ 窒化チタン層
２２ 金属被覆層
Claims (10)
- 第１の主平面領域で回路を持つ１つあるいは複数の第１の層（５）と保護層（７）によって保護された少なくとも１つの第１の金属被覆層（６）を含む第１の部品基層（１）を準備する第１のステップと、
後のエッチング処理で使用するためのマスク層（８）および酸化物層（９）を、前記第１の部品基層の第１の主平面に準備する第２のステップと、
前記第１の部品基層の第１の主平面領域の中にバイアホール（１０）を形成し、その際に前記バイアホールは前記マスク層（８）および前記酸化物層（９）と回路を持つ第１の部品基層の各層に侵入する第３のステップと、
前記第１の主平面領域の側において前記第１の部品基層（１）に補助基層（１２）を結合する第４のステップと、
前記第１の主平面に相対する側で前記第１の部品基層（１）を薄くする第５のステップと、
第２の主平面領域に回路を持つ少なくとも１つの第２の層（１５）、該第２の層より前記第１の部品基層側にエッチングストップ用部材としての少なくとも１つの第２の金属被覆層（１６）、および該第２の金属被覆層（１６）より前記第１の部品基層側にエッチングの除去対象となる保護層（１７）を有する第２の部品基層（１３）を準備する第６のステップと、
前記第１の部品基層（１）と前記第２の部品基層（１３）を結合し、その際に前記第１の主平面に相対する第１の部品基層の側と、前記第２の部品基層の第２の主平面の側を調整してつなぎ合わせる第７のステップと、
前記補助基層（１２）を除去する第８のステップと、
エッチングストップ用部材としての前記第２の金属被覆層（１６）までエッチングして前記保護層（１７）を除去することにより、前記第２のステップにおいて存在するバイアホール（１０）を、第２の部品基層（１３）の第２の金属被覆層（１６）まで形成し、その際に第１の基層のマスク層（８）をエッチングマスクとして使用することにより、バイアホール（１０）を形成し、マスク層（８）を除去し、前記保護層（７）の一部を除去して前記第１の被覆金属層（６）へのコンタクトホール（２０）を形成する第９のステップと、
前記第１の金属被覆層（６）と前記第２の金属被覆層（１６）との間に電気的接続部材を前記バイアホール（１０）およびコンタクトホール（２０）を介して作る第１０のステップと
を有することを特徴とする集積回路の製造方法。 - 請求項１に記載の集積回路の製造方法において、前記第１の主平面領域で前記第１の部品基層（１）と前記補助基層（１２）の結合が作られる前に、回路の第１の層を貫通する第１の調整マークを製造し、前記第２の主平面領域で前記第２の部品基層（１３）が第２の調整マークを含み、スプリット光学系（２３）により可視スペクトル領域で前記第１の部品基層と前記第２の部品基層とを合わせることを前記第１の調整マークおよび前記第２の調整マークとにより行うことを特徴とする集積回路の製造方法。
- 請求項２に記載の集積回路の製造方法において、前記第１の調整マークが回路の第１の層を通りエッチングされ、前記第２の調整マークが前記第２の金属被覆層中の金属であることを特徴とする集積回路の製造方法。
- 請求項１から３のいずれかに記載の集積回路の製造方法において、前記バイアホールの形成がエッチングにより行われることを特徴とする集積回路の製造方法。
- 請求項１から４のいずれかに記載の集積回路の製造方法において、前記バイアホールが前記第１のステップ中で、回路の第１の層より数ミクロン下方まで形成され、前記第１の部品の基層を前記バイアホールのところまで薄くすることを特徴とする集積回路の製造方法。
- 請求項１から４のいずれかに記載の集積回路の製造方法において、前記第１の部品基層（１）としてのＳＯＩ基層を使用する場合において、前記バイアホール（１０）を前記第１のステップにおいて前記ＳＯＩ基層の酸化物層（３）のところまで形成し、前記第１の部品基層は前記酸化物層（３）のところまで薄くされることを特徴とする集積回路の製造方法。
- 請求項１から６のいずれかに記載の集積回路の製造方法において、前記第１の部品基層がエッチングまたは研磨により薄くされることを特徴とする集積回路の製造方法。
- 請求項１から７のいずれかに記載の集積回路の製造方法において、前記第１の部品基層と前記第２の部品基層との結合が透明な接着層（１８）によって行われ、この接着層は前記第２の部品基層の前記第２の主平面にはりつけられていることを特徴とする集積回路の製造方法。
- 請求項１から８のいずれかに記載の集積回路の製造方法において、前記第１の部品基層が接着層（１１）を介して前記補助基層（１２）と結合されることを特徴とする集積回路の製造方法。
- 請求項１から９のいずれかに記載の集積回路の製造方法において、前記第１０のステップで前記第１の金属被覆層と前記第２の金属被覆層との間の電気的接続部材を作る場合に、金属材料を前記バイアホールおよび前記コンタクトホールに充填することを特徴とする集積回路の製造方法。
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| ATE254803T1 (de) * | 1997-09-19 | 2003-12-15 | Fraunhofer Ges Forschung | Verdrahtungsverfahren für halbleiter-bauelemente zur verhinderung von produktpiraterie und produktmanipulation, durch das verfahren hergestelltes halbleiter-bauelement und verwendung des halbleiter-bauelements in einer chipkarte |
| DE19813239C1 (de) * | 1998-03-26 | 1999-12-23 | Fraunhofer Ges Forschung | Verdrahtungsverfahren zur Herstellung einer vertikalen integrierten Schaltungsstruktur und vertikale integrierte Schaltungsstruktur |
| DE19818968C2 (de) * | 1998-04-28 | 2000-11-30 | Fraunhofer Ges Forschung | Verfahren zur Herstellung eines Transponders, Verfahren zur Herstellung einer Chipkarte, die einen Transponder aufweist, sowie nach dem erfindungsgemäßen Verfahren hergestellter Transponder und nach dem erfindungsgemäßen Verfahren hergestellte Chipkarte |
| US6168971B1 (en) * | 1998-05-05 | 2001-01-02 | Fujitsu Limited | Method of assembling thin film jumper connectors to a substrate |
| GB9815992D0 (en) * | 1998-07-23 | 1998-09-23 | Secr Defence | Improvements in and relating to microchemical devices |
| DE19856573C1 (de) | 1998-12-08 | 2000-05-18 | Fraunhofer Ges Forschung | Verfahren zur vertikalen Integration von aktiven Schaltungsebenen und unter Verwendung desselben erzeugte vertikale integrierte Schaltung |
| ATE250806T1 (de) | 1999-05-27 | 2003-10-15 | Fraunhofer Ges Forschung | Verfahren zur vertikalen integration von elektrischen bauelementen mittels rückseitenkontaktierung |
| DE19946715C1 (de) * | 1999-09-29 | 2001-05-03 | Infineon Technologies Ag | Verfahren zur dreidimensionalen Integration mikroelektronischer Systeme |
| US6984571B1 (en) * | 1999-10-01 | 2006-01-10 | Ziptronix, Inc. | Three dimensional device integration method and integrated device |
| US6500694B1 (en) * | 2000-03-22 | 2002-12-31 | Ziptronix, Inc. | Three dimensional device integration method and integrated device |
| US6902987B1 (en) | 2000-02-16 | 2005-06-07 | Ziptronix, Inc. | Method for low temperature bonding and bonded structure |
| US6376265B1 (en) * | 2000-04-05 | 2002-04-23 | Advanced Micro Devices, Inc. | Non-contact automatic height sensing using air pressure for die bonding |
| US6563133B1 (en) * | 2000-08-09 | 2003-05-13 | Ziptronix, Inc. | Method of epitaxial-like wafer bonding at low temperature and bonded structure |
| DE60035994T2 (de) * | 2000-10-04 | 2008-06-05 | Qimonda Ag | Verfahren zur Herstellung eines dünnen selbsttragenden Halbleitervorrichtungsfilms und einer dreidimensionalen Halbleitervorrichtung |
| US6410424B1 (en) * | 2001-04-19 | 2002-06-25 | Taiwan Semiconductor Manufacturing Company | Process flow to optimize profile of ultra small size photo resist free contact |
| DE10303643B3 (de) * | 2003-01-30 | 2004-09-09 | X-Fab Semiconductor Foundries Ag | Verfahren zur Herstellung von Substratkontakten bei SOI-Schaltungsstrukturen |
| US7109092B2 (en) | 2003-05-19 | 2006-09-19 | Ziptronix, Inc. | Method of room temperature covalent bonding |
| DE10323394B4 (de) * | 2003-05-20 | 2006-09-28 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Verfahren zum Erzeugen einer elektrischen Kontaktierung zwischen zwei Halbleiterstücken und Verfahren zum Herstellen einer Anordnung von Halbleiterstücken |
| GB2418063A (en) * | 2004-09-08 | 2006-03-15 | Cambridge Semiconductor Ltd | SOI power device |
| DE102004056970B4 (de) * | 2004-11-25 | 2008-07-03 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Verfahren und Vorrichtung zum Erzeugen einer elektrischen Kontaktierung zwischen zwei Halbleiterstücken durch ein mechanisches Element |
| US7829438B2 (en) | 2006-10-10 | 2010-11-09 | Tessera, Inc. | Edge connect wafer level stacking |
| US8513789B2 (en) * | 2006-10-10 | 2013-08-20 | Tessera, Inc. | Edge connect wafer level stacking with leads extending along edges |
| US7901989B2 (en) | 2006-10-10 | 2011-03-08 | Tessera, Inc. | Reconstituted wafer level stacking |
| US7952195B2 (en) * | 2006-12-28 | 2011-05-31 | Tessera, Inc. | Stacked packages with bridging traces |
| CN101809739B (zh) * | 2007-07-27 | 2014-08-20 | 泰塞拉公司 | 具有后应用的衬垫延长部分的重构晶片堆封装 |
| US8193092B2 (en) * | 2007-07-31 | 2012-06-05 | Micron Technology, Inc. | Semiconductor devices including a through-substrate conductive member with an exposed end and methods of manufacturing such semiconductor devices |
| WO2009020572A2 (en) | 2007-08-03 | 2009-02-12 | Tessera Technologies Hungary Kft. | Stack packages using reconstituted wafers |
| US8043895B2 (en) * | 2007-08-09 | 2011-10-25 | Tessera, Inc. | Method of fabricating stacked assembly including plurality of stacked microelectronic elements |
| DE102007044685B3 (de) * | 2007-09-19 | 2009-04-02 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Elektronisches System und Verfahren zur Herstellung eines dreidimensionalen elektronischen Systems |
| JP5639052B2 (ja) * | 2008-06-16 | 2014-12-10 | テッセラ，インコーポレイテッド | ウェハレベルでの縁部の積重ね |
| DE102008033395B3 (de) * | 2008-07-16 | 2010-02-04 | Austriamicrosystems Ag | Verfahren zur Herstellung eines Halbleiterbauelementes und Halbleiterbauelement |
| US8466542B2 (en) * | 2009-03-13 | 2013-06-18 | Tessera, Inc. | Stacked microelectronic assemblies having vias extending through bond pads |
| DE102010045055B4 (de) | 2010-09-10 | 2019-03-28 | Austriamicrosystems Ag | Verfahren zur Herstellung eines Halbleiterbauelementes mit einer Durchkontaktierung |
| US8466061B2 (en) | 2010-09-23 | 2013-06-18 | Infineon Technologies Ag | Method for forming a through via in a semiconductor element and semiconductor element comprising the same |
| DE102011013228B4 (de) * | 2011-03-07 | 2014-05-28 | Austriamicrosystems Ag | Verfahren zur Herstellung eines Halbleiterbauelements für 3D-Integration |
| US8404557B2 (en) | 2011-04-18 | 2013-03-26 | Infineon Technologies Austria Ag | Method for forming a semiconductor device and a semiconductor device |
| US8614145B2 (en) | 2011-12-14 | 2013-12-24 | Sematech, Inc. | Through substrate via formation processing using sacrificial material |
| DE102013106153B4 (de) * | 2013-03-15 | 2020-06-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Zwischenverbindungsstruktur für eine gestapelte Vorrichtung und Verfahren |
| DE102014104239A1 (de) | 2014-03-26 | 2015-10-01 | Ev Group E. Thallner Gmbh | Verfahren zur Beschichtung von Kavitäten eines Halbleitersubstrats |
| KR20230097121A (ko) | 2020-10-29 | 2023-06-30 | 아데이아 세미컨덕터 본딩 테크놀로지스 인코포레이티드 | 직접 접합 방법 및 구조체 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3762038A (en) * | 1970-09-09 | 1973-10-02 | Texas Instruments Inc | Thermal displays using air isolated integrated circuits and methods of making same |
| US4295596A (en) * | 1979-12-19 | 1981-10-20 | Western Electric Company, Inc. | Methods and apparatus for bonding an article to a metallized substrate |
| NL8501773A (nl) * | 1985-06-20 | 1987-01-16 | Philips Nv | Werkwijze voor het vervaardigen van halfgeleiderinrichtingen. |
| US4669175A (en) * | 1985-12-02 | 1987-06-02 | Honeywell Inc. | Front-to-back alignment procedure for Burrus LED's |
| US4829018A (en) * | 1986-06-27 | 1989-05-09 | Wahlstrom Sven E | Multilevel integrated circuits employing fused oxide layers |
| JPH063837B2 (ja) * | 1987-03-03 | 1994-01-12 | シャープ株式会社 | 三次元半導体集積回路の製造方法 |
| JPS6423564A (en) * | 1987-07-17 | 1989-01-26 | Sharp Kk | Space type semiconductor device |
| US4899921A (en) * | 1988-10-28 | 1990-02-13 | The American Optical Corporation | Aligner bonder |
| CA2044649A1 (en) * | 1990-06-19 | 1991-12-20 | Masanori Nishiguchi | Method and apparatus for packaging a semiconductor device |
| US5270261A (en) * | 1991-09-13 | 1993-12-14 | International Business Machines Corporation | Three dimensional multichip package methods of fabrication |
| US5266511A (en) * | 1991-10-02 | 1993-11-30 | Fujitsu Limited | Process for manufacturing three dimensional IC's |
| US5252849A (en) * | 1992-03-02 | 1993-10-12 | Motorola, Inc. | Transistor useful for further vertical integration and method of formation |
| CA2096551A1 (en) * | 1992-05-22 | 1993-11-23 | Masanori Nishiguchi | Semiconductor device |
| US5489554A (en) * | 1992-07-21 | 1996-02-06 | Hughes Aircraft Company | Method of making a 3-dimensional circuit assembly having electrical contacts that extend through the IC layer |
| US5591678A (en) * | 1993-01-19 | 1997-01-07 | He Holdings, Inc. | Process of manufacturing a microelectric device using a removable support substrate and etch-stop |
| US5480820A (en) * | 1993-03-29 | 1996-01-02 | Motorola, Inc. | Method of making a vertically formed neuron transistor having a floating gate and a control gate and a method of formation |
| US5455445A (en) * | 1994-01-21 | 1995-10-03 | Kulite Semiconductor Products, Inc. | Multi-level semiconductor structures having environmentally isolated elements |
| US5380681A (en) * | 1994-03-21 | 1995-01-10 | United Microelectronics Corporation | Three-dimensional multichip package and methods of fabricating |
| DE4433845A1 (de) * | 1994-09-22 | 1996-03-28 | Fraunhofer Ges Forschung | Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung |
-
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