JP4000170B2 - チップサイズパッケージ - Google Patents

Description

本発明は、例えば、加速度や圧力などを検出するセンサ基板と同じ外形サイズのチップサイズパッケージに関するものである。

従来から、図１１および図１２に示すように、センシング部であるピエゾ抵抗（図示せず）が形成された加速度センサチップ１０１と、加速度センサチップ１０１の出力信号を信号処理する信号処理回路が形成されたＩＣチップ１０２と、一面が開放された箱状であって内底面に加速度センサチップ１０１のフレーム部１１１が固着された実装基板１０５と、実装基板１０５との間に加速度センサチップ１０１およびＩＣチップ１０２を収納する形で実装基板１０５の上記一面を閉塞する蓋体１０６とを備えたセンサモジュールが提案されている（例えば、特許文献１参照）。

ここにおいて、図１１および図１２に示した構成のセンサモジュールでは、加速度センサチップ１０１と、加速度センサチップ１０１に固着されたＩＣチップ１０２と、加速度センサチップ１０１のパッド１１６とＩＣチップ１０２のパッド１２１とを電気的に接続したボンディングワイヤ１０８とでセンサ装置を構成している。

なお、図１１および図１２に示した構成のセンサモジュールでは、ＩＣチップ１０２が、加速度センサチップ１０１の重り部１１２と各撓み部１１３とで構成される可動部の過度な変位を規制するストッパを兼ねており、加速度センサチップ１０１の主表面との間に所定間隔の隙間が形成されるように加速度センサチップ１０１の主表面側に固着されており、加速度センサチップ１０１の主表面側の複数のパッド１１６それぞれがボンディングワイヤ１０８を介してＩＣチップ１０２の主表面側の複数のパッド１２１の一部と電気的に接続され、ＩＣチップ１０２の残りのパッド１２１それぞれがボンディングワイヤ１０９を介して実装基板１０５の上記一面側に設けられた端子パターン１５１と電気的に接続されている。
特開２００５−１６９５４１号公報

ところで、図１１および図１２に示したセンサモジュールにおけるセンサ装置では、センサ部である加速度センサチップ１０１とＩＣ部であるＩＣチップ１０２とが厚み方向に重ねて配置され、加速度センサチップ１０１のパッド１１６とＩＣチップ１０２の主表面側のパッド１２１とがボンディングワイヤ１０８を介して電気的に接続されており、実装高さが比較的高くなってしまうので、より一層の低背化が望まれていた。

本発明は上記事由に鑑みて為されたものであり、その目的は、従来に比べて低背化を図れるチップサイズパッケージを提供することにある。

請求項１の発明は、シリコン基板からなる支持基板上の絶縁層上にシリコン層を有するＳＯＩ基板を用いて形成されたセンサ基板と、貫通孔配線を有するとともにセンサ基板と同じ外形寸法に形成されＳＯＩ基板におけるシリコン層の表面側に封着された貫通孔配線形成基板と、センサ基板と同じ外形寸法に形成されＳＯＩ基板における支持基板の裏面側に封着されたカバー基板とを備えたチップサイズパッケージであって、センサ基板は、可動部を有し当該可動部にピエゾ抵抗が形成されたセンサ部と、センサ部と協働するＩＣ部であり貫通孔配線に電気的に接続されるＩＣ部と、貫通孔配線形成基板との接合用領域部とを備え、センサ部を取り囲むようにＩＣ部が形成されるとともに、ＩＣ部を取り囲むように接合用領域部が形成され、ピエゾ抵抗およびＩＣ部が同一のシリコン層に形成され、接合用領域部においてシリコン層の表面側に枠状の第１の封止用金属層が形成されるとともに、第１の封止用金属層の内側にＩＣ部と貫通孔配線とを電気的に接続するための第１の電気接続用金属層が形成されてなり、第１の封止用金属層と第１の電気接続用金属層とが、同一の金属材料により同じ厚さで形成され、貫通孔配線形成基板は、第１の封止用金属層に接合される枠状の第２の封止用金属層が形成されるとともに、第２の封止用金属層の内側に貫通孔配線に電気的に接続された第２の電気接続用金属層が形成されてなり、第２の封止用金属層と第２の電気接続用金属層とが、同一の金属材料により同じ厚さで形成され、センサ基板と貫通孔配線形成基板とは、接合表面が活性化された第１の封止用金属層と接合表面が活性された第２の封止用金属層とが常温接合され、接合表面が活性化された第１の電気接続用金属層と接合表面が活性化された第２の電気接続用金属層とが常温接合されてなることを特徴とする。

この発明によれば、ピエゾ抵抗およびＩＣ部が同一のＳＯＩ基板のシリコン層に形成されているので、従来に比べて低背化を図れ、また、センサ部を取り囲むようにＩＣ部が形成されているので、センサ部とＩＣ部との配線のレイアウトが容易になるとともに、ＩＣ部側からの外部応力に起因したセンサ部の出力特性の劣化を防止することができ、また、センサ基板の接合用領域部においてシリコン層の表面側に枠状の第１の封止用金属層が形成されるとともに、第１の封止用金属層の内側にＩＣ部と貫通孔配線とを電気的に接続するための第１の電気接続用金属層が形成されてなり、第１の封止用金属層と第１の電気接続用金属層とが、同一の金属材料により同じ厚さで形成され、貫通孔配線形成基板は、第１の封止用金属層に接合される枠状の第２の封止用金属層が形成されるとともに、第２の封止用金属層の内側に貫通孔配線に電気的に接続された第２の電気接続用金属層が形成されてなり、第２の封止用金属層と第２の電気接続用金属層とが、同一の金属材料により同じ厚さで形成され、センサ基板と貫通孔配線形成基板とは、接合表面が活性化された第１の封止用金属層と接合表面が活性された第２の封止用金属層とが常温接合され、接合表面が活性化された第１の電気接続用金属層と接合表面が活性化された第２の電気接続用金属層とが常温接合されているので、貫通孔配線形成基板の接合によるセンサ基板の残留応力を少なくすることができる。

請求項２の発明は、請求項１の発明において、前記センサ部は、フレーム部の内側に配置される重り部が四方へ延長された４つの撓み部を介してフレーム部に揺動自在に支持され互いに直交する３方向それぞれの加速度を検出可能な３軸加速度センサ部であり、重り部と各撓み部とで前記可動部が構成され、前記シリコン層において各撓み部に対応する部位それぞれに前記ピエゾ抵抗が形成されてなることを特徴とする。

請求項１の発明では、従来に比べて低背化を図れ、しかも、センサ部とＩＣ部との配線のレイアウトが容易になるとともに、ＩＣ部側からの外部応力に起因したセンサ部の出力特性の劣化を防止することができるという効果がある。

本実施形態では、図１および図２に示すようにシリコン基板からなる支持基板１０ａ上のシリコン酸化膜からなる絶縁層（埋込酸化膜）１０ｂ上にｎ形のシリコン層（活性層）１０ｃを有するＳＯＩ基板１０を用いて形成されたセンサ装置１をセンサ基板として備えた加速度センサについて例示する。

本実施形態の加速度センサは、図４に示すように、センサ基板１と、第１のシリコン基板２０を用いて形成されてセンサ基板１のＩＣ部Ｅ２に電気的に接続される貫通孔配線２４を有しセンサ基板１の一表面側（図４の上面側）に封着された第１のパッケージ用基板（貫通孔配線形成基板）２と、第２のシリコン基板３０を用いて形成されてセンサ基板１の他表面側（図４の下面側）に封着された第２のパッケージ用基板（カバー基板）３とを備えている。ここにおいて、センサ基板１と各パッケージ用基板２，３の外周形状は矩形状であり、各パッケージ用基板２，３はセンサ基板１と同じ外形寸法に形成されている。なお、本実施形態では、ＳＯＩ基板１０における支持基板１０ａの厚さを３００μｍ〜５００μｍ程度、絶縁層１０ｂの厚さを０．３μｍ〜１．５μｍ程度、シリコン層１０ｃの厚さを４μｍ〜１０μｍ程度とし、第１のシリコン基板２０の厚さを２００μｍ〜３００μｍ程度、第２のシリコン基板３０の厚さを１００〜３００μｍ程度としてあるが、これらの数値は特に限定するものではない。また、ＳＯＩ基板１０の主表面であるシリコン層１０ｃの表面は（１００）面としてある。

センサ基板１は、図１および図２に示すように、後述の重り部１２と各撓み部１３とで構成される可動部にピエゾ抵抗Ｒｘ１〜Ｒｘ４，Ｒｙ１〜Ｒｙ４，Ｒｚ１〜Ｒｚ４が形成されたセンサ部Ｅ１と、センサ部Ｅ１と協働するＩＣ部Ｅ２とを備えている。なお、センサ基板１は、センサ部Ｅ１が中央部に形成され、センサ部Ｅ１を取り囲むようにＩＣ部Ｅ２が形成され、ＩＣ部Ｅ２を取り囲むように後述の接合用領域部Ｅ３が形成されている。

センサ基板１におけるセンサ部Ｅ１は、枠状（本実施形態では、矩形枠状）のフレーム部１１を備え、フレーム部１１の内側に配置される重り部１２が一表面側（図１（ｂ）の上面側）において可撓性を有する４つの短冊状の撓み部１３を介してフレーム部１１に揺動自在に支持されている。言い換えれば、センサ基板１のセンサ部Ｅ１は、枠状のフレーム部１１の内側に配置される重り部１２が重り部１２から四方へ延長された４つの撓み部１３を介してフレーム部１１に揺動自在に支持されている。ここで、フレーム部１１は、上述のＳＯＩ基板１０の支持基板１０ａ、絶縁層１０ｂ、シリコン層１０ｃそれぞれを利用して形成してある。これに対して、各撓み部１３は、ＳＯＩ基板１０におけるシリコン層１０ｃを利用して形成してあり、フレーム部１１よりも十分に薄肉となっている。

重り部１２は、上述の４つの撓み部１３を介してフレーム部１１に支持された直方体状のコア部１２ａと、センサ基板１の上記一表面側から見てコア部１２ａの四隅それぞれに連続一体に連結された直方体状の４つの付随部１２ｂとを有している。言い換えれば、重り部１２は、フレーム部１１の内側面に一端部が連結された各撓み部１３の他端部が外側面に連結されたコア部１２ａと、コア部１２ａと一体に形成されコア部１２ａとフレーム部１１との間の空間に配置される４つの付随部１２ｂとを有している。つまり、各付随部１２ｂは、センサ基板１の上記一表面側から見て、フレーム部１１とコア部１２ａと互いに直交する方向に延長された２つの撓み部１３，１３とで囲まれる空間に配置されており、各付随部１２ｂそれぞれとフレーム部１１との間にはスリット１４が形成され、撓み部１３を挟んで隣り合う付随部１２ｂ間の間隔が撓み部１３の幅寸法よりも長くなっている。ここにおいて、コア部１２ａは、上述のＳＯＩ基板１０の支持基板１０ａ、絶縁層１０ｂ、シリコン層１０ｃそれぞれを利用して形成し、各付随部１２ｂは、ＳＯＩ基板１０の支持基板１０ａを利用して形成してある。しかして、センサ基板１の上記一表面側において各付随部１２ｂの表面は、コア部１２ａの表面を含む平面からセンサ基板１の上記他表面側（図１（ｂ）の下面側）へ離間して位置している。なお、センサ基板１の上述のフレーム部１１、重り部１２、各撓み部１３は、リソグラフィ技術およびエッチング技術を利用して形成すればよい。

ところで、図１（ａ），（ｂ）それぞれの右下に示したように、センサ基板１の上記一表面に平行な面内でフレーム部１１の一辺に沿った一方向をｘ軸の正方向、この一辺に直交する辺に沿った一方向をｙ軸の正方向、センサ基板１の厚み方向の一方向をｚ軸の正方向と規定すれば、重り部１２は、ｘ軸方向に延長されてコア部１２ａを挟む２つ１組の撓み部１３，１３と、ｙ軸方向に延長されてコア部１２ａを挟む２つ１組の撓み部１３，１３とを介してフレーム部１１に支持されていることになる。なお、上述のｘ軸、ｙ軸、ｚ軸の３軸により規定した直交座標では、センサ基板１において上述のシリコン層１０ｃにより形成された部分の表面における重り部１２の中心位置を原点としている。

重り部１２のコア部１２ａからｘ軸の正方向に延長された撓み部１３（図１（ａ）の右側の撓み部１３）は、コア部１２ａ近傍に２つ１組のピエゾ抵抗Ｒｘ２，Ｒｘ４が形成されるとともに、フレーム部１１近傍に１つのピエゾ抵抗Ｒｚ２が形成されている。一方、重り部１２のコア部１２ａからｘ軸の負方向に延長された撓み部１３（図１（ａ）の左側の撓み部１３）は、コア部１２ａ近傍に２つ１組のピエゾ抵抗Ｒｘ１，Ｒｘ３が形成されるとともに、フレーム部１１近傍に１つのピエゾ抵抗Ｒｚ３が形成されている。ここに、コア部１２ａ近傍に形成された４つのピエゾ抵抗Ｒｘ１，Ｒｘ２，Ｒｘ３，Ｒｘ４は、ｘ軸方向の加速度を検出するために形成されたもので、平面形状が細長の長方形状であって、長手方向が撓み部１３の長手方向に一致するように形成してあり、図３における左側のブリッジ回路Ｂｘを構成するようにセンサ基板１に形成されている図示しない配線（拡散層配線、金属配線など）によって接続されている。なお、ピエゾ抵抗Ｒｘ１〜Ｒｘ４は、ｘ軸方向の加速度がかかったときに撓み部１３において応力が集中する応力集中領域に形成されている。

また、重り部１２のコア部１２ａからｙ軸の正方向に延長された撓み部１３（図１（ａ）の上側の撓み部１３）はコア部１２ａ近傍に２つ１組のピエゾ抵抗Ｒｙ１，Ｒｙ３が形成されるとともに、フレーム部１１近傍に１つのピエゾ抵抗Ｒｚ１が形成されている。一方、重り部１２のコア部１２ａからｙ軸の負方向に延長された撓み部１３（図１（ａ）の下側の撓み部１３）はコア部１２ａ近傍に２つ１組のピエゾ抵抗Ｒｙ２，Ｒｙ４が形成されるとともに、フレーム部１１側の端部に１つのピエゾ抵抗Ｒｚ４が形成されている。ここに、コア部１２ａ近傍に形成された４つのピエゾ抵抗Ｒｙ１，Ｒｙ２，Ｒｙ３，Ｒｙ４は、ｙ軸方向の加速度を検出するために形成されたもので、平面形状が細長の長方形状であって、長手方向が撓み部１３の長手方向に一致するように形成してあり、図３における中央のブリッジ回路Ｂｙを構成するようにセンサ基板１に形成されている図示しない配線（拡散層配線、金属配線など）によって接続されている。なお、ピエゾ抵抗Ｒｙ１〜Ｒｙ４は、ｙ軸方向の加速度がかかったときに撓み部１３において応力が集中する応力集中領域に形成されている。

また、フレーム部１１近傍に形成された４つのピエゾ抵抗Ｒｚ１，Ｒｚ２，Ｒｚ３，Ｒｚ４は、ｚ軸方向の加速度を検出するために形成されたものであり、図３における右側のブリッジ回路Ｂｚを構成するようにセンサ基板１に形成されている図示しない配線（拡散層配線、金属配線など）によって接続されている。ただし、２つ１組となる撓み部１３，１３のうち一方の組の撓み部１３，１３に形成したピエゾ抵抗Ｒｚ１，Ｒｚ４は長手方向が撓み部１３，１３の長手方向と一致するように形成されているのに対して、他方の組の撓み部１３，１３に形成したピエゾ抵抗Ｒｚ２，Ｒｚ３は長手方向が撓み部１３，１３の幅方向（短手方向）と一致するように形成されている。

なお、上述の各ピエゾ抵抗Ｒｘ１〜Ｒｘ４，Ｒｙ１〜Ｒｙ４，Ｒｚ１〜Ｒｚ４および上記各拡散層配線は、シリコン層１０ｃにおけるそれぞれの形成部位に適宜濃度のｐ形不純物をドーピングすることにより形成されている。

ここで、センサ基板１のセンサ部Ｅ１の動作の一例について説明する。

いま、センサ基板１に加速度がかかっていない状態で、センサ基板１に対してｘ軸の正方向に加速度がかかったとすると、ｘ軸の負方向に作用する重り部１２の慣性力によってフレーム部１１に対して重り部１２が変位し、結果的にｘ軸方向を長手方向とする撓み部１３，１３が撓んで当該撓み部１３，１３に形成されているピエゾ抵抗Ｒｘ１〜Ｒｘ４の抵抗値が変化することになる。この場合、ピエゾ抵抗Ｒｘ１，Ｒｘ３は引張応力を受け、ピエゾ抵抗Ｒｘ２，Ｒｘ４は圧縮応力を受ける。一般的にピエゾ抵抗は引張応力を受けると抵抗値（抵抗率）が増大し、圧縮応力を受けると抵抗値（抵抗率）が減少する特性を有しているので、ピエゾ抵抗Ｒｘ１，Ｒｘ３は抵抗値が増大し、ピエゾ抵抗Ｒｘ２，Ｒｘ４は抵抗値が減少することになる。したがって、図３に示した一対の入力端子ＶＤＤ，ＧＮＤ間に外部電源から一定の直流電圧を印加しておけば、図３に示した左側のブリッジ回路Ｂｘの出力端子Ｘ１，Ｘ２間の電位差がｘ軸方向の加速度の大きさに応じて変化する。同様に、ｙ軸方向の加速度がかかった場合には図３に示した中央のブリッジ回路Ｂｙの出力端子Ｙ１，Ｙ２間の電位差がｙ軸方向の加速度の大きさに応じて変化し、ｚ軸方向の加速度がかかった場合には図３に示した右側のブリッジ回路Ｂｚの出力端子Ｚ１，Ｚ２間の電位差がｚ軸方向の加速度の大きさに応じて変化する。しかして、上述のセンサ基板１は、各ブリッジ回路Ｂｘ〜Ｂｚそれぞれの出力電圧の変化を検出することにより、当該センサ基板１に作用したｘ軸方向、ｙ軸方向、ｚ軸方向それぞれの加速度を検出することができる。本実施形態では、重り部１２と各撓み部１３とで可動部を構成しており、センサ部Ｅ１が３軸加速度センサ部を構成している。

また、センサ基板１のＩＣ部Ｅ２は、ＣＭＯＳを用いた集積回路（ＣＭＯＳ ＩＣ）であってセンサ部Ｅ１と協働する集積回路が形成されている。ここにおいて、ＩＣ部Ｅ２の集積回路は、センサ部Ｅ１のブリッジ回路Ｂｘ，Ｂｙ，Ｂｚの出力信号に対して増幅、オフセット調整、温度補償などの信号処理を行って出力する信号処理回路や、信号処理回路において用いるデータを格納したＥＥＰＲＯＭなどが集積化されている。なお、ＩＣ部Ｅ２に形成された複数のパッド４２には、信号処理回路を通して上述のブリッジ回路Ｂｘ，Ｂｙ，Ｂｚと電気的に接続されるものと、信号処理回路を通さずに上述のブリッジ回路Ｂｘ，Ｂｙ，Ｂｚと電気的に接続されるものがある。

ところで、センサ基板１は、ＩＣ部Ｅ２がセンサ部Ｅ１の周りを取り囲んで形成されており、さらに、ＩＣ部Ｅ２を取り囲むように接合用領域部Ｅ３が形成されている。要するに、センサ基板１は、平面視において中央部に位置するセンサ部Ｅ１をＩＣ部Ｅ２が囲み、ＩＣ部Ｅ２を接合用領域部Ｅ３が囲むようにセンサ部Ｅ１、ＩＣ部Ｅ２、接合用領域部Ｅ３のレイアウトが設計されている。

ここにおいて、センサ基板１のＩＣ部Ｅ２では、多層配線技術を利用してセンサ基板１における当該ＩＣＥ２の占有面積の縮小化を図っている。ここで、センサ基板１のシリコン層１０ｃの表面側には、シリコン酸化膜と当該シリコン酸化膜上のシリコン窒化膜との積層膜からなる表面絶縁膜１６が形成されており、ＩＣ部Ｅ２では、表面絶縁膜１６の表面側に、層間絶縁膜やパッシベーション膜などからなる多層構造部４１が形成され、上記パッシベーション膜の適宜部位を除去することにより複数のパッド４２を露出させてある。なお、ＩＣ部Ｅ２に形成された複数のパッド４２には、信号処理回路を通して上述のブリッジ回路Ｂｘ，Ｂｙ，Ｂｚと電気的に接続されるものと、信号処理回路を通さずに上述のブリッジ回路Ｂｘ，Ｂｙ，Ｂｚと電気的に接続されるものがある。

また、センサ基板１の接合用領域部Ｅ３において表面絶縁膜１６上には、第１のパッケージ用基板２の貫通孔配線２４とＩＣ部Ｅ２のパッド４２とを電気的に接続するための複数の第１の電気接続用金属層１９が形成されるとともに、枠状（矩形枠状）の第１の封止用金属層１８が形成されており、ＩＣ部４２の各パッド４２と第１の電気接続用金属層１９とが引き出し配線４３を介して電気的に接続されている。ここで、センサ基板１は、第１の封止用金属層１８の内側において複数の第１の電気接続用金属層１９が接合用領域部Ｅ３の周方向に離間して配置されている。なお、センサ基板１は、図４および図５に示すように、第１の封止用金属層１８が第１のパッケージ用基板２に設けられた第２の封止用金属層２８と直接接合され、第１の電気接続用金属層１９が第１のパッケージ用基板２に設けられた第２の電気接続用金属層２９と直接接合されて電気的に接続される。

第１の封止用金属層１８および第１の電気接続用金属層１９は、接合用のＡｕ膜と絶縁膜１６との間に密着性改善用のＴｉ膜を介在させてある。言い換えれば、第１の封止用金属層１８および第１の電気接続用金属層１９は、表面絶縁膜１６上に形成されたＴｉ膜と当該Ｔｉ膜上に形成されたＡｕ膜との積層膜により構成されている。要するに、第１の電気接続用金属層１９と第１の封止用金属層１８とは同一の金属材料により形成されているので、第１の電気接続用金属層１９と第１の封止用金属層１８とを同時に形成することができるとともに、第１の電気接続用金属層１９と第１の封止用金属層１８とを略同じ厚さに形成することができる。なお、第１の封止用金属層１８および第１の電気接続用金属層１９は、Ｔｉ膜の膜厚を１５〜５０ｎｍ、Ａｕ膜の膜厚を５００ｎｍに設定してあるが、これらの数値は一例であって特に限定するものではない。ここにおいて、各Ａｕ膜の材料は、純金に限らず不純物を添加したものでもよい。また、本実施形態では、各Ａｕ膜と表面絶縁膜１６との間に密着性改善用の密着層としてＴｉ膜を介在させてあるが、密着層の材料はＴｉに限らず、例えば、Ｃｒ、Ｎｂ、Ｚｒ、ＴｉＮ、ＴａＮなどでもよい。

第１のパッケージ用基板２は、図６および図７に示すように、第１のシリコン基板２０におけるセンサ基板１側（図４における下面側）の表面に、センサ基板１の重り部１２と各撓み部１３とで構成される可動部の変位空間を確保する変位空間形成用凹部２１が形成されるとともに、変位空間形成用凹部２１の周部に厚み方向に貫通する複数の貫通孔２２が形成されており、厚み方向の両面および貫通孔２２の内面とに跨って熱絶縁膜（シリコン酸化膜）からなる絶縁膜２３が形成され、貫通孔配線２４と貫通孔２２の内面との間に絶縁膜２３の一部が介在している。ここにおいて、第１のパッケージ用基板２は、変位空間形成用凹部２１の開口面の投影領域内にセンサ基板１のセンサ部Ｅ１およびＩＣ部Ｅ２が収まるように変位空間形成用凹部２１の開口面積を大きくしてあり、ＩＣ部Ｅ２の多層構造部４１が変位空間形成用凹部２１内に配置されるようになっている（図４、図５参照）。なお、第１のパッケージ用基板２の複数の貫通孔配線２４は当該第１のパッケージ用基板２の周方向に離間して形成されている。また、貫通孔配線２４の材料としては、Ｃｕを採用しているが、Ｃｕに限らず、例えば、Ｎｉなどを採用してもよい。

また、第１のパッケージ用基板２は、センサ基板１側の表面において変位空間形成用凹部２１の周部に、各貫通孔配線２４それぞれと電気的に接続された上述の複数の第２の電気接続用金属層２９が形成されている。また、第１のパッケージ用基板２は、センサ基板１側の表面の周部の全周に亘って上述の枠状（矩形枠状）の第２の封止用金属層２８が形成されており、複数の第２の電気接続用金属層２９が第２の封止用金属層２８よりも内側に配置されている（ここで、第２の封止用金属層２８と各電気接続用金属層２９とは絶縁膜２３の同一レベル面上に形成してある）。ここにおいて、第２の電気接続用金属層２９は、外周形状が細長の長方形状であり、長手方向の一端部が貫通孔配線２４と接合されており、他端側の部位がセンサ基板１の第１の電気接続用金属層１９と接合されて電気的に接続されるように配置してある。要するに、第１のパッケージ用基板２の周方向において貫通孔配線２４と当該貫通孔配線２４に対応する第１の電気接続用金属層１９との位置をずらしてあり、第２の電気接続用金属層２９を、長手方向が第２の封止用金属層２８の周方向に一致し且つ貫通孔配線２４と第１の電気接続用金属層１９とに跨る形で配置してある。

また、第２の封止用金属層２８および第２の電気接続用金属層２９は、接合用のＡｕ膜と絶縁膜２３との間に密着性改善用のＴｉ膜を介在させてある。言い換えれば、第２の封止用金属層２８および第２の電気接続用金属層２９は、絶縁膜２３上に形成されたＴｉ膜と当該Ｔｉ膜上に形成されたＡｕ膜との積層膜により構成されている。要するに、第２の電気接続用金属層２９と第２の封止用金属層２８とは同一の金属材料により形成されているので、第２の電気接続用金属層２９と第２の封止用金属層２８とを同時に形成することができるとともに、第２の電気接続用金属層２９と第２の封止用金属層２８とを略同じ厚さに形成することができる。なお、第２の封止用金属層２８および第２の電気接続用金属層２９は、Ｔｉ膜の膜厚を１５〜５０ｎｍ、Ａｕ膜の膜厚を５００ｎｍに設定してある。ここにおいて、各Ａｕ膜の材料は、純金に限らず不純物を添加したものでもよい。また、本実施形態では、各Ａｕ膜と絶縁膜２３との間に密着性改善用の密着層としてＴｉ膜を介在させてあるが、密着層の材料はＴｉに限らず、例えば、Ｃｒ、Ｎｂ、Ｚｒ、ＴｉＮ、ＴａＮなどでもよい。

また、第１のパッケージ用基板２におけるセンサ基板１側とは反対側の表面には、各貫通孔配線２４それぞれと電気的に接続された複数の外部接続用電極２５が形成されている。なお、各外部接続用電極２５の外周形状は矩形状となっている。

第２のパッケージ用基板３は、図８に示すように、第２のシリコン基板３０におけるセンサ基板１との対向面に、重り部１２の変位空間を形成する所定深さ（例えば、５μｍ〜１０μｍ程度）の凹部３１を形成してある。ここにおいて、凹部３１は、リソグラフィ技術およびエッチング技術を利用して形成してある。なお、本実施形態では、第２のパッケージ用基板３におけるセンサ基板１との対向面に、重り部１２の変位空間を形成する凹部３１を形成してあるが、重り部１２のコア部１２ａおよび各付随部１２ｂのうち支持基板１０ａを利用して形成されている部分の厚さを、フレーム部１１において支持基板１０ａを利用して形成されている部分の厚さに比べて、センサ基板１の厚み方向への重り部１２の許容変位量分だけ薄くするようにすれば、第２のパッケージ用基板３に凹部３１を形成しなくても、センサ基板１の上記他表面側には上記他表面に交差する方向への重り部１２の変位を可能とする隙間が重り部１２と第２のパッケージ用基板３との間に形成される。

ところで、上述のセンサ基板１と第１のパッケージ用基板２とは、上述のように第１の封止用金属層１８と第２の封止用金属層２８とが接合されるとともに、第１の電気接続用金属層１９と第２の電気接続用金属層２９とが接合され、センサ基板１と第２のパッケージ用基板３とは、互いの対向面の周部同士が接合されている。ここにおいて、本実施形態の加速度センサの製造にあたっては、図９に示すように、上述のＳＯＩ基板１０の基礎となるＳＯＩウェハにセンサ基板１を複数形成したセンサウェハ１０Ｗと、上述の第１のシリコン基板２０の基礎となる第１のシリコンウェハに第１のパッケージ用基板２を複数形成した第１のパッケージウェハ２０Ｗと、上述の第２のシリコン基板３０の基礎となる第２のシリコンウェハに第２のパッケージ用基板３を複数形成した第２のパッケージウェハ３０Ｗとをウェハレベルで常温接合することでウェハレベルパッケージ構造体１００を形成してから、個々の加速度センサに分割する分割工程（ダイシング工程）により個々の加速度センサに分割されている（なお、図９（ｃ）は図９（ａ）に示すウェハレベルパッケージ構造体１００のうち丸Ａで囲んだ部分の概略断面図である）。したがって、第１のパッケージ用基板２と第２のパッケージ用基板３とがセンサ基板１と同じ外形サイズとなり、小型のチップサイズパッケージを実現できるとともに、製造が容易になる。なお、本実施形態では、センサ基板１の接合用領域部Ｅ３と第１のパッケージ用基板２と第２のパッケージ用基板３とで気密パッケージを構成しており、当該気密パッケージ内で重り部１２と各撓み部１３とで構成される可動部が変位可能となっている。

ここにおいて、本実施形態では、センサ基板１と第１のパッケージ用基板２および第２のパッケージ用基板３との接合方法として、センサ基板１の残留応力（熱応力）を少なくするためにより低温での接合が可能な常温接合法を採用している。

以下、本実施形態の加速度センサの製造方法において特徴となる工程について図１０を参照しながら説明するが、図１０（ａ）〜（ｆ）は図１（ａ）のＡ−Ａ’断面に対応する部分の断面を示してある。

まず、ＳＯＩ基板１０の主表面側（シリコン層１０ｃの表面側）に各ピエゾ抵抗Ｒｘ１〜Ｒｘ４，Ｒｙ１〜Ｒｙ４，Ｒｚ１〜Ｒｚ４、ブリッジ回路Ｂｘ，Ｂｙ，Ｂｚ形成用の拡散層配線やＩＣ部Ｅ２を、ＣＭＯＳプロセス技術などを利用して形成することによって、図１０（ａ）に示す構造を得る。ここにおいて、ＩＣ部Ｅ２の各パッド４２を露出させる工程が終了した段階では、表面絶縁膜１６の全面に多層構造部４１が形成されているが、当該多層構造部４１のうちセンサ部Ｅ１および接合用領域部Ｅ３に対応する部位に形成されている部分には金属配線は設けられていない。

上述の各パッド４２を露出させる工程が終了した後、多層構造部４１のうちセンサ部Ｅ１および接合用領域部Ｅ３それぞれに対応する部位に形成されている部分を露出させるようにパターニングされたレジスト層をＳＯＩ基板１０の主表面側に形成してから、当該レジスト層をエッチングマスクとして、多層構造部４１のうちセンサ基板１における第１のパッケージ用基板２との接合用領域部Ｅ３に形成されている部位をエッチバックすることにより接合用領域部Ｅ３の表面を平坦化する平坦化工程を行い、続いて、レジスト層を除去することによって、図１０（ｂ）に示す構造を得る。なお、エッチバックはウェットエッチングにより行っており、表面絶縁膜１６のシリコン窒化膜からなる第２の絶縁膜をエッチングストッパ層として利用している。

その後、ＳＯＩ基板１０の主表面側に上述の引き出し配線４３および第１の封止用金属層１８および第１の電気接続用金属層１９を形成する金属層形成工程を行い、その後、ＳＯＩ基板１０の主表面側に、上述の表面絶縁膜１６においてフレーム部１１、重り部１２のコア部１２ａ、各撓み部１３、ＩＣ部Ｅ２、接合用領域部Ｅ３それぞれに対応する部位を覆い他の部位を露出させるようにパターニングされたレジスト層を形成し、当該レジスト層をエッチングマスクとして、表面絶縁膜１６の露出部分をエッチングすることで表面絶縁膜１６をパターニングし、ＳＯＩ基板１０を主表面側から絶縁層１０ｂに達する深さまでエッチングする表面側パターニング工程を行い、続いて、レジスト層を除去することによって、図１０（ｃ）に示す構造を得る。なお、金属層形成工程では、引き出し配線４３および第１の封止用金属層１８および第１の電気接続用金属層１９をスパッタ法などの薄膜形成技術およびリソグラフィ技術およびエッチング技術などを利用して形成している。また、表面側パターニング工程では、絶縁層１０ｂをエッチングストッパ層として利用しており、当該表面側パターニング工程を行うことによって、ＳＯＩ基板１０におけるシリコン層１０ｃは、フレーム部１１に対応する部位と、コア部１２ａに対応する部位と、各撓み部１３それぞれに対応する部位と、ＩＣ部Ｅ２に対応する部位と、接合用領域部Ｅ３に対応する部位とが残る。なお、この表面側パターニング工程におけるエッチングに際しては、例えば、誘導結合プラズマ（ＩＣＰ）型のドライエッチング装置を用いてドライエッチングを行えばよく、エッチング条件としては、絶縁層１０ｂがエッチングストッパ層として機能するような条件を設定する。

表面パターニング工程に続いてレジスト層を除去した後、ＳＯＩ基板１０の裏面側で支持基板１０ａに積層されているシリコン酸化膜１０ｄにおいてフレーム部１１に対応する部位とコア部１２ａに対応する部位と各付随部１２ｂそれぞれに対応する部位とＩＣ部Ｅ２に対応する部位と接合用領域部Ｅ３に対応する部位とを覆い且つ他の部位を露出させるようにパターニングされたレジスト層を形成し、その後、当該レジスト層をエッチングマスクとして、シリコン酸化膜１０ｄの露出部分をエッチングすることでシリコン酸化膜１０ｄをパターニングし、レジスト層を除去してから、シリコン酸化膜１０ｄをエッチングマスクとして、ＳＯＩ基板１０を裏面側から絶縁層１０ｂに達する深さまで略垂直にドライエッチングする裏面側パターニング工程を行うことによって、図１０（ｄ）に示す構造を得る。この裏面側パターニング工程では、絶縁層１０ｂをエッチングストッパ層として利用しており、当該裏面側パターニング工程を行うことにより、ＳＯＩ基板１０における支持基板１０ａは、フレーム部１１に対応する部位と、コア部１２ａに対応する部位と、各付随部１２ｂそれぞれに対応する部位と、ＩＣ部Ｅ２に対応する部位と、接合用領域部Ｅ３に対応する部位とが残る。なお、この裏面側パターニング工程におけるエッチング装置としては、例えば、上述のＩＣＰ型のドライエッチング装置を用いればよく、エッチング条件としては、絶縁層１０ｂがエッチングストッパ層として機能するような条件を設定する。

裏面側パターニング工程の後、絶縁層１０ｂのうちフレーム部１１に対応する部位およびコア部１２ａに対応する部位およびＩＣ部Ｅ２に対応する部位および接合用領域部Ｅ３に対応する部位を残して不要部分をウェットエッチングによりエッチング除去することでフレーム部１１、各撓み部１３、重り部１２を形成する分離工程を行うことによって、図１０（ｅ）に示す構造を得る。なお、この分離工程において、ＳＯＩ基板１０の裏面側のシリコン酸化膜１０ｄもエッチング除去される。

上述の分離工程の後、センサ基板１と第２のパッケージ用基板３とを常温接合法により直接接合する第１の接合工程を行い、続いて、センサ基板１と第１のパッケージ用基板２との封止用金属層１８，２８同士および電気接続用金属層１９，２９同士を直接接合する第２の接合工程を行うことによって、図１０（ｆ）に示す構造を得る。要するに、第１の接合工程では、センサ基板１と第２のパッケージ用基板３とがＳｉ−Ｓｉの常温接合により接合され、第２の接合工程では、センサ基板１と第１のパッケージ用基板２との封止用金属層１８，２８同士および電気接続用金属層１９，２９同士が金属−金属（ここでは、Ａｕ−Ａｕ）の常温接合により接合されている。なお、常温接合法では、接合前に互いの接合表面へアルゴンのプラズマ若しくはイオンビーム若しくは原子ビームを真空中で照射して各接合表面の清浄化・活性化を行ってから、接合表面同士を接触させ、常温下で直接接合する。ここで、第２の接合工程では、上述の常温接合法により、常温下で適宜の荷重を印加して、第１の封止用金属層１８と第２の封止用金属層２８とを直接接合するのと同時に、第１の電気接続用金属層１９と第２の電気接続用金属層２９とを直接接合している。

ところで、本実施形態の加速度センサの製造方法では、上述の第２の接合工程が終了するまでの全工程をセンサ基板１および各パッケージ用基板２，３それぞれについてウェハレベルで行うことで加速度センサを複数備えたウェハレベルパッケージ構造体１００（図９参照）を形成するようにし、当該ウェハレベルパッケージ構造体１００から個々の加速度センサに分割する分割工程（ダイシング工程）を行うようにしている。したがって、各パッケージ用基板２，３のサイズをセンサ基板１のサイズに合わせることができるとともに、量産性を高めることができる。

以上説明した本実施形態のセンサ基板１は、ＳＯＩ基板１０を用いて形成されて、可動部を有し当該可動部にピエゾ抵抗Ｒｘ１〜Ｒｘ４，Ｒｙ１〜Ｒｙ４，Ｒｚ１〜Ｒｚ４が形成されたセンサ部Ｅ１と、センサ部Ｅ１と協働するＩＣ部Ｅ２とを備え、ピエゾ抵抗Ｒｘ１〜Ｒｘ４，Ｒｙ１〜Ｒｙ４，Ｒｚ１〜Ｒｚ４およびＩＣ部Ｅ２がシリコン層１０ｂに形成されている（つまり、ピエゾ抵抗Ｒｘ１〜Ｒｘ４，Ｒｙ１〜Ｒｙ４，Ｒｚ１〜Ｒｚ４およびＩＣ部Ｅ２が同一のＳＯＩ基板１０のシリコン層１０ｃ）に形成されているので、図１１および図１２に示した加速度センサチップ１０１とＩＣチップ１０２とボンディングワイヤ１０８とで構成される従来のセンサ装置に比べて低背化を図れるとともに製造プロセスの簡略化による生産性の向上を図れる。

ここにおいて、センサ基板１は、シリコン層１０ｃの厚さを、センサ部Ｅ１の所望の感度に応じて可動部においてピエゾ抵抗Ｒｘ１〜Ｒｘ４，Ｒｙ１〜Ｒｙ４，Ｒｚ１〜Ｒｚ４を形成する部位である撓み部１３に要求される厚さ（本実施形態では、５μｍ）としてあり、シリコン層１０ｃの厚さをＩＣ部Ｅ２の性能を優先して決める場合に比べてセンサ部Ｅ１の高感度化を図れる。なお、センサ部Ｅ１の感度は、重り部１２の質量や、撓み部１３の幅などにも依存するが、特に撓み部１３の厚さに大きく依存するので、センサ部Ｅ１の高感度化を図る上では、撓み部１３の厚さが重要である。

また、本実施形態のセンサ基板１は、上述のようにセンサ部Ｅ１が、フレーム部１１の内側に配置される重り部１２が四方へ延長された４つの撓み部１３を介してフレーム部１１に揺動自在に支持され互いに直交する３方向それぞれの加速度を検出可能な３軸加速度センサ部であり、ＳＯＩ基板１０のシリコン層１０ｃにおいて各撓み部１３に対応する部位それぞれの適宜位置にピエゾ抵抗Ｒｘ１〜Ｒｘ４，Ｒｙ１〜Ｒｙ４，Ｒｚ１〜Ｒｚ４が形成され、ＩＣ部Ｅ２がセンサ部Ｅ１を取り囲んで形成されているので、センサ部Ｅ１とＩＣ部Ｅ２との配線のレイアウト設計が容易になるとともに、ＩＣ部Ｅ２側からの外部応力に起因したセンサ部Ｅ１の出力特性の劣化を防止することができる。

なお、本発明の技術思想は加速度センサに限らず、例えばダイヤフラム部からなる可動部にピエゾ抵抗を有する圧力センサなどにも適用できる。

実施形態におけるセンサ装置を示し、（ａ）は概略平面図、（ｂ）は概略断面図である。 同上におけるセンサ装置の要部概略断面図である。 同上におけるセンサ装置のセンサ部の回路図である。 同上における加速度センサの概略断面図である。 同上における加速度センサを示し、（ａ）は要部概略断面図、（ｂ）は他の要部概略断面図である。 同上における第１のパッケージ用基板を示し、（ａ）は概略平面図、（ｂ）は（ａ）のＡ−Ａ’概略断面図である。 同上における第１のパッケージ用基板の下面図である。 同上における第２のパッケージ用基板を示し、（ａ）は概略平面図、（ｂ）は概略断面図である。 同上におけるウェハレベルパッケージ構造体を示し、（ａ）は概略平面図、（ｂ）は概略側面図、（ｃ）は要部概略断面図 同上における加速度センサの製造方法を説明するための主要工程断面図である。 従来例を示すセンサ装置を備えたセンサモジュールの概略断面図である。 同上のセンサモジュールの概略分解斜視図である。

符号の説明

１ センサ装置（センサ基板）
１０ ＳＯＩ基板
１０ａ 支持基板
１０ｂ 絶縁層
１０ｃ シリコン層
１１ フレーム部
１２ 重り部
１３ 撓み部
Ｅ１ センサ部
Ｅ２ ＩＣ部
Ｒｘ１〜Ｒｘ４ ピエゾ抵抗
Ｒｙ１〜Ｒｙ４ ピエゾ抵抗
Ｒｚ１〜Ｒｚ４ ピエゾ抵抗

Claims (2)

1. シリコン基板からなる支持基板上の絶縁層上にシリコン層を有するＳＯＩ基板を用いて形成されたセンサ基板と、貫通孔配線を有するとともにセンサ基板と同じ外形寸法に形成されＳＯＩ基板におけるシリコン層の表面側に封着された貫通孔配線形成基板と、センサ基板と同じ外形寸法に形成されＳＯＩ基板における支持基板の裏面側に封着されたカバー基板とを備えたチップサイズパッケージであって、センサ基板は、可動部を有し当該可動部にピエゾ抵抗が形成されたセンサ部と、センサ部と協働するＩＣ部であり貫通孔配線に電気的に接続されるＩＣ部と、貫通孔配線形成基板との接合用領域部とを備え、センサ部を取り囲むようにＩＣ部が形成されるとともに、ＩＣ部を取り囲むように接合用領域部が形成され、ピエゾ抵抗およびＩＣ部が同一のシリコン層に形成され、接合用領域部においてシリコン層の表面側に枠状の第１の封止用金属層が形成されるとともに、第１の封止用金属層の内側にＩＣ部と貫通孔配線とを電気的に接続するための第１の電気接続用金属層が形成されてなり、第１の封止用金属層と第１の電気接続用金属層とが、同一の金属材料により同じ厚さで形成され、貫通孔配線形成基板は、第１の封止用金属層に接合される枠状の第２の封止用金属層が形成されるとともに、第２の封止用金属層の内側に貫通孔配線に電気的に接続された第２の電気接続用金属層が形成されてなり、第２の封止用金属層と第２の電気接続用金属層とが、同一の金属材料により同じ厚さで形成され、センサ基板と貫通孔配線形成基板とは、接合表面が活性化された第１の封止用金属層と接合表面が活性された第２の封止用金属層とが常温接合され、接合表面が活性化された第１の電気接続用金属層と接合表面が活性化された第２の電気接続用金属層とが常温接合されてなることを特徴とするチップサイズパッケージ。
2. 前記センサ部は、フレーム部の内側に配置される重り部が四方へ延長された４つの撓み部を介してフレーム部に揺動自在に支持され互いに直交する３方向それぞれの加速度を検出可能な３軸加速度センサ部であり、重り部と各撓み部とで前記可動部が構成され、前記シリコン層において各撓み部に対応する部位それぞれに前記ピエゾ抵抗が形成されてなることを特徴とする請求項１記載のチップサイズパッケージ。

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