JP4009846B2 - 半導体装置及びその製造方法、回路基板並びに電子機器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法、回路基板並びに電子機器に関する。
【０００２】
【従来の技術】
【０００３】
【特許文献１】
特開２０００−１６４６３８号公報
【０００４】
【発明の背景】
３次元実装形態の半導体装置が開発されている。例えば、貫通電極が形成された半導体チップをスタックし、上下の半導体チップを貫通電極によって電気的に接続することが知られている。貫通電極は、半導体チップに形成された貫通穴の内部にその材料を充填して形成する。しかし、気泡が生じないように、そして、熱によって気泡が膨張して半導体チップが破損しないように、材料を充填することが難しい場合があった。また、上下の貫通電極の接合部分に気泡が生じないようにすることも難しい場合があった。
【０００５】
本発明の目的は、半導体装置の信頼性を高めることにある。
【０００６】
【課題を解決するための手段】
（１）本発明に係る半導体装置は、スタックされた複数の半導体チップを有し、
それぞれの前記半導体チップは、第１の面から第２の面に貫通する貫通電極を有し、前記貫通電極は、前記第１の面の側に凹部を有し、前記第２の面の側に凸部を有し、
前記複数の半導体チップのうち第１の半導体チップの前記凸部によって、前記複数の半導体チップのうち第２の半導体チップの前記凹部が気密状態で塞がれて、前記凹部内に閉空間が形成され、前記閉空間は、減圧されてなる。本発明によれば、凹部内に形成された閉空間は減圧されているので、熱によって気泡が膨張して半導体チップが破損することがない。したがって、半導体装置の信頼性が高まる。
（２）この半導体装置において、
前記第１の半導体チップの前記凸部は、前記第２の半導体チップの前記凹部に入り込んでいてもよい。
（３）この半導体装置において、
前記凸部は、先端に向かうにつれて細くなるように形成されていてもよい。
（４）この半導体装置において、
前記凹部は、底から開口に向けて拡がるように形成されていてもよい。
（５）この半導体装置において、
前記第１の半導体チップの前記凸部は、前記第２の半導体チップの前記凹部の開口部に接合されていてもよい。
（６）この半導体装置において、
前記凸部は、先端に向かうにつれて拡がるように形成されていてもよい。
（７）この半導体装置において、
前記凹部は、底から開口に向けてすぼむように形成されていてもよい。
（８）この半導体装置において、
前記貫通電極は、前記凹部の内側面を形成する側壁部と、前記凹部の底面を形成する底壁部と、を有し、
前記側壁部は、前記第２の面から突出しないように形成され、
前記底壁部は、少なくとも一部が前記第２の面から突出して前記凸部を構成してもよい。
（９）この半導体装置において、
前記凹部を気密状態で塞ぐために、前記凸部及び前記凹部の周囲に設けられた封止材料をさらに有してもよい。
（１０）本発明に係る半導体装置の製造方法は、（ａ）第１の面から第２の面に貫通する貫通電極を有し、前記貫通電極は、前記第１の面の側に凹部を有し、前記第２の面の側に凸部を有する複数の半導体基板をスタックすること、
（ｂ）減圧雰囲気下で、前記複数の半導体基板のうち第１の半導体基板の前記凸部によって、前記複数の半導体チップのうち第２の半導体基板の前記凹部を気密状態に塞いで、前記凹部内に閉空間を形成すること、及び、
（ｃ）その後、前記減圧雰囲気を大気圧に開放すること、
を含む。本発明によれば、凹部内に形成された閉空間は減圧されているので、熱によって気泡が膨張して半導体チップが破損することがない。したがって、半導体装置の信頼性が高まる。
（１１）この半導体装置の製造方法において、
前記（ａ）工程で、前記凸部を前記凹部に入り込ませ、前記凸部の表面と前記凹部の内面を接触させてもよい。
（１２）この半導体装置の製造方法において、
前記（ａ）工程前に、前記凸部の表面と前記凹部の内面の少なくとも一方には絶縁膜が形成されており、
前記凸部の表面と前記凹部の内面の摩擦によって、前記絶縁膜を除去してもよい。
（１３）この半導体装置の製造方法において、
前記（ｂ）工程で、前記凸部の先端部を前記凹部の開口部に接合してもよい。
（１４）この半導体装置の製造方法において、
前記（ｂ）工程で、前記凹部を気密状態で塞ぐために、前記凸部及び前記凹部の周囲に封止材料を設けてもよい。
（１５）本発明に係る回路基板は、上記半導体装置が実装されてなる。
（１６）本発明に係る電子機器は、上記半導体装置を有する。
【０００７】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を参照して説明する。
【０００８】
（第１の実施の形態）
図１（Ａ）〜図４は、本発明を適用した第１の実施の形態に係る半導体装置の製造方法を説明する図である。本実施の形態では、半導体基板１０を使用する。図１（Ａ）に示す半導体基板１０は、半導体ウエハであるが半導体チップであってもよい。半導体基板１０には、少なくとも１つの（半導体ウエハには複数の、半導体チップには１つの）集積回路（例えばトランジスタやメモリを有する回路）１２が形成されている。半導体基板１０には、複数の電極（例えばパッド）１４が形成されている。各電極１４は、集積回路１２に電気的に接続されている。各電極１４は、アルミニウムで形成されていてもよい。電極１４の表面の形状は特に限定されないが矩形であることが多い。半導体基板１０が半導体ウエハである場合、複数の半導体チップとなる各領域に、２つ以上（１グループ）の電極１４が形成される。
【０００９】
半導体基板１０には、１層又はそれ以上の層のパッシベーション膜１６，１８が形成されている。パッシベーション膜１６，１８は、例えば、ＳｉＯ2、ＳｉＮ、ポリイミド樹脂などで形成することができる。図１（Ａ）に示す例では、パッシベーション膜１６上に電極１４が形成されている。また、他のパッシベーション膜１８が電極１４の表面の少なくとも一部を避けて形成されている。パッシベーション膜１８は、電極１４の表面を覆って形成した後、その一部をエッチングして電極１４の一部を露出させてもよい。エッチングにはドライエッチング及びウェットエッチングのいずれを適用してもよい。パッシベーション膜１８のエッチングのときに、電極１４の表面がエッチングされてもよい。
【００１０】
本実施の形態では、半導体基板１０に、その第１の面２０から凹部２２を形成する。凹部２２は、底から開口に向けて拡がるように形成してもよい。第１の面２０は、電極１４が形成された側（集積回路１２が形成された側）の面である。凹部２２は、集積回路１２の素子及び配線を避けて形成する。電極１４に貫通穴２４を形成してもよい。貫通穴２４の形成には、エッチング（ドライエッチング又はウェットエッチング）を適用してもよい。エッチングは、リソグラフィ工程によってパターニングされたレジスト（図示せず）を形成した後に行ってもよい。電極１４の下にパッシベーション膜１６が形成されている場合、これにも貫通穴２６を形成する。電極１４のエッチングがパッシベーション膜１６で止まる場合、貫通穴２６の形成には、電極１４のエッチングに使用したエッチャントを別のエッチャントに換えてもよい。その場合、再び、リソグラフィ工程によってパターニングされたレジスト（図示せず）を形成してもよい。貫通穴２４（及び貫通穴２６）は、凹部２２の一部であってもよい。
【００１１】
凹部２２の形成には、エッチング（ドライエッチング又はウェットエッチング）を適用することができる。エッチングは、リソグラフィ工程によってパターニングされたレジスト（図示せず）を形成した後に行ってもよい。あるいは、凹部２２の形成に、レーザ（例えばＣＯ2レーザ、ＹＡＧレーザ等）を使用してもよい。レーザは、貫通穴２４，２６の形成に適用してもよい。一種類のエッチャント又はレーザによって、貫通穴２４，２６の形成から凹部２２の形成に至る工程を連続して行ってもよい。なお、凹部２２の内面は、絶縁層によって形成してもよい。絶縁層は、酸化膜であってもよい。例えば、半導体基板１０の基材がＳｉである場合、絶縁層はＳｉＯ2であってもよいしＳｉＮであってもよい。凹部２２の底面も絶縁層によって形成してもよい。
【００１２】
図１（Ｂ）に示すように、凹部２２に導電層２８を形成する。導電層２８は、凹部２２を埋めないように形成する。例えば、導電層２８を有底筒状に形成してもよい。凹部２２の内面（内側面及び底面）に形成された導電層２８の表面によって、凹部３０を形成する。凹部３０は、底から開口に向けて拡がるように形成してもよい。導電層２８は、少なくともバリア層を含んでもよい。バリア層は、その上に形成される層の材料が、半導体基板１０（例えばＳｉ）に拡散することを防止するものである。バリア層は、例えばＴｉＷ、ＴｉＮで形成してもよい。導電層２８を電解メッキで形成する場合、導電層２８は、シード層を含んでもよい。シード層は、バリア層を形成した後に形成する。シード層は、例えばＣｕで形成する。導電層２８の表面層は、Ｃｕ，Ｗ，ドープドポリシリコン（例えば低温ポリシリコン）のいずれかで形成してもよい。
【００１３】
導電層２８をパッシベーション膜１８上にも一旦形成した後、導電層２８のパッシベーション膜１８上の部分をエッチングしてもよい。導電層２８は、電極１４を完全に覆って保護してもよい。その場合、導電層２８の一部は、パッシベーション膜１８上に載っていてもよい。導電層２８は、電極１４（例えばその上面又は貫通穴２４の内面）に接触していてもよい。凹部２２の内壁面が絶縁層によって形成されていれば、半導体基板１０と導電層２８との電気的な接続が遮断される。
【００１４】
図１（Ｃ）に示すように、導電層２８によって形成された凹部３０に導電材料３２を設けてもよい。導電材料３２は、凹部３０を埋めないように、その底部にのみ設ける。導電材料３２は、メッキ（電解メッキ・無電解メッキ）によって設けてもよい。あるいは、導電材料３２を液状で用意し、インクジェット方式等によって、これを凹部３０に吐出又は滴下してもよい。その場合、液状の導電材料３２は、凹部３０内で硬化させる。
【００１５】
また、導電層２８には、凹部３０の開口端部にろう材３４を設けてもよい。ろう材３４は、例えばハンダ又はインジウム等で形成し、軟ろう及び硬ろうのいずれで形成してもよい。ろう材３４は、電解メッキで形成してもよい。凹部３０の開口端部で、導電層２８がフランジを形成するように外方向に屈曲している場合、凹部３０の開口端部に導電部２８の角部が形成される。角部には、電解メッキを行うときに電流が集中するので、ろう材３４を設けやすい。
【００１６】
本実施の形態では、図２（Ａ）に示すように、半導体基板１０の第２の面（第１の面２０とは反対側の面）３６を、例えば機械研磨・研削及び化学研磨・研削の少なくとも一つの方法によって削る。そして、導電層２８を第２の面３６から突出させる。例えば、導電層２８（又はその下の絶縁層）が露出する手前まで機械研磨・研削行い、その後、化学研磨・研削によって、導電層２８を削らないように半導体基板１０をエッチングしてもよい。なお、この工程は、半導体基板１０の第１の面２０の側に、例えば樹脂層や樹脂テープからなる補強部材を設けて行ってもよい。
【００１７】
以上の工程により、貫通電極４０を形成することができる。半導体基板１０は、複数の貫通電極４０を有する。貫通電極４０は、第１の面２０から第２の面３６に貫通する。貫通電極４０は、第１の面２０の側に凹部３０を有する。凹部３０は、底から開口に向けて拡がるように形成されていてもよい。凹部３０の内側面を形成する側壁部は、導電層２８の一部（側部の上部）からなる。側壁部は、第２の面３６から突出しないようになっている。凹部３０の底面を形成する底壁部は、導電層２８の一部（側部の下部及び底部）及び導電材料３２からなる。底壁部は、その少なくとも一部（その全部あるいは一部のみ）が第２の面３６から突出して凸部４２を構成する。すなわち、貫通電極４０は、第２の面３６の側に凸部４２を有する。凸部４２は、先端に向かうにつれて細くなるように形成されていてもよい。
【００１８】
図２（Ｂ）に示すように、複数の半導体基板１０をスタックする。そのとき、１つの（第１の）半導体基板１０の貫通電極４０の凸部４２と、他の（第２の）半導体基板１０の貫通電極４０の凹部３０を合わせる。本実施の形態では、凸部４２を凹部３０に入り込ませてもよい。凹部３０が底から開口に向けて拡がる形状であれば、凸部４２を凹部３０に入れやすい。また、凸部４２が先端に向かうにつれて細くなるように形成されていれば、凸部４２を凹部３０に入れやすい。凸部４２の表面と凹部３０の内面を接触させてもよい。凸部４２の表面と凹部３０の内面の少なくとも一方に絶縁膜が形成されている場合には、凸部４２の表面と凹部３０の内面の摩擦によって絶縁膜を除去してもよい。複数の半導体基板１０を貫通電極４０によって電気的に接続する。すなわち、上下の（第１及び第２の）半導体基板１０の凸部４２及び凹部３０を電気的に接続（例えば接合）する。凸部４２の外側面と凹部３０の内壁面が接触していてもよい。
【００１９】
本実施の形態では、減圧雰囲気下で、第１の半導体基板１０の凸部４２によって、第２の半導体基板１０の凹部３０を気密状態に塞いで、凹部３０内に閉空間４４を形成する。また、ろう材３４によって、凹部３０及び凸部４２の接合部をシールしてもよい。ろう材３４によって接合強度が増す。
【００２０】
その後、減圧雰囲気を大気圧に開放する。閉空間４４は、気密状態が維持されており、減圧されたまま（例えば真空）になっている。したがって、熱によって気泡が膨張して半導体チップが破損することがない。したがって、半導体装置の信頼性が高まる。
【００２１】
図３に示すように、凹部３０を気密状態で塞ぐために、凸部３０及び凹部４２（例えばその接合部）の周囲に封止材料４６を設けてもよい。封止材料４６は、スタックされた半導体基板１０の間に充填してもよい。なお、封止材料４６を設ける工程は、減圧雰囲気を大気圧に開放する前に行ってもよいし、大気圧に開放後に行ってもよい。
【００２２】
スタックされた半導体基板１０のうち、最も外側の凸部４２を有する半導体基板１０には、貫通電極を有しない半導体基板５０をスタックしてもよい。半導体基板５０の内容は、貫通電極を有しない点を除き、半導体基板１０の内容が該当する。したがって、半導体基板１０の凸部４２を、半導体基板５０の電極５４に接合してもよい。
【００２３】
図４に示すように、スタックされた半導体基板１０あるいはこれに加えて半導体基板５０が半導体ウエハである場合、これらを切断（例えばダイシング）してもよい。切断には、カッタ（例えばダイサ）５２又はレーザ（例えばＣＯ2レーザ、ＹＡＧレーザ等）を使用してもよい。以上の工程により、半導体装置を製造することができる。なお、上述した例では、スタックされる半導体基板１０の全てが半導体ウエハであったが、半導体ウエハである半導体基板１０に、半導体チップである半導体基板１０をスタックしてもよい。
【００２４】
図５は、本実施の形態に係る半導体装置を示す図である。半導体装置は、スタックされた複数の半導体チップ６０を有する。半導体チップ６０は、第１の面２０から第２の面３６に貫通する貫通電極４０を有する。貫通電極４０は、第１の面２０の側に凹部３０を有し、第２の面３６の側に凸部４２を有する。いずれかの（第１の）半導体チップ６０の凸部４２によって、他の（第２の）半導体チップ６０の凹部３０が気密状態で塞がれている。凹部３０内に閉空間４４が形成されている。閉空間４４は、減圧されてなる。
【００２５】
スタックされた半導体チップ６０のうち、最も外側の凸部４２を有する半導体チップ６０には、貫通電極を有しない半導体チップ７０をスタックしてもよい。半導体チップ７０の内容は、貫通電極を有しない点を除き、半導体チップ６０の内容が該当する。したがって、半導体チップ６０の凸部４２を、半導体チップ７０の電極７４に接合してもよい。
【００２６】
スタックされた複数の半導体チップ６０は、配線基板８０に実装されてもよい。スタックされた複数の半導体チップ６０のうち、最も外側の半導体チップ６０は、配線基板（例えばインターポーザ）８０に実装してもよい。その実装にはフェースダウンボンディングを適用してもよい。その場合、最も外側（例えば最も下側）の凹部３０を有する半導体チップ６０が、配線基板８０に実装される。また、貫通電極４０と配線パターン８２が電気的に接続（例えば接合）される。配線基板８０には、スルーホール８４が形成されており、両面の電気的な接続を図ってもよい。スルーホール８４の開口と凹部３０の開口を位置合わせしてもよい。こうすることで、凹部３０が外部に開放され、閉空間が形成されず、気泡の膨張による破損が生じない。あるいは、図示しない例として、スタックされた複数の半導体チップ６０を、配線基板８０にフェースアップボンディングしてもよい。その場合、半導体チップ６０の凸部４２を配線パターン８２に電気的に接続（例えば接合）する。配線基板８０には、配線パターン８２に電気的に接続された外部端子（例えばハンダボール）が設けられている。あるいは、半導体チップ６０に応力緩和層を形成し、その上に電極１４から配線パターンを形成し、その上に外部端子を形成してもよい。その他の内容は、上述した製造方法から導くことができる。
【００２７】
（第２の実施の形態）
図６（Ａ）〜図６（Ｂ）は、本発明の第２の実施の形態に係る半導体装置の製造方法を説明する図である。本実施の形態では、図６（Ａ）に示すように、貫通電極１４０を有する半導体基板１１０を使用する。貫通電極１４０は、凹部１３０及び凸部１４２を有する。凹部１３０は、底から開口に向けてすぼむように形成されている。凸部１４２は、先端に向かうにつれて拡がるように形成されている。この点を除き、貫通電極１４０には、第１の実施の形態で説明した貫通電極４０の内容（構成及び製造方法を含む。）が該当し、半導体基板１１０には、第１の実施の形態で説明した半導体基板１０の内容（構成及び製造方法を含む。）が該当する。
【００２８】
図６（Ｂ）に示すように、複数の半導体基板１１０をスタックする。そして、１つの（第１の）半導体基板１１０の凸部１４２を、他の（第２の）半導体基板１１０の凹部１３０の開口部に接合する。接合には、ろう接を適用してもよい。例えば、予め凹部１３０の開口部（例えば角部）に設けられたろう材１３４を使用してもよい。こうして、凹部１３０を気密状態で塞いで閉空間１４４を形成する。閉空間１４４の形成は、減圧雰囲気下で行う。減圧雰囲気を大気圧に開放すると、閉空間１４４は減圧された状態となる。その詳細は、第１の実施の形態で説明した内容が該当する。また、本実施の形態に係る製造方法によって製造された半導体装置は、上記製造方法から導くことができる内容を有する。その作用効果も、第１の実施の形態で説明した通りである。
【００２９】
図７には、複数の半導体チップが積層されてなる半導体装置１が実装された回路基板１０００が示されている。上述した半導体装置を有する電子機器として、図８にはノート型パーソナルコンピュータ２０００が示され、図９には携帯電話３０００が示されている。
【００３０】
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【図１】 図１（Ａ）〜図１（Ｃ）は、本発明の第１の実施の形態に係る半導体装置の製造方法を説明する図である。
【図２】 図２（Ａ）〜図２（Ｂ）は、本発明を適用した第１の実施の形態に係る半導体装置の製造方法を説明する図である。
【図３】 図３は、本発明を適用した第１の実施の形態に係る半導体装置の製造方法を説明する図である。
【図４】 図４は、本発明を適用した第１の実施の形態に係る半導体装置の製造方法を説明する図である。
【図５】 図５は、本発明を適用した第１の実施の形態に係る半導体装置を示す図である。
【図６】 図６（Ａ）〜図６（Ｂ）は、本発明の第２の実施の形態に係る半導体装置の製造方法を説明する図である。
【図７】 図７は、本発明の実施の形態に係る回路基板を示す図である。
【図８】 図８は、本発明の実施の形態に係る電子機器を示す図である。
【図９】 図９は、本発明の実施の形態に係る電子機器を示す図である。
【符号の説明】
１０ 半導体基板、 １２ 集積回路、 ２０ 第１の面、 ３０ 凹部、
３６ 第２の面、 ４０ 貫通電極、 ４２ 凸部、 ４４ 閉空間、
４６ 封止材料、 ６０ 半導体チップ
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法、回路基板並びに電子機器に関する。
【０００２】
【従来の技術】
【０００３】
【特許文献１】
特開２０００−１６４６３８号公報
【０００４】
【発明の背景】
３次元実装形態の半導体装置が開発されている。例えば、貫通電極が形成された半導体チップをスタックし、上下の半導体チップを貫通電極によって電気的に接続することが知られている。貫通電極は、半導体チップに形成された貫通穴の内部にその材料を充填して形成する。しかし、気泡が生じないように、そして、熱によって気泡が膨張して半導体チップが破損しないように、材料を充填することが難しい場合があった。また、上下の貫通電極の接合部分に気泡が生じないようにすることも難しい場合があった。
【０００５】
本発明の目的は、半導体装置の信頼性を高めることにある。
【０００６】
【課題を解決するための手段】
（１）本発明に係る半導体装置は、スタックされた複数の半導体チップを有し、
それぞれの前記半導体チップは、第１の面から第２の面に貫通する貫通電極を有し、前記貫通電極は、前記第１の面の側に凹部を有し、前記第２の面の側に凸部を有し、
前記複数の半導体チップのうち第１の半導体チップの前記凸部によって、前記複数の半導体チップのうち第２の半導体チップの前記凹部が気密状態で塞がれて、前記凹部内に閉空間が形成され、前記閉空間は、減圧されてなる。本発明によれば、凹部内に形成された閉空間は減圧されているので、熱によって気泡が膨張して半導体チップが破損することがない。したがって、半導体装置の信頼性が高まる。
（２）この半導体装置において、
前記第１の半導体チップの前記凸部は、前記第２の半導体チップの前記凹部に入り込んでいてもよい。
（３）この半導体装置において、
前記凸部は、先端に向かうにつれて細くなるように形成されていてもよい。
（４）この半導体装置において、
前記凹部は、底から開口に向けて拡がるように形成されていてもよい。
（５）この半導体装置において、
前記第１の半導体チップの前記凸部は、前記第２の半導体チップの前記凹部の開口部に接合されていてもよい。
（６）この半導体装置において、
前記凸部は、先端に向かうにつれて拡がるように形成されていてもよい。
（７）この半導体装置において、
前記凹部は、底から開口に向けてすぼむように形成されていてもよい。
（８）この半導体装置において、
前記貫通電極は、前記凹部の内側面を形成する側壁部と、前記凹部の底面を形成する底壁部と、を有し、
前記側壁部は、前記第２の面から突出しないように形成され、
前記底壁部は、少なくとも一部が前記第２の面から突出して前記凸部を構成してもよい。
（９）この半導体装置において、
前記凹部を気密状態で塞ぐために、前記凸部及び前記凹部の周囲に設けられた封止材料をさらに有してもよい。
（１０）本発明に係る半導体装置の製造方法は、（ａ）第１の面から第２の面に貫通する貫通電極を有し、前記貫通電極は、前記第１の面の側に凹部を有し、前記第２の面の側に凸部を有する複数の半導体基板をスタックすること、
（ｂ）減圧雰囲気下で、前記複数の半導体基板のうち第１の半導体基板の前記凸部によって、前記複数の半導体チップのうち第２の半導体基板の前記凹部を気密状態に塞いで、前記凹部内に閉空間を形成すること、及び、
（ｃ）その後、前記減圧雰囲気を大気圧に開放すること、
を含む。本発明によれば、凹部内に形成された閉空間は減圧されているので、熱によって気泡が膨張して半導体チップが破損することがない。したがって、半導体装置の信頼性が高まる。
（１１）この半導体装置の製造方法において、
前記（ａ）工程で、前記凸部を前記凹部に入り込ませ、前記凸部の表面と前記凹部の内面を接触させてもよい。
（１２）この半導体装置の製造方法において、
前記（ａ）工程前に、前記凸部の表面と前記凹部の内面の少なくとも一方には絶縁膜が形成されており、
前記凸部の表面と前記凹部の内面の摩擦によって、前記絶縁膜を除去してもよい。
（１３）この半導体装置の製造方法において、
前記（ｂ）工程で、前記凸部の先端部を前記凹部の開口部に接合してもよい。
（１４）この半導体装置の製造方法において、
前記（ｂ）工程で、前記凹部を気密状態で塞ぐために、前記凸部及び前記凹部の周囲に封止材料を設けてもよい。
（１５）本発明に係る回路基板は、上記半導体装置が実装されてなる。
（１６）本発明に係る電子機器は、上記半導体装置を有する。
【０００７】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を参照して説明する。
【０００８】
（第１の実施の形態）
図１（Ａ）〜図４は、本発明を適用した第１の実施の形態に係る半導体装置の製造方法を説明する図である。本実施の形態では、半導体基板１０を使用する。図１（Ａ）に示す半導体基板１０は、半導体ウエハであるが半導体チップであってもよい。半導体基板１０には、少なくとも１つの（半導体ウエハには複数の、半導体チップには１つの）集積回路（例えばトランジスタやメモリを有する回路）１２が形成されている。半導体基板１０には、複数の電極（例えばパッド）１４が形成されている。各電極１４は、集積回路１２に電気的に接続されている。各電極１４は、アルミニウムで形成されていてもよい。電極１４の表面の形状は特に限定されないが矩形であることが多い。半導体基板１０が半導体ウエハである場合、複数の半導体チップとなる各領域に、２つ以上（１グループ）の電極１４が形成される。
【０００９】
半導体基板１０には、１層又はそれ以上の層のパッシベーション膜１６，１８が形成されている。パッシベーション膜１６，１８は、例えば、ＳｉＯ2、ＳｉＮ、ポリイミド樹脂などで形成することができる。図１（Ａ）に示す例では、パッシベーション膜１６上に電極１４が形成されている。また、他のパッシベーション膜１８が電極１４の表面の少なくとも一部を避けて形成されている。パッシベーション膜１８は、電極１４の表面を覆って形成した後、その一部をエッチングして電極１４の一部を露出させてもよい。エッチングにはドライエッチング及びウェットエッチングのいずれを適用してもよい。パッシベーション膜１８のエッチングのときに、電極１４の表面がエッチングされてもよい。
【００１０】
本実施の形態では、半導体基板１０に、その第１の面２０から凹部２２を形成する。凹部２２は、底から開口に向けて拡がるように形成してもよい。第１の面２０は、電極１４が形成された側（集積回路１２が形成された側）の面である。凹部２２は、集積回路１２の素子及び配線を避けて形成する。電極１４に貫通穴２４を形成してもよい。貫通穴２４の形成には、エッチング（ドライエッチング又はウェットエッチング）を適用してもよい。エッチングは、リソグラフィ工程によってパターニングされたレジスト（図示せず）を形成した後に行ってもよい。電極１４の下にパッシベーション膜１６が形成されている場合、これにも貫通穴２６を形成する。電極１４のエッチングがパッシベーション膜１６で止まる場合、貫通穴２６の形成には、電極１４のエッチングに使用したエッチャントを別のエッチャントに換えてもよい。その場合、再び、リソグラフィ工程によってパターニングされたレジスト（図示せず）を形成してもよい。貫通穴２４（及び貫通穴２６）は、凹部２２の一部であってもよい。
【００１１】
凹部２２の形成には、エッチング（ドライエッチング又はウェットエッチング）を適用することができる。エッチングは、リソグラフィ工程によってパターニングされたレジスト（図示せず）を形成した後に行ってもよい。あるいは、凹部２２の形成に、レーザ（例えばＣＯ2レーザ、ＹＡＧレーザ等）を使用してもよい。レーザは、貫通穴２４，２６の形成に適用してもよい。一種類のエッチャント又はレーザによって、貫通穴２４，２６の形成から凹部２２の形成に至る工程を連続して行ってもよい。なお、凹部２２の内面は、絶縁層によって形成してもよい。絶縁層は、酸化膜であってもよい。例えば、半導体基板１０の基材がＳｉである場合、絶縁層はＳｉＯ2であってもよいしＳｉＮであってもよい。凹部２２の底面も絶縁層によって形成してもよい。
【００１２】
図１（Ｂ）に示すように、凹部２２に導電層２８を形成する。導電層２８は、凹部２２を埋めないように形成する。例えば、導電層２８を有底筒状に形成してもよい。凹部２２の内面（内側面及び底面）に形成された導電層２８の表面によって、凹部３０を形成する。凹部３０は、底から開口に向けて拡がるように形成してもよい。導電層２８は、少なくともバリア層を含んでもよい。バリア層は、その上に形成される層の材料が、半導体基板１０（例えばＳｉ）に拡散することを防止するものである。バリア層は、例えばＴｉＷ、ＴｉＮで形成してもよい。導電層２８を電解メッキで形成する場合、導電層２８は、シード層を含んでもよい。シード層は、バリア層を形成した後に形成する。シード層は、例えばＣｕで形成する。導電層２８の表面層は、Ｃｕ，Ｗ，ドープドポリシリコン（例えば低温ポリシリコン）のいずれかで形成してもよい。
【００１３】
導電層２８をパッシベーション膜１８上にも一旦形成した後、導電層２８のパッシベーション膜１８上の部分をエッチングしてもよい。導電層２８は、電極１４を完全に覆って保護してもよい。その場合、導電層２８の一部は、パッシベーション膜１８上に載っていてもよい。導電層２８は、電極１４（例えばその上面又は貫通穴２４の内面）に接触していてもよい。凹部２２の内壁面が絶縁層によって形成されていれば、半導体基板１０と導電層２８との電気的な接続が遮断される。
【００１４】
図１（Ｃ）に示すように、導電層２８によって形成された凹部３０に導電材料３２を設けてもよい。導電材料３２は、凹部３０を埋めないように、その底部にのみ設ける。導電材料３２は、メッキ（電解メッキ・無電解メッキ）によって設けてもよい。あるいは、導電材料３２を液状で用意し、インクジェット方式等によって、これを凹部３０に吐出又は滴下してもよい。その場合、液状の導電材料３２は、凹部３０内で硬化させる。
【００１５】
また、導電層２８には、凹部３０の開口端部にろう材３４を設けてもよい。ろう材３４は、例えばハンダ又はインジウム等で形成し、軟ろう及び硬ろうのいずれで形成してもよい。ろう材３４は、電解メッキで形成してもよい。凹部３０の開口端部で、導電層２８がフランジを形成するように外方向に屈曲している場合、凹部３０の開口端部に導電部２８の角部が形成される。角部には、電解メッキを行うときに電流が集中するので、ろう材３４を設けやすい。
【００１６】
本実施の形態では、図２（Ａ）に示すように、半導体基板１０の第２の面（第１の面２０とは反対側の面）３６を、例えば機械研磨・研削及び化学研磨・研削の少なくとも一つの方法によって削る。そして、導電層２８を第２の面３６から突出させる。例えば、導電層２８（又はその下の絶縁層）が露出する手前まで機械研磨・研削行い、その後、化学研磨・研削によって、導電層２８を削らないように半導体基板１０をエッチングしてもよい。なお、この工程は、半導体基板１０の第１の面２０の側に、例えば樹脂層や樹脂テープからなる補強部材を設けて行ってもよい。
【００１７】
以上の工程により、貫通電極４０を形成することができる。半導体基板１０は、複数の貫通電極４０を有する。貫通電極４０は、第１の面２０から第２の面３６に貫通する。貫通電極４０は、第１の面２０の側に凹部３０を有する。凹部３０は、底から開口に向けて拡がるように形成されていてもよい。凹部３０の内側面を形成する側壁部は、導電層２８の一部（側部の上部）からなる。側壁部は、第２の面３６から突出しないようになっている。凹部３０の底面を形成する底壁部は、導電層２８の一部（側部の下部及び底部）及び導電材料３２からなる。底壁部は、その少なくとも一部（その全部あるいは一部のみ）が第２の面３６から突出して凸部４２を構成する。すなわち、貫通電極４０は、第２の面３６の側に凸部４２を有する。凸部４２は、先端に向かうにつれて細くなるように形成されていてもよい。
【００１８】
図２（Ｂ）に示すように、複数の半導体基板１０をスタックする。そのとき、１つの（第１の）半導体基板１０の貫通電極４０の凸部４２と、他の（第２の）半導体基板１０の貫通電極４０の凹部３０を合わせる。本実施の形態では、凸部４２を凹部３０に入り込ませてもよい。凹部３０が底から開口に向けて拡がる形状であれば、凸部４２を凹部３０に入れやすい。また、凸部４２が先端に向かうにつれて細くなるように形成されていれば、凸部４２を凹部３０に入れやすい。凸部４２の表面と凹部３０の内面を接触させてもよい。凸部４２の表面と凹部３０の内面の少なくとも一方に絶縁膜が形成されている場合には、凸部４２の表面と凹部３０の内面の摩擦によって絶縁膜を除去してもよい。複数の半導体基板１０を貫通電極４０によって電気的に接続する。すなわち、上下の（第１及び第２の）半導体基板１０の凸部４２及び凹部３０を電気的に接続（例えば接合）する。凸部４２の外側面と凹部３０の内壁面が接触していてもよい。
【００１９】
本実施の形態では、減圧雰囲気下で、第１の半導体基板１０の凸部４２によって、第２の半導体基板１０の凹部３０を気密状態に塞いで、凹部３０内に閉空間４４を形成する。また、ろう材３４によって、凹部３０及び凸部４２の接合部をシールしてもよい。ろう材３４によって接合強度が増す。
【００２０】
その後、減圧雰囲気を大気圧に開放する。閉空間４４は、気密状態が維持されており、減圧されたまま（例えば真空）になっている。したがって、熱によって気泡が膨張して半導体チップが破損することがない。したがって、半導体装置の信頼性が高まる。
【００２１】
図３に示すように、凹部３０を気密状態で塞ぐために、凸部３０及び凹部４２（例えばその接合部）の周囲に封止材料４６を設けてもよい。封止材料４６は、スタックされた半導体基板１０の間に充填してもよい。なお、封止材料４６を設ける工程は、減圧雰囲気を大気圧に開放する前に行ってもよいし、大気圧に開放後に行ってもよい。
【００２２】
スタックされた半導体基板１０のうち、最も外側の凸部４２を有する半導体基板１０には、貫通電極を有しない半導体基板５０をスタックしてもよい。半導体基板５０の内容は、貫通電極を有しない点を除き、半導体基板１０の内容が該当する。したがって、半導体基板１０の凸部４２を、半導体基板５０の電極５４に接合してもよい。
【００２３】
図４に示すように、スタックされた半導体基板１０あるいはこれに加えて半導体基板５０が半導体ウエハである場合、これらを切断（例えばダイシング）してもよい。切断には、カッタ（例えばダイサ）５２又はレーザ（例えばＣＯ2レーザ、ＹＡＧレーザ等）を使用してもよい。以上の工程により、半導体装置を製造することができる。なお、上述した例では、スタックされる半導体基板１０の全てが半導体ウエハであったが、半導体ウエハである半導体基板１０に、半導体チップである半導体基板１０をスタックしてもよい。
【００２４】
図５は、本実施の形態に係る半導体装置を示す図である。半導体装置は、スタックされた複数の半導体チップ６０を有する。半導体チップ６０は、第１の面２０から第２の面３６に貫通する貫通電極４０を有する。貫通電極４０は、第１の面２０の側に凹部３０を有し、第２の面３６の側に凸部４２を有する。いずれかの（第１の）半導体チップ６０の凸部４２によって、他の（第２の）半導体チップ６０の凹部３０が気密状態で塞がれている。凹部３０内に閉空間４４が形成されている。閉空間４４は、減圧されてなる。
【００２５】
スタックされた半導体チップ６０のうち、最も外側の凸部４２を有する半導体チップ６０には、貫通電極を有しない半導体チップ７０をスタックしてもよい。半導体チップ７０の内容は、貫通電極を有しない点を除き、半導体チップ６０の内容が該当する。したがって、半導体チップ６０の凸部４２を、半導体チップ７０の電極７４に接合してもよい。
【００２６】
スタックされた複数の半導体チップ６０は、配線基板８０に実装されてもよい。スタックされた複数の半導体チップ６０のうち、最も外側の半導体チップ６０は、配線基板（例えばインターポーザ）８０に実装してもよい。その実装にはフェースダウンボンディングを適用してもよい。その場合、最も外側（例えば最も下側）の凹部３０を有する半導体チップ６０が、配線基板８０に実装される。また、貫通電極４０と配線パターン８２が電気的に接続（例えば接合）される。配線基板８０には、スルーホール８４が形成されており、両面の電気的な接続を図ってもよい。スルーホール８４の開口と凹部３０の開口を位置合わせしてもよい。こうすることで、凹部３０が外部に開放され、閉空間が形成されず、気泡の膨張による破損が生じない。あるいは、図示しない例として、スタックされた複数の半導体チップ６０を、配線基板８０にフェースアップボンディングしてもよい。その場合、半導体チップ６０の凸部４２を配線パターン８２に電気的に接続（例えば接合）する。配線基板８０には、配線パターン８２に電気的に接続された外部端子（例えばハンダボール）が設けられている。あるいは、半導体チップ６０に応力緩和層を形成し、その上に電極１４から配線パターンを形成し、その上に外部端子を形成してもよい。その他の内容は、上述した製造方法から導くことができる。
【００２７】
（第２の実施の形態）
図６（Ａ）〜図６（Ｂ）は、本発明の第２の実施の形態に係る半導体装置の製造方法を説明する図である。本実施の形態では、図６（Ａ）に示すように、貫通電極１４０を有する半導体基板１１０を使用する。貫通電極１４０は、凹部１３０及び凸部１４２を有する。凹部１３０は、底から開口に向けてすぼむように形成されている。凸部１４２は、先端に向かうにつれて拡がるように形成されている。この点を除き、貫通電極１４０には、第１の実施の形態で説明した貫通電極４０の内容（構成及び製造方法を含む。）が該当し、半導体基板１１０には、第１の実施の形態で説明した半導体基板１０の内容（構成及び製造方法を含む。）が該当する。
【００２８】
図６（Ｂ）に示すように、複数の半導体基板１１０をスタックする。そして、１つの（第１の）半導体基板１１０の凸部１４２を、他の（第２の）半導体基板１１０の凹部１３０の開口部に接合する。接合には、ろう接を適用してもよい。例えば、予め凹部１３０の開口部（例えば角部）に設けられたろう材１３４を使用してもよい。こうして、凹部１３０を気密状態で塞いで閉空間１４４を形成する。閉空間１４４の形成は、減圧雰囲気下で行う。減圧雰囲気を大気圧に開放すると、閉空間１４４は減圧された状態となる。その詳細は、第１の実施の形態で説明した内容が該当する。また、本実施の形態に係る製造方法によって製造された半導体装置は、上記製造方法から導くことができる内容を有する。その作用効果も、第１の実施の形態で説明した通りである。
【００２９】
図７には、複数の半導体チップが積層されてなる半導体装置１が実装された回路基板１０００が示されている。上述した半導体装置を有する電子機器として、図８にはノート型パーソナルコンピュータ２０００が示され、図９には携帯電話３０００が示されている。
【００３０】
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【図１】 図１（Ａ）〜図１（Ｃ）は、本発明の第１の実施の形態に係る半導体装置の製造方法を説明する図である。
【図２】 図２（Ａ）〜図２（Ｂ）は、本発明を適用した第１の実施の形態に係る半導体装置の製造方法を説明する図である。
【図３】 図３は、本発明を適用した第１の実施の形態に係る半導体装置の製造方法を説明する図である。
【図４】 図４は、本発明を適用した第１の実施の形態に係る半導体装置の製造方法を説明する図である。
【図５】 図５は、本発明を適用した第１の実施の形態に係る半導体装置を示す図である。
【図６】 図６（Ａ）〜図６（Ｂ）は、本発明の第２の実施の形態に係る半導体装置の製造方法を説明する図である。
【図７】 図７は、本発明の実施の形態に係る回路基板を示す図である。
【図８】 図８は、本発明の実施の形態に係る電子機器を示す図である。
【図９】 図９は、本発明の実施の形態に係る電子機器を示す図である。
【符号の説明】
１０ 半導体基板、 １２ 集積回路、 ２０ 第１の面、 ３０ 凹部、
３６ 第２の面、 ４０ 貫通電極、 ４２ 凸部、 ４４ 閉空間、
４６ 封止材料、 ６０ 半導体チップ
Claims (11)
- スタックされた複数の半導体チップを有し、
それぞれの前記半導体チップは、第１の面から第２の面に貫通する貫通電極を有し、前記貫通電極は、前記第１の面の側に凹部を有し、前記第２の面の側に凸部を有し、
前記複数の半導体チップのうち第１の半導体チップの前記凸部によって、前記複数の半導体チップのうち第２の半導体チップの前記凹部が気密状態で塞がれて、前記凹部内に閉空間が形成され、前記閉空間は、減圧され、
前記第１の半導体チップの前記凸部は、前記第２の半導体チップの前記凹部に入り込んでなり、
前記凹部を気密状態で塞ぐために、前記凸部及び前記凹部の周囲に封止材料が設けられ、
前記凸部は、先端に向かうにつれて細くなるように形成されてなる半導体装置。 - 請求項１記載の半導体装置において、
前記凹部は、底から開口に向けて拡がるように形成されてなる半導体装置。 - スタックされた複数の半導体チップを有し、
それぞれの前記半導体チップは、第１の面から第２の面に貫通する貫通電極を有し、前記貫通電極は、前記第１の面の側に凹部を有し、前記第２の面の側に凸部を有し、
前記複数の半導体チップのうち第１の半導体チップの前記凸部によって、前記複数の半導体チップのうち第２の半導体チップの前記凹部が気密状態で塞がれて、前記凹部内に閉空間が形成され、前記閉空間は、減圧されてなり、
前記第１の半導体チップの前記凸部は、前記第２の半導体チップの前記凹部の開口部に接合されてなり、
前記凹部を気密状態で塞ぐために、前記凸部及び前記凹部の周囲に封止材料が設けられ、
前記凸部は、先端に向かうにつれて拡がるように形成されてなる半導体装置。 - 請求項３記載の半導体装置において、
前記凹部は、底から開口に向けてすぼむように形成されてなる半導体装置。 - 請求項１から請求項４のいずれかに記載の半導体装置において、
前記貫通電極は、前記凹部の内側面を形成する側壁部と、前記凹部の底面を形成する底壁部と、を有し、
前記側壁部は、前記第２の面から突出しないように形成され、
前記底壁部は、少なくとも一部が前記第２の面から突出して前記凸部を構成する半導体装置。 - （ａ）第１の面から第２の面に貫通する貫通電極を有し、前記貫通電極は、前記第１の面の側に凹部を有し、前記第２の面の側に凸部を有する複数の半導体基板をスタックすること、
（ｂ）減圧雰囲気下で、前記複数の半導体基板のうち第１の半導体基板の前記凸部によって、前記複数の半導体チップのうち第２の半導体基板の前記凹部を気密状態に塞いで、前記凹部内に閉空間を形成すること、及び、
（ｃ）その後、前記減圧雰囲気を大気圧に開放すること、
を含み、
前記（ｂ）工程で、前記凹部を気密状態で塞ぐために、前記凸部及び前記凹部の周囲に封止材料を設ける半導体装置の製造方法。 - 請求項６記載の半導体装置の製造方法において、
前記（ａ）工程で、前記凸部を前記凹部に入り込ませ、前記凸部の表面と前記凹部の内面を接触させる半導体装置の製造方法。 - 請求項７記載の半導体装置の製造方法において、
前記（ａ）工程前に、前記凸部の表面と前記凹部の内面の少なくとも一方には絶縁膜が形成されており、
前記凸部の表面と前記凹部の内面の摩擦によって、前記絶縁膜を除去する半導体装置の製造方法。 - 請求項６記載の半導体装置の製造方法において、
前記（ｂ）工程で、前記凸部の先端部を前記凹部の開口部に接合する半導体装置の製造方法。 - 請求項１から請求項５のいずれかに記載の半導体装置が実装されてなる回路基板。
- 請求項１から請求項５のいずれかに記載の半導体装置を有する電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003007279A JP4009846B2 (ja) | 2003-01-15 | 2003-01-15 | 半導体装置及びその製造方法、回路基板並びに電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003007279A JP4009846B2 (ja) | 2003-01-15 | 2003-01-15 | 半導体装置及びその製造方法、回路基板並びに電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004221347A JP2004221347A (ja) | 2004-08-05 |
| JP4009846B2 true JP4009846B2 (ja) | 2007-11-21 |
Family
ID=32897422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003007279A Expired - Lifetime JP4009846B2 (ja) | 2003-01-15 | 2003-01-15 | 半導体装置及びその製造方法、回路基板並びに電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4009846B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9000575B2 (en) | 2011-02-24 | 2015-04-07 | Seiko Epson Corporation | Semiconductor device having stacked substrates with protruding and recessed electrode connection |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7491582B2 (en) | 2004-08-31 | 2009-02-17 | Seiko Epson Corporation | Method for manufacturing semiconductor device and semiconductor device |
| US7518251B2 (en) * | 2004-12-03 | 2009-04-14 | General Electric Company | Stacked electronics for sensors |
| KR100884238B1 (ko) | 2006-05-22 | 2009-02-17 | 삼성전자주식회사 | 앵커형 결합 구조를 갖는 반도체 패키지 및 그 제조 방법 |
| JP2007318143A (ja) * | 2006-05-22 | 2007-12-06 | Samsung Electronics Co Ltd | 半導体構造体及びその製造方法 |
| KR20120052734A (ko) | 2010-11-16 | 2012-05-24 | 삼성전자주식회사 | 반도체 칩 및 반도체 칩의 형성 방법 |
-
2003
- 2003-01-15 JP JP2003007279A patent/JP4009846B2/ja not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9000575B2 (en) | 2011-02-24 | 2015-04-07 | Seiko Epson Corporation | Semiconductor device having stacked substrates with protruding and recessed electrode connection |
| US9209112B2 (en) | 2011-02-24 | 2015-12-08 | Seiko Epson Corporation | Semiconductor device having stacked substrates with protruding and recessed electrode connection |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004221347A (ja) | 2004-08-05 |
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| A621 | Written request for application examination |
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|
| RD04 | Notification of resignation of power of attorney |
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| A977 | Report on retrieval |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100914 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100914 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110914 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120914 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130914 Year of fee payment: 6 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R360 | Written notification for declining of transfer of rights |
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| R371 | Transfer withdrawn |
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| S111 | Request for change of ownership or part of ownership |
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|
| R350 | Written notification of registration of transfer |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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