JP4016558B2 - アクティブマトリクス基板とその製造方法及び電気光学装置並びに電子機器 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims description 95
- 239000011159 matrix material Substances 0.000 title claims description 43
- 238000004519 manufacturing process Methods 0.000 title claims description 25
- 239000010408 film Substances 0.000 claims description 96
- 239000010409 thin film Substances 0.000 claims description 91
- 239000003990 capacitor Substances 0.000 claims description 89
- 239000004065 semiconductor Substances 0.000 claims description 56
- 238000003860 storage Methods 0.000 claims description 32
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 22
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 20
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 15
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 14
- 239000000463 material Substances 0.000 claims description 5
- 238000010030 laminating Methods 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 114
- 239000004973 liquid crystal related substance Substances 0.000 description 47
- 238000000034 method Methods 0.000 description 30
- 239000011229 interlayer Substances 0.000 description 15
- 229910052751 metal Inorganic materials 0.000 description 11
- 239000002184 metal Substances 0.000 description 11
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 10
- 150000002500 ions Chemical class 0.000 description 9
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 239000011651 chromium Substances 0.000 description 7
- 239000003566 sealing material Substances 0.000 description 7
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- 230000000903 blocking effect Effects 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 229910052804 chromium Inorganic materials 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 3
- 230000010365 information processing Effects 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000010453 quartz Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 238000001771 vacuum deposition Methods 0.000 description 2
- 239000004925 Acrylic resin Substances 0.000 description 1
- 229920000178 Acrylic resin Polymers 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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- Liquid Crystal (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Thin Film Transistor (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Liquid Crystal Display Device Control (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリクス基板とその製造方法及び液晶装置並びに電子機器に関し、特に、液晶装置において複数の走査線および複数のデータ線と複数の外部回路接続端子との間各々に設けられたノイズフィルタ素子の構成に関するものである。
【０００２】
【従来の技術】
高解像度で精細なマトリクス表示ができるデバイスとして、アクティブマトリクス駆動方式の液晶表示装置がある。
このアクティブマトリクス駆動方式には、薄膜トランジスタ（Thin Film Transistor, 以下、ＴＦＴとも称する）やＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Emmition Transistor）等の三端子素子を用いてスイッチングする方式と、ＰＩＮダイオードやＴＦＤ（Thin Film Diode）素子等の二端子非線形素子を用いてスイッチングする方式がある。
例えば、ＴＦＴをスイッチング素子として用いた液晶表示装置は、ガラス基板上に画素電極及びＴＦＴをマトリクス状に形成し、ＴＦＴで画素電極をスイッチングするもので、さらに詳しく述べると、ガラス基板上に、縦横に多数の走査線およびデータ線を格子状に配置し、これらの各交点に対応して多数のＴＦＴを形成することでＴＦＴアレイ基板が構成される。
【０００３】
各ＴＦＴにおいては、そのゲート電極が走査線に接続され、その半導体層のソース領域がデータ線に接続され、その半導体層のドレイン領域が画素電極に接続されている。そして、走査線を介してＴＦＴのゲート電極に走査信号が供給されると、該ＴＦＴのソース領域−ドレイン領域間のチャネル領域が反転してＴＦＴがオン状態となり、データ線を介して半導体層のソース領域に供給される画像信号がチャネル領域を介して画素電極に供給される。
この様な液晶表示装置においては、複数の走査線および複数のデータ線各々は、それぞれに接続される外部回路接続端子を介してプリント基板等の外部回路に電気的に接続されている。そして、これら走査線およびデータ線と外部回路接続端子との間各々には、外部回路からのノイズの侵入を低減するために外部部品であるノイズ除去用フィルタキャパシタ等のノイズフィルタ素子が設けられている。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来のノイズフィルタ素子を用いた液晶装置では、走査線およびデータ線と外部回路接続端子との間の配線に外部部品であるノイズフィルタ素子を取り付けているために、ノイズの遮断性能を高めようとするとノイズフィルタ素子のサイズも大きくせざるを得ず、ノイズフィルタ素子のさらなる小型化、省スペース化を図ることが難しいという問題点があった。
また、ノイズフィルタ素子を配線に接続しているために、接続部分においては接続不良や断線等が生じるおそれがあり、その結果、ノイズの遮断性能が低下したり、製品の歩留まりが低下したり、接続部分の経時劣化により信頼性が低下する等の不具合が生じるおそれがあった。
また、この液晶装置の製造ラインにおいては、走査線およびデータ線と外部回路接続端子との間の配線にノイズフィルタ素子を取り付ける工程が必要となり、製造コストを押し上げる一因になっている。
【０００５】
本発明は、上記の課題を解決するためになされたものであって、外部回路からのノイズが効果的に遮断されることで動作の信頼性が高く、小型化、省スペース化が図れ、製品の歩留まりの低下や信頼性の低下を招くおそれがなく、しかも低価格化が可能なアクティブマトリクス基板とその製造方法及び液晶装置並びに電子機器を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記の目的を達成するために、本発明のアクティブマトリクス基板は、基板上に、互いに交差して設けられた複数の走査線および複数のデータ線と、該複数の走査線および複数のデータ線の少なくとも一方に信号を供給する外部回路接続端子と、走査線駆動回路と、データ線駆動回路と、前記走査線と前記データ線との交差に対応してマトリクス状に配置された複数の画素電極、該画素電極のスイッチング素子である複数の薄膜トランジスタ、および複数の蓄積容量とを有するアクティブマトリクス基板であって、前記走査線駆動回路および前記データ線駆動回路のそれぞれと前記外部回路接続端子とを接続する配線に、前記薄膜トランジスタのゲート絶縁膜と同層の誘電体層を、前記薄膜トランジスタの半導体層と同層の半導体層と、前記薄膜トランジスタのゲート電極と同層の容量線と、で挟持した薄膜容量素子を設けてなり、前記薄膜容量素子を構成する前記容量線がコンタクトホールを介して前記配線に電気的に接続されるとともに、前記薄膜容量素子を構成する前記半導体層がグランド電位に固定されたことを特徴とする。
【０００７】
従来のアクティブマトリクス基板の場合、走査線およびデータ線と外部回路接続端子との間の配線に外部部品であるノイズフィルタ素子を取り付けているために、ノイズフィルタ素子の小型化、省スペース化を図ることが難しく、その結果、装置の小型化に対応することが難しい。
また、ノイズフィルタ素子を配線に接続していることから、接続不良や断線等が生じるおそれがあり、その結果、製品の歩留まり低下や信頼性の低下を招くおそれがある。
【０００８】
これに対し、本発明のアクティブマトリクス基板では、外部回路接続端子に、誘電体層を一対の電極層で挟持してなる積層構造の薄膜容量素子を設けたので、前記外部回路接続端子に外部信号回路から信号が入力した場合、この信号に重畳されたノイズは前記薄膜容量素子により吸収され、ノイズのレベルが低下する。このノイズが低減された信号がアクティブマトリクス基板内の内部回路に入力するので、ノイズに起因する誤動作が減少し、アクティブマトリクス基板の動作の信頼性が向上する。
【０００９】
また、容量素子を積層構造の薄膜容量素子としたので、誘電体層の膜厚が薄くなり、それに応じて容量が増加し、ノイズの遮断性能が向上する。また、容量素子を薄膜化することで全体形状を小さくすることが可能になり、より小型化、省スペース化を図ることができる。
また、容量素子を積層構造の薄膜容量素子としたので、従来のノイズフィルタ素子等と比べて特性（容量）のバラツキが小さくなり、ノイズの遮断性能のバラツキが小さくなる。
【００１０】
本発明のアクティブマトリクス基板においては、前記誘電体層を複数種の誘電体層を積層した構成としてもよい。このような構成とすることにより、薄膜容量素子の容量を大きくすることが可能になり、外部回路からのノイズが効果的に遮断され、アクティブマトリクス基板の動作の信頼性が高まる。
【００１１】
前記誘電体層を、シリコン酸化物、シリコン窒化物より選択した１種からなる誘電体膜、または前記２種を複数層に積層してなる誘電体多層膜としてもよい。
誘電体層を構成する物質として、シリコン酸化物、あるいは該シリコン酸化物より誘電率の大きいシリコン窒化物を用いれば、誘電体層の誘電率が高まり、薄膜容量素子の容量が増加するので好ましい。
【００１２】
さらに、前記誘電体層を誘電体多層膜、すなわち、シリコン酸化物及びシリコン窒化物を積層して、２層構造、３層構造等の多層構造とすれば、誘電体層のリーク電流が低減でき、信頼性がさらに高まるので、なお好ましい。
複数の前記薄膜容量素子各々の容量を、該薄膜容量素子が接続される前記走査線または前記データ線に対応して設定した構成としてもよい。
また、前記薄膜容量素子を、前記蓄積容量、前記薄膜トランジスタに設けられた容量及び前記画素電極に設けられた容量と並列接続した構成としてもよい。
【００１３】
本発明のアクティブマトリクス基板の製造方法は、基板上に、互いに交差して設けられた複数の走査線および複数のデータ線と、該複数の走査線および複数のデータ線の少なくとも一方に信号を供給する外部回路接続端子と、走査線駆動回路と、データ線駆動回路と、前記走査線と前記データ線との交差に対応してマトリクス状に配置された複数の画素電極、該画素電極のスイッチング素子である複数の薄膜トランジスタ、および複数の蓄積容量とを有するアクティブマトリクス基板の製造方法であって、前記蓄積容量を形成すると同時に、前記走査線駆動回路および前記データ線駆動回路のそれぞれと前記外部回路接続端子とを接続する配線に、前記薄膜トランジスタのゲート絶縁膜と同層の誘電体層を、前記薄膜トランジスタの半導体層と同層の半導体層と、前記薄膜トランジスタのゲート電極と同層の容量線とで挟持してなり、前記容量線がコンタクトホールを介して前記配線に電気的に接続されるとともに、前記半導体層がグランド電位に固定された薄膜容量素子を形成することを特徴とする。
【００１４】
本発明のアクティブマトリクス基板の製造方法によれば、画素内の蓄積容量を形成すると略同時に、外部回路接続端子に、前記蓄積容量と略同一構造である誘電体層を一対の電極層で挟持した薄膜容量素子を形成するので、ノイズに起因する誤動作が無く、したがって動作の信頼性が高く、小型化、省スペース化を図ることができ、しかも製造コストを低減することが可能なアクティブマトリクス基板を容易に実現することができる。
前記薄膜容量素子を、前記薄膜トランジスタを形成する工程により、該薄膜トランジスタの形成と同時に形成することとしてもよい。これにより、動作の信頼性がさらに高く、製造コストをさらに低減することが可能なアクティブマトリクス基板を実現することができる。
【００１５】
本発明の電気光学装置は、上記本発明のアクティブマトリクス基板と対向基板との間に電気光学物質を挟持してなることを特徴とする。
これによれば、動作の信頼性が高く、しかも小型化、省スペース化が可能な電気光学装置を実現することができる。
【００１６】
本発明の電子機器は、上記本発明の電気光学装置を備えたことを特徴とする。
これによれば、動作の信頼性が高く、しかも小型化、省スペース化が可能な表示部を有する電子機器を実現することができる。
【００１７】
【発明の実施の形態】
以下、本発明の一実施の形態を図１〜図８を参照して説明する。
図１は、本実施の形態の電気光学装置の一例である液晶装置の全体構成を示す平面図である。図２は、図１のＡ領域の拡大平面図である。図３は、画像表示領域を構成する複数の画素における各種素子、配線等の等価回路である。図４はデータ線、走査線、画素電極等が形成されたＴＦＴアレイ基板（アクティブマトリクス基板）における隣接する複数の画素群の平面図である。図５は、右側が蓄積容量部を示す図４のＡ−Ａ’線に沿う断面図、左側がＴＦＴ部を示す図４のＢ−Ｂ’線に沿う断面図である。図６は、薄膜容量素子を示す図２のＣ−Ｃ’線に沿う断面図である。図７は、ＴＦＴアレイ基板の製造プロセスの前工程を説明するための工程断面図である。図８は、ＴＦＴアレイ基板の製造プロセスの後工程を説明するための工程断面図である。
なお、図５及び図６においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００１８】
［液晶装置の全体構成］
まず、本実施の形態の液晶装置の全体構成について図１及び図２を用いて説明する。
図１及び図２において、液晶装置１の主構成要素であるＴＦＴアレイ基板２の上には、シール材３がその縁に沿って設けられており、このシール材３の内側が画像表示領域になっている。そして、このシール材３の内側に並行して額縁としての第２遮光膜４が設けられている。このシール材３の外側の領域には、ＴＦＴアレイ基板２の一辺に沿ってデータ線駆動回路５が設けられ、この一辺に隣接する２辺に沿って走査線駆動回路６が設けられている。このデータ線駆動回路５及び走査線駆動回路６は、ＴＦＴアレイ基板２の一辺に沿って設けられた外部回路接続端子７に配線８を介して電気的に接続されている。そして、各配線８には、外部回路から外部回路接続端子７に入力する信号に重畳されたノイズを低減するための薄膜容量素子９が設けられている。
【００１９】
なお、走査線に供給される走査信号遅延が問題にならないのならば、走査線駆動回路６は片側だけでも良いことは言うまでもない。また、データ線駆動回路５を画像表示領域の辺に沿って両側に配列してもよい。例えば、奇数列のデータ線は画像表示領域の一方の辺に沿って配設されたデータ線駆動回路５から画像信号を供給し、偶数列のデータ線は前記画像表示領域の反対側の辺に沿って配設されたデータ線駆動回路５から画像信号を供給するようにしてもよい。このようにデータ線を櫛歯状に駆動するようにすれば、データ線駆動回路５の占有面積を拡張することができるため、複雑な回路を構成することが可能となる。
【００２０】
さらに、ＴＦＴアレイ基板２の残る一辺には、画像表示領域の両側に設けられた走査線駆動回路６間をつなぐための複数の配線１０が設けられている。また、対向基板１１のコーナー部の少なくとも１箇所には、ＴＦＴアレイ基板２と対向基板１１との間で電気的導通をとるための導通材１２が設けられている。そして、シール材３とほぼ同じ輪郭を持つ対向基板１１が当該シール材３によりＴＦＴアレイ基板２に固着されている。
【００２１】
［液晶装置要部の構成］
次に、本実施の形態の液晶装置の要部である画像表示領域について図３及び図４を用いて説明する。
図３において、画像表示領域を構成するマトリクス状に形成された複数の画素は、画素電極２１と当該画素電極２１を制御するためのＴＦＴ２２がマトリクス状に複数形成されており、画像信号を供給するデータ線２３が当該ＴＦＴ２２のソース領域に電気的に接続されている。なお、データ線２３に書き込む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給しても、あるいは相隣接する複数のデータ線２３同士に対して、グループ毎に供給するようにしても良い。
【００２２】
また、ＴＦＴ２２のゲート電極に走査線２４が電気的に接続されており、所定のタイミングで走査線２４に対してパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍを、この順に線順次で印加するように構成されている。画素電極２１は、ＴＦＴ２２のドレイン領域に電気的に接続されており、スイッチング素子であるＴＦＴ２２を一定期間だけそのスイッチを閉じることにより、データ線２３から供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込むようになっている。
【００２３】
この画素電極２１を介して液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、対向基板（後述する）に形成された対向電極（後述する）との間で一定期間保持される。ここで、保持された画像信号がリークするのを防ぐために、画素電極２１と対向電極との間に形成される液晶容量と並列に蓄積容量部２５を付加する。
また、符号２６は、蓄積容量をなすＭＯＳトランジスタのゲート線に相当する容量線である。この蓄積容量により、画素電極２１の電圧はソース電圧が印加された時間よりも３桁も長い時間だけ保持される。これにより、画素電極２１の保持特性はさらに改善され、コントラスト比の高い液晶装置を実現することができる。
【００２４】
図４に示すように、液晶装置の一方の基板をなすＴＦＴアレイ基板２上には、インジウム錫酸化物（Indium Tin Oxide, 以下、ＩＴＯと略記する）等の透明導電膜からなる複数の画素電極２１がマトリクス状に配置されている。なお、図４では、画素電極２１の輪郭を破線で示している。
この画素電極２１の紙面縦方向に延びる辺に沿ってデータ線２３が設けられている。図４では、データ線２３の輪郭を２点鎖線で示している。
また、画素電極２１の紙面横方向に延びる辺に沿って走査線２４および容量線２６が設けられている。図４では、走査線２４および容量線２６ともに輪郭を実線で示している。
【００２５】
本実施の形態においては、ポリシリコン膜からなる半導体層２８（図４では、その輪郭を１点鎖線で示している）は、データ線２３と走査線２４の交差点の近傍でＵ字状に形成され、そのＵ字状部２８ａの一端が隣接するデータ線２３の方向（紙面右方向）および当該データ線２３に沿う方向（紙面上方向）に長く延びている。この半導体層２８のＵ字状部２８ａの両端には、コンタクトホール２９，３０が形成されている。ここでは、一方のコンタクトホール２９は、データ線２３と半導体層２８のソース領域とを電気的に接続するソースコンタクトホールとされており、他方のコンタクトホール３０はドレイン電極３１（輪郭を２点鎖線で示す）と半導体層２８のドレイン領域とを電気的に接続するドレインコンタクトホールとされている。そして、このドレイン電極３１上のドレインコンタクトホール３０が設けられた側と反対側の端部には、ドレイン電極３１と画素電極２１とを電気的に接続するための画素コンタクトホール３２が形成されている。
【００２６】
本実施の形態においては、ＴＦＴ２２はｎチャネル型ＴＦＴである。このＴＦＴ２２は、半導体層２８のＵ字状部２８ａが走査線２４と交差しており、半導体層２８と走査線２４が２回交差する構成になっているため、１つの半導体層上に２つのゲートが形成されたＴＦＴ、いわゆるデュアルゲート型ＴＦＴになっている。また、容量線２６は走査線２４に沿って紙面横方向に配列されている画素を貫くように延びるとともに、分岐した一部２６ａがデータ線２３に沿って紙面縦方向に延びる構成になっている。そして、ともにデータ線２３に沿って長く延びる半導体層２８と容量線２６とにより蓄積容量部２５が構成されている。
【００２７】
本実施の形態においては、蓄積容量部２５はｎ型の半導体層を一対の電極層で挟持した積層構造を有しており、容量線２６と平面的に重なる蓄積容量部２５の半導体層２８中に不純物イオンであるリン（Ｐ）イオンがドープされたことによりｎ型の半導体層とされている。
【００２８】
次に、本実施の形態の液晶装置の断面構造について図５及び図６について説明する。
図５に示すように、この液晶装置のＴＦＴ２２及び蓄積容量部２５においては、一対の透明基板４３，４４が対向配置されており、その一方の透明基板４３を含むＴＦＴアレイ基板２と、これに対向配置される他方の透明基板４４を含む対向基板１１とを備え、これら基板２，１１間に液晶４６が挟持されている。透明基板４３，４４は、例えばガラス基板や石英基板等、可視光に対して透光性を有する基板により構成されている。
【００２９】
図５の左側に示すＴＦＴ２２においては、ＴＦＴアレイ基板２を構成する透明基板４３上にシリコン酸化膜等からなる下地絶縁膜４７が設けられ、この下地絶縁膜４７上には例えば膜厚が５０ｎｍ程度のポリシリコン膜からなる半導体層２８が設けられ、この半導体層２８を覆うように膜厚が５０〜１５０ｎｍ程度のシリコン酸化膜等からなるゲート絶縁膜をなす絶縁薄膜４８（誘電体層）が全面に形成されている。そして、前記下地絶縁膜４７上には、各画素電極２１をスイッチング制御するＴＦＴ２２が設けられ、ＴＦＴ２２は、ゲート電極となるＴａ（タンタル）等の金属からなる走査線２４、当該走査線２４からの電界によりチャネルが形成される半導体層２８のチャネル領域４９、走査線２４と半導体層２８とを絶縁するゲート絶縁膜をなす絶縁薄膜４８、ソース電極となるアルミニウム等の金属からなるデータ線２３、半導体層２８のソース領域５０およびドレイン領域５１を備えている。
【００３０】
また、走査線２４上、絶縁薄膜４８上を含むＴＦＴアレイ基板２上には、ソース領域５０へ通じるソースコンタクトホール２９、ドレイン領域５１へ通じるドレインコンタクトホール３０（図５には図示せず）が各々形成された第１層間絶縁膜５２が形成されている。つまり、データ線２３は、絶縁薄膜４８及び第１層間絶縁膜５２を貫通するソースコンタクトホール２９を介してソース領域５０に電気的に接続されている。
【００３１】
さらに、図５の右側に示すように、第１層間絶縁膜５２上にはデータ線２３と同一層の金属からなるドレイン電極３１が形成され、ドレイン電極３１へ通じる画素コンタクトホール３２が形成された第２層間絶縁膜５３が形成されている。つまり、ドレイン領域５１はドレイン電極３１を介して画素電極２１と電気的に接続されている。なお、図３には図示していないが、半導体層２８のドレイン領域５１とドレイン電極３１とは、第１層間絶縁膜５２に形成されたドレインコンタクトホール３０を介して電気的に接続されている。
【００３２】
一方、図５の右側に示す蓄積容量部２５においては、ＴＦＴアレイ基板２を構成する透明基板４３上にシリコン酸化膜等からなる下地絶縁膜４７が設けられ、下地絶縁膜４７上にはＴＦＴ２２の半導体層２８と一体に形成されリン（Ｐ）がドープされたｎ型の半導体層２８が設けられ、この半導体層２８を覆うように絶縁薄膜４８が全面に形成されている。絶縁薄膜４８上に、走査線２４と同一層の金属からなる容量線２６が形成され、容量線２６を覆うように第１層間絶縁膜５２が全面に形成され、半導体層２８の上方かつ第１層間絶縁膜５２上にはドレイン電極３１が形成され、ドレイン電極３１を覆うように第２層間絶縁膜５３が全面に形成されている。
【００３３】
そして、この第２層間絶縁膜５３を貫通してドレイン電極３１表面に達する画素コンタクトホール３２が設けられ、この第２層間絶縁膜５３上には画素コンタクトホール３２の部分でドレイン電極３１に電気的に接続されるＩＴＯ等の透明導電膜からなる画素電極２１が設けられている。なお、この第２層間絶縁膜５３はＴＦＴアレイ基板２上を平坦化するための膜として用いられるものであり、例えば平坦性の高い樹脂の一種であるアクリル樹脂が２μｍ程度の膜厚になるように塗布され、その後硬化されることで形成される。
【００３４】
他方、対向基板１１の要部を構成する透明基板４４上には、例えば、クロム（Ｃｒ）等の金属膜、樹脂ブラックレジスト等からなる第１遮光膜５４（ブラックマトリクス）が格子状に形成され、第１遮光膜５４間にはＲ（赤）、Ｇ（緑）、Ｂ（青）の３原色に対応するカラーフィルター層５５が形成されている。そして、このカラーフィルター層５５を覆うようにオーバーコート膜５６が形成され、オーバーコート膜５６上には、画素電極２１と同様、ＩＴＯ（Indium Tin Oxide）等の透明導電膜からなる対向電極５７が全面に形成されている。なお、ＴＦＴアレイ基板２の液晶４６に接する面にはポリイミド等からなる配向膜５８が、対向基板１１の液晶４６に接する面には配向膜５８と同一の材料等からなる配向膜５９がそれぞれ設けられている。
【００３５】
さらに、図６に示す薄膜容量素子９においては、ＴＦＴアレイ基板２を構成する透明基板４３上にシリコン酸化膜等からなる下地絶縁膜４７が設けられ、下地絶縁膜４７上にはＴＦＴ２２の半導体層２８と一体に形成されリン（Ｐ）がドープされたポリシリコンからなるｎ型の半導体層２８が設けられ、この半導体層２８を覆うようにシリコン酸化膜、シリコン窒化膜等からなる絶縁薄膜４８（誘電体膜）が全面に形成されている。絶縁薄膜４８上に、ゲート電極となる走査線２４と同一層の金属からなる容量線２６が形成され、容量線２６を覆うように層間絶縁膜５２が全面に形成され、この層間絶縁膜５２を貫通して容量線２６表面に達するコンタクトホール６０が形成され、この層間絶縁膜５２上にはコンタクトホール６０の部分で容量線２６に電気的に接続されデータ線２３及びドレイン電極３１と同一層の金属からなる配線６１が形成されている。そして、ｎ型の半導体層２８はコンタクトホールを介して配線層６１と電気的に接続してグランド（ＧＮＤ）電位に固定されている。
【００３６】
本実施の形態の液晶装置においては、蓄積容量部２５を、誘電体層である絶縁薄膜４８を下部電極層であるｎ型の半導体層２８と上部電極層である容量線２６により挟持した多層構造としたので、小型化・薄厚化することで容量が増加し、容量線２６の電位を下げても所望の蓄積容量を得ることができる。その結果、絶縁薄膜４８に実効的に印加される電圧を下げることができ、絶縁薄膜４８の欠陥等に起因する絶縁不良の発生確率を下げることができ、製品の歩留まりの向上を図ることができる。また、絶縁薄膜４８への実効印加電圧を下げることで絶縁薄膜４８の経時劣化を抑制することができ、蓄積容量の信頼性を向上させることができる。
【００３７】
また、薄膜容量素子９を、誘電体層である絶縁薄膜４８を、下部電極層であるｎ型の半導体層２８（ＧＮＤ電位）と上部電極層である容量線２６により挟持した多層構造としたので、外部回路接続端子７に外部信号回路から信号が入力した場合、この信号に重畳されたノイズを薄膜容量素子９により吸収し、ノイズのレベルを低下させることができ、ノイズに起因する誤動作を減少させることができ、液晶装置の動作の信頼性を向上させることができる。
また、薄膜化することで全体形状を小さくすることができ、より小型化、省スペース化を図ることができる。
【００３８】
また、薄膜を用いた積層構造としたので、容量のバラツキを小さくすることができ、ノイズの遮断性能のバラツキを小さくすることができる。
なお、絶縁薄膜４８を、シリコン酸化膜及びシリコン窒化膜を積層した２層構造、シリコン酸化膜を一対のシリコン窒化膜で挟持した３層構造、あるいはシリコン酸化膜とシリコン窒化膜を交互に積層した複数層構造等の誘電体多層膜としてもよい。この場合、シリコン酸化膜より誘電率の高いシリコン窒化膜を用いた多層構造としたので、容量を大きくすることができ、ノイズをより効果的に低減することができる。したがって、液晶装置の動作の信頼性をさらに向上させることができる。
【００３９】
［液晶装置の製造プロセス］
次に、上記構成の液晶装置の製造プロセスについて図７及び図８を用いて説明する。
図７は、特に、ＴＦＴアレイ基板２の製造プロセスの前工程を示す工程断面図、図８は、同製造プロセスの後工程を示す工程断面図である。
まず、図７（１）に示すように、化学気相反応法（ＣＶＤ法）等を用いて、ガラス基板、石英基板等の透明基板４３上に下地絶縁膜４７を形成する。ここで、この下地絶縁膜４７がシリコン酸化膜（ＳｉＯ2）１層の場合には、プラズマＣＶＤ法（マイクロ波プラズマＣＶＤ法、光ＣＶＤ法等）あるいは通常のＣＶＤ法等を用いてＳｉＯ2を堆積することで成膜がなされるが、この下地絶縁膜４７がシリコン酸化膜／シリコン窒化膜（ＳｉＯ2／Ｓｉ3Ｎ4）の２層の場合には、プラズマＣＶＤ法あるいは通常のＣＶＤ法等を用いてＳｉＯ2を堆積した後、プラズマＣＶＤ法等を用いてＳｉ３Ｎ４を堆積することで成膜がなされる。
【００４０】
次に、プラズマＣＶＤ法等を用いて下地絶縁膜４７の上にアモルファスシリコン層（amorphous silicon）を形成する。その後、レーザアニール法または急速加熱法等を用いてアモルファスシリコン層に加熱処理を施すことにより、その結晶粒を成長させ、例えば膜厚が５０ｎｍ程度の結晶性のポリシリコン層７０を形成する。なお、ポリシリコン層７０は、減圧ＣＶＤ法等を用いて下地絶縁膜４７上に直接形成してもよい。
【００４１】
次に、図７（２）に示すように、フォトリソグラフィ法を用いて、前記ポリシリコン層７０を上述した半導体層２８のパターンとなるようにパターニングする。
次に、ＴＥＯＳ−ＣＶＤ法、プラズマＣＶＤ法、熱酸化法等を用いて、パターニングされたポリシリコン層７０の表面に、例えば膜厚が５０〜１５０ｎｍ程度のゲート絶縁膜となる絶縁薄膜４８を形成する。なお、熱酸化法を用いて絶縁薄膜４８を形成する際には、アモルファスシリコン層の結晶化も同時に行うことで、このアモルファスシリコン層をポリシリコン層７０とすることができる。
【００４２】
ここで、絶縁薄膜４８がシリコン酸化膜１層の場合、プラズマＣＶＤ法あるいは通常のＣＶＤ法等を用いて形成する。また、シリコン窒化膜１層の場合、プラズマＣＶＤ法等を用いて形成する。さらに、シリコン酸化膜及びシリコン窒化膜を積層した２層構造、シリコン酸化膜を一対のシリコン窒化膜で挟持した３層構造、あるいはシリコン酸化膜とシリコン窒化膜を交互に積層した複数層構造等の誘電体多層膜の場合も、上述した方法により各層を順次形成すればよい。
【００４３】
次に、図７（３）に示すように、蓄積容量部２５及び薄膜容量素子９各々の半導体層２８の容量領域となる部分以外を覆うようにレジストパターン７１を形成し、蓄積容量部２５及び薄膜容量素子９の半導体層２８の容量領域を低抵抗化するために、絶縁薄膜４８を通して蓄積容量部２５及び薄膜容量素子９の半導体層２８の容量領域に、ｎ型のドーパントであるリン（３１Ｐ）イオンをイオン注入する。この際のイオン注入条件としては、加速エネルギーを１０〜８０ｋｅＶ、イオンドーズ量を５×１０14〜５×１０15ｉｏｎｓ／ｃｍ2とすればよい。なお、半導体層２８上に絶縁薄膜４８を形成する前に、例えばリン（３１Ｐ）イオン（ｎ型）を１０〜３０ｋｅＶで半導体層２８中に直接イオン注入しても同様の効果を得ることができる。
この結果、蓄積容量部２５及び薄膜容量素子９各々の半導体層２８は、不純物濃度が約１×１０19〜５×１０20ｃｍ-3のｎ型の半導体層となる。
【００４４】
次に、図８（１）に示すように、レジストパターン７１を剥離した後、絶縁薄膜４８の表面に、厚さが約２００〜約６００ｎｍ（約２０００〜約６０００オングストローム）のＴａ、Ｃｒ、Ａｌ等の金属層からなるＴＦＴ２２の走査線２４、及び蓄積容量部２５及び薄膜容量素子９各々の容量線２６を形成する。この走査線２４および容量線２６の形成は、絶縁薄膜４８の表面に、例えばスパッタリングあるいは真空蒸着によりＴａ、Ｃｒ、Ａｌ等の金属を成膜し、その後、フォトリソグラフィ法を用いて、当該走査線２４および容量線２６等のパターンになるようにパターニングする。
【００４５】
そして、当該走査線２４および容量線２６を形成した後、図示されていないがＰ型領域を覆うようにレジストパターン７２を形成し、次いで、リン（３１Ｐ）イオンを注入する。この時のイオン注入条件は、例えば３１Ｐのイオンドーズ量が５×１０14〜５×１０15ｉｏｎｓ／ｃｍ2程度であり、加速エネルギーは８０ｋｅＶ程度である。
以上の工程により、走査線２４をマスクとして、ＴＦＴ２２の半導体層２８にソース領域５０およびドレイン領域５１が形成される。なお、半導体層２８のうち走査線２４に覆われていた領域はイオン注入がなされないので、ノンドープ領域となり、この領域はチャネル領域４９とされる。
【００４６】
次に、図８（２）に示すように、レジストパターン７２を剥離した後、ＴＦＴ２２、蓄積容量部２５及び薄膜容量素子９を覆うように（第１）層間絶縁膜５２を積層し、その後、ＴＦＴ２２のソースコンタクトホール２９及びドレインコンタクトホール３０、及び薄膜容量素子９のコンタクトホール６０となる位置を開口し、その後、例えばスパッタリングあるいは真空蒸着によりＡｌ等の金属を成膜し、その後フォトリソグラフィ法を用いて、当該データ線２３、ドレイン電極３１及び配線６１等のパターンになるようにパターニングする。
【００４７】
その後、ＴＦＴ２２及び蓄積容量部２５に第２層間絶縁膜５３を積層し、画素コンタクトホール３２となる位置を開口し、その上の所定の領域に膜厚が約５０〜２００ｎｍ程度のＩＴＯ等の透明導電性薄膜からなる画素電極２１を形成する。最後に、ＴＦＴ２２及び蓄積容量部２５の全面に配向膜を形成する。
以上の工程により、本実施の形態のＴＦＴアレイ基板２が完成する。
【００４８】
ここでは、図５に示した対向基板１１については工程図の例示を省略しているが、まず、ガラス基板等の透明基板４４を用意し、この透明基板４４上に第１遮光膜５４および額縁としての第２遮光膜を、例えばＣｒ（クロム）等の金属をスパッタリングした後、フォトリソグラフィー工程、エッチング工程を経て形成する。なお、これら遮光膜は、Ｃｒ、Ｎｉ（ニッケル）、Ａｌ等の金属材料の他、Ｃ（カーボン）やＴｉ（チタン）をフォトレジストに分散した樹脂ブラック等の複合材料により形成してもよい。
【００４９】
その後、カラーフィルター層５５、オーバーコート膜５６を順次形成した後、対向基板１１の全面にスパッタリング等により、ＩＴＯ等の透明導電性薄膜を約５０〜２００ｎｍの厚さに堆積することにより対向電極５７を形成する。さらに、対向電極５７の全面に配向膜５９を形成する。
最後に、上述のように各層が形成されたＴＦＴアレイ基板２と対向基板１１とを対向させて配置し、セル厚が例えば４μｍ程度になるようにシール材により貼り合わせ、空パネルを作製する。次いで、この空パネル内に液晶４６を封入すれば、本実施の形態の液晶装置が完成する。
【００５０】
本実施の形態の液晶装置の製造方法によれば、透明基板４３上に、半導体層２８、絶縁薄膜４８、及び走査線２４及び容量線２６を順次形成することにより、ＴＦＴ２２、蓄積容量部２５及び薄膜容量素子９を同時に形成するので、薄膜容量素子９を形成するための工程を別途設ける必要が無く、製造工程を簡略化することができ、製造コストを低減することができる。
これにより、ノイズに起因する誤動作が無く、したがって動作の信頼性が高く、小型化、省スペース化を図ることができ、しかも安価なＴＦＴアレイ基板２を容易に実現することができる。
【００５１】
［電子機器］
本発明により得られた電気光学装置の一例の液晶装置を使用した電子機器について説明する。
本発明により得られた電気光学装置の一例の液晶装置を表示装置として使用した電子機器の例を図９〜図１１に示す。
図９は、携帯電話の一例を示した斜視図である。
図９において、符号１０００は携帯電話本体を示し、符号１００１は上記の液晶装置を用いた液晶表示部を示している。
【００５２】
図１０は、腕時計型電子機器の一例を示した斜視図である。
図１０において、符号１１００は時計本体を示し、符号１１０１は上記の液晶装置を用いた液晶表示部を示している。
図１１は、ワープロ、パソコンなどの携帯型情報処理装置の一例を示した斜視図である。
図１１において、符号１２００は情報処理装置、符号１２０２はキーボードなどの入力部、符号１２０４は情報処理装置本体、符号１２０６は上記の液晶装置を用いた液晶表示部を示している。
図９から図１１に示す電子機器は、上記の液晶装置を用いた液晶表示部を備えたものであるので、外部回路からのノイズを効果的に低減することで、信頼性に優れた電子機器を実現することができる。
【００５３】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば上記実施の形態ではスイッチング素子としてのＴＦＴ２２、蓄積容量部２５及び薄膜容量素子９の半導体層２８をｎチャネル型としたが、これらの導電型はｐチャネル型であってもよい。また、液晶装置を構成する各種膜の材料、膜厚、寸法、製造条件等の具体的な記載に関しては、上記実施の形態に限ることなく、適宜設計変更が可能である。
【００５４】
【発明の効果】
以上、詳細に説明したように、本発明によれば、アクティブマトリクス基板の外部回路接続端子に、誘電体層を一対の電極層で挟持してなる薄膜容量素子を設けたので、前記外部回路接続端子に外部信号回路から信号が入力した場合、この信号に重畳されたノイズが前記薄膜容量素子により吸収され、このノイズが低減された信号がアクティブマトリクス基板内の内部回路に入力することとなり、ノイズに起因する誤動作が減少し、アクティブマトリクス基板の動作の信頼性を向上させることができる。
【００５５】
また、誘電体層の膜厚を薄くすることができるので、それに応じて容量を増加させることができ、ノイズの遮断性能を向上させることができる。また、容量素子を薄膜化することで全体形状を小さくすることができ、より小型化、省スペース化を図ることができる。
【図面の簡単な説明】
【図１】 本発明の一実施の形態の液晶装置の全体構成を示す平面図である。
【図２】 図１のＡ領域の拡大平面図である。
【図３】 本発明の一実施の形態である液晶装置の画像表示領域を構成する複数の画素における各種素子、配線等の等価回路図である。
【図４】 同、液晶装置の画素構成を示す拡大平面図である。
【図５】 図４のＡ−Ａ’線およびＢ−Ｂ’線に沿う断面図である。
【図６】 図２のＣ−Ｃ’線に沿う断面図である。
【図７】 ＴＦＴアレイ基板の製造プロセスの前工程を説明するための工程断面図である。
【図８】 ＴＦＴアレイ基板の製造プロセスの後工程を説明するための工程断面図である。
【図９】 本発明の液晶装置を備えた電子機器の一例を示す斜視図である。
【図１０】 電子機器の他の例を示す斜視図である。
【図１１】 電子機器のさらに他の例を示す斜視図である。
【符号の説明】
１ 液晶装置
２ 薄膜トランジスタ（ＴＦＴ）アレイ基板（アクティブマトリクス基板）
７ 外部回路接続端子
８ 配線
９ 薄膜容量素子
１０ 配線
１１ 対向基板
２１ 画素電極
２２ ＴＦＴ
２３ データ線
２４ 走査線
２５ 蓄積容量部
２６ 容量線
２８ 半導体層
３１ ドレイン電極
４３，４４ 透明基板
４６ 液晶
４８ 絶縁薄膜（誘電体層）
【発明の属する技術分野】
本発明は、アクティブマトリクス基板とその製造方法及び液晶装置並びに電子機器に関し、特に、液晶装置において複数の走査線および複数のデータ線と複数の外部回路接続端子との間各々に設けられたノイズフィルタ素子の構成に関するものである。
【０００２】
【従来の技術】
高解像度で精細なマトリクス表示ができるデバイスとして、アクティブマトリクス駆動方式の液晶表示装置がある。
このアクティブマトリクス駆動方式には、薄膜トランジスタ（Thin Film Transistor, 以下、ＴＦＴとも称する）やＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Emmition Transistor）等の三端子素子を用いてスイッチングする方式と、ＰＩＮダイオードやＴＦＤ（Thin Film Diode）素子等の二端子非線形素子を用いてスイッチングする方式がある。
例えば、ＴＦＴをスイッチング素子として用いた液晶表示装置は、ガラス基板上に画素電極及びＴＦＴをマトリクス状に形成し、ＴＦＴで画素電極をスイッチングするもので、さらに詳しく述べると、ガラス基板上に、縦横に多数の走査線およびデータ線を格子状に配置し、これらの各交点に対応して多数のＴＦＴを形成することでＴＦＴアレイ基板が構成される。
【０００３】
各ＴＦＴにおいては、そのゲート電極が走査線に接続され、その半導体層のソース領域がデータ線に接続され、その半導体層のドレイン領域が画素電極に接続されている。そして、走査線を介してＴＦＴのゲート電極に走査信号が供給されると、該ＴＦＴのソース領域−ドレイン領域間のチャネル領域が反転してＴＦＴがオン状態となり、データ線を介して半導体層のソース領域に供給される画像信号がチャネル領域を介して画素電極に供給される。
この様な液晶表示装置においては、複数の走査線および複数のデータ線各々は、それぞれに接続される外部回路接続端子を介してプリント基板等の外部回路に電気的に接続されている。そして、これら走査線およびデータ線と外部回路接続端子との間各々には、外部回路からのノイズの侵入を低減するために外部部品であるノイズ除去用フィルタキャパシタ等のノイズフィルタ素子が設けられている。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来のノイズフィルタ素子を用いた液晶装置では、走査線およびデータ線と外部回路接続端子との間の配線に外部部品であるノイズフィルタ素子を取り付けているために、ノイズの遮断性能を高めようとするとノイズフィルタ素子のサイズも大きくせざるを得ず、ノイズフィルタ素子のさらなる小型化、省スペース化を図ることが難しいという問題点があった。
また、ノイズフィルタ素子を配線に接続しているために、接続部分においては接続不良や断線等が生じるおそれがあり、その結果、ノイズの遮断性能が低下したり、製品の歩留まりが低下したり、接続部分の経時劣化により信頼性が低下する等の不具合が生じるおそれがあった。
また、この液晶装置の製造ラインにおいては、走査線およびデータ線と外部回路接続端子との間の配線にノイズフィルタ素子を取り付ける工程が必要となり、製造コストを押し上げる一因になっている。
【０００５】
本発明は、上記の課題を解決するためになされたものであって、外部回路からのノイズが効果的に遮断されることで動作の信頼性が高く、小型化、省スペース化が図れ、製品の歩留まりの低下や信頼性の低下を招くおそれがなく、しかも低価格化が可能なアクティブマトリクス基板とその製造方法及び液晶装置並びに電子機器を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記の目的を達成するために、本発明のアクティブマトリクス基板は、基板上に、互いに交差して設けられた複数の走査線および複数のデータ線と、該複数の走査線および複数のデータ線の少なくとも一方に信号を供給する外部回路接続端子と、走査線駆動回路と、データ線駆動回路と、前記走査線と前記データ線との交差に対応してマトリクス状に配置された複数の画素電極、該画素電極のスイッチング素子である複数の薄膜トランジスタ、および複数の蓄積容量とを有するアクティブマトリクス基板であって、前記走査線駆動回路および前記データ線駆動回路のそれぞれと前記外部回路接続端子とを接続する配線に、前記薄膜トランジスタのゲート絶縁膜と同層の誘電体層を、前記薄膜トランジスタの半導体層と同層の半導体層と、前記薄膜トランジスタのゲート電極と同層の容量線と、で挟持した薄膜容量素子を設けてなり、前記薄膜容量素子を構成する前記容量線がコンタクトホールを介して前記配線に電気的に接続されるとともに、前記薄膜容量素子を構成する前記半導体層がグランド電位に固定されたことを特徴とする。
【０００７】
従来のアクティブマトリクス基板の場合、走査線およびデータ線と外部回路接続端子との間の配線に外部部品であるノイズフィルタ素子を取り付けているために、ノイズフィルタ素子の小型化、省スペース化を図ることが難しく、その結果、装置の小型化に対応することが難しい。
また、ノイズフィルタ素子を配線に接続していることから、接続不良や断線等が生じるおそれがあり、その結果、製品の歩留まり低下や信頼性の低下を招くおそれがある。
【０００８】
これに対し、本発明のアクティブマトリクス基板では、外部回路接続端子に、誘電体層を一対の電極層で挟持してなる積層構造の薄膜容量素子を設けたので、前記外部回路接続端子に外部信号回路から信号が入力した場合、この信号に重畳されたノイズは前記薄膜容量素子により吸収され、ノイズのレベルが低下する。このノイズが低減された信号がアクティブマトリクス基板内の内部回路に入力するので、ノイズに起因する誤動作が減少し、アクティブマトリクス基板の動作の信頼性が向上する。
【０００９】
また、容量素子を積層構造の薄膜容量素子としたので、誘電体層の膜厚が薄くなり、それに応じて容量が増加し、ノイズの遮断性能が向上する。また、容量素子を薄膜化することで全体形状を小さくすることが可能になり、より小型化、省スペース化を図ることができる。
また、容量素子を積層構造の薄膜容量素子としたので、従来のノイズフィルタ素子等と比べて特性（容量）のバラツキが小さくなり、ノイズの遮断性能のバラツキが小さくなる。
【００１０】
本発明のアクティブマトリクス基板においては、前記誘電体層を複数種の誘電体層を積層した構成としてもよい。このような構成とすることにより、薄膜容量素子の容量を大きくすることが可能になり、外部回路からのノイズが効果的に遮断され、アクティブマトリクス基板の動作の信頼性が高まる。
【００１１】
前記誘電体層を、シリコン酸化物、シリコン窒化物より選択した１種からなる誘電体膜、または前記２種を複数層に積層してなる誘電体多層膜としてもよい。
誘電体層を構成する物質として、シリコン酸化物、あるいは該シリコン酸化物より誘電率の大きいシリコン窒化物を用いれば、誘電体層の誘電率が高まり、薄膜容量素子の容量が増加するので好ましい。
【００１２】
さらに、前記誘電体層を誘電体多層膜、すなわち、シリコン酸化物及びシリコン窒化物を積層して、２層構造、３層構造等の多層構造とすれば、誘電体層のリーク電流が低減でき、信頼性がさらに高まるので、なお好ましい。
複数の前記薄膜容量素子各々の容量を、該薄膜容量素子が接続される前記走査線または前記データ線に対応して設定した構成としてもよい。
また、前記薄膜容量素子を、前記蓄積容量、前記薄膜トランジスタに設けられた容量及び前記画素電極に設けられた容量と並列接続した構成としてもよい。
【００１３】
本発明のアクティブマトリクス基板の製造方法は、基板上に、互いに交差して設けられた複数の走査線および複数のデータ線と、該複数の走査線および複数のデータ線の少なくとも一方に信号を供給する外部回路接続端子と、走査線駆動回路と、データ線駆動回路と、前記走査線と前記データ線との交差に対応してマトリクス状に配置された複数の画素電極、該画素電極のスイッチング素子である複数の薄膜トランジスタ、および複数の蓄積容量とを有するアクティブマトリクス基板の製造方法であって、前記蓄積容量を形成すると同時に、前記走査線駆動回路および前記データ線駆動回路のそれぞれと前記外部回路接続端子とを接続する配線に、前記薄膜トランジスタのゲート絶縁膜と同層の誘電体層を、前記薄膜トランジスタの半導体層と同層の半導体層と、前記薄膜トランジスタのゲート電極と同層の容量線とで挟持してなり、前記容量線がコンタクトホールを介して前記配線に電気的に接続されるとともに、前記半導体層がグランド電位に固定された薄膜容量素子を形成することを特徴とする。
【００１４】
本発明のアクティブマトリクス基板の製造方法によれば、画素内の蓄積容量を形成すると略同時に、外部回路接続端子に、前記蓄積容量と略同一構造である誘電体層を一対の電極層で挟持した薄膜容量素子を形成するので、ノイズに起因する誤動作が無く、したがって動作の信頼性が高く、小型化、省スペース化を図ることができ、しかも製造コストを低減することが可能なアクティブマトリクス基板を容易に実現することができる。
前記薄膜容量素子を、前記薄膜トランジスタを形成する工程により、該薄膜トランジスタの形成と同時に形成することとしてもよい。これにより、動作の信頼性がさらに高く、製造コストをさらに低減することが可能なアクティブマトリクス基板を実現することができる。
【００１５】
本発明の電気光学装置は、上記本発明のアクティブマトリクス基板と対向基板との間に電気光学物質を挟持してなることを特徴とする。
これによれば、動作の信頼性が高く、しかも小型化、省スペース化が可能な電気光学装置を実現することができる。
【００１６】
本発明の電子機器は、上記本発明の電気光学装置を備えたことを特徴とする。
これによれば、動作の信頼性が高く、しかも小型化、省スペース化が可能な表示部を有する電子機器を実現することができる。
【００１７】
【発明の実施の形態】
以下、本発明の一実施の形態を図１〜図８を参照して説明する。
図１は、本実施の形態の電気光学装置の一例である液晶装置の全体構成を示す平面図である。図２は、図１のＡ領域の拡大平面図である。図３は、画像表示領域を構成する複数の画素における各種素子、配線等の等価回路である。図４はデータ線、走査線、画素電極等が形成されたＴＦＴアレイ基板（アクティブマトリクス基板）における隣接する複数の画素群の平面図である。図５は、右側が蓄積容量部を示す図４のＡ−Ａ’線に沿う断面図、左側がＴＦＴ部を示す図４のＢ−Ｂ’線に沿う断面図である。図６は、薄膜容量素子を示す図２のＣ−Ｃ’線に沿う断面図である。図７は、ＴＦＴアレイ基板の製造プロセスの前工程を説明するための工程断面図である。図８は、ＴＦＴアレイ基板の製造プロセスの後工程を説明するための工程断面図である。
なお、図５及び図６においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００１８】
［液晶装置の全体構成］
まず、本実施の形態の液晶装置の全体構成について図１及び図２を用いて説明する。
図１及び図２において、液晶装置１の主構成要素であるＴＦＴアレイ基板２の上には、シール材３がその縁に沿って設けられており、このシール材３の内側が画像表示領域になっている。そして、このシール材３の内側に並行して額縁としての第２遮光膜４が設けられている。このシール材３の外側の領域には、ＴＦＴアレイ基板２の一辺に沿ってデータ線駆動回路５が設けられ、この一辺に隣接する２辺に沿って走査線駆動回路６が設けられている。このデータ線駆動回路５及び走査線駆動回路６は、ＴＦＴアレイ基板２の一辺に沿って設けられた外部回路接続端子７に配線８を介して電気的に接続されている。そして、各配線８には、外部回路から外部回路接続端子７に入力する信号に重畳されたノイズを低減するための薄膜容量素子９が設けられている。
【００１９】
なお、走査線に供給される走査信号遅延が問題にならないのならば、走査線駆動回路６は片側だけでも良いことは言うまでもない。また、データ線駆動回路５を画像表示領域の辺に沿って両側に配列してもよい。例えば、奇数列のデータ線は画像表示領域の一方の辺に沿って配設されたデータ線駆動回路５から画像信号を供給し、偶数列のデータ線は前記画像表示領域の反対側の辺に沿って配設されたデータ線駆動回路５から画像信号を供給するようにしてもよい。このようにデータ線を櫛歯状に駆動するようにすれば、データ線駆動回路５の占有面積を拡張することができるため、複雑な回路を構成することが可能となる。
【００２０】
さらに、ＴＦＴアレイ基板２の残る一辺には、画像表示領域の両側に設けられた走査線駆動回路６間をつなぐための複数の配線１０が設けられている。また、対向基板１１のコーナー部の少なくとも１箇所には、ＴＦＴアレイ基板２と対向基板１１との間で電気的導通をとるための導通材１２が設けられている。そして、シール材３とほぼ同じ輪郭を持つ対向基板１１が当該シール材３によりＴＦＴアレイ基板２に固着されている。
【００２１】
［液晶装置要部の構成］
次に、本実施の形態の液晶装置の要部である画像表示領域について図３及び図４を用いて説明する。
図３において、画像表示領域を構成するマトリクス状に形成された複数の画素は、画素電極２１と当該画素電極２１を制御するためのＴＦＴ２２がマトリクス状に複数形成されており、画像信号を供給するデータ線２３が当該ＴＦＴ２２のソース領域に電気的に接続されている。なお、データ線２３に書き込む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給しても、あるいは相隣接する複数のデータ線２３同士に対して、グループ毎に供給するようにしても良い。
【００２２】
また、ＴＦＴ２２のゲート電極に走査線２４が電気的に接続されており、所定のタイミングで走査線２４に対してパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍを、この順に線順次で印加するように構成されている。画素電極２１は、ＴＦＴ２２のドレイン領域に電気的に接続されており、スイッチング素子であるＴＦＴ２２を一定期間だけそのスイッチを閉じることにより、データ線２３から供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込むようになっている。
【００２３】
この画素電極２１を介して液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、対向基板（後述する）に形成された対向電極（後述する）との間で一定期間保持される。ここで、保持された画像信号がリークするのを防ぐために、画素電極２１と対向電極との間に形成される液晶容量と並列に蓄積容量部２５を付加する。
また、符号２６は、蓄積容量をなすＭＯＳトランジスタのゲート線に相当する容量線である。この蓄積容量により、画素電極２１の電圧はソース電圧が印加された時間よりも３桁も長い時間だけ保持される。これにより、画素電極２１の保持特性はさらに改善され、コントラスト比の高い液晶装置を実現することができる。
【００２４】
図４に示すように、液晶装置の一方の基板をなすＴＦＴアレイ基板２上には、インジウム錫酸化物（Indium Tin Oxide, 以下、ＩＴＯと略記する）等の透明導電膜からなる複数の画素電極２１がマトリクス状に配置されている。なお、図４では、画素電極２１の輪郭を破線で示している。
この画素電極２１の紙面縦方向に延びる辺に沿ってデータ線２３が設けられている。図４では、データ線２３の輪郭を２点鎖線で示している。
また、画素電極２１の紙面横方向に延びる辺に沿って走査線２４および容量線２６が設けられている。図４では、走査線２４および容量線２６ともに輪郭を実線で示している。
【００２５】
本実施の形態においては、ポリシリコン膜からなる半導体層２８（図４では、その輪郭を１点鎖線で示している）は、データ線２３と走査線２４の交差点の近傍でＵ字状に形成され、そのＵ字状部２８ａの一端が隣接するデータ線２３の方向（紙面右方向）および当該データ線２３に沿う方向（紙面上方向）に長く延びている。この半導体層２８のＵ字状部２８ａの両端には、コンタクトホール２９，３０が形成されている。ここでは、一方のコンタクトホール２９は、データ線２３と半導体層２８のソース領域とを電気的に接続するソースコンタクトホールとされており、他方のコンタクトホール３０はドレイン電極３１（輪郭を２点鎖線で示す）と半導体層２８のドレイン領域とを電気的に接続するドレインコンタクトホールとされている。そして、このドレイン電極３１上のドレインコンタクトホール３０が設けられた側と反対側の端部には、ドレイン電極３１と画素電極２１とを電気的に接続するための画素コンタクトホール３２が形成されている。
【００２６】
本実施の形態においては、ＴＦＴ２２はｎチャネル型ＴＦＴである。このＴＦＴ２２は、半導体層２８のＵ字状部２８ａが走査線２４と交差しており、半導体層２８と走査線２４が２回交差する構成になっているため、１つの半導体層上に２つのゲートが形成されたＴＦＴ、いわゆるデュアルゲート型ＴＦＴになっている。また、容量線２６は走査線２４に沿って紙面横方向に配列されている画素を貫くように延びるとともに、分岐した一部２６ａがデータ線２３に沿って紙面縦方向に延びる構成になっている。そして、ともにデータ線２３に沿って長く延びる半導体層２８と容量線２６とにより蓄積容量部２５が構成されている。
【００２７】
本実施の形態においては、蓄積容量部２５はｎ型の半導体層を一対の電極層で挟持した積層構造を有しており、容量線２６と平面的に重なる蓄積容量部２５の半導体層２８中に不純物イオンであるリン（Ｐ）イオンがドープされたことによりｎ型の半導体層とされている。
【００２８】
次に、本実施の形態の液晶装置の断面構造について図５及び図６について説明する。
図５に示すように、この液晶装置のＴＦＴ２２及び蓄積容量部２５においては、一対の透明基板４３，４４が対向配置されており、その一方の透明基板４３を含むＴＦＴアレイ基板２と、これに対向配置される他方の透明基板４４を含む対向基板１１とを備え、これら基板２，１１間に液晶４６が挟持されている。透明基板４３，４４は、例えばガラス基板や石英基板等、可視光に対して透光性を有する基板により構成されている。
【００２９】
図５の左側に示すＴＦＴ２２においては、ＴＦＴアレイ基板２を構成する透明基板４３上にシリコン酸化膜等からなる下地絶縁膜４７が設けられ、この下地絶縁膜４７上には例えば膜厚が５０ｎｍ程度のポリシリコン膜からなる半導体層２８が設けられ、この半導体層２８を覆うように膜厚が５０〜１５０ｎｍ程度のシリコン酸化膜等からなるゲート絶縁膜をなす絶縁薄膜４８（誘電体層）が全面に形成されている。そして、前記下地絶縁膜４７上には、各画素電極２１をスイッチング制御するＴＦＴ２２が設けられ、ＴＦＴ２２は、ゲート電極となるＴａ（タンタル）等の金属からなる走査線２４、当該走査線２４からの電界によりチャネルが形成される半導体層２８のチャネル領域４９、走査線２４と半導体層２８とを絶縁するゲート絶縁膜をなす絶縁薄膜４８、ソース電極となるアルミニウム等の金属からなるデータ線２３、半導体層２８のソース領域５０およびドレイン領域５１を備えている。
【００３０】
また、走査線２４上、絶縁薄膜４８上を含むＴＦＴアレイ基板２上には、ソース領域５０へ通じるソースコンタクトホール２９、ドレイン領域５１へ通じるドレインコンタクトホール３０（図５には図示せず）が各々形成された第１層間絶縁膜５２が形成されている。つまり、データ線２３は、絶縁薄膜４８及び第１層間絶縁膜５２を貫通するソースコンタクトホール２９を介してソース領域５０に電気的に接続されている。
【００３１】
さらに、図５の右側に示すように、第１層間絶縁膜５２上にはデータ線２３と同一層の金属からなるドレイン電極３１が形成され、ドレイン電極３１へ通じる画素コンタクトホール３２が形成された第２層間絶縁膜５３が形成されている。つまり、ドレイン領域５１はドレイン電極３１を介して画素電極２１と電気的に接続されている。なお、図３には図示していないが、半導体層２８のドレイン領域５１とドレイン電極３１とは、第１層間絶縁膜５２に形成されたドレインコンタクトホール３０を介して電気的に接続されている。
【００３２】
一方、図５の右側に示す蓄積容量部２５においては、ＴＦＴアレイ基板２を構成する透明基板４３上にシリコン酸化膜等からなる下地絶縁膜４７が設けられ、下地絶縁膜４７上にはＴＦＴ２２の半導体層２８と一体に形成されリン（Ｐ）がドープされたｎ型の半導体層２８が設けられ、この半導体層２８を覆うように絶縁薄膜４８が全面に形成されている。絶縁薄膜４８上に、走査線２４と同一層の金属からなる容量線２６が形成され、容量線２６を覆うように第１層間絶縁膜５２が全面に形成され、半導体層２８の上方かつ第１層間絶縁膜５２上にはドレイン電極３１が形成され、ドレイン電極３１を覆うように第２層間絶縁膜５３が全面に形成されている。
【００３３】
そして、この第２層間絶縁膜５３を貫通してドレイン電極３１表面に達する画素コンタクトホール３２が設けられ、この第２層間絶縁膜５３上には画素コンタクトホール３２の部分でドレイン電極３１に電気的に接続されるＩＴＯ等の透明導電膜からなる画素電極２１が設けられている。なお、この第２層間絶縁膜５３はＴＦＴアレイ基板２上を平坦化するための膜として用いられるものであり、例えば平坦性の高い樹脂の一種であるアクリル樹脂が２μｍ程度の膜厚になるように塗布され、その後硬化されることで形成される。
【００３４】
他方、対向基板１１の要部を構成する透明基板４４上には、例えば、クロム（Ｃｒ）等の金属膜、樹脂ブラックレジスト等からなる第１遮光膜５４（ブラックマトリクス）が格子状に形成され、第１遮光膜５４間にはＲ（赤）、Ｇ（緑）、Ｂ（青）の３原色に対応するカラーフィルター層５５が形成されている。そして、このカラーフィルター層５５を覆うようにオーバーコート膜５６が形成され、オーバーコート膜５６上には、画素電極２１と同様、ＩＴＯ（Indium Tin Oxide）等の透明導電膜からなる対向電極５７が全面に形成されている。なお、ＴＦＴアレイ基板２の液晶４６に接する面にはポリイミド等からなる配向膜５８が、対向基板１１の液晶４６に接する面には配向膜５８と同一の材料等からなる配向膜５９がそれぞれ設けられている。
【００３５】
さらに、図６に示す薄膜容量素子９においては、ＴＦＴアレイ基板２を構成する透明基板４３上にシリコン酸化膜等からなる下地絶縁膜４７が設けられ、下地絶縁膜４７上にはＴＦＴ２２の半導体層２８と一体に形成されリン（Ｐ）がドープされたポリシリコンからなるｎ型の半導体層２８が設けられ、この半導体層２８を覆うようにシリコン酸化膜、シリコン窒化膜等からなる絶縁薄膜４８（誘電体膜）が全面に形成されている。絶縁薄膜４８上に、ゲート電極となる走査線２４と同一層の金属からなる容量線２６が形成され、容量線２６を覆うように層間絶縁膜５２が全面に形成され、この層間絶縁膜５２を貫通して容量線２６表面に達するコンタクトホール６０が形成され、この層間絶縁膜５２上にはコンタクトホール６０の部分で容量線２６に電気的に接続されデータ線２３及びドレイン電極３１と同一層の金属からなる配線６１が形成されている。そして、ｎ型の半導体層２８はコンタクトホールを介して配線層６１と電気的に接続してグランド（ＧＮＤ）電位に固定されている。
【００３６】
本実施の形態の液晶装置においては、蓄積容量部２５を、誘電体層である絶縁薄膜４８を下部電極層であるｎ型の半導体層２８と上部電極層である容量線２６により挟持した多層構造としたので、小型化・薄厚化することで容量が増加し、容量線２６の電位を下げても所望の蓄積容量を得ることができる。その結果、絶縁薄膜４８に実効的に印加される電圧を下げることができ、絶縁薄膜４８の欠陥等に起因する絶縁不良の発生確率を下げることができ、製品の歩留まりの向上を図ることができる。また、絶縁薄膜４８への実効印加電圧を下げることで絶縁薄膜４８の経時劣化を抑制することができ、蓄積容量の信頼性を向上させることができる。
【００３７】
また、薄膜容量素子９を、誘電体層である絶縁薄膜４８を、下部電極層であるｎ型の半導体層２８（ＧＮＤ電位）と上部電極層である容量線２６により挟持した多層構造としたので、外部回路接続端子７に外部信号回路から信号が入力した場合、この信号に重畳されたノイズを薄膜容量素子９により吸収し、ノイズのレベルを低下させることができ、ノイズに起因する誤動作を減少させることができ、液晶装置の動作の信頼性を向上させることができる。
また、薄膜化することで全体形状を小さくすることができ、より小型化、省スペース化を図ることができる。
【００３８】
また、薄膜を用いた積層構造としたので、容量のバラツキを小さくすることができ、ノイズの遮断性能のバラツキを小さくすることができる。
なお、絶縁薄膜４８を、シリコン酸化膜及びシリコン窒化膜を積層した２層構造、シリコン酸化膜を一対のシリコン窒化膜で挟持した３層構造、あるいはシリコン酸化膜とシリコン窒化膜を交互に積層した複数層構造等の誘電体多層膜としてもよい。この場合、シリコン酸化膜より誘電率の高いシリコン窒化膜を用いた多層構造としたので、容量を大きくすることができ、ノイズをより効果的に低減することができる。したがって、液晶装置の動作の信頼性をさらに向上させることができる。
【００３９】
［液晶装置の製造プロセス］
次に、上記構成の液晶装置の製造プロセスについて図７及び図８を用いて説明する。
図７は、特に、ＴＦＴアレイ基板２の製造プロセスの前工程を示す工程断面図、図８は、同製造プロセスの後工程を示す工程断面図である。
まず、図７（１）に示すように、化学気相反応法（ＣＶＤ法）等を用いて、ガラス基板、石英基板等の透明基板４３上に下地絶縁膜４７を形成する。ここで、この下地絶縁膜４７がシリコン酸化膜（ＳｉＯ2）１層の場合には、プラズマＣＶＤ法（マイクロ波プラズマＣＶＤ法、光ＣＶＤ法等）あるいは通常のＣＶＤ法等を用いてＳｉＯ2を堆積することで成膜がなされるが、この下地絶縁膜４７がシリコン酸化膜／シリコン窒化膜（ＳｉＯ2／Ｓｉ3Ｎ4）の２層の場合には、プラズマＣＶＤ法あるいは通常のＣＶＤ法等を用いてＳｉＯ2を堆積した後、プラズマＣＶＤ法等を用いてＳｉ３Ｎ４を堆積することで成膜がなされる。
【００４０】
次に、プラズマＣＶＤ法等を用いて下地絶縁膜４７の上にアモルファスシリコン層（amorphous silicon）を形成する。その後、レーザアニール法または急速加熱法等を用いてアモルファスシリコン層に加熱処理を施すことにより、その結晶粒を成長させ、例えば膜厚が５０ｎｍ程度の結晶性のポリシリコン層７０を形成する。なお、ポリシリコン層７０は、減圧ＣＶＤ法等を用いて下地絶縁膜４７上に直接形成してもよい。
【００４１】
次に、図７（２）に示すように、フォトリソグラフィ法を用いて、前記ポリシリコン層７０を上述した半導体層２８のパターンとなるようにパターニングする。
次に、ＴＥＯＳ−ＣＶＤ法、プラズマＣＶＤ法、熱酸化法等を用いて、パターニングされたポリシリコン層７０の表面に、例えば膜厚が５０〜１５０ｎｍ程度のゲート絶縁膜となる絶縁薄膜４８を形成する。なお、熱酸化法を用いて絶縁薄膜４８を形成する際には、アモルファスシリコン層の結晶化も同時に行うことで、このアモルファスシリコン層をポリシリコン層７０とすることができる。
【００４２】
ここで、絶縁薄膜４８がシリコン酸化膜１層の場合、プラズマＣＶＤ法あるいは通常のＣＶＤ法等を用いて形成する。また、シリコン窒化膜１層の場合、プラズマＣＶＤ法等を用いて形成する。さらに、シリコン酸化膜及びシリコン窒化膜を積層した２層構造、シリコン酸化膜を一対のシリコン窒化膜で挟持した３層構造、あるいはシリコン酸化膜とシリコン窒化膜を交互に積層した複数層構造等の誘電体多層膜の場合も、上述した方法により各層を順次形成すればよい。
【００４３】
次に、図７（３）に示すように、蓄積容量部２５及び薄膜容量素子９各々の半導体層２８の容量領域となる部分以外を覆うようにレジストパターン７１を形成し、蓄積容量部２５及び薄膜容量素子９の半導体層２８の容量領域を低抵抗化するために、絶縁薄膜４８を通して蓄積容量部２５及び薄膜容量素子９の半導体層２８の容量領域に、ｎ型のドーパントであるリン（３１Ｐ）イオンをイオン注入する。この際のイオン注入条件としては、加速エネルギーを１０〜８０ｋｅＶ、イオンドーズ量を５×１０14〜５×１０15ｉｏｎｓ／ｃｍ2とすればよい。なお、半導体層２８上に絶縁薄膜４８を形成する前に、例えばリン（３１Ｐ）イオン（ｎ型）を１０〜３０ｋｅＶで半導体層２８中に直接イオン注入しても同様の効果を得ることができる。
この結果、蓄積容量部２５及び薄膜容量素子９各々の半導体層２８は、不純物濃度が約１×１０19〜５×１０20ｃｍ-3のｎ型の半導体層となる。
【００４４】
次に、図８（１）に示すように、レジストパターン７１を剥離した後、絶縁薄膜４８の表面に、厚さが約２００〜約６００ｎｍ（約２０００〜約６０００オングストローム）のＴａ、Ｃｒ、Ａｌ等の金属層からなるＴＦＴ２２の走査線２４、及び蓄積容量部２５及び薄膜容量素子９各々の容量線２６を形成する。この走査線２４および容量線２６の形成は、絶縁薄膜４８の表面に、例えばスパッタリングあるいは真空蒸着によりＴａ、Ｃｒ、Ａｌ等の金属を成膜し、その後、フォトリソグラフィ法を用いて、当該走査線２４および容量線２６等のパターンになるようにパターニングする。
【００４５】
そして、当該走査線２４および容量線２６を形成した後、図示されていないがＰ型領域を覆うようにレジストパターン７２を形成し、次いで、リン（３１Ｐ）イオンを注入する。この時のイオン注入条件は、例えば３１Ｐのイオンドーズ量が５×１０14〜５×１０15ｉｏｎｓ／ｃｍ2程度であり、加速エネルギーは８０ｋｅＶ程度である。
以上の工程により、走査線２４をマスクとして、ＴＦＴ２２の半導体層２８にソース領域５０およびドレイン領域５１が形成される。なお、半導体層２８のうち走査線２４に覆われていた領域はイオン注入がなされないので、ノンドープ領域となり、この領域はチャネル領域４９とされる。
【００４６】
次に、図８（２）に示すように、レジストパターン７２を剥離した後、ＴＦＴ２２、蓄積容量部２５及び薄膜容量素子９を覆うように（第１）層間絶縁膜５２を積層し、その後、ＴＦＴ２２のソースコンタクトホール２９及びドレインコンタクトホール３０、及び薄膜容量素子９のコンタクトホール６０となる位置を開口し、その後、例えばスパッタリングあるいは真空蒸着によりＡｌ等の金属を成膜し、その後フォトリソグラフィ法を用いて、当該データ線２３、ドレイン電極３１及び配線６１等のパターンになるようにパターニングする。
【００４７】
その後、ＴＦＴ２２及び蓄積容量部２５に第２層間絶縁膜５３を積層し、画素コンタクトホール３２となる位置を開口し、その上の所定の領域に膜厚が約５０〜２００ｎｍ程度のＩＴＯ等の透明導電性薄膜からなる画素電極２１を形成する。最後に、ＴＦＴ２２及び蓄積容量部２５の全面に配向膜を形成する。
以上の工程により、本実施の形態のＴＦＴアレイ基板２が完成する。
【００４８】
ここでは、図５に示した対向基板１１については工程図の例示を省略しているが、まず、ガラス基板等の透明基板４４を用意し、この透明基板４４上に第１遮光膜５４および額縁としての第２遮光膜を、例えばＣｒ（クロム）等の金属をスパッタリングした後、フォトリソグラフィー工程、エッチング工程を経て形成する。なお、これら遮光膜は、Ｃｒ、Ｎｉ（ニッケル）、Ａｌ等の金属材料の他、Ｃ（カーボン）やＴｉ（チタン）をフォトレジストに分散した樹脂ブラック等の複合材料により形成してもよい。
【００４９】
その後、カラーフィルター層５５、オーバーコート膜５６を順次形成した後、対向基板１１の全面にスパッタリング等により、ＩＴＯ等の透明導電性薄膜を約５０〜２００ｎｍの厚さに堆積することにより対向電極５７を形成する。さらに、対向電極５７の全面に配向膜５９を形成する。
最後に、上述のように各層が形成されたＴＦＴアレイ基板２と対向基板１１とを対向させて配置し、セル厚が例えば４μｍ程度になるようにシール材により貼り合わせ、空パネルを作製する。次いで、この空パネル内に液晶４６を封入すれば、本実施の形態の液晶装置が完成する。
【００５０】
本実施の形態の液晶装置の製造方法によれば、透明基板４３上に、半導体層２８、絶縁薄膜４８、及び走査線２４及び容量線２６を順次形成することにより、ＴＦＴ２２、蓄積容量部２５及び薄膜容量素子９を同時に形成するので、薄膜容量素子９を形成するための工程を別途設ける必要が無く、製造工程を簡略化することができ、製造コストを低減することができる。
これにより、ノイズに起因する誤動作が無く、したがって動作の信頼性が高く、小型化、省スペース化を図ることができ、しかも安価なＴＦＴアレイ基板２を容易に実現することができる。
【００５１】
［電子機器］
本発明により得られた電気光学装置の一例の液晶装置を使用した電子機器について説明する。
本発明により得られた電気光学装置の一例の液晶装置を表示装置として使用した電子機器の例を図９〜図１１に示す。
図９は、携帯電話の一例を示した斜視図である。
図９において、符号１０００は携帯電話本体を示し、符号１００１は上記の液晶装置を用いた液晶表示部を示している。
【００５２】
図１０は、腕時計型電子機器の一例を示した斜視図である。
図１０において、符号１１００は時計本体を示し、符号１１０１は上記の液晶装置を用いた液晶表示部を示している。
図１１は、ワープロ、パソコンなどの携帯型情報処理装置の一例を示した斜視図である。
図１１において、符号１２００は情報処理装置、符号１２０２はキーボードなどの入力部、符号１２０４は情報処理装置本体、符号１２０６は上記の液晶装置を用いた液晶表示部を示している。
図９から図１１に示す電子機器は、上記の液晶装置を用いた液晶表示部を備えたものであるので、外部回路からのノイズを効果的に低減することで、信頼性に優れた電子機器を実現することができる。
【００５３】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば上記実施の形態ではスイッチング素子としてのＴＦＴ２２、蓄積容量部２５及び薄膜容量素子９の半導体層２８をｎチャネル型としたが、これらの導電型はｐチャネル型であってもよい。また、液晶装置を構成する各種膜の材料、膜厚、寸法、製造条件等の具体的な記載に関しては、上記実施の形態に限ることなく、適宜設計変更が可能である。
【００５４】
【発明の効果】
以上、詳細に説明したように、本発明によれば、アクティブマトリクス基板の外部回路接続端子に、誘電体層を一対の電極層で挟持してなる薄膜容量素子を設けたので、前記外部回路接続端子に外部信号回路から信号が入力した場合、この信号に重畳されたノイズが前記薄膜容量素子により吸収され、このノイズが低減された信号がアクティブマトリクス基板内の内部回路に入力することとなり、ノイズに起因する誤動作が減少し、アクティブマトリクス基板の動作の信頼性を向上させることができる。
【００５５】
また、誘電体層の膜厚を薄くすることができるので、それに応じて容量を増加させることができ、ノイズの遮断性能を向上させることができる。また、容量素子を薄膜化することで全体形状を小さくすることができ、より小型化、省スペース化を図ることができる。
【図面の簡単な説明】
【図１】 本発明の一実施の形態の液晶装置の全体構成を示す平面図である。
【図２】 図１のＡ領域の拡大平面図である。
【図３】 本発明の一実施の形態である液晶装置の画像表示領域を構成する複数の画素における各種素子、配線等の等価回路図である。
【図４】 同、液晶装置の画素構成を示す拡大平面図である。
【図５】 図４のＡ−Ａ’線およびＢ−Ｂ’線に沿う断面図である。
【図６】 図２のＣ−Ｃ’線に沿う断面図である。
【図７】 ＴＦＴアレイ基板の製造プロセスの前工程を説明するための工程断面図である。
【図８】 ＴＦＴアレイ基板の製造プロセスの後工程を説明するための工程断面図である。
【図９】 本発明の液晶装置を備えた電子機器の一例を示す斜視図である。
【図１０】 電子機器の他の例を示す斜視図である。
【図１１】 電子機器のさらに他の例を示す斜視図である。
【符号の説明】
１ 液晶装置
２ 薄膜トランジスタ（ＴＦＴ）アレイ基板（アクティブマトリクス基板）
７ 外部回路接続端子
８ 配線
９ 薄膜容量素子
１０ 配線
１１ 対向基板
２１ 画素電極
２２ ＴＦＴ
２３ データ線
２４ 走査線
２５ 蓄積容量部
２６ 容量線
２８ 半導体層
３１ ドレイン電極
４３，４４ 透明基板
４６ 液晶
４８ 絶縁薄膜（誘電体層）
Claims (8)
- 基板上に、互いに交差して設けられた複数の走査線および複数のデータ線と、該複数の走査線および複数のデータ線の少なくとも一方に信号を供給する外部回路接続端子と、走査線駆動回路と、データ線駆動回路と、前記走査線と前記データ線との交差に対応してマトリクス状に配置された複数の画素電極、該画素電極のスイッチング素子である複数の薄膜トランジスタ、および複数の蓄積容量とを有するアクティブマトリクス基板であって、
前記走査線駆動回路および前記データ線駆動回路のそれぞれと前記外部回路接続端子とを接続する配線に、前記薄膜トランジスタのゲート絶縁膜と同層の誘電体層を、前記薄膜トランジスタの半導体層と同層の半導体層と、前記薄膜トランジスタのゲート電極と同層の容量線と、で挟持した薄膜容量素子を設けてなり、
前記薄膜容量素子を構成する前記容量線がコンタクトホールを介して前記配線に電気的に接続されるとともに、前記薄膜容量素子を構成する前記半導体層がグランド電位に固定されたことを特徴とするアクティブマトリクス基板。 - 前記誘電体層は、複数種の誘電体層を積層してなることを特徴とする請求項１記載のアクティブマトリクス基板。
- 前記誘電体層は、シリコン酸化物、シリコン窒化物より選択した１種からなる誘電体膜、または前記２種を複数層に積層してなる誘電体多層膜であることを特徴とする請求項１または２記載のアクティブマトリクス基板。
- 複数の前記薄膜容量素子各々の容量は、該薄膜容量素子が接続される前記走査線または前記データ線に対応して設定されていることを特徴とする請求項１、２または３記載のアクティブマトリクス基板。
- 基板上に、互いに交差して設けられた複数の走査線および複数のデータ線と、該複数の走査線および複数のデータ線の少なくとも一方に信号を供給する外部回路接続端子と、走査線駆動回路と、データ線駆動回路と、前記走査線と前記データ線との交差に対応してマトリクス状に配置された複数の画素電極、該画素電極のスイッチング素子である複数の薄膜トランジスタ、および複数の蓄積容量とを有するアクティブマトリクス基板の製造方法であって、
前記蓄積容量を形成すると同時に、前記走査線駆動回路および前記データ線駆動回路のそれぞれと前記外部回路接続端子とを接続する配線に、前記薄膜トランジスタのゲート絶縁膜と同層の誘電体層を、前記薄膜トランジスタの半導体層と同層の半導体層と、前記薄膜トランジスタのゲート電極と同層の容量線と、で挟持してなり、前記容量線がコンタクトホールを介して前記配線に電気的に接続されるとともに、前記半導体層がグランド電位に固定された薄膜容量素子を形成することを特徴とするアクティブマトリクス基板の製造方法。 - 前記薄膜容量素子は、前記薄膜トランジスタを形成する工程により、該薄膜トランジスタの形成と同時に形成することを特徴とする請求項５記載のアクティブマトリクス基板の製造方法。
- 請求項１ないし４のいずれか１項記載のアクティブマトリクス基板と対向基板との間に電気光学物質を挟持してなることを特徴とする電気光学装置。
- 請求項７記載の電気光学装置を備えたことを特徴とする電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36836299A JP4016558B2 (ja) | 1999-12-24 | 1999-12-24 | アクティブマトリクス基板とその製造方法及び電気光学装置並びに電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36836299A JP4016558B2 (ja) | 1999-12-24 | 1999-12-24 | アクティブマトリクス基板とその製造方法及び電気光学装置並びに電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001183992A JP2001183992A (ja) | 2001-07-06 |
| JP4016558B2 true JP4016558B2 (ja) | 2007-12-05 |
Family
ID=18491623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36836299A Expired - Lifetime JP4016558B2 (ja) | 1999-12-24 | 1999-12-24 | アクティブマトリクス基板とその製造方法及び電気光学装置並びに電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4016558B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100712121B1 (ko) * | 2005-02-24 | 2007-04-27 | 삼성에스디아이 주식회사 | 리플 노이즈를 줄이기 위한 필터링부를 구비한 액정표시장치 |
| JP4259528B2 (ja) * | 2005-05-26 | 2009-04-30 | セイコーエプソン株式会社 | 電気光学装置及びこれを備えた電子機器 |
| WO2007046169A1 (ja) * | 2005-10-20 | 2007-04-26 | Sharp Kabushiki Kaisha | 半導体装置、薄膜トランジスタ及びそれらの製造方法 |
| EP2924498A1 (en) | 2006-04-06 | 2015-09-30 | Semiconductor Energy Laboratory Co, Ltd. | Liquid crystal desplay device, semiconductor device, and electronic appliance |
| KR101681884B1 (ko) | 2009-03-27 | 2016-12-05 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치, 표시장치 및 전자기기 |
-
1999
- 1999-12-24 JP JP36836299A patent/JP4016558B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001183992A (ja) | 2001-07-06 |
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| R150 | Certificate of patent (=grant) or registration of utility model |
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