JP4081071B2 - 半導体記憶装置とその製造方法 - Google Patents

Description

この発明は、半導体記憶装置とその製造方法に係り、特にＳＯＩ基板に形成されて電気的にフローティングのチャネルボディを有し、そのチャネルボディのキャリア蓄積状態によりデータ記憶を行うセルトランジスタを用いた半導体記憶装置に関する。

最近、従来のＤＲＡＭ代替を目的として、より単純なセル構造でダイナミック記憶を可能とした半導体メモリが提案されている。メモリセル（セルトランジスタ）は、ＳＯＩ基板に形成された電気的にフローティングのボディ（チャネルボディ）を持つ一つのＭＯＳトランジスタにより構成される。このセルトランジスタは、ボディに過剰の多数キャリアが蓄積された状態を第１データ状態（例えば、データ“１”）、ボディから過剰の多数キャリアが引き抜かれた状態を第２データ状態（例えば、データ“０”）として、二値記憶を行う（特許文献１参照）。

以下、このようなメモリセルを“ＦＢＣ（Floating Body Cell）”といい、ＦＢＣを用いた半導体メモリを“ＦＢＣメモリ”という。ＦＢＣメモリは、通常のＤＲＡＭのようにキャパシタを用いないから、メモリセルアレイの構造が単純であり、単位セル面積が小さく、従って高集積化が容易であるという長所を持つ。

ＦＢＣメモリのデータ“１”の書き込みには、セルトランジスタのドレイン近傍でのインパクトイオン化を利用する。セルトランジスタに大きなチャネル電流が流れるバイアス条件を与えて、インパクトイオン化により発生する多数キャリア（セルトランジスタがｎチャネルのときは、ホール）をボディに蓄積する。データ“０”書き込みは、ドレインとボディの間のＰＮ接合を順バイアス状態として、ボディの多数キャリア（ホール）をドレイン側に引き抜くことにより行われる。

ボディのキャリア蓄積状態の相違は、セルトランジスタのしきい値電圧の相違として現れる。従って、ある読み出し電圧をゲートに与えて、セル電流の有無又は大小を検出することにより、データ“０”，“１”をセンスすることができる。ボディのキャリア蓄積状態は、ゲートに所定の保持電圧を与えることにより、保持することができる。

ＦＢＣメモリの高密度化のためには、ビット線方向に並ぶセルトランジスタは、隣接セルトランジスタの間に素子分離領域を設けることなく、隣接セルトランジスタがソース／ドレイン層を共有する形で配列することが望ましい。しかし、この様なセルアレイを用いると、データの信頼性が問題になる。

具体的にこの問題を、図１６を用いて説明する。図１６は、ビット線（ＢＬ）方向に隣接する二つのセルトランジスタＭＴｉ，ＭＴｉ＋１を示している。シリコン基板１上に絶縁膜２を介して形成されたｐ型シリコン層３をチャネルボディとして、セルトランジスタが形成されている。二つのセルトランジスタＭＴｉ，ＭＴｉ＋１のゲート電極４はそれぞれ、紙面に直交する方向に連続するワード線ＷＬｉ，ＷＬｉ＋１を構成する。

二つのセルトランジスタＭＴｉ，ＭＴｉ＋１は、一つのｎ型拡散層（ドレイン層）５を共有し、これにビット線ＢＬが接続される。またこれらのセルトランジスタのもう一方のｎ型拡散層（ソース層）５は、これらに隣接する図示しないセルトランジスタが共有し、これにソース線ＳＬが接続される。

図には、セルトランジスタＭＴｉ，ＭＴｉ＋１の一方ＭＴｉで“０”書き込みを行った場合のチャネルボディの電荷移動の様子を示している。このとき、ビット線ＢＬに接続されたドレイン拡散層５とチャネルボディ３の間を順バイアスすることにより、セルトランジスタＭＴｉのチャネルボディ３の多数キャリアであるホール（図では、“＋”記号で示している）がドレイン拡散層５に引き抜かれる。

このとき、ドレイン拡散層５に引き抜かれたホールの一部はその拡散層５を通過し、隣接するセルトランジスタＭＴｉ＋１のチャネルボディ３まで注入される。即ち、セルトランジスタＭＴｉ，ＭＴｉ＋１のチャネルボディ間に形成される寄生ｐｎｐトランジスタが動作する結果、セルトランジスタＭＴｉ＋１が“０”データを保持している場合にここに誤って“１”データが書かれる可能性がある。このデータ破壊（誤書き込み）は、寄生パイポーラトランジスタに起因するため、“バイポーラ・ディスターブ”といわれる。
特開２００３−６８８７７号公報

以上のようにＦＢＣメモリは、高密度化を実現しようとすると、隣接セルトランジスタ間の干渉によりデータの信頼性が低下する、バイポーラ・ディスターブが問題になる。この問題を解決するには、隣接セルトランジスタ間を完全に素子分離すればよいが、これは、ＦＢＣメモリの高密度という長所を大きく損なう。従ってＦＢＣメモリの長所を損なうことなく、また周辺回路のロジックトランジスタの特性を劣化させることなく、セルトランジスタのバイポーラ・ディスターブを低減する手法が望まれる。

この発明は、セルアレイと周辺回路の特性が最適化された半導体記憶装置を提供することを目的とする。

この発明の一態様による半導体記憶装置は、絶縁性基板とこの上に形成された半導体層とを有する半導体素子基体と、前記半導体素子基体に形成されて電気的にフローティングのチャネルボディのキャリア蓄積状態によりデータ記憶を行うセルトランジスタが配列され、各ソース及びドレイン層が一方向に隣接する２セルトランジスタにより共有されるセルアレイと、前記半導体素子基体に形成された、前記セルアレイの周辺回路を構成するロジックトランジスタとを有し、前記セルトランジスタのソース及びドレイン層の少なくとも一部が前記ロジックトランジスタのソース及びドレイン層並びに前記セルトランジスタのチャネル領域部よりも薄い厚みをもって形成されている。

この発明によると、セルアレイと周辺回路の特性が最適化された半導体記憶装置を提供することができる。

以下、図面を参照して、この発明の実施の形態を説明する。

図１，図２及び図３は、一実施の形態によるＦＢＣメモリに用いられる半導体素子基体１０のセルアレイ領域の平面図とそのＩ−Ｉ’及びII−II’断面図である。素子基体１０は、絶縁性基板とこの上に形成されたｐ型シリコン層１３とを有する、いわゆるＳＯＩ(Silicon-On-Insulator）基板である。絶縁性基板はこの例ではシリコン酸化膜等の絶縁膜１２で覆われたシリコン基板１１である。

セルアレイ領域では、シリコン層１３は、ストライプ状にパターニングされて、それぞれの間に素子分離絶縁膜１４が埋め込まれる。即ち、各ストライプ状シリコン層１３は、絶縁膜１２により基板１１から分離されると共に、相互に絶縁膜１４により分離された素子形成領域となる。

図４，図５及び図６は、この様な素子基体１０に形成されたセルアレイのレイアウトと、そのＩ−Ｉ’及びII−II’断面図を示している。セルトランジスタのゲート電極１６は、ストライプ状のシリコン層１３を横切って連続するように形成されて、ワード線ＷＬとなる。ゲート電極１６に自己整合されて、ソース及びドレイン層となるｎ型拡散層１５が形成されて、それぞれ電気的にフローティングのｐ型チャネルボディを持つセルトランジスタが構成される。拡散層１５は、ワード線ＷＬと直交する方向に隣接する２セルトランジスタの間で共有される。

セルトランジスタはシリコン窒化膜１７により覆われて、その上に層間絶縁膜１８が形成される。この層間絶縁膜１８上にビット線（ＢＬ）１９が形成される。ビット線１９は、ワード線ＷＬと交差する方向に連続的に形成され、コンタクトを介してセルトランジスタの一方の拡散層（ドレイン層）１５に接続される。層間絶縁膜１８内には、セルトランジスタの他方の拡散層（ソース層）１５をワード線ＷＬの方向に共通接続するソース線（ＳＬ）２０が埋め込まれる。

ここまでＦＢＣメモリのセルアレイ基本構成を説明した。この実施の形態では、この様なセルアレイ内のセルトランジスタと、同じ素子基体１０上でセルアレイの周辺回路を構成するロジックトランジスタとの間の構造上の関係に特長を有する。以下、その関係を具体的に説明する。

図７は、この実施の形態のＦＢＣメモリについて、セルアレイの一つセルトランジスタと周辺回路の一つのロジックトランジスタに着目して、それらの断面構造を対比して示している。素子基体１０は、前述のように、シリコン基板１１とこの上に絶縁膜１２を介して形成されたｐ型シリコン層１３を有する。セルトランジスタにおいては、そのゲート電極１６の両側壁に沿って第１の絶縁スペーサ１７ａが形成され、更にその外側に第２の絶縁スペーサ１７ｂが形成されている。これらのスペーサ１７ａ，１７ｂは例えばシリコン窒化膜である。

セルトランジスタのソース／ドレイン領域（ソース／ドレイン層）１５はそれぞれ、ゲート電極１６に自己整合されたｎ⁻型拡散層１５ａ、第１のスペーサ１７ａに自己整合されたｎ型拡散層１５ｂ及び、第２のスペヘーサ１７ｂに自己整合されたｎ^＋型拡散層１５ｃを有する。これらの拡散層１５ａ，１５ｂ及び１５ｃは全て、シリコン層１３に、その底部絶縁膜１２に達する深さに形成されている。

これに対して、ロジックトランジスタのゲート電極２６の両側壁には、一層の絶縁スペーサ２７のみが形成されている。このスペーサ２７も例えばシリコン窒化膜である。そして、ロジックトランジスタのソース／ドレイン層２５はそれぞれ、ゲート電極２６に自己整合されｎ型拡散層２５ａと、スペーサ２７に自己整合されｎ^＋型拡散層２５ｂとを有する。例えばｎ型拡散層２５ａは、セルトランジスタのｎ型拡散層１５ｂと同時に同じ不純物濃度で、ｐ型シリコン層１３の底部に達する深さに形成される。またｎ^＋型拡散層２５ｂは、例えばセルトランジスタのｎ^＋型拡散層１５ｃと同時に同じ不純物濃度で、やはりｐ型シリコン層１３の底部に達する深さに形成される。

セルトランジスタとロジックトランジスタとの間の重要な構造上の相違点は、両者のソース／ドレイン層１５，２５が異なる厚みをもって形成されていることである。具体的に説明する。セルトランジスタとロジックトランジスタとも、当初のシリコン層１３の厚みは等しく、Ｄ１であり、その厚み部分にチャネル領域が形成されている。セルトランジスタでは、第１の絶縁スペーサ１７ａと第２の絶縁スペーサ１７ｂとの境界直下でシリコン層１３の厚みを減少させている。即ちｎ型層１５ｂ及びｎ^＋型層１５ｃが形成された部分のシリコン層厚みＤ２を、他の領域のそれより薄くしている。ロジックトランジスタでは、ｐ型シリコン層１３の厚みは、チャネル領域からソース及びドレイン領域まで一定値Ｄ１であり、セルトランジスタのチャネル領域部のそれと同じである。

セルトランジスタのゲート電極１６、ソース／ドレイン領域１５のｎ^＋型拡散層１５ｃの表面には、自己整合されたシリサイド（サリサイド）膜２１が形成されている。ロジックトランジスタのゲート電極２６、ソース／ドレイン領域２５のｎ^＋型拡散層２５ｂの表面にも同様に、サリサイド膜２１が形成されている。更に、両トランジスタの表面は、シリコン窒化膜等のバリア膜２２で覆われ、その上に層間絶縁膜１８が形成される。

以上のようにこの実施の形態では、セルトランジスタ及びロジックトランジスタが形成されるｐ型シリコン層１２のうち、少なくともセルトランジスタのソース／ドレイン層部分を薄くしている。これにより、セルトランジスタのソース／ドレイン層の横方向抵抗が大きくなり、バイポーラ・ディスターブが抑制される。ソース／ドレイン層は、表面にシリサイド膜を形成することによって結晶欠陥が多い状態（従ってキャリア寿命が短い状態）となっており、これもバイポーラ・ディスターブの抑制に有効に働く。

一方、周辺回路のロジックトランジスタでは、ソース／ドレイン層の抵抗増大はなく、従って高速動作が保証される。即ちこの実施の形態によると、ロジックトランジスタの高速性能とセルトランジスタの信頼性を両立させることができる。

この実施の形態のＦＢＣメモリの製造工程を、図７に対応する製造工程断面図である図８〜図１２を参照して説明する。

図８に示すように、素子基体１０のｐ型シリコン層１３の表面にゲート絶縁膜３１を形成した後、ゲート電極膜として例えば多結晶シリコン膜１６０を堆積する。この多結晶シリコン膜１６０をＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）によりエッチングして、セルアレイ領域にワード線となるゲート電極１６を形成する。この段階で周辺回路領域はマスク（図示しない）で覆われた状態とし、従って多結晶シリコン膜１６０がパターニングされず残されるようにする。

ゲート電極１６の形成後、そのゲート電極１６及びｐ型シリコン層１３に熱酸化による薄い酸化膜３２を形成し、ゲート電極１６をマスクとしてイオン注入を行う。これにより、セルアレイ領域のドレイン／ソース領域に、ゲート電極１６に自己整合されたｎ⁻型層１５ａを形成する。ｎ⁻型層１５ａは、ｐ型シリコン層１３の底部、即ち絶縁膜１２に達する深さに形成する。

次に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等によりシリコン窒化膜を堆積し、これをＲＩＥによりエッチングして、図９に示すように、ゲート電極１６の側壁に第１の絶縁スペーサ１７ａを形成する。このＲＩＥ工程ではオーバーエッチングを行うことにより、露出したシリコン層１３をリセスして、図９に示すように、セルトランジスタのソース／ドレイン領域部分の厚みをＤ１からＤ２まで減少させる。このとき同時に、ゲート電極１６の膜厚も減少するが、その減少程度を見込んで最初の膜厚を決めれば、問題ない。周辺回路領域の多結晶シリコン膜１６０の膜厚減少についても同様のことがいえる。

次に図１０に示すように、周辺回路領域で多結晶シリコン膜１６０をＲＩＥによりパターニングして、ロジックトランジスタのゲート電極２６を形成する。後酸化による薄い酸化膜３３を形成した後、ゲート電極１６，２６及び絶縁スペーサ１７ａをマスクとしてイオン注入を行う。これにより、セルトランジスタのソース／ドレイン領域にスペーサ１７ａに自己整合されたｎ型層１５ｂを形成し、同時にロジックトランジスタのソース／ドレイン領域にはゲート電極２６に自己整合されたｎ型層２５ａを形成する。これらのｎ型層１５ｂ，２５ａもｐ型シリコン層１３の底部に達する深さとする。

続いて、ＣＶＤ法等によるシリコン窒化膜を堆積し、これをＲＩＥによりエッチングすることにより、図１１に示すように、セルトランジスタのゲート電極１６の第１の絶縁スペーサ１７ａの側壁に更に第２の絶縁スペーサ１７ｂを形成し、同時にロジックトランジスタのゲート電極２７の側壁に絶縁スペーサ２７を形成する。このシリコン窒化膜のＲＩＥ工程は、好ましくは、図９で説明したそれに比べて、シリコン窒化膜のシリコン酸化膜やシリコンに対するエッチング選択比を大きく設定する。これにより、シリコン層のリセスエッチングが抑制される。

そして、後酸化による薄い酸化膜３４を形成した後、ゲート電極１６，２６、絶縁スペーサ１７ａ，１７ｂ及び２７をマスクとしてイオン注入を行う。これにより、図１１に示すように、セルトランジスタのソース／ドレイン領域１５に、スペーサ１７ｂに自己整合されたｎ^＋型層１５ｃを形成し、同時にロジックトランジスタのソース／ドレイン領域２５にスペーサ２７に自己整合されたｎ^＋型層２５ｂを形成する。

ゲート電極及びソース／ドレイン層表面の酸化膜除去処理を行った後、高融点金属膜、例えばＮｉ膜又はＣｏ膜を形成し、熱処理を行うことにより、図１２に示すように、各ゲート電極及びソース／ドレイン層表面にシリサイド膜２１を形成する。

この後、バリア膜２２、次いで層間絶縁膜１８を堆積することにより、図７の構造が得られる。セルアレイ領域では、図４〜図６で説明したように、層間絶縁膜１８上にビット線ＢＬが形成され、また層間絶縁膜１８内部にソース線ＳＬが埋め込まれる。周辺回路領域にも同様に、層間絶縁膜１８の内外に配線が形成される。

この実施の形態において、セルトランジスタのチャネル領域部分の厚みＤ１及びソース／ドレイン領域の厚みＤ２は、最適化することが望ましい。セルトランジスタがそのチャネルボディの電荷蓄積状態に応じて十分なデータ“０”，“１”のマージンを確保するためには、ｐ型シリコン層１３の厚みＤ１をあまり小さくすることはできず、例えば、Ｄ１＝２０〜２００ｎｍに設定される。このとき、セルトランジスタのバイポーラ・ディターブを効果的に抑制するためには、ソース／ドレイン層の厚みＤ２を、Ｄ２＝１０〜１００ｎｍ程度にする。厚みＤ２の下限値は、ソース／ドレイン領域表面にシリサイド膜２１を形成した後にも、図７に示すように、その部分に望ましくはＤ３＝５〜５０ｎｍ程度のシリコン層を確保するために、必要である。シリサイド形成後のシリコン層厚みＤ３がこれより小さくなると、ソース／ドレインの抵抗が大きくなり、所望の読み出し／書き込み性能への影響が大きくなり始める。

上記実施の形態では、セルアレイ領域と周辺回路領域のｐ型シリコン層厚みを同じとしたが、これを異ならせることもできる。例えば、図１３はその様な実施の形態のセルトランジスタとロジックトランジスタの構造を、上記実施の形態の図７と対応させて示している。

この実施の形態では、ｐ型シリコン層１３の当初の厚みがＤ０であり、最初に周辺回路領域をマスクで覆って、セルアレイ領域についてシリコンエッチングを行って、その厚みをＤ１（＜Ｄ０）としている。このシリコンエッチング工程は例えば、図１〜図３に示した素子分離絶縁膜１４の埋め込み前に行うが、その後でもよい。その後、先の実施の形態と同様の工程により、セルトランジスタについてソース／ドレイン領域の厚みをＤ２（＜Ｄ１）と小さくした構造を作る。

図１４は、他の実施の形態のセルトランジスタ構造を示している。図７のセルトランジスタと異なる点は、補助ゲート４１が埋め込まれていることである。即ちシリコン基板１１をｐ型として、セルトランジスタのチャネルボディ直下の絶縁膜１２の下に、ｎ^＋型拡散層による補助ゲート４１が埋め込まれる。補助ゲート４１は、ゲート電極１６と並行して走る補助ワード線となり、チャネルボディの電位を補助的に制御するために用いられる。

図１５は、更に他の実施の形態のセルトランジスタ構造を示している。図７のセルトランジスタと異なる点は、ソース／ドレイン領域１５が、チャネル領域のすぐ外側でリセスエッチングされていることである。具体的には、ゲート電極１６を形成した後、絶縁スペーサ１７を形成する前に、ｐ型シリコン層１３をリセスエッチングして、ソース／ドレイン領域１５を薄くしている。

また絶縁スペーサ１７が図７のセルトランジスタと異なり、二重ではない。ソース／ドレイン領域が、ゲート電極１６に自己整合されたｎ型拡散層１５ａと、スペーサ１７に自己整合されたｎ^＋型拡散層１５ｂの二つの拡散層のみからなっている点も図７のセルトランジスタと異なる。

ここまで、ｎチャネルのセルトランジスタを説明したが、この発明はｐチャネル型のセルトランジスタを用いる場合にも同様に適用できる。また周辺回路のロジックトランジスタをｐチャネルにすること、更に周辺回路をｎチャネル型トランジスタとｐチャネル型トランジスタを用いたＣＭＯＳ回路とすることもできる。

更に、実施の形態ではセルトランジスタとロジックトランジスタのソース／ドレイン拡散層を同時に形成する場合を説明したが、それぞれ最適の不純物と濃度を選択して独立に形成することもできる。セルトランジスタのソース／ドレイン拡散層が一層の場合もこの発明は有効である。

実施の形態によるＦＢＣメモリに用いられる素子基体のセルアレイ領域の平面図である。 図１のＩ−Ｉ’断面図である。 図１のII−II’断面図である。 実施の形態のＦＢＣメモリのメモリセルアレイの平面図である。 図４のＩ−Ｉ’断面図である。 図４のII−II’断面図である。 実施の形態のＦＢＣメモリにおけるセルトランジスタ部とロジックトランジスタ部の断面を示す図である。 セルトランジスタのゲート電極形成工程を示す断面図である。 セルトランジスタの第１の絶縁スペーサとｎ⁻型拡散層の形成工程を示す断面図である。 ロジックトランジスタのゲート電極形成、及び両トランジスタのｎ型拡散層形成工程を示す断面図である。 セルトランジスタの第２の絶縁スペーサとロジックトランジスタの絶縁スペーサ形成及び、両トランジスタのｎ^＋型拡散層形成工程を示す断面図である。 セルトランジスタ及びロジックトランジスタのサリサイド工程を示す断面図である。 他の実施の形態によるＦＢＣメモリのセルトランジスタ部とロジックトランジスタ部の断面を示す図である。 他の実施の形態によるセルトランジスタ構造を示す断面図である。 他の実施の形態によるセルトランジスタ構造を示す断面図である。 従来のＦＢＣメモリのバイポーラ・ディスターブを説明するための図である。

符号の説明

１０…半導体素子基体、１１…シリコン基板、１２…絶縁膜、１３…ｐ型シリコン層、１４…素子分離絶縁膜、１５（１５ａ，１５ｂ，１５ｃ）…ソース／ドレイン層、１６…ゲート電極、１７（１７ａ，１７ｂ）…絶縁スペーサ、１８…層間絶縁膜、１９…ビット線、２０…ソース線、２１…金属シリサイド膜、２２…バリア膜、２５（２５ａ，２５ｂ）…ソース／ドレイン層、２６…ゲート電極、２７…絶縁スペーサ。

Claims (5)

1. 絶縁性基板とこの上に形成された半導体層とを有する半導体素子基体と、
   前記半導体素子基体に形成されて電気的にフローティングのチャネルボディのキャリア蓄積状態によりデータ記憶を行うセルトランジスタが配列され、各ソース及びドレイン層が一方向に隣接する２セルトランジスタにより共有されるセルアレイと、
   前記半導体素子基体に形成された、前記セルアレイの周辺回路を構成するロジックトランジスタとを有し、
   前記セルトランジスタのソース及びドレイン層の少なくとも一部が前記ロジックトランジスタのソース及びドレイン層並びに前記セルトランジスタのチャネル領域部よりも薄い厚みをもって形成されている
   ことを特徴とする半導体記憶装置。
2. 前記セルトランジスタは、前記半導体層上にゲート絶縁膜を介して形成された第１のゲート電極と、この第１のゲート電極の側壁に形成された第１及び第２の絶縁スペーサと、前記第１のゲート電極に自己整合されて前記半導体層に前記絶縁性基板に達する深さに形成された第１の拡散層、前記第１の絶縁スペーサに自己整合されて前記半導体層に前記絶縁性基板に達する深さに形成された第２の拡散層及び前記第２の絶縁スペーサに自己整合されて前記半導体層に前記絶縁性基板に達する深さに形成された第３の拡散層からなるソース及びドレイン層を有し、かつ
   前記第２及び第３の拡散層が形成される部分の半導体層が前記第１のゲート電極の直下の半導体層より薄くされている
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 前記ロジックトランジスタは、前記半導体層上にゲート絶縁膜を介して形成された第２のゲート電極と、この第２のゲート電極の側壁に形成された第３の絶縁スペーサと、前記第２のゲート電極に自己整合されて前記半導体層に前記絶縁性基板に達する深さに形成された第４の拡散層及び前記第３の絶縁スペーサに自己整合されて前記半導体層に前記絶縁性基板に達する深さに形成された第５の拡散層からなるソース及びドレイン層とを有する
   ことを特徴とする請求項１記載の半導体記憶装置。
4. 前記セルトランジスタ及びロジックトランジスタのゲート電極及び、ソース及びドレイン層の表面に形成された金属シリサイド膜を有する
   ことを特徴とする請求項１記載の半導体記憶装置。
5. 絶縁性基板上に形成された半導体層を有する半導体素子基体のセルアレイ領域にストライプ状の複数の素子形成領域を区画する工程と、
   前記半導体素子基体にゲート絶縁膜を介してゲート電極膜を形成する工程と、
   前記セルアレイ領域で前記ゲート電極膜をパターニングしてセルトランジスタの第１のゲート電極を形成する工程と、
   前記セルトランジスタのソース及びドレイン領域に前記ゲート電極に自己整合された第１の拡散層を形成する工程と、
   前記第１のゲート電極の側壁に第１の絶縁スペーサを形成する工程と、
   前記セルトランジスタのソース及びドレイン領域の露出表面を所定厚みエッチングする工程と、
   周辺回路領域で前記ゲート電極膜をパターニングしてロジックトランジスタの第２のゲート電極を形成する工程と、
   前記セルトランジスタのソース及びドレイン領域に前記第１の絶縁スペーサに自己整合された第２の拡散層を形成すると同時に、前記ロジックトランジスタのソース及びドレイン領域に前記第２のゲート電極に自己整合された第３の拡散層を形成する工程と、
   前記第１の絶縁スペーサの側壁に第２の絶縁スペーサを形成すると同時に前記第２のゲート電極側壁に第３の絶縁スペーサを形成する工程と、
   前記セルトランジスタのソース及びドレイン領域に前記第２の絶縁スペーサに自己整合された第４の拡散層を形成すると同時に、前記ロジックトランジスタのソース及びドレイン領域に前記第３の絶縁スペーサに自己整合された第５の拡散層を形成する工程と、
   を有することを特徴とする半導体記憶装置の製造方法。

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