JP4094809B2 - 時間可変格子符号 - Google Patents

Description

【０００１】
（技術分野）
本発明は一般的には格子符号変調を用いたデータ送信方法に係わり、更に詳細には時間可変格子符号を組み込んだ符号変調技法に関する。
【０００２】
（背景技術）
格子符号変調はチャンネル容量を増大させ、ビット誤り性能を改善する、符号化と変調とを結合するための技術である。この符号化変調技法は、ウンゲルベック（Ungerboeck）著、セミナ論文「多重レベル位相信号によるチャンネル符号化（Channel Coding With MultilevellPhase Signal）」、IEEE Transaction on Information Theory, Vol IT-28,１９８２年１月、に記述されているセット・パーティショニングによるマッピングの概念に基づいている。格子符号変調（ＴＣＭ）は符号化と変調操作とを組み合わせて、電力または帯域幅を増やすことなく通信システムの信頼性を改善することを可能とする。更に詳細には、ＴＣＭ技術は高次変調技法を畳み込み型符号化技法とをシステムの送信端で組み合わせ、一方システムの受信端では復調と復号を２つの別々のステップとして実行する代わりに、２つの操作を１つに組み合わせている。
【０００３】
典型的なＴＣＭ技法は符号化器出力を直接、８−ＰＳＫ配列座（constellation）のような信号配列座の上にマッピングする。符号化とマッピング要素との組み合わせは、良好な誤り性能が得られるように共に最適化される。例えば符号化器は入力として２ビットを受けて、３ビット出力を持ってこれが８−ＰＳＫ配列座にマッピングされる。この様な場合、符号化器は２／３率で符号化すると言える、すなわち２入力ビットが３つの符号化出力ビットを生成する。信号配列座内の各々の点は、バイナリ・システムでは２つの取りうる値の１つを取るはずであるので、希望する信号配列座内の点の数の２を底とする対数に等しい数の符号化出力ビットを持つ必要がある。従って、８点配列座が使用されている場合、３つの符号化出力ビット（すなわち２³＝８点）が無ければならない。格子符号が受信されシステム受信機によって復号される際に、格子の各々の分岐は１つの８−ＰＳＫシンボルに対応し、これはソフトウェア判定復号を容易にする。
【０００４】
しかしながら８−ＰＳＫ配列座を用いた３／４の様な率を実現する場合は問題を生じる。符号化された出力は信号配列座内の単一信号にマッピングされるのが望ましい。率３／４符号化器の４ビット符号化出力を８−ＰＳＫシンボルに、格子分岐毎に１つの８−ＰＳＫシンボルのみが存在するようにマッピングする明確な方法は存在しない。先に説明したように２を底とする対数を使用すると、３／４率符号化器は少なくとも１６点信号配列座を必要とするはずである。より高次の信号配列座は最終的により広い帯域幅と電力源とを必要とするので、より小さな信号配列座を効率的に使用してＴＣＭアプリケーションで生成された符号化出力ビット・ストリームを変調するための実際的な方法が必要である。
【０００５】
（発明の概要）
本発明は格子符号化変調技法を提供し、これは符号化器出力を以前は矛盾すると考えられていた信号配列座に直接マッピングすることを可能とする。例えば、本発明を使用して３／４率符号化器の出力を８点信号配列座の上に直接マッピングすることが可能であり、これは過去には１６点配列座が必要であると考えられていたものである。この結果は時間可変格子符合を用いて実現される。
【０００６】
時間可変格子符号は可変率符号化器を用いて得られ、これはその出力に希望する信号配列座上に直接マッピングするために正しいビット数を生成する。符号化器の符号化率を周期的な時間間隔で変化させることにより、多数の異なる符号化率が得られる。例えば可変率符号化器は異なる時間間隔で２／３および３／３の符号化率が得られる。この例において、率３／４符号は最初の６入力ビットを率２／３で符号化し、最後の３入力ビットを率３／３で符号化して得られる。最初の６入力ビットは３つの格子段を表し、最後の３入力ビットは４番目の格子段を表す。４つの格子段全体に渡って、全部で９個の入力ビットと１２個の出力ビットが存在し、実効的な３／４率を与える。しかしながら各々の段で３出力ビットのみが生成されるので、これは８点信号配列座に直接マッピングできる。
【０００７】
本発明の符号化方法を実現する１つのやり方は、異なる符号化率を有する２つの畳み込み符号化器の間で入力データストリームを切り替えることである。畳み込み符号化器はシフトレジスタと結合器とを用いて実現できる。各々の符号化器は同じ数のシフトレジスタ段を含むはずである。入力が１つの符号化器からもう一方へ切り替えられると、その時点まで使用されていた符号化器の内容が別の符号化器の中へシフトされる。
【０００８】
本発明の時間可変格子符号を実現する別の方法は、２つの異なるパンクチャ・パターン（puncture pattern）を用いて信号畳み込み符号化器の出力をパンクチャ（puncture）することである。あらかじめ定められた時点で、パンクチャ・パターンが切り替えられ、これによって２つの異なる符号化率が実現される。畳み込み符号化器の格子段を異なるレベルの集合体で集合することにより、結果として格子が時間可変となる。例えば、畳み込み符号化器の格子が状態毎に２つの分岐を持っているとすると、第１パンクチャ・パターンは２つの格子段を覆い、また第２パンクチュアリング・パターンは３つの格子段を覆うことになる。２つおよび３つの格子段を集合することにより、それぞれ４つの分岐と８つの分岐とを具備した時間可変格子が得られる。
【０００９】
本発明の時間可変格子符号を実現するための第３の方法は、複数の符号化器を対照表としてメモリ装置の中に格納することである。各々の符号化器は２つの対照表を有し、その１つは符号化器の特定の現在状態に関して各々の入力シンボルの間に生じる状態遷移の情報を含み、もう１つの表は特定の状態遷移を与える符号化器の出力に関する情報を含む。各々の入力シンボルに対して、符号化器はその状態を更新し１つの出力を発する。あらかじめ定められた時点で、対照表が切り替えられ入力ビットのグループ分けが変更されて時間可変格子が実現される。
【００１０】
（発明の詳細な説明）
図１は全体として番号１０で示され、格子符号化変調技法を採用しているディジタル通信システムを図示する。システム１０は一般的に送信機１４と受信機３０とを含みこれらは通信チャンネル１２で結合されている。送信機１４は情報源１６，ソース符号化器１８、チャンネル符号化器２０および変調器２２を含む。情報源１６はソース・データ・ストリームを具備し、これは最終的に受信機３０に運ばれる。このソース・データはディジタル化された形式を仮定されており、直接ソース符号化器１８に送られる。ソース符号化器１８は冗長性を除去するかまたはソース・データ・ストリームをランダム化して、最大の情報内容となるように最適化された情報シーケンスを生成する。このソース符号化器１８からの情報シーケンスはチャンネル符号化器２０に送られる。
【００１１】
チャンネル符号化器２０は冗長性の要素を情報シーケンスの中に導入するように設計されており、これはソース符号化器１８により符号化出力を生成するように供給される。最初は先に説明したソース符号化器１８の機能と競合するように見えるが、実際はチャンネル符号化器２０で付加された冗長性が通信システムの誤り訂正能力を強化する働きをする。冗長情報を情報シーケンスの中に制御しながら導入することにより、使用された符号の知識を有する受信機は、その常駐情報を使用して送信中に生じた可能性のある誤りを検出しておそらくは修正することが可能である。
【００１２】
変調器２２は通信チャンネル１２へのチャンネル符号化器２０のインタフェースをとる。すなわち、変調器２２は符号化出力をチャンネル符号化器２０から受信し、チャンネル１２の物理的特性に適合しチャンネル１２の上で効率的に送信される波形を生成する。「信号配列座」という用語はチャンネル符号化器２０の符号化出力のマッピングに利用できる、実現可能な信号波形の組を指すためにしばしば使用される。これらの出力波形、または信号配列座技法は一般的に通信システムの簡素化、最適検出性能、電力要求量、または帯域幅利用性のいずれかの観点から選択される。ディジタル通信システム変調で使用される典型的な信号配列座は、１６ＱＡＭ，８−ＰＳＫ，４−ＰＳＫ等を含む。
【００１３】
ディジタル通信システム１０の受信機３０において、復調器３２は出力波形（これは送信中にチャンネル１２によって劣化されている）を、与えられた時間で処理し、信号配列座内の考えられる信号のどれで送信されたかを判定する。例えば、バイナリ変調が使用されている場合、復調器３２は受信した波形を処理し、送信されたビットが０または１のいずれかを決定する。送信されたシーケンスがチャンネル符号化で導入された冗長性を含む場合、復調器３２の出力は復号器３４に送られ、これは元の情報シーケンスをチャンネル符号化器１６で使用されている符号に関する事前の知識から再構築するように試みる。復調器３２および復号器３４の性能の測度は、復号されたシーケンスの中に誤りが生じる頻度である。最終ステップとして、アナログ出力が希望される場合、ソース復号器３６は出力シーケンスを復号器３４から受け取り、ソース符号化方法の知識に基づいて信号源１４からの元信号の再構築を試みる。再構築された信号と元信号の間の違いは、通信システムで導入された歪みの測度である。
【００１４】
次に図２を参照すると、格子符号化変調システム用の符号化器構造が示されており、全体として番号５０で示されている。格子符号化器５０は畳み込み符号化器５２と信号マッピング器６０を含む。畳み込み符号化器５２は送信されるデータをフォーマットするための特定の誤り制御符号を、その雑音耐性が増加するように実行する。畳み込み符号化器５２はソース符号化器１６から提供された情報シーケンスを受信し、高い雑音耐性を有する符号化出力を生成する。この符号化出力は続いて信号マッピング器６０に送られ、これは続いて符号化出力ビットを適切な信号配列座内の点にマッピングする。マッピング技法は送信されたシーケンスのユークリッド距離が最大と成るように選択される。
【００１５】
改善されたユークリッド距離を保証する方法はセット仕切によるマッピングである。一般的に信号配列座はサブセットに仕切られており、これらのサブセットは全て類似で各々のサブセットが最大距離で分離されるように仕切られている。図３は８−ＰＳＫ信号配列座の仕切の１例を示す。信号マッピング器は畳み込み符号化器の符号化出力を２グループのビット、ｋおよびｋ₂に分割する。ｋビットは信号配列座の仕切を選択するために使用され、一方ｋ２ビットは仕切内の点を選択するために使用されている。セット仕切によるマッピング技術は当業者には良く知られており、本発明の重要な特徴では無いので、この技術の更に詳しい説明は省略する。
【００１６】
本発明の方法は上記の格子符号化変調システムの改善を含む。当業者には理解されるように、畳み込み符号化器５２は典型的に制御された冗長性の要素を、情報シーケンスに誤り制御ビットを挿入することを通じて加える。結果として、畳み込み符号化器５２からの符号化出力ビットの数は情報シーケンス内のビット数よりも多くなる。符号化率は情報シーケンス内のビットの符号化出力ビット数に対する比率として定義される。符号化出力ビットの数は変調器またはマッピング器で必要とされる信号配列座の大きさを決定する。
【００１７】
過去に於いて、希望する信号配列座の上に直接マッピング出来る、正しい数の符号化出力ビットを生成する符号率を選択する必要が有った。例えば、８点信号配列座が希望された場合、３つの符号化出力ビットを生成する符号が必要であった。符号率３／４が希望された場合は、従って符号化出力を信号配列座に直接マッピング出来るようにするためには１６点信号配列座が必要であった。結果として、過去の技術を採用すると、率３／４符号化器の４ビット符号化出力を８点信号配列座にマッピングするための単純な方法は、符号化とマッピングを共に最適化したいと希望する場合は存在しなかった。
【００１８】
本発明はこの問題を時間可変格子符号を用いて解決する。希望する符号率は周期的に切り換えられる複数の符号化器の組み合わせを用いて得られる。各々の符号化器は選択された信号配列座の上に直接マッピングするために正しい数の符号化出力ビットを生成する符号率を有する。符号化器を異なる符号化間隔で交互に入れ替えることにより、通常で有れば選択された信号配列座を用いることは実際的では無い符号化率を得ることが可能である。
【００１９】
例えば、率３／４符号が本発明の符号化方法を用いて実現できて、これは８−ＰＳＫ信号配列座の上に直接マッピングされる。希望する率３／４符号を得るために、率２／３符号化器および率３／３符号化器が異なる時間間隔で採用される。２つの入力ビットが３つの連続した符号化間隔の間に率２／３符号化器に提供される。その結果、全部で６入力ビットが処理され、結果として９個の符号化出力ビットが生成される。４番目の符号化間隔において、次の３つの入力ビットが率３／３符号化器に提供され、これは３つの符号化出力ビットを生成する。従って４つの符号化間隔の全てに対して、全部で９つの入力ビットと１２個の符号化出力ビットが存在し実行的な率として３／４が得られる。好適に各々の符号化間隔において、３つの符号化出力ビットのみが生成され、これは直接８−ＰＳＫ信号配列座にマッピングできる。
【００２０】
本発明の符号化方法は結果として時間可変格子符号となり、これは図４に示されている。図４を参照すると時間可変格子符号を表す格子構造が示されており、全ての符号化間隔において率１／４符号と率２／４符号の間で交互に変化している。各々の列は符号化間隔または段を表し、各々の円は個別の状態を表す。格子構造の分岐は２つの隣接する符号化間隔内の状態間の遷移を表す。経路は格子構造を通して延びる一連の接続された分岐である。率１／４符号が使用される場合、格子構造内の１つの状態毎に２本の分岐が存在する。率２／４が使用される時、格子構造内の１つの状態毎に４本の分岐が存在する。格子構造を通る全ての経路は符号化器で生成された有効符号ワードの１つの唯一無二のシーケンスに対応する。
【００２１】
本発明の符号化方法を実現するには多くの方法が可能である。３つの方法が以下に記述されていて、多重符号化法、パンクチャ法、および対照表法と呼ばれている。多重符号化法では、入力データストリームまたは情報シーケンスは異なる符号率を有する複数の符号化器の間で切り換えられる。パンクチャ法では異なる符号率は、異なるパンクチャ・パタンを信号符号化器の出力に適用することにより実現される。対照表法では、多重符号化器はメモリ装置内の対照表として実現される。プロセッサは適切な出力と状態遷移を与えられた入力および現在状態から「対照」する。
【００２２】
図５は上に述べた拡張型格子符号化変調技法の多重符号化器実現方法を図示する。この場合、格子符号化器７０は一対の符号化器７２と７４、１つの入力制御器８４、および１つの出力制御器８６を含む。符号化器７２および７４は図６に示すように、シフトレジスタ７６，７８と結合ノード８０，８２の形式で実現されている。符号化器７２は２つのシフトレジスタ７６と４つの結合ノード８０を含む。２つのシフトレジスタ７６は全部で６個の遅延セルを有する。符号化器７２は２つのソース符号化入力ビットを受信し、４つの畳み込み符号化出力ビットを生成し、従って符号率２／４が実現される。符号化器７４は３つのシフトレジスタ７８と４つの結合ノード８２を含む。３つのシフトレジスタ７８はまた全部で６個の遅延セルを有する。しかしながら符号化器７４は３つのソース符号化入力ビットを受信し４つの畳み込み符号化出力ビットを生成するように構成されており、従って符号率３／４が実現される。
【００２３】
シフトレジスタ７６、７８の要素は予め定められた方法で、それぞれの結合ノード８０，８２に接続されている。各々のノード８０，８２は入力をシフトレジスタ７６、７８の１つまたは複数の遅延セルから受信し、結合アルゴリズムのアプリケーションを通して、１つまたは複数のビットを含む単一出力を生成する。このシフトレジスタ内容の処理は動作中の符号化器７２，７４に対して各々の符号化間隔で実施され、従って４つの符号化出力ビットの全補数を生成する。
【００２４】
新たな入力データビットが符号化器７２，７４に与えられると、各々のシフトレジスタ７６、７８の内容は右へ１つ位置をシフトされる。例えば、符号化器７２は２つの入力ビットを受信し、これは遅延セル１と４に挿入され、一方遅延セル１および４の以前の内容はそれぞれ遅延セル２および５の中へ右にシフトされる。同様の方法で、先に遅延セル２および５を占有していたビットがそれぞれ遅延セル３および６の位置のなかへ右にシフトされる。右へシフトされると、遅延セル３および６の以前の内容は符号化器７２からシフトされて外に出される。符号化器７４は３ビットを受信することを除いて同様の方法で動作する。
【００２５】
符号化器７２および７４は協調して動作し、いずれの符号化器が単独では得ることの出来ない実効符号率を全体として生成する。この協調動作は入力および出力制御器８４および８６によって促進される。実際、これらの制御器８４および８６は単独の、特定符号化器７２，７４を効率的に起動しており、これは選択された符号化器入力端子を情報シーケンスに、また選択された符号化器出力端子を信号マッピング器６０に同時に接続することでなされる。制御器８４，８６が新たな符号化器を選択した時点で、以前の符号化器に関連するシフトレジスタの内容は新たに選択された符号化器の対応するシフトレジスタに移される。例えば符号化器７２がある時間間隔の間動作していて、２つの入力ビットを受信し４ビット出力を生成していたと仮定する。次の時間間隔で制御器５４および５８が次に符号化器７４が動作され、一方符号化器７２を停止されるべきと決定する。その結果、停止される符号化器７２の遅延セル１から６の内容が、動作される符号化器７４の対応する遅延セル１から６に移される。従って情報シーケンスは符号化器７４に向けられ、ここで３ビットがストリームから入力として受け取られ、４ビット符号化出力が生成されてマッピング器６０に与えられる。この符号化器７２，７４を動作させたり停止する処理は希望する実効符号率が得られるように周期的に実施される。適切に設計することにより、符号化器７２および７４を交代または切り換えることにより実現される実効符号率は、同一の実効符号率が単一符号化器を用いて実現される場合よりもより小さな信号配列座を使用するように変更出来る。
【００２６】
次に図７を参照すると、格子符号化器９０が示されており、これは本発明に基づく符号化のパンクチャ法を実現している。格子符号化器９０は畳み込み符号化器９２と一対のパンクチャ・バッファ９４を含む。畳み込み符号化器９２は入力ビット・ストリームをソース符号化器から受け取り、２ビットを含む中間出力を生成する。従って符号化器９２は実効１／２符号率を具備する。各々のビットはそれぞれのパンクチャ・バッファ９４に回送され、これは畳み込み符号化器９２の中間出力を一次的に保持する。２つの異なるパンクチャ・パタンが別々のパンクチャ・パタン表９６の中に格納されており、異なる時間に畳み込み符号化器９２の中間出力をパンクチャするために使用される。
【００２７】
一般的に、パンクチャ式畳み込み符号化器は１つまたは複数のビットを中間出力から周期的に除去することにより、より高い率の符号を実現する。典型的に、複数のビットは順番にパンクチャ・バッファ９４の中に、時間間隔毎に１ビットがバッファに入るようにロードされる。従って、パンクチャ・バッファを完全に満たすのに必要な時間を此処ではパンクチャ周期と呼ぶが、これはパンクチャ・バッファ９４内に含まれるビット数に比例する。各パンクチャ周期の終わりに、パンクチャ・パタン表９６内に格納されているパンクチャ・パタンがパンクチャ・バッファ９４の内容に適用され、結果として特定のビットがバッファ９４から除去（またはパンクチャ）される。パンクチャ・バッファ９４の残りの内容が続いて出力される。
【００２８】
本発明の方法は必然的にパンクチャ処理の結果の符号化出力ビットの数が一定に残るように要求するので、一定信号配列を使用することを容易とする。これはパンクチャ・バッファ周期と関連するパンクチャ・パタンを注意深く選択することで実現できる。例えば、８−ＰＳＫ変調技法で使用するために３つの符号化出力ビットが要求される場合、３パンクチャ周期を処理するパンクチャ・バッファ９４が、任意の可変パンクチャ・パタンと組み合わせて用いられ、これは結果的に全部で６ビットから３ビットを除去する。結果として全部で４ビットから１ビットを除去する可変パンクチャ・パタンと一緒に使用される場合は、周期が２のパンクチャ・バッファ９４も使用可能であろう。
【００２９】
提示された実施例において、可変符号率はパンクチャ周期とパンクチャ・パタンを格納しているパンクチャ表９６を周期的に切り換えることで実現できる。このパンクチャ・パタンの切り換えの結果、２つの異なる符号率が得られる。例えば、全部で６の中間出力ビットから３つを除去することにより、実効符号率は１／１となる。全部で４の中間出力ビットから１つを除去することにより、実効符号率は２／３となる。これらの率は中間出力を生成するために率１／２の畳み込み符号化器が使用されていると仮定している。
【００３０】
復号は畳み込み符号化器９２の格子構造を２つまたは３つの格子段に渡って集合する事により実現できる。格子段を異なるレベルの集合体と共に集合することにより（例えば、２つまたは３つの格子段に渡る集合）、格子が時間可変となる。例えば、畳み込み符号化器９２の基本格子が状態毎に２本の分岐を持つ場合、２つの格子段に渡るパンクチャおよび集合の結果、状態毎に４本の分岐が得られる。同様に３つの格子段に渡るパンクチャおよび集合の結果、状態毎に８本の分岐が得られる
【００３１】
図８は本発明に基づく対照法を実現する、拡張型格子符号化変調技法の別の実現方法を図示する。この実施例において、２つの符号化器は対照表として不揮発メモリ装置の中に格納されている。符号化器１００はプロセッサ１０２を含み、これは入力ストリームをソース符号化器１８から受信する。プロセッサ１０２には第１対照表１０４と第２対照表１０６が接続されている。これらの表１０４および１０６は従来型符号化格子の表型表現を具備する。対照表１０４および１０６の指標フィールドはソース符号化器から提供される入力ビットと符号化器１００の現在状態とを含む。表１０４および１０６の出力フィールドは出力ビットと符号化器１００の次の状態とを含む。従って、対照表１０４および１０６内の各々のレコードは符号化器の現在状態と入力の唯一無二の組み合わせに対応する。
【００３２】
任意の時間間隔において、プロセッサ１０２は対照表１０４および１０６の何れを使用するかを決定する。ソース符号化器１８からの入力と符号化器１００の現在状態とに基づいて、プロセッサ１０２は対応する出力と新たな状態とを稼働中の表１０４，１０６から「対照」する。選択された出力はマッピング器６０に通される。新たな状態を用いて符号化器１００の状態が交信される。周期的な時間間隔で、対照表１０４，１０６が切り換えられて時間可変格子が実現される。
【００３３】
説明した３つの方法のいずれか１つで生成された時間可変格子符号はビタビ復号器を用いて復号出来る。ビタビ・アルゴリズムは畳み込み符号に対する最尤復号アルゴリズムである。先に示したように、符号化器で生成された有効符号ワードの各々のシーケンスは格子構造を通る唯一無二の経路の１つに対応している。ビタビ・アルゴリズムは、有限個数の格子段に対して同時に１つの段に動作し、送信された符号ワードに対応する格子経路を見つけようとする。これは格子構造を通る経路を見つけることに相当する。
【００３４】
格子構造の最短経路を見つけるために、復号器は格子の各々の分岐に分岐距離と呼ばれる数値を割り当てる。続いて格子を通る各々の経路に対して、分岐距離の合計である経路距離が割り当てられる。最尤経路（従って最尤符号シーケンス）は最も低い経路距離を具備ものである。ビタビ・アルゴリズムは最少経路距離を見つけるが、これは順に格子を通って移動し各々の段で、格子の各々のノードに対して、最少経路距離を有する１つの「存続経路」を残す。格子の最終段に到達すると、復号器はどの最終「存続経路」が最適であるかを決定し、対応するビットを出力する。当業者には良く知られている、ビタビ・アルゴリズムの更に詳細な説明はプロアキス（Proakis）著、ディジタル通信（Digital Communications）マグロウヒル（McGraw Hill）発行、に示されている。
【００３５】
次に図９を参照すると、本発明の時間可変格子符号を復号するための方法を図示する流れ図が示されている。復号器への入力が受信される（ブロック２０２）。入力を受信した後、復号器は２つまたはそれより多くの格子構造の中から現在の符号化間隔または段に基づいて選択する（ブロック２０４）。適切な格子構造を選択した後、復号器は１段分だけ存続経路を延長し、延長された経路セグメントに対する分岐距離を計算し（ブロック２０６）、次の段で各々の状態に対する存続経路を決定する（ブロック２０８）。続いて復号器は経路履歴を更新する（ブロック２１０）。次に復号器は格子の最終段に達したか否かを判定する（ブロック２１２）。達していない場合は、現在格子段または符号間隔を示す指標が１つ更新され、（ブロック２１４）次の入力が受信される（ブロック２０２）。この処理は最終格子段に達するまで繰り返される。復号器は次に格子を唯一の存続経路に沿って遡り、単一の送信されたシーケンスに対応する符号シーケンスを決定する（ブロック２１６）。遡る手順の間、復号器はどの格子段に居るかを記録し、各々の段で対応する格子構造を選択しなければならない。存続経路に対応する送信されたシーケンスが復号器から出力される（ブロック２０８）。
【００３６】
以上より、２つまたはそれより多くの符号化器の間で周期的に切り換えることにより多数の異なる実効符号率が得られ、それらの出力に希望する信号配列座に直接マッピングする正しい数のビットが得られることが理解されよう。結果として得られた時間可変格子符号は従来型ビタビ・アルゴリズムを用いて復号出来る。本発明の復号方法は符号率を選択し、それを希望する信号配列座に整合させる際により多くの自由度を可能とする。
【００３７】
もちろん、本発明は本発明の精神および基本的特徴から逸脱することなくここに示された以外の別の方法で実施できる。従って、本実施例は図示のみを目的としたものであって制限するためのものではなく、添付の特許請求の範囲の意味並びに同等の範囲に入る全ての変更は此処に包含されるものと意図している。
【図面の簡単な説明】
【図１】 図１はディジタル通信システムのブロック図。
【図２】 図２は格子符号化変調システムの符号化器構造を示すブロック図。
【図３】 図３は８−ＰＳＫ変調技法用のセット区分けを示す図。
【図４】 図４は時間可変格子符号の格子構造を図示する図。
【図５】 図５は本発明で使用される符号化器の概念的ブロック図。
【図６】 図６は符号化のシフトレジスタ法を実現する符号化器を図示するブロック図。
【図７】 図７は符号化のパンクチュアリング法を実現する符号化器を図示するブロック図。
【図８】 図８は符号化の対照法を実現する符号化器を図示するブロック図。
【図９】 図９は本発明の時間可変格子符号を復号するための方法を図示する流れ図。

Claims (2)

1. 入力データ・ストリームの符号化装置であって：
   ａ．第１の選択された符号率で前記入力データ・ストリーム符号化し、中間符号化出力を生成する畳み込み符号化器と；
   ｂ．前記中間符号化出力をパンクチャして第１符号化出力を生成するためのパンクチャ・バッファを含み、ここでパンクチャ・バッファはパンクチャ周期とパンクチャ・パタンを、何れのパンクチャ周期の間に生成される出力ビットの総数が一定となるように周期的に変更する、前記符号化装置。
2. 請求項１記載の符号化装置が更に、前記パンクチャ段の符号化出力を信号配列座の上にマッピングするためのマッピング器を含む、前記符号化装置。

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