JP4100403B2 - 半導体メモリ装置におけるリフレッシュ制御および内部電圧の生成 - Google Patents

Description

この発明は、半導体メモリ装置におけるリフレッシュ制御および内部電圧の生成に関する。

半導体メモリ装置としては、ＤＲＡＭやＳＲＡＭが用いられている。良く知られているように、ＤＲＡＭは、ＳＲＡＭに比べて安価で大容量であるが、リフレッシュ動作が必要である。一方、ＳＲＡＭは、リフレッシュ動作が不要で使い易いが、ＤＲＡＭに比べて高価であり、また容量が小さい。

ＤＲＡＭとＳＲＡＭの利点を両方備えた半導体メモリ装置として、擬似ＳＲＡＭ（ＶＳＲＡＭあるいはＰＳＲＡＭと呼ばれる）が知られている。擬似ＳＲＡＭは、ＤＲＡＭと同じダイナミック型メモリセルを含むメモリセルアレイを備えているとともに、リフレッシュ制御部を内蔵しており、リフレッシュ動作を内部で実行している。このため、擬似ＳＲＡＭに接続される外部装置（例えばＣＰＵ）は、リフレッシュ動作を意識せずに擬似ＳＲＡＭにアクセス（データの読み出しや書き込み）することが可能である。このような擬似ＳＲＡＭの特徴は、「リフレッシュの透過性」と呼ばれる。

なお、擬似ＳＲＡＭについては、例えば、本願出願人によって開示された特許文献１に記載されている。
特開２００２−１５０７６９号公報

ところで、擬似ＳＲＡＭでは、各メモリセルのデータを保持するために、各メモリセルに対するリフレッシュ動作を、所定期間内に１回実行する必要がある。このため、従来では、一定のリフレッシュ周期毎に、各行のメモリセルに対してリフレッシュ動作を１回実行している。

具体的には、リフレッシュタイマからの周期的なリフレッシュタイミング信号の発生に応じて、１行のメモリセルに対してリフレッシュの実行が要求される。そして、１行のメモリセルに対するリフレッシュは、１つのリフレッシュ周期内に、換言すれば、次のリフレッシュタイミング信号が発生するまでの期間内に、外部アクセスと干渉しないように実行される。

このように、リフレッシュ周期毎にリフレッシュを１回実行する場合には、外部アクセスを継続して実行可能な期間は、１つのリフレッシュ周期内に制限されてしまう。このような制限は、「ロングサイクル制限」とも呼ばれている。

擬似ＳＲＡＭでは、上記のようなロングサイクル制限が存在するが、ＳＲＡＭでは、ロングサイクル制限は存在しない。このため、擬似ＳＲＡＭにおいて、ロングサイクル制限を緩和したいという要望があった。

また、従来の半導体メモリ装置では、内部電圧は、通常、電源投入処理時に、外部電圧を利用して半導体メモリ装置内部で生成されている。しかしながら、従来では、内部電圧が所定の電圧に到達するまでに、換言すれば、外部アクセスが実行可能となるまでに、かなり時間が掛かってしまうという問題があった。

この発明は、上述した従来の課題を解決するためになされたものであり、リフレッシュ動作を必要とする半導体メモリ装置におけるロングサイクル制限を緩和することのできる技術を提供することを第１の目的とする。また、半導体メモリ装置の内部電圧を比較的早期に所定の電圧まで到達させることのできる技術を提供することを第２の目的とする。

上述の課題の少なくとも一部を解決するため、本発明の第１の装置は、半導体メモリ装置であって、
ダイナミック型のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイのリフレッシュ動作を実行するためのリフレッシュ制御部と、
を備え、
前記リフレッシュ制御部は、
前記リフレッシュ動作の実行タイミングの決定に使用されるリフレッシュタイミング信号を周期的に発生させるリフレッシュタイミング信号発生部と、
前記リフレッシュタイミング信号に応じて、前記リフレッシュ動作の実行要求を示すリフレッシュ要求信号を発生させるリフレッシュ要求信号発生部と、
前記リフレッシュ要求信号と他の信号とに応じて、前記リフレッシュ動作の実行を示すリフレッシュ実施信号を発生させるリフレッシュ実施信号発生部と、
を備え、
前記リフレッシュ要求信号発生部は、
前記リフレッシュタイミング信号の発生回数をカウントするための第１のカウンタと、
前記リフレッシュ実施信号の発生回数をカウントするための第２のカウンタと、
を備え、
前記リフレッシュ要求信号発生部は、前記リフレッシュタイミング信号の発生回数と前記リフレッシュ実施信号の発生回数との差分が１以上である場合に、前記リフレッシュ要求信号を発生させ、
前記リフレッシュ実施信号発生部は、前記差分が２以上である場合には、前記リフレッシュタイミング信号の１周期内に前記リフレッシュ実施信号を２回以上発生可能であることを特徴とする。

この装置では、リフレッシュ制御部は、２つのカウンタを備えているため、リフレッシュ動作を複数回延期することができる。また、リフレッシュ制御部は、リフレッシュタイミング信号の１周期内にリフレッシュ実施信号を２回以上発生可能であるため、延期されたリフレッシュ動作を後で実行することができる。この結果、ロングサイクル制限を緩和することが可能となる。

上記の装置において、さらに、
外部装置から与えられる外部アドレスであって、行アドレスと列アドレスとを含む前記外部アドレスによって指定されるメモリセルに対して、外部アクセス動作を実行するための外部アクセス制御部を備え、
前記外部アクセス制御部は、前記列アドレスに含まれる所定のビットのみが変化する場合には、前記行アドレスによって選択されるワード線を活性化状態で維持し、
前記リフレッシュ制御部は、前記ワード線が活性化状態で維持される場合には、前記外部アドレスに含まれる前記所定のビット以外のビットが変化するまで、前記リフレッシュ実施信号の発生を延期することが好ましい。

このように、外部アクセス制御部が、いわゆるページモードアクセスを実行する場合には、本発明の効果は顕著となり、ページモードアクセスを効率よく実行することが可能となる。

上記の装置において、
前記リフレッシュ制御部は、
前記リフレッシュ実施信号の発生を２回以上延期した場合には、
前記外部アクセス動作を実行可能な第１の動作モードでは、前記外部アドレスに含まれる前記所定のビット以外のビットが変化する毎に、順次前記リフレッシュ実施信号を発生させ、
前記外部アクセス動作が禁止される第２の動作モードでは、連続的に前記リフレッシュ実施信号を発生させることが好ましい。

こうすれば、第１の動作モードおよび第２の動作モードの双方において、延期されたリフレッシュ動作を後で実行することができる。特に、第２の動作モードでは、連続的にリフレッシュ実施信号が発生するため、延期されたリフレッシュ動作を迅速に実行することができる。

上記の装置において、
前記第２のカウンタのビット数は、前記メモリセルアレイに含まれる行数に整合するように設定されており、
前記リフレッシュ制御部は、前記第２のカウンタからの出力値を、前記メモリセルアレイ内の任意の１行を指定するリフレッシュアドレスとして利用することが好ましい。

こうすれば、リフレッシュアドレス発生部を別途準備せずに済むため、比較的簡単にリフレッシュ制御部を構成することができる。

上記の装置において、
前記第１のカウンタのビット数は、前記第２のカウンタのビット数よりも小さく設定されており、
前記リフレッシュ要求信号発生部は、前記第１のカウンタからの出力と、前記第２のカウンタからの一部の出力と、を用いて、前記リフレッシュ要求信号を発生させるようにしてもよい。

こうすれば、リフレッシュ制御部の回路規模を比較的小さくすることができる。

上記の装置において、さらに、
チャージポンプ回路を含み、外部から供給される電圧を用いて、前記半導体メモリ装置の内部電圧を生成するための内部電圧生成部を備え、
前記内部電圧生成部は、前記リフレッシュ実施信号発生部から供給される前記リフレッシュ実施信号を利用して、前記内部電圧を生成するようにしてもよい。

このように、リフレッシュ実施信号を利用して内部電圧を生成すれば、内部電圧生成部は、リフレッシュ動作に必要な電荷量を効率よく補うことができる。

上記の装置において、
前記リフレッシュ制御部は、さらに、
前記半導体メモリ装置の電源投入処理時に、前記２つのカウンタの出力値を異なる値に設定するための設定部を備え、
前記リフレッシュ制御部は、前記電源投入処理時には、前記２つのカウンタの出力値が一致するまで連続的に前記リフレッシュ実施信号を発生させることが好ましい。

こうすれば、リフレッシュ制御部は、電源投入処理時に、内部電圧生成部に連続的にリフレッシュ実施信号を供給することができるため、内部電圧を比較的早期に所定の電圧まで到達させることができる。

本発明の第２の装置は、半導体メモリ装置であって、
チャージポンプ回路を含み、外部から供給される電圧を用いて、前記半導体メモリ装置の内部電圧を生成するための内部電圧生成部と、
前記内部電圧生成部にパルス信号を供給するためのパルス信号供給部と、
を備え、
前記パルス信号供給部は、
前記半導体メモリ装置の電源投入処理時に所定値を出力するための出力部と、
前記パルス信号の発生回数をカウントするためのパルス信号カウンタと、
を備え、
前記パルス信号供給部は、前記電源投入処理時に、前記出力部からの出力値と、前記パルス信号カウンタからの出力値と、が一致するまで連続的に前記パルス信号を発生させることを特徴とする。

この装置では、パルス信号供給部は、電源投入処理時には、パルス信号を連続的に内部電圧生成部に供給することができるため、内部電圧を比較的早期に所定の電圧まで到達させることができる。

上記の装置において、
前記出力部は、
所定の周期信号の発生回数をカウントするための周期信号カウンタと、
前記電源投入処理時に、前記周期信号カウンタの出力値を前記所定値に設定するための設定部と、
を備え、
前記半導体メモリ装置は、さらに、
ダイナミック型のメモリセルを有するメモリセルアレイを備え、
前記周期信号カウンタと前記パルス信号カウンタとは、前記電源投入処理後に前記メモリセルアレイのリフレッシュ動作の実行に利用されるカウンタであることが好ましい。

このように、電源投入処理後にリフレッシュ動作の実行に利用される２つのカウンタを、電源投入処理時にパルス信号供給部の２つのカウンタとして利用すれば、半導体メモリ装置の回路規模を比較的小さくすることができる。

なお、本発明は、種々の形態で実現することが可能であり、例えば、半導体メモリ装置、半導体メモリ装置と制御装置とを備えた半導体メモリシステム、半導体メモリ装置の制御方法、および、半導体メモリ装置を備えた電子機器等の形態で実現することができる。

次に、本発明の実施の形態を実施例に基づいて以下の順序で説明する。
Ａ．第１実施例：
Ａ−１．メモリチップの端子構成と動作状態の概要：
Ａ−２．メモリチップ内部の全体構成：
Ａ−３．リフレッシュコントローラの内部構成：
Ａ−４．リフレッシュ動作：
Ｂ．第２実施例：

Ａ．第１実施例：
Ａ−１．メモリチップの端子構成と動作状態の概要：
図１は、第１実施例におけるメモリチップ１００の端子の構成を示す説明図である。メモリチップ１００は、以下のような端子を有している。

Ａ０〜Ａ２０：アドレス入力端子（２１本），
＃ＣＳ：チップセレクト入力端子，
＃ＷＥ：ライトイネーブル入力端子，
＃ＯＥ：アウトプットイネーブル入力端子，
＃ＬＢ：下位バイトイネーブル入力端子，
＃ＵＢ：上位バイトイネーブル入力端子，
ＩＯ０〜ＩＯ１５：入出力データ端子（１６本）。

なお、以下の説明では、端子名と信号名とに同じ符号を用いている。端子名（信号名）の先頭に「＃」が付されているものは、負論理であることを意味している。アドレス入力端子Ａ０〜Ａ２０と入出力データ端子ＩＯ０〜ＩＯ１５とはそれぞれ複数本設けられているが、図１では簡略化して描かれている。

このメモリチップ１００は、通常の非同期型ＳＲＡＭと同じ手順でアクセスすることが可能な擬似ＳＲＡＭ（ＶＳＲＡＭ）として構成されている。ただし、ＳＲＡＭと異なり、ダイナミック型のメモリセルが用いられているので、所定期間内にリフレッシュが必要となる。このため、メモリチップ１００には、リフレッシュタイマ１１０を含むリフレッシュコントローラが内蔵されている。なお、本明細書では、外部装置（制御装置）からのデータの読み出しや書き込みの動作を「外部アクセス」と呼び、内蔵されたリフレッシュコントローラによるリフレッシュ動作を「内部リフレッシュ」または単に「リフレッシュ」と呼ぶ。

２１ビットのアドレスＡ０〜Ａ２０は、２Ｍワードのアドレスを指定する。また、入出力データＩＯ０〜ＩＯ１５は、１ワード分の１６ビットのデータである。すなわち、アドレスＡ０〜Ａ２０の１つの値は１６ビット（１ワード）に対応しており、一度に１６ビットの入出力データＩＯ０〜ＩＯ１５を入出力することができる。この説明からも分かるように、メモリチップ１００は、３２Ｍビットのメモリセルを有している。

本実施例のメモリチップ１００は、ページモードアクセスが実行できるように構成されている。ここで、ページモードとは、行アドレスを特定の値に維持しつつ、列アドレスを順次変更することによって、複数ページのデータを比較的高速に読み出したり書き込んだりするモードを意味する。本実施例では、２１ビットのアドレスＡ０〜Ａ２０のうち、上位１２ビットＡ９〜Ａ２０が行アドレスであり、下位９ビットＡ０〜Ａ８が列アドレスである。また、列アドレスＡ０〜Ａ８のうち、下位３ビットＡ０〜Ａ２はページアドレスとして用いられる。そして、１８ビットの上位アドレスＡ３〜Ａ２０を変更せずに、ページアドレスＡ０〜Ａ２を変更することによって、ページモードアクセスが実行される。

メモリチップ１００の内部には、アドレスが変化したことを検出するためのアドレス遷移検出回路（ＡＴＤ回路）５０が設けられている。アドレス遷移検出回路５０は、２種類のアドレス遷移信号を出力する。具体的には、２０ビットのアドレスＡ０〜Ａ２０のうちのいずれか１ビット以上が変化した場合には、全体アドレス遷移信号（以下、ＷＡＴＤ信号と呼ぶ）が生成される。また、ページアドレスＡ０〜Ａ２を除く１８ビットの上位アドレスＡ３〜Ａ２０のうちのいずれか１ビット以上が変化した場合には、部分アドレス遷移信号（以下、ＰＡＤＴ信号と呼ぶ）が生成される。メモリチップ１００内の回路は、ＷＡＴＤ信号とＰＡＴＤ信号とに基づいて動作する。例えば、ＷＡＴＤ信号は、メモリチップ内部の動作タイミングを決定するために利用される。また、ＰＡＴＤ信号は、外部アクセスと内部リフレッシュとを調停するために利用される。

チップセレクト信号＃ＣＳは、メモリチップ１００の動作状態を制御するための信号である。図２は、チップセレクト信号＃ＣＳの信号レベルに応じたメモリチップ１００の動作状態の区分を示す説明図である。なお、本明細書において、「Ｈレベル」は２値信号の２つのレベルのうちの「１」レベルを意味し、「Ｌレベル」は「０」レベルを意味している。

チップセレクト信号＃ＣＳがＬレベル（アクティブ）のときは、リード／ライト・オペレーションサイクル（以下、単に「オペレーションサイクル」または「リード／ライトサイクル」と呼ぶ）が行われる。オペレーションサイクルでは、外部アクセスの実行が可能であり、適時、内部リフレッシュが実行される。

チップセレクト信号＃ＣＳがＨレベル（非アクティブ）のときは、メモリチップ１００はスタンバイ状態に設定される。スタンバイ状態では、外部アクセスの実行が禁止されるため、すべてのワード線は非活性状態とされる。ただし、内部リフレッシュが行われるときには、リフレッシュアドレスで指定されたワード線は活性化される。

リフレッシュ動作は、オペレーションサイクルでは第１のリフレッシュモードに従って実行され、スタンバイ状態では第２のリフレッシュモードに従って実行される。第１のリフレッシュモードでは、リフレッシュタイマ１１０がリフレッシュタイミング信号を発生した後に、ＰＡＴＤ信号に同期してリフレッシュ動作が開始される。ここで、「同期する」とは、特定の信号が、基準信号（例えば、ＰＡＴＤ信号）と同じ時刻に発生することを必ずしも意味しておらず、基準信号のエッジと一定の時間的な関係を保って発生することを意味している。第２のリフレッシュモードでは、リフレッシュタイマ１１０がリフレッシュタイミング信号を発生すると直ちにリフレッシュ動作が開始される。第２のリフレッシュモードでのリフレッシュ動作はＰＡＴＤ信号と非同期に行われるので、アドレスＡ０〜Ａ２０の入力は不要である。このように、メモリチップ１００は、２つの動作状態のそれぞれに適したリフレッシュモードに従ってリフレッシュを実行する。ただし、本実施例では、ページモードアクセスを効率よく実行するために、リフレッシュ動作の実行を複数回延期することが可能となっている。これらの２つのリフレッシュモードに従ったリフレッシュ動作については、さらに後述する。

オペレーションサイクルにおいては、ライトイネーブル信号＃ＷＥがＬレベルになるとライトサイクルが実行され、アウトプットイネーブル信号＃ＯＥがＬレベルになるとリードサイクルが実行される。下位バイトイネーブル信号＃ＬＢや上位バイトイネーブル入力信号＃ＵＢは、１ワード（１６ビット）の下位バイトと上位バイトとのうちのいずれか１バイトのみに関して読み出しや書き込みを行うための制御信号である。例えば、下位バイトイネーブル信号＃ＬＢをＬレベルに設定し、上位バイトイネーブル信号＃ＵＢをＨレベルに設定すると、１ワードの下位８ビットのみに関して読み出しや書き込みが行われる。なお、図１では、電源端子は省略されている。

図３は、メモリチップ１００の動作の概要を示すタイミングチャートである。図２に示す２つの動作状態（オペレーション、スタンバイ）のいずれであるかは、チップセレクト信号＃ＣＳの変化に応じて、随時判断される。

図３の最初の３つのサイクルは、オペレーションサイクルである。オペレーションサイクルでは、ライトイネーブル信号＃ＷＥとアウトプットイネーブル＃ＯＥとのレベルに応じて読み出し（リードサイクル）と書き込み（ライトサイクル）のいずれかが実行される。なお、ＷＡＴＤ信号の最短周期Ｔｃ（すなわち、アドレスＡ０〜Ａ２０の変化の最短周期）は、このメモリチップ１００のサイクルタイム（「サイクル周期」とも呼ばれる）に相当する。サイクルタイムＴｃは、例えば約５０ｎｓから約１００ｎｓの範囲の値に設定される。

チップセレクト信号＃ＣＳがＨレベルに立ち上がると、メモリチップ１００はスタンバイ状態に設定される。スタンバイ状態では、図３（ａ）に示すように、ＷＡＴＤ信号は生成されない。

Ａ−２．メモリチップ内部の全体構成：
図４は、メモリチップ１００内部の全体構成を示すブロック図である。メモリチップ１００は、メモリブロック２０と、アドレスバッファ３０と、データ入出力バッファ４０と、を備えている。

メモリブロック２０は、メモリセルアレイ２２と、行デコーダ２４と、列デコーダ２６と、ゲート２８と、を備えている。メモリセルアレイ２２の構成は、典型的なＤＲＡＭのメモリセルアレイと同じである。すなわち、メモリセルアレイ２２は、１トランジスタ１キャパシタ型の複数のメモリセルがマトリクス状に配列されたものである。各メモリセルには、ワード線とビット線対（データ線対とも呼ばれる）とが接続されている。行デコーダ２４は、行ドライバを含んでおり、与えられる行アドレスに従ってメモリセルアレイ２２内の複数本のワード線のうちの１本を選択して活性化する。列デコーダ２６は、列ドライバを含んでおり、与えられる列アドレスに従ってメモリセルアレイ２２の複数組のビット線対のうちの１ワード（１６ビット）分のビット線対を同時に選択する。また、ゲート２８は、読み出し回路や書き込み回路を含んでおり、データ入出力バッファ４０とメモリセルアレイ２２と間のデータのやり取りを可能とする。なお、メモリブロック２０内には、図示しないプリチャージ回路やセンスアンプなども設けられている。

アドレスバッファ３０は、外部装置から与えられた２１ビットのアドレスＡ０〜Ａ２０を他の内部回路に供給する回路である。行アドレスＡ９〜Ａ２０と列アドレスＡ０〜Ａ８とによって選択された１ワード（１６ビット）分のデータは、データ入出力バッファ４０を介して読み出され、あるいは書き込まれる。

メモリチップ１００は、さらに、ＡＴＤ回路５０と、外部アクセスコントローラ６０と、リフレッシュコントローラ７０と、行プリデコーダ８０と、を備えている。なお、メモリチップ１００は、図４に示す回路の他に、チップセレクト信号＃ＣＳに従ってチップ内の回路の動作状態を制御するコントローラや、各種のイネーブル信号＃ＷＥ，＃ＯＥ，＃ＬＢ，＃ＵＢに応じて入出力状態を制御するコントローラなどを有しているが、図４では、図示の便宜上省略されている。

ＡＴＤ回路５０は、外部装置から供給された２１ビットのアドレスＡ０〜Ａ２０のうちのいずれか１ビット以上に変化があるか否か検出し、変化が検出されたときには、ＷＡＴＤ信号を発生させる。ＷＡＴＤ信号は、メモリチップ内部の動作タイミングを決定するために利用される。また、ＡＴＤ回路５０は、１８ビットの上位アドレスＡ３〜Ａ２０のうちのいずれか１ビット以上に変化があるか否かを検出し、変化が検出されたときには、ＰＡＴＤ信号を発生させる。ＰＡＴＤ信号は、外部アクセスと内部リフレッシュとを調停するために利用される。

外部アクセスコントローラ６０は、外部アクセス実施信号＃ＥＸを出力し、外部アクセスを制御する。リフレッシュコントローラ７０は、リフレッシュアドレスＲＦＡ９〜ＲＦＡ２０とリフレッシュ実施信号＃ＲＦとを出力し、リフレッシュを制御する。オペレーションサイクルでは、２つのコントローラ６０，７０は、外部アクセスと内部リフレッシュとを調停する。この調停は、外部アクセス実施信号＃ＥＸとリフレッシュ実施信号＃ＲＦとの信号レベルをそれぞれ設定することによって行われる。

外部アクセスコントローラ６０とリフレッシュコントローラ７０とには、チップセレクト信号＃ＣＳとＰＡＴＤ信号とが供給されている。さらに、外部アクセスコントローラ６０には、リフレッシュコントローラ７０からリフレッシュ要求信号ＲＦＲＱとリフレッシュ実施信号＃ＲＦとが供給されており、リフレッシュコントローラ７０には、外部アクセスコントローラ６０から外部アクセス実施信号＃ＥＸが供給されている。

外部アクセスコントローラ６０は、外部アクセスが要求されたときに、外部アクセス実施信号＃ＥＸを発生する。具体的には、外部アクセスコントローラ６０は、チップセレクト信号＃ＣＳがアクティブである場合（オペレーションサイクル）には、外部アクセスが要求されていると判断する。そして、外部アクセスコントローラ６０は、ＰＡＴＤ信号の発生に応じて、外部アクセス実施信号＃ＥＸをアクティブに設定する。ただし、外部アクセスコントローラ６０は、ＰＡＴＤ信号が発生したときにリフレッシュが要求されている場合には、リフレッシュが完了した後に、外部アクセスを実行する。具体的には、外部アクセスコントローラ６０は、ＰＡＴＤ信号が発生したときにリフレッシュ要求信号ＲＦＲＱがアクティブである場合には、リフレッシュ実施信号＃ＲＦがアクティブから非アクティブに変化した後に、外部アクセス実施信号＃ＥＸをアクティブに設定する。

リフレッシュコントローラ７０は、リフレッシュタイマ１１０によってリフレッシュが要求されたときに、リフレッシュ実施信号＃ＲＦを発生する。ただし、本実施例では、リフレッシュ実施信号＃ＲＦの発生を複数回延期することができる。なお、リフレッシュコントローラ７０については、さらに後述する。

行プリデコーダ８０（図４）は、外部アクセス実施信号＃ＥＸとリフレッシュ実施信号＃ＲＦのレベルに応じて、行アドレスＡ９〜Ａ２０とリフレッシュアドレスＲＦＡ９〜ＲＦＡ２０とのうちの一方を選択して、行デコーダ２４に供給する。具体的には、行プリデコーダ８０は、外部アクセス実施信号＃ＥＸがアクティブの場合には、外部装置から供給された行アドレスＡ９〜Ａ２０を行デコーダ２４に供給する。一方、行プリデコーダ８０は、リフレッシュ実施信号＃ＲＦがアクティブの場合には、リフレッシュコントローラ７０から供給されたリフレッシュアドレスＲＦＡ９〜ＲＦＡ２０を行デコーダ２４に供給する。行デコーダ２４は、行プリデコーダ８０から行アドレスＡ９〜Ａ２０またはリフレッシュアドレスＲＦＡ９〜ＲＦＡ２０が供給されているときに、各アドレスＡ９〜Ａ２０またはＲＦＡ９〜ＲＦＡ２０に従って選択される１本のワード線を活性化状態とする。

Ａ−３．リフレッシュコントローラの内部構成：
図５は、リフレッシュコントローラ７０の内部構成を示すブロック図である。図示するように、リフレッシュコントローラ７０は、リフレッシュタイマ１１０と、リフレッシュ要求信号＆リフレッシュアドレス発生回路１２０と、リフレッシュ実施信号発生回路１３０と、を備えている。

リフレッシュタイマ１１０は、一定のリフレッシュ周期毎にリフレッシュタイミング信号ＲＦＴＭを発生させる。なお、リフレッシュタイマ１１０は、例えば、リングオシレータを含んでいる。リフレッシュ周期は、例えば約３２μｓに設定されている。

リフレッシュ要求信号＆リフレッシュアドレス発生回路（以下、単に「リフレッシュ要求信号発生回路」とも呼ぶ）１２０は、リフレッシュタイマ１１０から供給されるリフレッシュタイミング信号ＲＦＴＭに応じて、リフレッシュ要求信号ＲＦＲＱを発生させる。なお、リフレッシュ要求信号ＲＦＲＱは、リフレッシュの実行要求を意味する。また、リフレッシュ要求信号発生回路１２０は、リフレッシュアドレスＲＦＡ９〜ＲＦＡ２０を発生させる。

リフレッシュ要求信号発生回路１２０は、２つのカウンタ１２１，１２２と、比較回路１２４と、を備えている。

第１のカウンタ１２１は、リフレッシュタイミング信号ＲＦＴＭの発生回数をカウントする。具体的には、第１のカウンタ１２１は、リフレッシュタイミング信号ＲＦＴＭの立ち上がりエッジで、カウント値ＣＮＴ１を１つインクリメントする。なお、第１のカウンタ１２１は、１２ビットのカウンタである。

第２のカウンタ１２２は、リフレッシュ実施信号発生回路１３０から出力されるリフレッシュ実施信号＃ＲＦの発生回数をカウントする。具体的には、第２のカウンタ１２２は、リフレッシュ実施信号＃ＲＦの立ち上がりエッジで、より具体的には、リフレッシュ実施信号＃ＲＦが非アクティブ（Ｈレベル）に戻ると、カウント値ＣＮＴ２を１つインクリメントする。第２のカウンタ１２２は、１２ビットのカウンタであり、カウント値ＣＮＴ２は、リフレッシュアドレスＲＦＡ９〜ＲＦＡ２０として利用される。

比較回路１２４は、２つのカウンタ１２１，１２２の出力を比較して、比較結果に応じてリフレッシュ要求信号ＲＦＲＱを発生させる。具体的には、比較回路１２４は、２つのカウント値ＣＮＴ１，ＣＮＴ２が一致する場合には、リフレッシュ要求信号ＲＦＲＱを非アクティブ（Ｌレベル）に設定し、２つのカウント値ＣＮＴ１，ＣＮＴ２が不一致である場合には、リフレッシュ要求信号ＲＦＲＱをアクティブ（Ｈレベル）に設定する。

このように、２つのカウンタ１２１，１２２を用いれば、リフレッシュの実行を複数回延期することができる。具体的には、第１のカウント値ＣＮＴ１は、リフレッシュの要求回数を示しており、第２のカウント値ＣＮＴ２は、リフレッシュの実行回数を示している。このため、２つのカウント値ＣＮＴ１，ＣＮＴ２の差分は、実行されずに延期されたリフレッシュの回数（延期回数）を示している。そして、リフレッシュ要求信号ＲＦＲＱは、延期回数に応じてアクティブ（Ｈレベル）に設定される。

リフレッシュ実施信号発生回路１３０は、リフレッシュ要求信号ＲＦＲＱとＰＡＴＤ信号とチップセレクト信号＃ＣＳと外部アクセス実施信号＃ＥＸとに応じて、リフレッシュ実施信号＃ＲＦをアクティブに設定する。具体的には、リフレッシュ実施信号発生回路１３０は、チップセレクト信号＃ＣＳがアクティブである場合（オペレーションサイクル）には、リフレッシュ要求信号ＲＦＲＱが発生した後に発生するＰＡＴＤ信号と同期して、リフレッシュ実施信号＃ＲＦをアクティブに設定する。ただし、リフレッシュ実施信号＃ＲＦは、外部アクセス実施信号＃ＥＸが非アクティブに戻った後に、アクティブに設定される。また、リフレッシュ実施信号発生回路１３０は、チップセレクト信号＃ＣＳが非アクティブである場合（スタンバイ状態）には、リフレッシュ要求信号ＲＦＲＱが発生するとリフレッシュ実施信号＃ＲＦをアクティブに設定する。リフレッシュ実施信号＃ＲＦは、所定期間経過後に、非アクティブに戻る。

図６は、図５のリフレッシュ実施信号発生回路１３０の内部構成を示すブロック図である。図示するように、リフレッシュ実施信号発生回路１３０は、２入力ＯＲゲート１３１と、４入力ＡＮＤゲート１３２と、２つのパルス発生回路１３３，１３４と、ＲＳフリップフロップ１３５と、インバータ１３６と、遅延回路１３７と、を備えている。なお、２つのパルス発生回路１３３，１３４は、入力信号の立ち上がりエッジに応じて、Ｈレベルのパルス信号を発生させる。

ＯＲゲート１３１には、ＰＡＴＤ信号とチップセレクト信号＃ＣＳとが供給されている。オペレーションサイクルでは、チップセレクト信号＃ＣＳはアクティブ（Ｌレベル）であるため、ＯＲゲート１３１は、ＰＡＴＤ信号をリフレッシュイネーブル信号ＲＦＥとして出力する。一方、スタンバイ状態では、チップセレクト信号＃ＣＳは非アクティブ（Ｈレベル）であるため、ＯＲゲート１３１は、リフレッシュイネーブル信号ＲＦＥを常にＨレベルに設定する。

４入力ＡＮＤゲート１３２には、リフレッシュ実施信号＃ＲＦとリフレッシュ要求信号ＲＦＲＱと外部アクセス実施信号＃ＥＸとリフレッシュイネーブル信号ＲＦＥとが供給されている。ＡＮＤゲート１３２は、４つの信号＃ＲＦ，ＲＦＲＱ，＃ＥＸ，ＲＦＥがすべてＨレベルのときに、Ｈレベルの信号Ｑ１３２を出力する。パルス発生回路１３３は、信号Ｑ１３２の立ち上がりエッジで、Ｈレベルのセットパルス信号ＳＰを発生させる。セットパルス信号ＳＰは、ＲＳフリップフロップ１３５のセット端子Ｓに与えられる。

ＲＳフリップフロップ１３５は、出力端子＃Ｑからリフレッシュ実施信号＃ＲＦを出力する。具体的には、ＲＳフリップフロップ１３５は、セット端子ＳにＨレベルのセットパルス信号ＳＰが供給されると、リフレッシュ実施信号＃ＲＦをアクティブ（Ｌレベル）に設定する。リフレッシュ実施信号＃ＲＦは、インバータ１３６を介して、遅延回路１３７に供給される。遅延回路１３７は、反転されたリフレッシュ実施信号＃ＲＦを、所定期間だけ遅延させる。なお、この遅延期間によって、リフレッシュ実施信号＃ＲＦのアクティブ（Ｌレベル）期間が決定されている。パルス発生回路１３４は、遅延回路１３７から出力された信号Ｑ１３７の立ち上がりエッジで、Ｈレベルのリセットパルス信号ＲＰを発生させる。ＲＳフリップフロップ１３５は、リセット端子ＲにＨレベルのリセットパルス信号ＲＰが供給されると、リフレッシュ実施信号＃ＲＦを非アクティブ（Ｈレベル）に戻す。

この構成を採用すれば、リフレッシュ実施信号発生回路１３０は、１つのリフレッシュ周期内で、リフレッシュ実施信号＃ＲＦを複数回発生させることができる。このため、延期回数がゼロになるように、延期されたリフレッシュを順次実行することが可能となる。具体的には、オペレーションサイクルでは、リフレッシュ実施信号発生回路１３０は、順次発生するＰＡＴＤ信号の発生に応じて、リフレッシュ実施信号＃ＲＦを順次アクティブに設定することができる。また、スタンバイ状態では、リフレッシュ実施信号発生回路１３０は、所定の時間間隔で、リフレッシュ実施信号＃ＲＦを連続的にアクティブに設定することができる。すなわち、スタンバイ状態では、延期されたリフレッシュを迅速に実行することができる。

Ａ−４．リフレッシュ動作：
図７は、オペレーションサイクルにおけるリフレッシュ動作を示すタイミングチャートである。オペレーションサイクルでは、チップセレクト信号＃ＣＳ（図７（ａ））がＬレベルに設定される。図示するように、時刻ｔ１１〜ｔ１６では、リフレッシュタイミング信号ＲＦＴＭ（図７（ｂ））の立ち上がりエッジが形成されている。

時刻ｔ１１の直前では、第１のカウント値ＣＮＴ１（図７（ｃ））と第２のカウント値ＣＮＴ２（図７（ｄ））とは、一致している。このため、リフレッシュ要求信号ＲＦＲＱ（図７（ｅ））は、Ｌレベルに設定されている。時刻ｔ１１において、リフレッシュタイミング信号ＲＦＴＭが立ち上がると、第１のカウント値ＣＮＴ１が１つインクリメントされる。このとき、２つのカウント値ＣＮＴ１，ＣＮＴ２は不一致であるため、より具体的には、２つのカウント値は１だけずれているため、リフレッシュ要求信号ＲＦＲＱはＨレベルに設定される。

リフレッシュ要求信号ＲＦＲＱがＨレベルのときに、上位アドレスＡ３〜Ａ２０（図７（ｆ））が変化すると、ＰＡＴＤ信号（図７（ｈ））がＨレベルに設定され、この結果、リフレッシュイネーブル信号ＲＦＥ（図７（ｉ））もＨレベルに設定される。なお、ＰＡＴＤ信号がＨレベルに変化するのに伴って、外部アクセス実施信号＃ＥＸはＨレベル（非アクティブ）に変更される。そして、リフレッシュイネーブル信号ＲＦＥの立ち上がりエッジに応じて、リフレッシュ実施信号＃ＲＦがＬレベル（アクティブ）に設定される。このとき、第２のカウント値ＣＮＴ２（すなわち、リフレッシュアドレスＲＦＡ９〜ＲＦＡ２０）で指定される１行のメモリセル（図７では、”９”行目のメモリセル）に対して、リフレッシュが実行される。所定期間経過後にリフレッシュ実施信号＃ＲＦがＨレベルに戻ると、第２のカウント値ＣＮＴ２が１つインクリメントされる。このとき、２つのカウント値ＣＮＴ１，ＣＮＴ２は一致するため、リフレッシュ要求信号ＲＦＲＱはＬレベルに戻る。また、リフレッシュ実施信号＃ＲＦがＨレベルに戻ると、外部アクセス実施信号＃ＥＸがＬレベル（アクティブ）に設定される。このとき、アドレスＡ０〜Ａ２０で指定されるメモリセルに対して、外部アクセスが実行される。より具体的には、行アドレスＡ９〜Ａ２０で指定されるワード線が活性化される。そして、列アドレスＡ０〜Ａ８で指定されるビット線対を介して、対象メモリセルに対するデータの読み出しや書き込みが実行される。

なお、期間Ｐ１１では、外部アクセス実施信号＃ＥＸがＬレベルに変化した後に、下位アドレス（ページアドレス）Ａ０〜Ａ２（図７（ｇ））が変化している。しかしながら、上位アドレスＡ３〜Ａ２０は変化しないため、ＰＡＴＤ信号はＬレベルのまま維持される。このとき、行アドレスＡ９〜Ａ２０で指定されるワード線は、活性化状態のまま維持される。そして、列アドレスＡ０〜Ａ８で指定される他のビット線対を介して、データの読み出しや書き込みが実行される。このように、行アドレスＡ９〜Ａ２０で指定されるワード線を活性化状態で維持したまま、列アドレスを変更することによって行われる外部アクセスが、前述のページモードアクセスである。

期間Ｐ１２では、上位アドレスＡ３〜Ａ２０が２回変化するため、ＰＡＴＤ信号が２回発生している。１回目のＰＡＴＤ信号が発生したときには、期間Ｐ１１と同様に、リフレッシュ要求信号ＲＦＲＱはＨレベルに設定されているため、リフレッシュ実施信号＃ＲＦがＬレベル（アクティブ）に設定される。しかしながら、２回目のＰＡＴＤ信号が発生したときには、リフレッシュ要求信号ＲＦＲＱはＬレベルに設定されているため、リフレッシュ実施信号＃ＲＦはＨレベル（非アクティブ）のまま維持される。そして、２回目のＰＡＴＤ信号が発生したときには、外部アクセス実施信号＃ＥＸは、一旦Ｈレベル（非アクティブ）に設定された後に、再びＬレベル（アクティブ）に設定される。

時刻ｔ１３では、第１のカウント値ＣＮＴ１が１つインクリメントされる。しかしながら、期間Ｐ１３では、ＰＡＴＤ信号は発生していない。また、時刻ｔ１４でも、第１のカウント値ＣＮＴ１が１つインクリメントされるが、期間Ｐ１４では、ＰＡＴＤ信号は発生していない。さらに、時刻ｔ１５でも、第１のカウント値ＣＮＴ１が１つインクリメントされる。このため、時刻ｔ１５の直後では、２つのカウント値ＣＮＴ１，ＣＮＴ２の差分は３である。すなわち、時刻ｔ１５の直後では、リフレッシュは３回延期されている。

期間Ｐ１５では、上位アドレスＡ３〜Ａ２０が３回変化するため、ＰＡＴＤ信号が３回発生している。これに伴って、期間Ｐ１５では、リフレッシュ実施信号＃ＲＦは３回Ｌレベル（アクティブ）に設定され、リフレッシュが順次３回実行されている。この結果、期間Ｐ１５の終わりでは、２つのカウント値ＣＮＴ１，ＣＮＴ２が一致している。

図８は、図７の期間Ｐ１５におけるリフレッシュ動作を詳細に示すタイミングチャートである。なお、図８では、図７（ａ），（ｅ），（ｈ），（ｉ），（ｊ），（ｋ）に示す６つの信号＃ＣＳ，ＲＦＲＱ，ＰＡＴＤ，ＲＦＥ，＃ＲＦ，＃ＥＸと共に、図６のＲＳフリップフロップ１３５に供給されるセットパルス信号ＳＰとリセットパルス信号ＲＰとが示されている。

図６で説明したように、チップセレクト信号＃ＣＳがＬレベルの場合には、ＰＡＴＤ信号に応じて、リフレッシュイネーブル信号ＲＦＥが生成される。また、ＰＡＴＤ信号の立ち上がりエッジで、外部アクセス実施信号＃ＥＸがＨレベルに設定される。このため、リフレッシュイネーブル信号ＲＦＥがＨレベルに設定されるときには、リフレッシュ実施信号＃ＲＦと、リフレッシュ要求信号ＲＦＲＱと、外部アクセス実施信号＃ＥＸとは、Ｈレベルに設定されている。このとき、Ｈレベルのセットパルス信号ＳＰが生成され、この結果、リフレッシュ実施信号＃ＲＦは、Ｌレベル（アクティブ）に設定される。そして、所定期間経過後に、Ｈレベルのリセットパルス信号ＲＰが生成されると、リフレッシュ実施信号＃ＲＦは、Ｈレベル（非アクティブ）に戻る。リフレッシュ実施信号＃ＲＦがＨレベルに戻ると、外部アクセス実施信号＃ＥＸがＬレベル（アクティブ）に設定される。

期間Ｐ１５では、このような動作が、リフレッシュ要求信号ＲＦＲＱがＬレベルに戻るまで、換言すれば、２つのカウント値ＣＮＴ１，ＣＮＴ２が一致するまで、繰り返し実行される。

期間Ｐ１６（図７）では、期間Ｐ１１と同様に、ＰＡＴＤ信号が１回発生し、リフレッシュ実施信号＃ＲＦが１回Ｌレベルに設定される。

図９は、スタンバイ状態におけるリフレッシュ動作を示すタイミングチャートである。なお、図９の期間Ｐ２１〜Ｐ２４における動作は、図７の期間Ｐ１１〜Ｐ１４と同じであるが、期間Ｐ２５，Ｐ２６における動作が変更されている。具体的には、期間Ｐ２５，Ｐ２６では、チップセレクト信号＃ＣＳがＨレベルに変更されており、スタンバイ状態に設定されている。

スタンバイ状態では、外部アクセスは実行されない。具体的には、アドレスＡ０〜Ａ２０の変化は発生せず、ＰＡＴＤ信号はＬレベルのまま維持される。そして、外部アクセス実施信号＃ＥＸはＨレベル（非アクティブ）のまま維持される。

図７と同様に、時刻ｔ２５の直後では、２つのカウント値ＣＮＴ１，ＣＮＴ２の差分は３である。オペレーションサイクルでは、図７の期間Ｐ１５に示すように、ＰＡＴＤ信号の発生に伴って、リフレッシュ実施信号＃ＲＦと外部アクセス実施信号＃ＥＸとが交互に３回Ｌレベル（アクティブ）に設定されている。しかしながら、スタンバイ状態では、図９の期間Ｐ２５に示すように、リフレッシュ実施信号＃ＲＦは、連続的に３回Ｌレベル（アクティブ）に設定される。

図１０は、図９の期間Ｐ２５におけるリフレッシュ動作を詳細に示すタイミングチャートである。なお、図１０では、図８と同様に、８つの信号＃ＣＳ，ＲＦＲＱ，ＰＡＴＤ，ＲＦＥ，ＳＰ，ＲＰ，＃ＲＦ，＃ＥＸが示されている。

期間Ｐ２５において、チップセレクト信号＃ＣＳがＨレベルに変更されると、外部アクセス実施信号＃ＥＸがＨレベル（非アクティブ）に設定されると共に、リフレッシュイネーブル信号ＲＦＥもＨレベルに設定される。このとき、リフレッシュ実施信号＃ＲＦおよびリフレッシュ要求信号ＲＦＲＱも、Ｈレベルに設定されている。このため、Ｈレベルのセットパルス信号ＳＰが生成され、この結果、リフレッシュ実施信号＃ＲＦは、Ｌレベル（アクティブ）に設定される。そして、所定期間経過後に、Ｈレベルのリセットパルス信号ＲＰが生成されると、リフレッシュ実施信号＃ＲＦは、Ｈレベル（非アクティブ）に戻る。このとき、リフレッシュ要求信号ＲＦＲＱはＨレベルに維持されているので、再度、リフレッシュ実施信号＃ＲＦは、Ｌレベル（アクティブ）に設定される。

期間Ｐ２５では、このようなリフレッシュ動作が、リフレッシュ要求信号ＲＦＲＱがＬレベルに戻るまで、換言すれば、２つのカウント値ＣＮＴ１，ＣＮＴ２が一致するまで、連続的に実行される。

期間Ｐ２６（図９）では、時刻ｔ２６において、リフレッシュタイミング信号ＲＦＴＭが立ち上がると、第１のカウント値ＣＮＴ１が１つインクリメントされる。このとき、２つのカウント値ＣＮＴ１，ＣＮＴ２は不一致であるため、リフレッシュ要求信号ＲＦＲＱはＨレベルに設定される。そして、リフレッシュ要求信号ＲＦＲＱがＨレベルに設定されると、直ちに、リフレッシュ実施信号＃ＲＦがＬレベル（アクティブ）に設定される。

以上説明したように、本実施例では、特定のリフレッシュタイミング信号の発生から対応するリフレッシュ実施信号の発生までの期間は、１つのリフレッシュ周期以上であることが許容されている。そして、リフレッシュコントローラ７０は、２つのカウンタ１２１，１２２を備えているため、リフレッシュ動作を複数回延期することができる。また、リフレッシュコントローラ７０は、延期回数が２回以上である場合には、リフレッシュタイミング信号ＲＦＴＭの１周期内にリフレッシュ実施信号＃ＲＦを２回以上発生可能に構成されているため、延期されたリフレッシュ動作を後で実行することができる。具体的には、１つのリフレッシュ周期（例えば、期間Ｐ１５，Ｐ２５）において、延期されたリフレッシュ動作をまとめて実行することができる。すなわち、本実施例の構成を採用すれば、ロングサイクル制限を緩和することが可能となる。

Ｂ．第２実施例：
図１１は、第２実施例におけるメモリチップ１００Ｂ内部の全体構成を示すブロック図である。図１１は、図４とほぼ同じであるが、内部電圧生成回路３００の図示が追加されていると共に、リフレッシュコントローラ７０Ｂが変更されている。内部電圧生成回路３００は、外部アクセスコントローラ６０から与えられる外部アクセス実施信号＃ＥＸと、リフレッシュコントローラ７０から与えられるリフレッシュ実施信号＃ＲＦと、を利用して、内部電圧Ｖｐｐを生成する。

なお、内部電圧生成回路３００は、実際には、メモリチップ１００Ｂの動作に必要な複数種類の内部電圧を発生させる。しかしながら、図１１では、行デコーダ２４内の行ドライバに供給される内部電圧Ｖｐｐに注目して描かれている。

図１２は、内部電圧生成回路３００の内部構成を示すブロック図である。図示するように、内部電圧生成回路３００は、第１の電圧生成回路３１０と、第２の電圧生成回路３２０と、出力キャパシタ３３０と、を備えている。２つの電圧生成回路３１０，３２０の出力端子は、共に、出力キャパシタ３３０の一方の端子に接続されている。

第１の電圧生成回路３１０は、発振回路３１２と、第１のチャージポンプ回路３１４と、レベル検出回路３１６と、を含んでいる。発振回路３１２は、発振信号ＯＳＣ１を生成して、チャージポンプ回路３１４に供給する。なお、発振回路３１２は、例えば、リングオシレータで構成される。また、発振信号ＯＳＣ１の周期は、例えば、約１００ｎｓ〜約２００ｎｓに設定されている。チャージポンプ回路３１４は、外部電圧Ｖｃｃを用いて内部電圧Ｖｐｐを生成する。具体的には、チャージポンプ回路３１４は、発振信号ＯＳＣ１が発生する毎に、所定の電圧分だけ、内部電圧Ｖｐｐを順次増大させる。なお、内部電圧Ｖｐｐは、発振信号ＯＳＣ１の周期が短い程、迅速に昇圧する。レベル検出回路３１６は、生成された内部電圧Ｖｐｐと、外部電圧Ｖｃｃから生成される基準電圧Ｖｒｅｆと、を比較して、内部電圧Ｖｐｐが所定の電圧に到達したら、発振信号ＯＳＣ１の発生を停止させる。

第２の電圧生成回路３２０は、反転入力型のＯＲゲート３２２と、第２のチャージポンプ回路３２４と、を含んでいる。ＯＲゲート３２２には、リフレッシュ実施信号＃ＲＦと外部アクセス実施信号＃ＥＸとが、信号レベルが反転された状態で供給される。ＯＲゲート３２２は、２つの実施信号＃ＲＦ，＃ＥＸのレベルに応じて、発振信号ＯＳＣ２を生成する。具体的には、ＯＲゲート３２２は、いずれか一方の実施信号＃ＲＦ，＃ＥＸがＬレベルに設定されるときに、換言すれば、リフレッシュ動作または外部アクセス動作が実行されるときに、Ｈレベルの信号を発生させる。第２のチャージポンプ回路３２４は、第１のチャージポンプ回路３１４と同様に、外部電圧Ｖｃｃを用いて内部電圧Ｖｐｐを生成する。ただし、第２の電圧生成回路３２０の電荷量供給能力は、第１の電圧生成回路３１０の電荷量供給能力よりも高い。すなわち、第２の電圧生成回路３２０は、行ドライバがワード線を活性化させる際に利用する比較的大きな電荷量を、出力キャパシタ３３０に効率よく供給することができる。より具体的には、リフレッシュ実施信号＃ＲＦを利用することによって、リフレッシュ動作に必要な電荷量を効率よく補うことができると共に、外部アクセス実施信号＃ＥＸを利用することによって、外部アクセス動作に必要な電荷量を効率よく補うことができる。なお、第１の電圧生成回路３１０は、行ドライバの動作の維持のために利用される比較的小さな電荷量を、出力キャパシタ３３０に迅速に供給することができる。

ところで、メモリチップ１００Ｂの電源投入処理時には、内部電圧生成回路３００は、比較的早期に内部電圧Ｖｐｐを所定の電圧まで昇圧させることが好ましい。

図１３は、電源投入処理時の内部電圧Ｖｐｐの変化を示す説明図である。図示するように、外部電圧Ｖｃｃが次第に上昇すると、メモリチップ内部では、各回路の動作を正常に開始させるためのパワーオンリセット処理が実行される。具体的には、所定のリセット期間ＴｒでＬレベル（アクティブ）に設定されるパワーオンリセット信号ＰＯＲが生成され、各回路に供給される。パワーオンリセット信号ＰＯＲがステップ状にＨレベルに変化すると、リセット状態が解除され、メモリチップ内部の各回路は動作を開始する。このとき、図１２に示す２つの発振信号ＯＳＣ１，ＯＳＣ２が発生する。そして、内部電圧Ｖｐｐは、図１３に実線で示すように、所定の電圧まで次第に上昇する。

内部電圧Ｖｐｐの昇圧期間では、チップセレクト信号＃ＣＳを非アクティブ（Ｈレベル）に設定することが要求され、外部アクセスが禁止される。このため、内部電圧Ｖｐｐの昇圧期間が長い場合には、外部アクセスが実行可能となるまでの待ち時間が長くなってしまう。そこで、本実施例では、図中、破線で示すように、内部電圧Ｖｐｐが比較的早期に所定の電圧に到達するように、リフレッシュコントローラ７０Ｂ（図１１）の構成を工夫している。

図１４は、リフレッシュコントローラ７０Ｂの内部構成を示すブロック図である。図１４は、図５とほぼ同じであるが、リフレッシュ要求信号発生回路１２０Ｂが変更されている。具体的には、第１のカウンタ１２１Ｂが、プリセット機能付きのカウンタに変更されている。また、第１のカウンタ１２１Ｂに所定のプリセット値を設定するためのプリセット値設定部１２９が追加されている。

第１のカウンタ１２１Ｂは、パワーオンリセット信号ＰＯＲ（図１３）がＨレベルに移行すると、換言すれば、リセット状態が解除されると、プリセット値設定部１２９から与えられる所定のプリセット値を受け取る。これにより、パワーオンリセット処理の終了直後に、２つのカウンタ１２１Ｂ，１２２は異なるカウント値ＣＮＴ１，ＣＮＴ２を出力することができる。このため、リフレッシュ要求信号発生回路１２０Ｂは、パワーオンリセット処理終了後の内部電圧Ｖｐｐの昇圧期間に、リフレッシュ要求信号ＲＦＲＱを発生させることができる。なお、内部電圧Ｖｐｐの昇圧期間では、上記のように、チップセレクト信号＃ＣＳが非アクティブに設定される。このため、図６で説明したように、リフレッシュ実施信号発生回路１３０は、２つのカウント値ＣＮＴ１，ＣＮＴ２が一致するまで、リフレッシュ実施信号＃ＲＦを連続的に発生させることができる。

図１５は、図１２の第２の発振信号ＯＳＣ２を示す説明図である。図１５（ａ）は、プリセット機能を有していない第１のカウンタ１２１を用いた場合に発生する第２の発振信号ＯＳＣ２’を示している。図１５（ｂ）は、プリセット機能を有する第１のカウンタ１２１Ｂを用いた場合に発生する第２の発振信号ＯＳＣ２を示している。

図１５（ａ）に示すように、プリセット機能無しの第１のカウンタ１２１を用いる場合には、リセット期間Ｔｒ（図１３）が終了した後に、比較的長い周期（約３２μｓ）の発振信号ＯＳＣ２’が生成される。これは、プリセット機能無しの第１のカウンタ１２１を用いる場合には、リフレッシュ実施信＃ＲＦは、リフレッシュタイマ１１０から出力されるリフレッシュタイミング信号ＲＦＴＭの周期に応じて生成されるためである。

一方、図１５（ｂ）に示すように、プリセット機能付きの第１のカウンタ１２１Ｂを用いる場合には、リセット期間Ｔｒ（図１３）が終了した後に、比較的短い周期（例えば約５０ｎｓ）の発振信号ＯＳＣ２が生成される。これは、プリセット機能付きの第１のカウンタ１２１Ｂを用いる場合には、リフレッシュ実施信号＃ＲＦは、２つのカウンタ１２１Ｂ，１２２の出力が一致するまで連続的に生成されるためである。なお、２つのカウンタ１２１Ｂ，１２２の出力が一致した後では、図１５（ａ）と同様に、比較的長い周期（約３２μｓ）の発振信号ＯＳＣ２が生成される。

このように、内部電圧Ｖｐｐの昇圧期間において、周波数の高い発振信号ＯＳＣ２を、電荷量供給能力が高い第２の電圧生成回路３２０に供給すれば、内部電圧Ｖｐｐを比較的早期に所定の電圧に到達させることができる。この結果、電源投入直後から外部アクセスが実行可能となるまでの期間（すなわち、電源投入処理期間）をかなり短縮することが可能となる。

なお、本実施例では、電源投入処理時に、第１のカウンタ１２１Ｂにプリセット値が設定されているが、これに代えて、第２のカウンタにプリセット値が設定されるようにしてもよい。また、第１および第２のカウンタの双方に異なるプリセット値が設定されるようにしてもよい。

一般には、リフレッシュ制御部は、半導体メモリ装置の電源投入処理時に、２つのカウンタの出力値を異なる値に設定するための設定部を備えていればよい。

ところで、本実施例では、第２の電圧生成回路３２０は、リフレッシュコントローラ７０Ｂから供給されるリフレッシュ実施信号＃ＲＦを利用して、内部電圧Ｖｐｐを生成している。しかしながら、これに代えて、パルス信号供給部を追加して、パルス信号供給部から供給されるパルス信号（リフレッシュ実施信号＃ＲＦに相当）を利用して、内部電圧Ｖｐｐを生成するようにしてもよい。

上記のようにパルス信号供給部を追加する場合には、第２の電圧生成回路３２０は、電源投入処理時のみに、パルス信号供給部から与えられるパルスを利用するようにしてもよい。そして、この場合には、第２の電圧生成回路３２０は、メモリチップの電源投入処理後には、外部アクセス実施信号＃ＥＸとリフレッシュ実施信号＃ＲＦとを用いて、内部電圧Ｖｐｐを生成すればよい。

また、上記のように電源投入処理時のみにパルス信号供給部を用いる場合には、第１のカウンタ１２１Ｂとプリセット値設定部１２９とに代えて、電源投入処理時に所定値を出力するための出力部を用いることができる。こうすれば、パルス信号供給部に所定の周期信号（例えば、リフレッシュタイミング信号ＲＦＴＭ）を供給せずに済むという利点がある。

ただし、パルス信号供給部が、所定の周期信号の発生回数をカウントするための周期信号カウンタと、電源投入処理時に周期信号カウンタに所定値を設定するための設定部と、を備えていれば、電源投入処理時にパルス信号を連続的に第２の電圧生成回路に供給することができると共に、電源投入処理後にもパルス信号を第２の電圧生成回路に供給することができるという利点がある。

また、パルス信号供給部が、上記のように周期信号カウンタと設定部とを備える場合には、周期信号カウンタとパルス信号カウンタとは、電源投入処理後にリフレッシュ動作の実行に利用されるカウンタで構成されていてもよい。このように、２つのカウンタをリフレッシュコントロータとパルス信号供給部とで共用すれば、パルス信号供給部を追加する場合にも、半導体メモリ装置の回路規模を比較的小さくすることができる。

一般には、パルス信号供給部は、電源投入処理時に所定値を出力するための出力部と、パルス信号の発生回数をカウントするためのパルス信号カウンタと、を備えていればよい。そして、パルス信号供給部は、電源投入処理時に、出力部からの出力値と、パルス信号カウンタからの出力値と、が一致するまで連続的にパルス信号を発生させればよい。こうすれば、パルス供給部は、電源投入処理時に、内部電圧を比較的早期に所定の電圧まで到達させることができる。

なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。

（１）上記実施例では、第１のカウンタ１２１として、１２ビットのカウンタが用いられているが、これに代えて、より少ないビット数のカウンタが用いられていてもよい。こうすれば、リフレッシュコントローラ７０の回路規模を比較的小さくすることができるという利点がある。例えば、第１のカウンタ１２１は、２ビットのカウンタであってもよい。この場合には、比較回路１２４は、第１のカウンタ１２１からの２ビットと、第２のカウンタ１２２からの下位２ビットと、を比較すればよい。なお、第１のカウンタ１２１が２ビットのカウンタである場合には、リフレッシュ動作を３回まで延期することができる。

一般には、第１のカウンタのビット数が、第２のカウンタのビット数よりも小さく設定されている場合には、リフレッシュ要求信号発生部は、第１のカウンタからの出力と、第２のカウンタからの一部の出力と、を用いて、リフレッシュ要求信号を発生させればよい。

（２）上記実施例では、第２のカウンタ１２２から出力される第２のカウント値ＣＮＴ２は、リフレッシュアドレスＲＦＡ９〜ＲＦＡ２０として利用されている。このため、第２のカウンタ１２２のビット数は、メモリセルアレイに含まれる行数（４０９６行）に整合するように、１２ビットに設定されている。しかしながら、これに代えて、リフレッシュアドレス発生部を別途設けるようにしてもよい。この場合には、第２のカウンタ１２２を、より少ないビット数のカウンタで構成することができる。ただし、上記実施例のように、第２のカウンタ１２２から出力される第２のカウント値ＣＮＴ２をリフレッシュアドレスＲＦＡ９〜ＲＦＡ２０として利用すれば、リフレッシュアドレス発生部を別途準備せずに済むため、比較的簡単にリフレッシュコントローラを構成することができるという利点がある。

（３）上記実施例では、９ビットの列アドレスＡ０〜Ａ８のうちの最下位３ビットＡ０〜Ａ２がページアドレスに割り当てられているが、これに代えて、最上位３ビットＡ６〜Ａ８をページアドレスに割り当てるようにしてもよいし、より少数またはより多数のビット数をページアドレスに割り当てるようにしてもよい。

一般には、列アドレスのうちの所定の少なくとも１ビットが、ページアドレスに割り当てられていればよい。そして、外部アクセス制御部は、ページアドレスのみが変化する場合には、行アドレスによって選択されるワード線を活性化状態で維持すればよい。また、リフレッシュ制御部は、該ワード線が活性化状態で維持される場合には、ページアドレス以外のアドレスビットが変化するまで、リフレッシュ実施信号の発生を延期すればよい。

（４）上記実施例では、ページモードアクセスが実行される場合について説明したが、ページモードアクセスは実行されなくてもよい。この場合にも、リフレッシュ周期毎にアドレスＡ０〜Ａ２０を変更せずに済むため、換言すれば、同一のアドレスＡ０〜Ａ２０が１つのリフレッシュ周期以上連続することが許容されるため、ロングアクセス制限が緩和される。ただし、本発明の効果は、ページモードアクセスが実行されるような場合に、顕著となり、ページモードアクセスを効率よく実行することができる。

（５）上記実施例では、リフレッシュ要求信号発生回路１２０は、２つのカウント値ＣＮＴ１，ＣＮＴ２を比較するための比較回路１２４を備えているが、これに代えて、２つのカウント値ＣＮＴ１，ＣＮＴ２の差分を算出する減算器を備えるようにしてもよい。この場合には、リフレッシュ要求信号発生回路は、減算器の出力値が１以上である場合に、リフレッシュ要求信号ＲＦＲＱをアクティブ（Ｈレベル）に設定すればよい。

また、上記実施例では、リフレッシュ動作が延期されると、リフレッシュ要求信号ＲＦＲＱはアクティブ（Ｈレベル）のまま維持されている。しかしながら、これに代えて、リフレッシュ要求信号ＲＦＲＱは、リフレッシュ実施信号＃ＲＦと同様に、リフレッシュが実施される毎に、一旦非アクティブ（Ｌレベル）に設定され、再度、アクティブ（Ｈレベル）に設定されるようにしてもよい。

一般には、リフレッシュ要求信号発生部は、リフレッシュタイミング信号の発生回数とリフレッシュ実施信号の発生回数との差分が１以上である場合に、リフレッシュ要求信号を発生させればよい。

（６）第２実施例では、内部電圧生成回路３００に含まれる第１および第２の電圧生成回路３１０，３２０は、外部電圧Ｖｃｃを用いて、外部電圧Ｖｃｃよりも高い内部電圧Ｖｐｐを生成している。しかしながら、内部電圧生成回路３００は、外部電圧Ｖｃｃを用いて、外部電圧よりも低い内部電圧（負値を含む）を生成するようにしてもよい。

一般には、内部電圧発生部は、チャージポンプ回路を含み、外部から供給される電圧を用いて、前記半導体メモリ装置の内部電圧を生成すればよい。

第１実施例におけるメモリチップ１００の端子の構成を示す説明図である。 チップセレクト信号＃ＣＳの信号レベルに応じたメモリチップ１００の動作状態の区分を示す説明図である。 メモリチップ１００の動作の概要を示すタイミングチャートである。 メモリチップ１００内部の全体構成を示すブロック図である。 リフレッシュコントローラ７０の内部構成を示すブロック図である。 図５のリフレッシュ実施信号発生回路１３０の内部構成を示すブロック図である。 オペレーションサイクルにおけるリフレッシュ動作を示すタイミングチャートである。 図７の期間Ｐ１５におけるリフレッシュ動作を詳細に示すタイミングチャートである。 スタンバイ状態におけるリフレッシュ動作を示すタイミングチャートである。 図９の期間Ｐ２５におけるリフレッシュ動作を詳細に示すタイミングチャートである。 第２実施例におけるメモリチップ１００Ｂ内部の全体構成を示すブロック図である。 内部電圧生成回路３００の内部構成を示すブロック図である。 電源投入処理時の内部電圧Ｖｐｐの変化を示す説明図である。 リフレッシュコントローラ７０Ｂの内部構成を示すブロック図である。 図１２の第２の発振信号ＯＳＣ２を示す説明図である。

符号の説明

２０…メモリブロック
２２…メモリセルアレイ
２４…行デコーダ
２６…列デコーダ
２８…ゲート
３０…アドレスバッファ
４０…データ入出力バッファ
５０…アドレス遷移検出回路（ＡＴＤ回路）
６０，７０…コントローラ
６０…外部アクセスコントローラ
７０，７０Ｂ…リフレッシュコントローラ
８０…行プリデコーダ
１００，１００Ｂ…メモリチップ
１１０…リフレッシュタイマ
１２０，１２０Ｂ…リフレッシュ要求信号（＆リフレッシュアドレス）発生回路
１２１，１２１Ｂ…第１のカウンタ
１２２…第２のカウンタ
１２４…比較回路
１２９…プリセット値設定部
１３０…リフレッシュ実施信号発生回路
１３１…ＯＲゲート
１３２…ＡＮＤゲート
１３３，１３４…パルス発生回路
１３５…ＲＳフリップフロップ
１３６…インバータ
１３７…遅延回路
３００…内部電圧生成回路
３１０…第１の電圧生成回路
３１２…発振回路
３１４…チャージポンプ回路
３１６…レベル検出回路
３２０…第２の電圧生成回路
３２２…反転入力型のＯＲゲート
３２４…チャージポンプ回路
３３０…出力キャパシタ

Claims (4)

1. 半導体メモリ装置であって、
   チャージポンプ回路を含み、外部から供給される電圧を用いて、前記半導体メモリ装置の内部電圧を生成するための内部電圧生成部と、
   前記内部電圧生成部にパルス信号を供給するためのパルス信号供給部と、
   を備え、
   前記パルス信号供給部は、
   所定の周期信号の発生回数をカウントするための周期信号カウンタと、
   前記半導体メモリ装置の電源投入処理時に、前記周期信号カウンタの出力値を第１の所定値に設定するための第１の設定部と、
   前記パルス信号の発生回数をカウントするためのパルス信号カウンタと、
   を備え、
   前記パルス信号供給部は、前記電源投入処理時に、前記周期信号カウンタからの出力値と、前記パルス信号カウンタからの出力値と、が一致するまで連続的に前記パルス信号を発生させ、
   前記半導体メモリ装置は、さらに、
   ダイナミック型のメモリセルを有するメモリセルアレイを備え、
   前記周期信号カウンタと前記パルス信号カウンタとは、前記電源投入処理後に前記メモリセルアレイのリフレッシュ動作の実行に利用されるカウンタであり、
   前記周期信号カウンタは、前記リフレッシュ動作の実行タイミングの決定に使用されるリフレッシュタイミング信号の発生回数をカウントし、
   前記パルス信号カウンタは、前記リフレッシュ動作の実行を示すリフレッシュ実施信号の発生回数をカウントすることを特徴とする半導体メモリ装置。
2. 半導体メモリ装置であって、
   チャージポンプ回路を含み、外部から供給される電圧を用いて、前記半導体メモリ装置の内部電圧を生成するための内部電圧生成部と、
   前記内部電圧生成部にパルス信号を供給するためのパルス信号供給部と、
   を備え、
   前記パルス信号供給部は、
   所定の周期信号の発生回数をカウントするための周期信号カウンタと、
   前記半導体メモリ装置の電源投入処理時に、前記周期信号カウンタの出力値を第１の所定値に設定するための第１の設定部と、
   前記パルス信号の発生回数をカウントするためのパルス信号カウンタと、
   を備え、
   前記パルス信号供給部は、前記電源投入処理時に、前記周期信号カウンタからの出力値と、前記パルス信号カウンタからの出力値と、が一致するまで連続的に前記パルス信号を発生させ、
   前記半導体メモリ装置は、さらに、
   ダイナミック型のメモリセルを有するメモリセルアレイと、
   前記メモリセルアレイの前記リフレッシュ動作を実行するためのリフレッシュ制御部と、
   を備え、
   前記リフレッシュ制御部は、
   前記リフレッシュ動作の実行タイミングの決定に使用されるリフレッシュタイミング信号を周期的に発生させるリフレッシュタイミング信号発生部と、
   前記リフレッシュタイミング信号に応じて、前記リフレッシュ動作の実行要求を示すリフレッシュ要求信号を発生させるリフレッシュ要求信号発生部と、
   前記リフレッシュ要求信号に応じて、前記リフレッシュ動作の実行を示すリフレッシュ実施信号を発生させるリフレッシュ実施信号発生部と、
   を備え、
   前記リフレッシュ要求信号発生部は、
   前記リフレッシュタイミング信号の発生回数をカウントするための第１のカウンタと、
   前記リフレッシュ実施信号の発生回数をカウントするための第２のカウンタと、
   を備え、
   前記リフレッシュ要求信号発生部は、前記リフレッシュタイミング信号の発生回数と前記リフレッシュ実施信号の発生回数との差分が１以上である場合に、前記リフレッシュ要求信号を発生させ、
   前記リフレッシュ実施信号発生部は、前記差分が２以上である場合には、前記リフレッシュタイミング信号の１周期内に前記リフレッシュ実施信号を２回以上発生可能であり、
   前記周期信号カウンタと前記パルス信号カウンタとは、前記電源投入処理後に前記メモリセルアレイのリフレッシュ動作の実行に利用されるカウンタであり、
   前記第１のカウンタは、前記電源投入処理時に、前記周期信号カウンタとして利用され、
   前記第２のカウンタは、前記電源投入処理時に、前記パルス信号カウンタとして利用されることを特徴とする半導体メモリ装置。
3. 請求項１または２記載の半導体メモリ装置であって、
   前記周期信号カウンタの出力と前記パルス信号カウンタの出力とは、前記電源投入処理時に、前記周期信号カウンタの出力値が前記第１の所定値に設定される前に、リセットされる、半導体メモリ装置。
4. 請求項１ないし３のいずれかに記載の半導体メモリ装置であって、さらに、
   前記電源投入処理時に、前記パルス信号カウンタの出力値を第２の所定値に設定するための第２の設定部を備える、半導体メモリ装置。

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