JP4101823B2 - 半導体素子、電極形成方法及び半導体素子の製造方法 - Google Patents

半導体素子、電極形成方法及び半導体素子の製造方法 Download PDF

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Description

本発明は、窒化物半導体材料を用いた半導体素子、ｐ型半導体層の電極形成方法及び半導体素子の製造方法に関する。
半導体発光素子は、小型で省電力、長寿命であるために、既存の発光装置の半導体発光素子による置き換えが進められている。例えば、誘導放出を用いる半導体レーザダイオード（ＬＤ）は、表示装置や、光ディスク記録等の記憶装置等に用いられている。自然放出を用いる半導体発光ダイオード（ＬＥＤ）は、輝度が高いために表示装置等に用いられている。
最近新たな応用として、ＬＥＤを照明として用いる試みがなされている。例えば、ＬＥＤは既存の白熱電球に対して、効率が高く、発熱が少ない点が優っているため、今後も白熱電球の置き換えが進むと考えられる。ＬＥＤは、潜在的には電気を光に変換する効率を１００％に近づけることが可能であるが動作電圧の低減の面で課題がある。また、広く照明として用いられている蛍光灯の置き換えは、効率、発熱、動作電源の面で課題がある。
窒化物半導体は結晶が強固であり、大電流、高電圧に耐えうる。半導体素子においても、現行のガリウム砒素（ＧａＡｓ）やシリコン（Ｓｉ）等の性能を越える特性が、窒化物半導体で得られている。しかし、窒化物半導体では、特にｐ型半導体層に対する低接触抵抗の電極を得るのが困難である。
窒化物半導体発光素子に関して、低接触抵抗のｐ型電極を得るため、少なくともパラジウム（Ｐｄ）を含む金属を用いているものがある（例えば、特許文献１参照。）。また、ニッケル（Ｎｉ）の酸化物とＰｄ金属とを用いた技術が公開されている（例えば、特許文献２参照。）。しかし、いずれの技術でも、半導体発光素子の動作電圧が高く、接触抵抗の低減が十分でない。
半導体層に電力を供給するための電極の接触抵抗が大きいと、大きな電圧降下が生じ、半導体素子の動作効率を改善する場合に問題となる。また、高い接触抵抗に起因して、電極と半導体層界面での発熱により、電極や電極近傍の半導体層にダメージが生じ半導体素子の信頼性が劣化する。また、ワイヤボンディング等の配線を行うため、半導体素子の電極上に金（Ａｕ）等のパッド電極が用いられる。Ａｕは電極金属の粒界を介して、半導体層へ拡散する。拡散したＡｕは半導体素子のリーク原因となり、信頼性の上で問題である。
特許３２３３２５８号公報 特許３２３０４６３号公報
本発明は、低動作電圧を実現することができ、信頼性の向上が可能な半導体素子、電極形成方法及び半導体素子の製造方法を提供する。
上記課題を解決するため、本発明の第１の態様は、（イ）ｐ型窒化物半導体層と、（ロ）窒化物半導体層表面上の酸化パラジウム膜を含むｐ側電極とを備える半導体素子であることを要旨とする。
本発明の第２の態様は、（イ）ｐ型半導体層表面にパラジウム膜を堆積し、（ロ）半導体層を酸素雰囲気中で熱処理して、少なくとも半導体層表面に隣接する領域のパラジウム膜を酸化して酸化パラジウム膜を形成することを含む電極形成方法であることを要旨とする。
本発明の第３の態様は、（イ）基板の上に発光層を含むエピタキシャル成長層、及びエピタキシャル成長層上にｐ型コンタクト層を成長し、（ロ）コンタクト層表面にパラジウム膜を堆積し、（ハ）基板を酸素雰囲気中で熱処理して、少なくともコンタクト層表面に隣接する領域のパラジウム膜を酸化して酸化パラジウム膜を形成することを含む半導体素子の製造方法であることを要旨とする。
本発明によれば、低動作電圧を実現することができ、発熱の低減、及び電極材料の半導体層への拡散の抑制が可能な半導体素子、電極形成方法及び半導体素子の製造方法を提供することが可能となる。
以下図面を参照して、本発明の形態について説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号が付してある。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体素子としての青色ＬＤは、図１に示すように、基板１０上に形成されたエピタキシャル成長層１２及びコンタクト層１４等を備える。エピタキシャル成長層１２の一部、及びコンタクト層１４により、メサ状のリッジが設けられる。例えば、基板１０として、窒化ガリウム等の窒化物半導体基板が用いられる。エピタキシャル成長層１２には、ｎ型ＧａＮ層、ｎ型窒化アルミニウムガリウム（ＡｌＧａＮ）クラッド層、ｎ型ＧａＮガイド層、窒化インジウムガリウム（ＩｎＧａＮ）多重量子井戸層、ｐ型ＧａＮガイド層、ｐ型ＡｌＧａＮクラッド層等が含まれる。コンタクト層１４として、ＧａＮ等のｐ型半導体層が用いられる。なお、ＬＤの発光層は、エピタキシャル成長層１２の多重量子井戸層である。
コンタクト層１４端部を含むリッジ側面及びエピタキシャル成長層１２表面には、絶縁膜１６が設けられる。ｐ側電極１８が、絶縁膜１６上及び絶縁膜１６の開口部のコンタクト層１４表面上に設けられる。パッド電極２０は、ｐ側電極１８及び絶縁膜１６表面上に設けられる。また、ｎ側電極２２が、基板１０の裏面に設けられる。
本発明の第１の実施の形態に係るｐ側電極１８には、図２に示すように、コンタクト層１４表面上の酸化パラジウム（ＰｄＯ）膜３０、ＰｄＯ膜３０上のＰｄ膜３２、及びＰｄ膜３２上の白金（Ｐｔ）膜３４が含まれる。パッド電極２０には、金（Ａｕ）等の低抵抗で、且つワイヤボンディングが容易な金属が用いられる。ｎ側電極２２には、チタン（Ｔｉ）／Ｐｔ／Ａｕ等の積層金属膜が用いられる。
本発明の第１の実施の形態では、ｐ側電極１８には、Ｐｔ膜３４がＰｄ膜３２上に設けられている。Ａｕ等のパッド電極２０は、Ｐｔ膜３４上に設けられる。ＰｔはＡｕ等の金属材料の拡散防止膜として機能する。そのため、パッド電極２０からのＡｕ等の拡散を防止することができ、ＬＤの信頼性の向上が可能となる。
本発明の第１の実施の形態では、ＰｄＯ膜３０は、コンタクト層１４表面にＰｄ膜３２及びＰｔ膜３４を堆積し、熱処理して形成される。例えば、ＧａＮ等の半導体層表面にＰｄを堆積して、低圧、例えば約１０Ｐａの酸素（Ｏ２）雰囲気中、４００℃未満、例えば約３９０℃で約１００分間の条件で熱処理を行う。その後、スパッタと組み合わせたオージェ電子分光法（ＡＥＳ）により、Ｐｄ／ＰｄＯ／ＧａＮの深さ方向の元素分布が測定されている。
例えば、図３に示すように、オージェ電子スペクトルのＰｄ、Ｏ及びＧａそれぞれのＡＥＳピーク強度のスパッタ時間に対する変化が評価される。Ｏのオージェピークは、ＧａＮ半導体層及びＰｄ膜界面近傍のＰｄ膜内に形成されている。その結果、半導体層及びＰｄ膜界面に残存するＯ２がＰｄと反応することがわかる。
また、熱処理で形成されたＰｄＯの結晶格子構造が、Ｘ線回折（ＸＲＤ）により測定されている。例えば、図４に示すように、硫化白金（ＰｔＳ）型のＰｄＯの結晶格子構造に対応する回折角２θで、ＸＲＤ強度スペクトルの主ピークＩＰａが得られる。比較例として、例えば、４００℃以上で熱処理したＰｄ膜のＸＲＤ強度スペクトルが、図４に示されている。なお、比較例の熱処理において、熱処理温度以外は本発明の第１の実施の形態と同一の条件としている。比較例の主ピークＩＰｂの回折角２θは、ピークＩＰａより低角側に位置する。また、ピークＩＰｂの半値幅は、ピークＩＰａに比べ広くなっている。
ＰｄＯの結晶格子構造には、ＰｔＳ型以外に、酸化コバルト（ＣｏＯ）型がある。ＣｏＯ型の回折角２θは、ＰｔＳ型よりも低角側にある。比較例では、ＰｔＳ型のＰｄＯに混在するＣｏＯ型のＰｄＯの含有率が大きくなっていることが判る。ｐ型ＧａＮ半導体層上のＰｄ／ＰｄＯ膜で測定された電流電圧特性から、ＣｏＯ型のＰｄＯの含有率が高くなるほど、接触抵抗が高くなることが判明している。ＰｔＳ型及びＣｏＯ型それぞれのＰｄＯの結晶格子構造に基いてＸ線散乱強度を計算し、測定されたＸＲＤ強度スペクトルに対してフィッティングを行なう。その結果、ＰｔＳ型のＰｄＯの割合が約５０％以上の場合に、実用的な整流性のない良好な電気特性が得られることが判明している。
本発明の第１の実施の形態に係るＬＤでは、図５に示すように、ｐ側電極１８及びｎ側電極２２間の電流電圧特性には整流性がなく、低電圧においてキャリヤが注入されていることがわかる。図２に示したＰｄＯ膜３０の厚さは、例えば１０ｎｍ以下と薄い。また、ＰｄＯが半導体として働き、ｐ型ＧａＮ半導体層とＰｄ膜３２の間に生じる電位障壁を低下させる。そのため、ｐ型ＧａＮ半導体層とＰｄ膜３２の間でキャリアを電界放出、あるいは熱電子放出で注入することができる。
図１に示したＬＤと同様の構造で、ｐ側電極１８として熱処理していないＰｄを用いた比較例では、図５に示したように、電流電圧特性には整流性が見られる。ｐ型ＧａＮ半導体層とＰｄの間に形成される電位障壁の高さが約１．５ｅＶである。そのため、低電界では電位障壁の高さが、熱電子放出でキャリヤが注入できるほど低くならない。
ＰｔＳ型のＰｄＯを生成するにはＯ２雰囲気でかつ低圧の状態でアニールを行うことが効率的である。低圧で行なう際にはガスを導入しながら真空ポンプで排気して圧力を調整する。例えば、ｐ側電極１８の熱処理を大気圧で行う場合には、Ｐｄ膜３２が十分に酸化されるまでに時間がかかる。また、窒素（Ｎ２）雰囲気中では、酸化が進まない。また、大気（空気）を減圧にした雰囲気においては、Ｏ２雰囲気と同様な効果が得られるが均一性が悪く歩留まりが悪い。大気中に含まれる水分がｐ側電極１８表面に不均一に付着し、不均一にＰｄ膜３２が酸化されるためである。
本発明の第１の実施の形態に係る熱処理において、２００℃以上、４００℃未満の温度範囲が望ましい。２００℃未満の熱処理では、Ｐｄの酸化がほとんど進まない。また、上述のように、４００℃以上の高い熱処理温度では、ＣｏＯ型のＰｄＯが生成され、接触抵抗が増加する。なお、ＣｏＯ型を含有するＰｄＯでは、接触抵抗が増加するが、整流性は見られない。更に、７５０℃〜８００℃と高い温度では、ＰｄＯは絶縁物となり、電極として適さない。
また、熱処理後において、温度勾配が緩やかな降温が有効である。具体的には、約２００℃までを約０．１℃／ｓより緩やかな降温とすることにより、ＬＤの動作電圧の低減に対して有効である。
次に、本発明の第１の実施の形態に係る半導体素子の製造方法を、図６〜図１０に示す工程断面図を用いて説明する。
（イ）ｎ型ＧａＮ等の基板１０を有機溶剤と酸で前処理した後、有機金属気相成長（ＭＯＣＶＤ）装置の成長室の中に載置する。図６に示すように、ＭＯＣＶＤにより、基板１０上に、エピタキシャル成長層１２及びｐ型ＧａＮコンタクト層１４を成長する。エピタキシャル成長層１２には、Ｓｉドープｎ型ＧａＮ層、Ｓｉドープｎ型ＡｌＧａＮクラッド層、 ｎ型ＧａＮガイド層、ＩｎＧａＮ多重量子井戸層、ｐ型ＧａＮガイド層、及びＭｇドープｐ型ＡｌＧａＮクラッド層が、順次成長される。
（ロ）図７に示すように、フォトリソグラフィ等により、レジスト膜８０を形成する。反応性イオンエッチング（ＲＩＥ）等のドライエッチング等により、レジスト膜８０をマスクとして、コンタクト層１４及びエピタキシャル成長層１２を選択的に除去して、リッジ構造を形成する。レジスト膜８０を、レジスト剥離剤等により除去する。
（ハ）図８に示すように、化学気相成長（ＣＶＤ）等により、酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）等の絶縁膜１６をエピタキシャル成長層１２及びコンタクト層１４の表面に堆積する。フォトリソグラフィ等により、コンタクト層１４の表面が露出するように絶縁膜１６に開口部を設ける。
（ニ）塩酸、王水等を用いる前処理により、絶縁膜１６の開口部に露出したコンタクト層１４の表面の自然酸化膜を除去する。電子ビーム（ＥＢ）蒸着等により、コンタクト層１４及び絶縁膜１６の上に、約１０ｎｍのＰｄ及び約５０ｎｍのＰｔを順次堆積する。なお、Ｐｄ膜とＰｔ膜の厚さは、上記膜厚に限定されず、それぞれ、約５ｎｍ〜約５０ｎｍ、約１０ｎｍ〜約５００ｎｍの範囲とすることができる。図９に示すように、フォトリソグラフィ、ＲＩＥ等により、Ｐｔ及びＰｄを選択的に除去してｐ側電極１８を形成する。なお、ＰｄとＰｔの密着性を向上させるため、厚さが約５ｎｍのＴｉをＰｄとＰｔの間に挟んでもよい。
（ホ）熱処理により、図２に示したように、ｐ側電極１８のＰｄ膜３２を酸化してＰｄＯ膜３０を形成する。熱処理条件は、例えば、Ｏ２雰囲気中で、基板温度が約３９０℃、熱処理時間が１００分である。図１０に示すように、真空蒸着、フォトリソグラフィ等により、ｐ側電極１８を覆うように、Ａｕ等のパッド電極２０を形成する。
（ヘ）研磨等により、基板１０の裏面側から基板１０を約１５０μｍまで薄くする。真空蒸着等により、図１に示したｎ側電極２２を堆積する。ｎ側電極２２は、例えば、Ｔｉを約１００ｎｍ、Ｐｔを約５０ｎｍ、Ａｕを約５００ｎｍの厚さで順に積層する。ｎ側電極２２を形成後、ヘキ開により共振器を形成して、チップに分離する。共振器の対向するミラー面に、誘電体多層膜の高反射膜及び低反射膜をそれぞれ形成する。チップをヒートシンクにマウントしてＬＤが製造される。
製造されたＬＤは、レーザ光出力が２００ｍＷ時に、動作電圧は３．３Ｖである。図５に示した比較例に比べて動作電圧が低いのは、ｐ側電極１８の接触抵抗が小さいためである。接触抵抗が小さいために、ｐ側電極１８とコンタクト層１４の界面での発熱が抑制される。その結果、ｐ側電極１８やｐ側電極１８近傍のコンタクト層１４でのダメージ発生が抑制され、ＬＤの信頼性が向上し動作寿命が増加する。ＬＤの信頼性が、環境温度が約８０℃の加速寿命試験で検査されている。加速寿命試験において、１０万時間相当の信頼性試験を行っても劣化は見られない。このように、本発明の第１の実施の形態に係るＬＤでは、低動作電圧を実現することができ、信頼性の向上が可能となる。
本発明の第１の実施の形態に係るｐ側電極１８では、拡散防止膜としてＰｔ膜３４がＰｄ膜３２上に設けられている。拡散防止膜は、Ｐｔに限定されず、他の金属、例えば、ニッケル（Ｎｉ）等でもよい。
例えば、図１１に示すように、ｐ型ＧａＮコンタクト層１４上にＥＢ蒸着等により、約１０ｎｍのＰｄ膜３２、約４０ｎｍのＮｉ膜３６、及び約１００ｎｍのＡｕ膜３８を順次堆積する。なお、Ｐｄ膜３２、Ｎｉ膜３６、Ａｕ膜３８の厚さは上記膜厚に限定されず、それぞれ、約５ｎｍ〜約５０ｎｍ、約５ｎｍ〜約５０ｎｍ、約１００ｎｍ〜約８００ｎｍの範囲とすることができる。図１２に示すように、約１０Ｐａの低圧のＯ２雰囲気中、約３９０℃、約１００分の熱処理を行い、ｐ側電極１８ａを形成する。熱処理により、Ｐｄ膜３２が酸化され、コンタクト層１４上にＰｄＯ膜３０が形成される。熱処理で、Ｎｉ膜３６も酸化され、Ｐｄ膜３２上に第１のＮｉ含有膜４０が形成される。また、熱処理中にＮｉはＡｕ膜３８中を拡散してＡｕ膜３８の表面で酸化され、第２のＮｉ含有膜４２が形成される。酸を用いるウェットエッチング等により、第２のＮｉ含有膜４２を除去する。図１３に示すように、蒸着法などにより、ｐ側電極１８ｂのＡｕ膜３８上に、パッド電極２０を形成する。なお、第２のＮｉ含有膜４２を除去せずに、ｐ側電極１８ａ上にパッド電極２０を形成してもよい。
ｐ側電極１８ｂに対して、スパッタと組み合わせたＡＥＳにより、深さ方向の元素分布が測定されている。例えば、図１４に示すように、Ａｕ膜３８の表面から順に、Ａｕ、Ｎｉ、Ｐｄ、Ｇａのそれぞれのオージェピークの分布が得られる。ＮｉにはＯが含まれている。ＰｄとＧａの界面にＯが含まれている。熱処理により、ＮｉはＰｄ中に拡散するが、ＧａＮ界面までは到達しない。このように、Ｐｄ膜３２とコンタクト層１４の間にＰｄＯ膜３０が形成されている。形成されたＰｄＯ膜３０がＰｔＳ型のＰｄＯを主に含み、接触抵抗が小さいことが確認されている。
また、第１のＮｉ含有膜４０には、Ｎｉ金属とＮｉ酸化物が含まれていることが判る。Ｎｉ酸化物は、半導体であり導電性を有する。なお、第２のＮｉ含有膜４２にも、Ｎｉ金属とＮｉ酸化物が含まれている。第１のＮｉ含有膜４０に含有されるＯのモル分率は、第２のＮｉ含有膜４２に比べて小さいことが、ＡＥＳ等により確認されている。
第１のＮｉ含有膜４０のＮｉ及びＮｉ酸化物が、図１４に示したように、Ａｕの拡散防止膜として働いていることがわかる。したがって、ＬＤの信頼性の向上が可能となる。
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体素子としてのＬＥＤは、図１５に示すように、ｐ型ＧａＮコンタクト層１４に設けられたｐ側電極１８ｃと、ｎ型ＧａＮコンタクト層５４に設けられたｎ側電極２２を備える。パッド電極２０が、ｐ側電極１８ｃ上でｎ側電極２２の反対側に設けられる。
ＬＥＤの窒化物半導体層は、ＭＯＣＶＤにより成長される。例えば、図１６に示すように、サファイア等の基板５０表面に、まずＡｌＮ等のバッファ層５２を成長する。バッファ層５２上に、ｎ型ＧａＮコンタクト層５４、ｎ型ＩｎＧａＮ発光層５６、ｐ型ＡｌＧａＮキャップ層５８、ｐ型ＧａＮコンタクト層１４を順に成長する。
コンタクト層１４の表面を王水等により前処理を行う。その後、ＥＢ蒸着等により、コンタクト層１４表面にＰｄ膜３２を約５０ｎｍの厚さで堆積する。フォトリソグラフィ、ＲＩＥ等により、Ｐｄ膜３２を選択的に除去して、ｐ側電極１８ｃを形成する。例えば、約１０Ｐａの低圧でＯ２雰囲気中、約３９０℃、１００分間の熱処理を行う。熱処理により、ｐ側電極１８ｃのＰｄ膜３２が酸化し、コンタクト層１４の近傍にＰｄＯ膜３０が形成される。
フォトリソグラフィ、ドライエッチング等により、Ｐｄ膜３２が除去された領域で、コンタクト層１４、ｐ型発光層５８、ｎ型発光層５６、及びコンタクト層５４の一部を除去してコンタクト層５４を露出させる。フォトリソグラフィ、ＥＢ蒸着等により、Ｔｉ、Ｐｔ、及びＡｕを順次堆積してｎ側電極２２を形成する。ｐ側電極１８ｃ及びｎ側電極２２が形成されていない領域に、適宜ＳｉＯ２やＳｉ３Ｎ４等の保護絶縁膜（図示省略）を形成する。ｎ側電極２２の反対側のｐ側電極１８ｃ上に、ボンディング配線用のパッド電極２０を形成する。
また、ダイシング等により、基板５０を約３００μｍ角のＬＥＤチップに分離する。ＬＥＤチップを、銀（Ａｇ）ペースト等によりヒートシンクにマウントする。パッド電極２０及びｎ側電極２２にＡｕワイヤ等によりボンディング配線を行い、ＬＥＤが製造される。
製造したＬＥＤにボンディング配線を介して、電流注入が行われる。注入電流が約２０ｍＡで、動作電圧は約２．９Ｖである。注入電流を約２００ｍＡに増加する場合でも、動作電圧は約３．５Ｖで、ＬＥＤは劣化することなく安定に動作することが確認されている。このように、本発明の第２の実施の形態に係るＬＥＤでは、低動作電圧を実現することができ、信頼性の向上が可能となる。
（その他の実施の形態）
上記のように、本発明の第１及び第２の実施の形態を記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者にはさまざまな代替実施の形態、実施の形態及び運用技術が明らかとなろう。
本発明の第１及び第２の実施の形態では、窒化物半導体発光素子のｐ側電極への応用を示している。しかし、窒化物半導体に限定されず、セレン化亜鉛（ＺｎＳｅ）、酸化亜鉛（ＺｎＯ）、炭化珪素（ＳｉＣ）、ダイヤモンド（Ｃ）等のバンドギャップの大きい半導体に対しても、ＰｄＯ膜を含むｐ側電極は有用である。また、発光素子だけでなく電界効果トランジスタ（ＦＥＴ）等のキャリヤ走行型素子のオーミック電極としても用いることが可能であり、動作電圧の低減、動作効率の向上が期待される。
このように、本発明はここでは記載していないさまざまな実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係わる発明特定事項によってのみ定められるものである。
本発明の第１の実施の形態に係る半導体素子の一例を示す断面図である。 本発明の第１の実施の形態に係るｐ側電極の一例を示す断面図である。 本発明の第１の実施の形態に係るｐ側電極のオージェ電子分光測定結果の一例を示す図である。 本発明の第１の実施の形態に係るｐ側電極のＸ線回折測定結果の一例を示す図である。 本発明の第１の実施の形態に係る半導体素子の電流電圧特性の一例を示す図である。 本発明の第１の実施の形態に係る半導体素子の製造方法の一例を示す断面図（その１）である。 本発明の第１の実施の形態に係る半導体素子の製造方法の一例を示す断面図（その２）である。 本発明の第１の実施の形態に係る半導体素子の製造方法の一例を示す断面図（その３）である。 本発明の第１の実施の形態に係る半導体素子の製造方法の一例を示す断面図（その４）である。 本発明の第１の実施の形態に係る半導体素子の製造方法の一例を示す断面図（その５）である。 本発明の第１の実施の形態に係るｐ側電極の熱処理方法の一例を示す断面図（その１）である。 本発明の第１の実施の形態に係るｐ側電極の熱処理方法の一例を示す断面図（その２）である。 本発明の第１の実施の形態に係るｐ側電極の熱処理方法の一例を示す断面図（その３）である。 本発明の第１の実施の形態に係るｐ側電極のオージェ電子分光測定結果の他の例を示す図である。 本発明の第２の実施の形態に係る半導体素子の一例を示す平面図である。 本発明の第２の実施の形態に係る半導体素子の一例を示す断面図である。
符号の説明
１０、５０…基板
１２…エピタキシャル成長層
１４、５４…コンタクト層
１８、１８ａ〜１８ｃ…ｐ側電極
２２…ｎ側電極
３０…ＰｄＯ膜
３２…Ｐｄ膜
３４…Ｐｔ膜
３６…Ｎｉ膜
３８…Ａｕ膜
４０…第１のＮｉ含有膜
４２…第２のＮｉ含有膜

Claims (11)

  1. ｐ型窒化物半導体層と、
    前記窒化物半導体層表面上の酸化パラジウム膜を含むｐ側電極とを備え、
    前記酸化パラジウム膜が、硫化白金型酸化パラジウムを含み、
    前記酸化パラジウム膜に含まれる前記硫化白金型酸化パラジウムが、５０％以上であることを特徴とする半導体素子。
  2. 前記ｐ側電極が、前記酸化パラジウム膜の上に設けられた白金膜を含むことを特徴とする請求項１に記載の半導体素子。
  3. 前記ｐ側電極が、前記酸化パラジウム膜の上で、少なくとも一部を酸化ニッケルとする第１のニッケル含有膜と、前記第１のニッケル含有膜表面上の金膜とを含むこと特徴とする請求項１に記載の半導体素子。
  4. ｐ型半導体層表面にパラジウム膜を堆積し、
    前記半導体層を酸素雰囲気中で熱処理して、少なくとも前記半導体層表面に隣接する領域の前記パラジウム膜を酸化して酸化パラジウム膜を形成することを含み、
    前記熱処理が、２００℃以上、４００℃未満の温度範囲で行われることを特徴とする電極形成方法。
  5. 前記熱処理の前に、前記パラジウム膜表面上に白金膜を堆積することを、更に含むことを特徴とする請求項４に記載の電極形成方法。
  6. 前記熱処理の前に、前記パラジウム膜表面上にニッケル膜及び金膜を順次堆積することを、更に含むことを特徴とする請求項４に記載の電極形成方法。
  7. 前記半導体層が、窒化物半導体であることを特徴とする請求項４〜６のいずれか１項に記載の電極形成方法。
  8. 基板の上に発光層を含むエピタキシャル成長層、及び前記エピタキシャル成長層上にｐ型コンタクト層を成長し、
    前記コンタクト層表面にパラジウム膜を堆積し、
    前記基板を酸素雰囲気中で熱処理して、少なくとも前記コンタクト層表面に隣接する領域の前記パラジウム膜を酸化して酸化パラジウム膜を形成することを含み、
    前記熱処理が、２００℃以上、４００℃未満の温度範囲で行われることを特徴とする半導体素子の製造方法。
  9. 前記熱処理の前に、前記パラジウム膜表面上に白金膜を堆積することを、更に含むことを特徴とする請求項８に記載の半導体素子の製造方法。
  10. 前記熱処理の前に、前記パラジウム膜表面上にニッケル膜及び金膜を順次堆積することを、更に含むことを特徴とする請求項８に記載の半導体素子の製造方法。
  11. 前記コンタクト層が、窒化物半導体であることを特徴とする請求項８〜１０のいずれか１項に記載の半導体素子の製造方法。
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