JP4105656B2 - 半導体装置及びその製造方法 - Google Patents

Description

本発明は、半導体装置及びその製造方法に関し、特に誘電体を用いたキャパシタを有する半導体装置及びその製造方法に関するものである。

強誘電体薄膜を利用した不揮発性メモリである強誘電体メモリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、ＤＲＡＭのキャパシタ部分を強誘電体で置き換えたものであり、次世代メモリとして期待されている。

ＦｅＲＡＭでは、キャパシタ部分にＰＺＴ（Ｐｂ（Ｚｒ_ｘＴｉ_１−ｘ）Ｏ_３）、ＢＩＴ（Ｂｉ_４Ｔｉ_３Ｏ_１２）、ＳＢＴ（ＳｒＢｉ_２Ｔａ_２Ｏ_９）などの強誘電体材料を使用する。いずれも酸素八面体を基本構造とするペロブスカイト構造を基本とした結晶構造をもつ。これらの材料は従来のＳｉ酸化膜と異なり、アモルファス状態ではその特徴である強誘電性は発現しないため、使用することができない。よって結晶化するための工程、例えば高温での結晶化熱処理、高温でのＩｎ−ｓｉｔｕ結晶化プロセスなどが必要となる。材料にもよるが、一般的に少なくとも４００−７００℃の温度が結晶化のために必要となる。成膜方法としては、ＭＯＣＶＤ法、スパッタ法、溶液法（ＣＳＤ：Ｃｈｅｍｉｃａｌ Ｓｏｌｕｔｉｏｎ Ｄｅｐｏｓｉｔｉｏｎ）がある。
特開２００１−３６０２６号公報 特開２００２−４３５４１号公報

上述したような強誘電体材料を利用したＦｅＲＡＭキャパシタは、キャパシタ膜成膜後の特性は良好であっても、その後の工程であるＲＩＥ工程や層間膜形成、配線工程、シンタ処理、モールド時などのプロセス時に、Ｈの拡散などによる工程ダメージを受け、キャパシタ特性が劣化するという問題があった。そこで、このダメージを回復するために酸素含有雰囲気下での熱処理が必要となっている。

ところがキャパシタ構造は、高集積化に伴い、キャパシタの上部電極とトランジスタの活性領域とを接続するオフセット型のものから、最近ではより密度の高いＦｅＲＡＭを作製すべく、プラグ上にキャパシタを配置するＣＯＰ（Ｃａｐａｃｉｔｏｒ Ｏｎ Ｐｌｕｇ）構造の開発が進められるに至っている。これは、トランジスタの活性領域から接続されたＷやＳｉからなるプラグ構造がキャパシタ直下にあるもので、ＤＲＡＭのスタックトキャパシタの場合と同様にセルサイズを小さくすることができる。

しかしながらこの構造では、ダメージの回復を図るための酸素含有雰囲気下での熱処理の際に、直下のプラグ材料が酸化されてコンタクト抵抗が高くなり、ひどい場合には剥離が生じるなどの問題がある。これを回避するために、ＴｉＡｌＮ、ＴｉＮ、ＴａＳｉＮなどのバリア層の形成、ＩｒＯ_２、Ｉｒ、ＲｕＯ_２、Ｒｕなどの電極材料が試みられている。しかしこの場合、構造が複雑になる等の欠点があり、熱処理に対する耐性は高いとはいえないため、低温短時間化が必須となっている。

そこで、後工程でのキャパシタへのダメージ自体を低減するために、ダメージを低減する保護膜が使用されている。上記特許文献１では、保護膜としてＡｌ酸化膜をキャパシタ上層部に利用することにより、ダメージを回避したキャパシタセルを得ている。また、Ａｌ酸化膜の製造方法としてはスパッタ法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などが有るが、上記特許文献２では、高集積化にともなう微細加工により、より段差被膜性の高いＡＬＤ（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）法が使用されている。

しかし、ＣＶＤ法の一種であるＡＬＤ法は原料ガスに還元性の高いＴＭＡ（ｔｒｙｍｅｔｈｙｌ−Ａｌｍｉｎｉｕｍ）を使用するため、成膜時にキャパシタ特性の劣化を引き起こすという問題がある。

また、上記以外にキャパシタのＲＩＥ加工ダメージの低減を目的として、ダマシンプロセスを利用したキャパシタ作製プロセスなどが提案されているが、ＣＭＰを利用するプロセスでは酸化膜と誘電体膜、強誘電体膜が接した状態で熱処理をすることがあるために、そこの部分での反応が問題となる。例えば、ＰＺＴとＳｉＯ_２とは熱により鉛ガラスを形成して接触部分を著しく劣化させるという問題がある。

本発明の目的は、後工程におけるダメージを低減可能な半導体装置及びその製造方法を提供することにある。

課題を解決し目的を達成するために、本発明の態様の半導体装置及びその製造方法は以下の如く構成されている。

本発明の一態様の半導体装置は、下部電極、誘電体、及び上部電極からなるキャパシタを有する半導体装置において、前記上部電極の上面のみに接しスパッタ法により成膜された柱状構造をなす第１のＡｌ_２Ｏ_３膜と、前記上部電極の側面に接し前記第１のＡｌ_２Ｏ_３膜の上側にスパッタ法により成膜された柱状構造をなす第２のＡｌ_２Ｏ_３膜と、前記第２のＡｌ_２Ｏ_３膜の上側にＣＶＤ法により成膜された第３のＡｌ_２Ｏ_３膜と、前記キャパシタの上方における前記第１のＡｌ _２ Ｏ _３ 膜と前記第２のＡｌ _２ Ｏ _３ 膜の間に設けられた第１の膜と、を備えている。

本発明の一態様の半導体装置の製造方法は、下部電極、誘電体、及び上部電極からなるキャパシタを有する半導体装置の製造方法において、前記上部電極の上面のみに接する第１のＡｌ_２Ｏ_３膜をスパッタ法により成膜し、前記キャパシタの上方における前記第１のＡｌ _２ Ｏ _３ 膜の上側に第１の膜を成膜し、前記第１の膜の上側に前記上部電極の側面に接する第２のＡｌ_２Ｏ_３膜をスパッタ法により成膜し、前記第２のＡｌ_２Ｏ_３膜の上側に第３のＡｌ_２Ｏ_３膜をＣＶＤ法により成膜する。

本発明によれば、後工程におけるダメージを低減可能な半導体装置及びその製造方法を提供でき、良好な電気特性を有するキャパシタ及びそれを有する半導体装置を実現できる。すなわち、キャパシタ構造において２種類の保護膜を用いることにより、保護膜の形成に伴うキャパシタ特性の劣化を回避しつつ、層間膜形成、ＲＩＥなどに伴う特性劣化を回避することが可能になる。

以下、実施の形態を図面を参照して説明する。

図１は、本実施の形態に係るＦｅＲＡＭの製造プロセスを示す断面図である。本実施の形態では、キャパシタ下に位置するプラグ材にタングステンを用いたＣＯＰ型ＦｅＲＡＭセルについて述べる。

まず、図１の（ａ）に示すように、Ｐ型Ｓｉ基板Ｓ表面のトランジスタ活性領域以外の領域に、素子分離のための溝を形成し、該溝内にＳｉＯ_２を埋め込んで素子分離領域１０１を形成する（Ｓａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）。続いて、スイッチ動作を行うためのトランジスタを形成する。

まず、Ｓｉ基板全面に熱酸化により厚さ６ｎｍ程度の酸化膜１０２を形成し、続いて酸化膜１０２全面にヒ素をドープしたｎ＋型多結晶シリコン膜１０３を形成し、さらに多結晶シリコン膜１０３上にＷＳｉ_ｘ膜１０４を、ＷＳｉ_ｘ膜１０４上に窒化膜１０５を形成する。その後、多結晶シリコン膜１０３、ＷＳｉ_ｘ膜１０４、及び窒化膜１０５を通常の光リソグラフィ法及びＲＩＥ法により加工し、ゲート電極１００を形成する。

さらに、窒化膜１０６を堆積し、ＲＩＥによる側壁残しの手法によってゲート電極１００側壁にスペーサ部を設ける。同時に、プロセスの詳細は省くが、イオン注入法及び熱処理によってソース・ドレイン領域１０７を形成する。

次に、図１の（ｂ）に示すように、全面にＣＶＤ酸化膜１０８を堆積後、一旦ＣＭＰ法により平坦化を行い、トランジスタの一方のソース・ドレイン領域１０７に連通するコンタクトホール１０９を形成する。この後、スパッタ法あるいはＣＶＤ法により薄いチタン膜を堆積し、フォーミングガス中で熱処理を行うことによってＴｉＮ膜１１０を形成する。続いて、ＣＶＤタングステン１１１を全面に堆積し、ＣＭＰ法によりコンタクトホール１０９外の領域からタングステン１１１を除去し、コンタクトホール１０９内にタングステンを埋め込む。

その後、全面にＣＶＤ窒化膜１１２を堆積し、さらにトランジスタの他方のソース・ドレイン領域１０７に連通するコンタクトホール１１３を形成し、同様にしてＴｉＮ膜１１４を形成し、タングステン１１５をコンタクトホール１１３内に埋め込み、キャパシタに連通するプラグを形成する。

この後、図１の（ｃ）に示すように、スパッタ法により厚さ１０ｎｍの炭化ケイ素膜１１６をＣＶＤ窒化膜１１２全面に堆積し、続いてスパッタ法により厚さ３ｎｍ程度のチタン膜１１７を炭化ケイ素膜１１６上全面に堆積する。この後、チタン膜１１７上全面にキャパシタ下部電極２００となる厚さ３０ｎｍのイリジウム膜１１８と厚さ２０ｎｍの第１の白金膜１１９とをスパッタ法にて形成する。

さらに、第１の白金膜１１９上にキャパシタ誘電体膜３００となるＰＺＴ膜１２０をスパッタ法により形成し、一旦酸素雰囲気中での急速加熱処理（ＲＴＡ）によりＰＺＴ膜１２０の結晶化を行う。この後、ＰＺＴ膜１２０上にキャパシタ上部電極４００となる第２の白金膜１２１をスパッタ法により形成する。

その後、白金膜１２１上に保護膜１２２としてＡｌ_２Ｏ_３膜をスパッタ法により形成する。成膜温度は３５０℃、膜厚は１０ｎｍとした。続いて、保護膜１２２上に加工マスク材としてＣＶＤ酸化膜１２２１を堆積し、光リソグラフィ法とＲＩＥ法によって該ＣＶＤ酸化膜１２２１をパターンニングしフォトレジストを除去した後、保護膜１２２、第２の白金膜１２１、及びＰＺＴ膜１２０をＲＩＥ法によってエッチング加工する。

次に、保護膜１２３としてＡｌ_２Ｏ_３膜をスパッタ法により形成する。成膜温度は３５０℃、膜厚は１０ｎｍとした。続いて、保護膜１２３上に加工マスク材としてＣＶＤ酸化膜１２３１を堆積し、光リソグラフィ法とＲＩＥ法の組合せによって保護膜１２３、第１の白金膜１１９、イリジウム膜１１８，チタン膜１１７，炭化ケイ素膜１１６の順にパターンニング加工を行い、キャパシタの形成を完了する。

この後、保護膜１２４としてＡｌ_２Ｏ_３膜をＣＶＤ法の一種であるＡＬＤ法により形成する。成膜温度は２００℃、膜厚は１０ｎｍとした。続いて、保護膜１２４上にＣＶＤ酸化膜１２５を５０ｎｍ堆積し、保護膜１２６としてＡｌ_２Ｏ_３膜をＡＬＤ法により形成する。成膜温度は２００℃、膜厚は１０ｎｍとした。

次に、全面にＣＶＤ酸化膜１２７を堆積し該キャパシタを覆い、ＣＭＰによる平坦化を行い、光リソグラフィ法とＲＩＥ法によってＣＶＤ酸化膜１２７をパターンニングし、第２の白金膜１２１へのコンタクトホール１２８を形成する。続いて、加工時にＰＺＴ膜１２０に生じたダメージを除去するために、酸素雰囲気下で６００℃程度の熱処理を行う。

この後、図示しないが、ドライブ線、ビット線の形成、さらに上層メタル配線の工程を経て、ＦｅＲＡＭが完成することになる。

図２は、本実施の形態の製造プロセスにより製造されたＦｅＲＡＭの主要部を示す断面図である。図２に示すように、第２の白金膜１２１（上部電極）の上面にスパッタ法による保護膜１２２が形成され、保護膜１２２の上側、第２の白金膜１２１の側面、ＰＺＴ膜１２０（誘電体膜）の側面、及び第１の白金膜１１９（下部電極）の上面に、スパッタ法による保護膜１２３が形成されている。さらに、保護膜１２３の上側と第１の白金膜１１９の側面にＡＬＤ法による保護膜１２４が形成され、保護膜１２４の上側にＡＬＤ法による保護膜１２６が形成されている。

以上のように、保護膜１２２，１２３（第１の保護膜）にスパッタ法により形成したＡｌ_２Ｏ_３膜を使用し、保護膜１２４，１２６（第２の保護膜）にＡＬＤ法により形成したＡｌ_２Ｏ_３膜を使用することにより、加工時、ＣＶＤ酸化膜の堆積時、さらにはＡＬＤ法によるＡｌ_２Ｏ_３膜の形成時等に生じるＰＺＴ膜１２０へのダメージを低減することが可能となる。

なお、本実施の形態においては、保護膜１２２，１２３ともにスパッタ膜を使用して形成したが、保護膜１２２だけにスパッタ膜を使用した場合にも効果が有ることが確認されている。キャパシタ材料としては、強誘電体膜にＰＺＴ膜、上下電極に白金を用いたが、このような材料に限定されることはない。たとえば、強誘電体膜としてＳＢＴ膜を用いることも可能である。また、電極としてイリジウム、ルテニウム、あるいはストロンチウムルテニウム酸化物のような化合物導電体も使用することが可能である。

本実施の形態は、ＦｅＲＡＭや高誘電体キャパシタを有するＤＲＡＭにおけるキャパシタプロセスのように、キャパシタ形成工程におけるＲＩＥやプラズマＣＶＤ工程により生じるダメージを回避または軽減する目的で保護膜を使用する構造において、キャパシタ特性の劣化の極めて少ない新たな半導体装置ならびにその製造方法を提供している。

本実施の形態では、これらの問題を解決し特性の優れたキャパシタ誘電体膜の形成を可能にしつつ、下地プラグとの熱的安定性を同時に図ることを可能にする。これにより、信頼性の高い微細かつ高集積なＦｅＲＡＭやＤＲＡＭなどの半導体装置を提供することが可能になる。以下に、その効果について具体的に説明する。

Ａｌ酸化膜は、耐水素バリア性を有しＲＩＥ工程やプラズマＣＶＤ工程さらにはシンタ工程からキャパシタ特性の劣化を防ぐ保護膜として有効である。ＣＶＤ法によるＡｌ酸化膜の成膜は、段差被膜性が良く、特にＡＬＤ（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）法は段差被膜性、膜厚制御性に優れている。しかし、ＡＬＤ法によりＡｌ酸化膜の成膜を行う際には、原料ガスとしてＴＭＡ（ｔｒｙｍｅｔｎｙｌ−Ａｌｕｍｉｎｕｎ）を使用するため、キャパシタ上部電極、または強誘電体に直接成膜を行うと、ＴＭＡより発生した水素によりキャパシタ特性を劣化させてしまう。

しかし本実施の形態のように、キャパシタ上部電極、または強誘電体に直接接する保護膜はスパッタ法を、その上側の保護膜は段差被膜性の良いＡＬＤ法を用いて形成することにより、水素に対するバリア性が高まり、キャパシタ特性を劣化させること無く、Ａｌ酸化膜を保護膜として形成することが可能となり、後工程ダメージを回避して優れた特性を持つ強誘電体キャパシタセルを得ることが可能となる。

さらに、スパッタ法によりＡｌ酸化膜を形成するときの成膜温度を３５０℃とすることにより、ＡＬ酸化膜である保護膜１２２，１２３の構造は、図３に示す断面画像のように粒界を有する柱状構造となる。このときのＡｌ_２Ｏ_３膜の粒径は２０〜５０ｎｍであった。よって、保護膜１２２，１２３における緻密化された柱状構造により、粒界で水素が留まるため水素の透過性が低くなり、バリア性が高まり、後工程のダメージをより低減することが可能となる。なお、柱状構造を形成するための成膜温度の範囲は２００℃以上６００℃以下である。また、その他の保護膜１２４，１２６は、アモルファス構造をなしている。

図４は、本実施の形態により製造したＦｅＲＡＭキャパシタにおけるヒステリシス特性を示す図である。図４から分かるように良好なヒステリシス特性が得られている。

図５は、ＦｅＲＡＭキャパシタにおけるヒステリシス特性を示す図であり、（ａ）は全ての保護膜１２２，１２３，１２４，１２６にＣＶＤ法により形成したＡｌ_２Ｏ_３膜を使用した場合、（ｂ）は全ての保護膜１２２，１２３，１２４，１２６にスパッタ法により形成したＡｌ_２Ｏ_３膜を使用した場合を示す図である。図５の（ａ），（ｂ）に比べて、図４の本実施の形態によるヒステリシス特性が良好であることが分かる。

図５の（ａ）に示すように全ての保護膜をＣＶＤ法により形成する場合、上部電極とＰＺＴ膜の側面に直接Ａｌ_２Ｏ_３を成膜する際に、ＣＶＤプロセスの原料であるＴＭＡによりＡｌ_２Ｏ_３成膜初期にＰＺＴが還元されキャパシタ特性が劣化する。このＣＶＤプロセスのダメージの分だけ、図５の（ａ）では図４に比べて特性が悪くなっている。

図５の（ｂ）に示すように全ての保護膜をスパッタ法により形成する場合、ＣＶＤプロセスのようなダメージはないが、スパッタＡｌ_２Ｏ_３膜自身のＨ_２バリア性が低いことと段差被膜性が低いことにより、Ａｌ_２Ｏ_３を成膜できない部分が発生し、そこからＨ_２が拡散しキャパシタ特性を劣化させてしまう。このバリア性の低い分だけ、図５の（ｂ）では図４に比べて特性が悪くなっている。

一方、図４の場合は、まずプロセスダメージを受けやすい上部電極とＰＺＴ膜の側面に直接Ａｌ_２Ｏ_３を成膜する際にスパッタ法を利用し、その上部を成膜する際にＡＬＤ法を利用してバリア性を高くし完全にキャパシタを覆うことで、後工程のダメージを効果的に防ぐことが可能となる。よって図４では、図５の（ａ），（ｂ）に比べて良好な特性が得られている。

以上のように、本実施の形態により微細でかつ高密度・高集積な強誘電体メモリを提供することが可能になる。

なお、本発明は上記実施の形態のみに限定されず、要旨を変更しない範囲で適宜変形して実施できる。たとえば、本発明は強誘電体メモリに限らず強誘電体キャパシタを用いたＤＲＡＭにおいても適用できる。

本実施の形態に係るＦｅＲＡＭの製造プロセスを示す断面図。 本実施の形態の製造プロセスにより製造されたＦｅＲＡＭの主要部を示す断面図。 本実施の形態に係る保護膜の柱状構造を示す断面画像。 本実施の形態により製造したＦｅＲＡＭキャパシタにおけるヒステリシス特性を示す図。 本実施の形態に係るＣＶＤ法とスパッタ法により形成した保護膜を使用した場合のＦｅＲＡＭキャパシタにおけるヒステリシス特性を示す図。

符号の説明

Ｓ…Ｓｉ基板 １００…ゲート電極 １０１…素子分離領域 １０２…酸化膜 １０３…多結晶シリコン膜 １０４…ＷＳｉ_ｘ膜 １０５…窒化膜 １０６…窒化膜 １０７…ソース・ドレイン領域 １０８…ＣＶＤ酸化膜 １０９…コンタクトホール １１０…ＴｉＮ膜 １１１…ＣＶＤタングステン １１２…ＣＶＤ窒化膜 １１３…コンタクトホール １１４…ＴｉＮ膜 １１５…タングステン １１６…炭化ケイ素膜 １１７…チタン膜 １１８…イリジウム膜 １１９…第１の白金膜 １２０…ＰＺＴ膜 １２１…第２の白金膜 １２２…保護膜 １２２１…ＣＶＤ酸化膜 １２３…保護膜 １２３１…ＣＶＤ酸化膜 １２４…保護膜 １２５…ＣＶＤ酸化膜 １２６…保護膜 １２７…ＣＶＤ酸化膜 １２８…コンタクトホール ２００…キャパシタ下部電極 ３００…キャパシタ誘電体膜 ４００…キャパシタ上部電極

Claims (8)

1. 下部電極、誘電体、及び上部電極からなるキャパシタを有する半導体装置において、
   前記上部電極の上面のみに接しスパッタ法により成膜された柱状構造をなす第１のＡｌ_２Ｏ_３膜と、
   前記上部電極の側面に接し前記第１のＡｌ_２Ｏ_３膜の上側にスパッタ法により成膜された柱状構造をなす第２のＡｌ_２Ｏ_３膜と、
   前記第２のＡｌ_２Ｏ_３膜の上側にＣＶＤ法により成膜された第３のＡｌ_２Ｏ_３膜と、
   前記キャパシタの上方における前記第１のＡｌ _２ Ｏ _３ 膜と前記第２のＡｌ _２ Ｏ _３ 膜の間に設けられた第１の膜と、
   を備えたことを特徴とする半導体装置。
2. 前記ＣＶＤ法はＡＬＤ法であることを特徴とする請求項１に記載の半導体装置。
3. 前記第２のＡｌ_２Ｏ_３膜は前記誘電体に接することを特徴とする請求項１または２に記載の半導体装置。
4. 前記第２のＡｌ _２ Ｏ _３ 膜と前記第３のＡｌ _２ Ｏ _３ 膜との間に第２の膜を備え、前記キャパシタの側面において前記第２のＡｌ_２Ｏ_３膜の側面部が前記第３のＡｌ_２Ｏ_３膜に接していることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
5. 下部電極、誘電体、及び上部電極からなるキャパシタを有する半導体装置の製造方法において、
   前記上部電極の上面のみに接する第１のＡｌ_２Ｏ_３膜をスパッタ法により成膜し、
   前記キャパシタの上方における前記第１のＡｌ _２ Ｏ _３ 膜の上側に第１の膜を成膜し、
   前記第１の膜の上側に前記上部電極の側面に接する第２のＡｌ_２Ｏ_３膜をスパッタ法により成膜し、
   前記第２のＡｌ_２Ｏ_３膜の上側に第３のＡｌ_２Ｏ_３膜をＣＶＤ法により成膜することを特徴とする半導体装置の製造方法。
6. 前記ＣＶＤ法はＡＬＤ法であることを特徴とする請求項５に記載の半導体装置の製造方法。
7. 前記第２のＡｌ_２Ｏ_３膜は前記誘電体に接することを特徴とする請求項５または６に記載の半導体装置の製造方法。
8. 前記第２のＡｌ _２ Ｏ _３ 膜と前記第３のＡｌ _２ Ｏ _３ 膜との間に第２の膜をさらに成膜し、前記キャパシタの側面において前記第２のＡｌ_２Ｏ_３膜の側面部が前記第３のＡｌ_２Ｏ_３膜に接していることを特徴とする請求項５乃至７のいずれかに記載の半導体装置の製造方法。

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