JP4119397B2 - 異常検出回路 - Google Patents

Description

本発明は半導体集積回路装置や電子装置に搭載される強誘電体メモリの性能劣化を検出するための異常検出回路に関する。

近年、携帯電話機やＰＤＡ、あるいはデジタルカメラやＩＣカード等の携帯機器の市場が拡大し、これに伴って不揮発性メモリの需要が増大している。不揮発性メモリのなかでも、強誘電体メモリ（ＦｅＲＡＭ: Ferroelectric Random Access Memory）は、消費電力が少なく、高速にデータの読み出し／書き込みが可能なメモリとして注目されている。

強誘電体メモリは、強誘電体材料を絶縁体に用いたキャパシタ素子とセル選択用トランジスタとを組み合わせたメモリセル、あるいは強誘電体材料を用いてゲート電極部にキャパシタ素子を作り込んだＦＥＴから構成されるメモリセルを備え、強誘電体材料の残留分極を利用してデータを記憶するメモリである。

強誘電体メモリは、低電圧で動作が可能であり、書き換え可能な回数もフラッシュメモリやＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）に比べて数桁以上大きく、回路構造もＤＲＡＭ（Dynamic Random Access Memory）と似ているために高集積化が可能である等の優れた特長を有している。

しかしながら、強誘電体メモリは、強誘電体材料の物理的な特性上、高温環境下に置かれると（以下、熱ストレスと称す場合がある）キャパシタ素子の容量が低下するため、格納されているデータを正確に読み出すことができなくなるおそれがある。そこで、強誘電体メモリの周囲温度を検出し、所定の温度を越えたときに警報信号等を発生する温度検出回路を性能劣化の検知に用いる構成が考えられる。温度検出回路としては、例えば特許文献１にダイオードの電圧電流特性を温度センサとして利用した半導体集積回路が記載されている。

特許文献１では、図３に示すようにベースとコレクタとを接続したバイポーラトランジスタＱ１（ダイオードとして動作する）に定電流回路１００を用いて一定電流Ｉｒｅｆを流し、バイポーラトランジスタＱ１のベース・エミッタ間電圧Ｖ_ＢＥの変化を監視することで周囲温度の異常を検出している。
特開昭５６−１３５９６３号公報

しかしながら上記特許文献１に記載されたような温度検出回路は、ダイオードの電圧電流特性を温度センサとして利用しているため、電源が供給されない状態では温度センサとして機能しない問題がある。

強誘電体メモリは、電源が供給されない保管時等においても熱ストレスによって保持性能が低下するため、保管後に格納されているデータを読み出そうとしても正確に読み出せないおそれがある。したがって、電源を供給することで温度センサとして機能する回路を用いても、電源が供給されない状態で印加された熱ストレスによる強誘電体メモリの性能劣化を検知できないため、強誘電体メモリに所望のデータを格納し、任意の期間保管した後に使用する場合、格納されたデータの信頼性を保証できない問題がある。

例えば、強誘電体メモリを内蔵したＩＣカードに電子マネーのような重要な情報を記録している場合、高温環境下で保管したためにＩＣカード内の残高情報が０（零）に変化していても、それを知る手段が無い利用者は、情報が変化したＩＣカードを使用することで不利益を被ってしまう。

本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、電源の供給時及び非供給時に関係なく、熱ストレスによる強誘電体メモリの性能劣化を検知可能にして、劣化した強誘電体メモリの使用を防止できる異常検出回路を提供することを目的とする。

上記目的を達成するため本発明の異常検出回路は、
強誘電体メモリの性能劣化を検出するための異常検出回路であって、
前記強誘電体メモリ内の実際に使用されるメモリセルである本セルと同様に構成された、前記性能劣化の検出に用いられる検出用ＦｅＲＡＭセルと、
前記性能劣化の判定に用いるフィルタリング用電圧を生成するフィルタリング用電圧生成回路と、
前記検出用ＦｅＲＡＭセルに予め格納したデータに等しい期待値を出力する期待値出力回路と、
前記フィルタリング用電圧を用いて前記検出用ＦｅＲＡＭセルに格納されたデータを再生するセンスアンプと、
前記期待値と前記センスアンプで再生されたデータとを比較し、それらが一致しないときに前記強誘電体メモリの性能劣化を示す異常検出信号を出力する比較器と、
前記比較器から出力された前記異常検出信号を監視し、メモリ異常を外部へ通知するための制御部と、
を有し、
前記フィルタリング用電圧生成回路は、
所定の制御信号にしたがって、異なる複数のフィルタリング用電圧を出力し、
前記制御部は、
前記検出用ＦｅＲＡＭセルに格納されたデータの再生時に、前記フィルタリング用電圧生成回路から出力される前記フィルタリング用電圧を変化させるための制御信号を出力し、前記比較器から前記異常検出信号が出力されるときのフィルタリング用電圧を求める構成である。

または、強誘電体メモリの性能劣化を検出するための異常検出回路であって、
前記強誘電体メモリ内の実際に使用されるメモリセルである本セルと同様に構成された、前記性能劣化の検出に用いられる検出用ＦｅＲＡＭセルと、
前記性能劣化の判定に用いるフィルタリング用電流を生成するフィルタリング用電流生成回路と、
前記検出用ＦｅＲＡＭセルに予め格納したデータに等しい期待値を出力する期待値出力回路と、
前記フィルタリング用電流を用いて前記検出用ＦｅＲＡＭセルに格納されたデータを再生するセンスアンプと、
前記期待値と前記センスアンプで再生されたデータとを比較し、それらが一致しないときに前記強誘電体メモリの性能劣化を示す異常検出信号を出力する比較器と、
前記比較器から出力された前記異常検出信号を監視し、メモリ異常を外部へ通知するための制御部と、
を有し、
前記フィルタリング用電流生成回路は、
所定の制御信号にしたがって、異なる複数のフィルタリング用電流を出力し、
前記制御部は、
前記検出用ＦｅＲＡＭセルに格納されたデータの再生時に、前記フィルタリング用電流生成回路から出力される前記フィルタリング用電流を変化させるための制御信号を出力し、前記比較器から前記異常検出信号が出力されるときのフィルタリング用電流を求める構成である。

上記のように構成された異常検出回路では、強誘電体メモリ内の実際に使用されるメモリセルである本セルと同様に構成された検出用ＦｅＲＡＭセルを備え、期待値とセンスアンプで再生された検出用ＦｅＲＡＭセル内のデータとが一致しないとき、強誘電体メモリの性能劣化を示す異常検出信号が比較器から出力されるため、異常検出信号を確認することで強誘電体メモリに格納されたデータの保持状態を知ることができる。したがって、熱ストレスによって保持性能が劣化した強誘電体メモリを誤って使用することを防止できる。

次に本発明について図面を参照して説明する。

（第１の実施の形態）
図１は本発明の異常検出回路の第１の実施の形態の構成を示すブロック図である。

図１に示すように、第１の実施の形態の異常検出回路は、温度によるメモリセルの性能劣化の検出に用いられる検出用ＦｅＲＡＭセル１と、強誘電体メモリの性能劣化の判定で用いるフィルタリング用電圧を生成するフィルタリング用電圧生成回路２と、フィルタリング用電圧を用いて検出用ＦｅＲＡＭセル１に格納されたデータを再生するセンスアンプ３と、検出用ＦｅＲＡＭセル１に予め格納したデータに等しい期待値を出力する期待値出力回路４と、期待値とセンスアンプ３で再生されたデータとを比較し、それらが一致しないときに強誘電体メモリの性能劣化を示す異常検出信号を出力する比較器５とを有する構成である。

第１の実施の形態の異常検出回路は、強誘電体材料を用いたキャパシタ素子（以下、強誘電体キャパシタと称す）とセル選択用トランジスタとを組み合わせたメモリセルを複数備える強誘電体メモリの性能劣化を検出するための回路構成である。このような強誘電体メモリには２つの方式が知られ、一つの強誘電体キャパシタでデータ“１”または“０”を保持する方式は１Ｔ１Ｃタイプと呼ばれる。また、一方の強誘電体キャパシタでデータ“１”を保持し、それとペアとなる他方の強誘電体キャパシタでデータ“０”を保持する方式は２Ｔ２Ｃタイプと呼ばれる。図１に示す異常検出回路は、検出用ＦｅＲＡＭセル１の強誘電体キャパシタで保持している電圧の変化をセンスアンプ３で検出することにより強誘電体メモリの性能劣化を判定する構成である。

検出用ＦｅＲＡＭセル１は、強誘電体メモリ内の実際に使用される上記１Ｔ１Ｃタイプまたは２Ｔ２Ｃタイプのいずれか一方のメモリセル（以下、本セルと称す）と同様の構成であり、該本セルに代わって性能劣化の検出に用いられる。なお、検出用ＦｅＲＡＭセル１を２Ｔ２Ｃタイプとする場合、検出用ＦｅＲＡＭセル１は、データ“１”及び“０”をそれぞれ保持するために２つのメモリセルから構成される。この検出用ＦｅＲＡＭセル１は、検出対象となる強誘電体メモリの本セルと同時に形成されることが望ましい。その場合、検出用ＦｅＲＡＭセル１の保持性能と本セルの保持性能とが等しくなるため、検出対象となる強誘電体メモリの熱ストレスによる性能劣化をより正確に検出できる。

図１に示すように、検出用ＦｅＲＡＭセル１の強誘電体キャパシタには、本セルと同様にその一端に接続されたプレート線（ＰＬ）を介してプレート電圧が印加される。また、データの書き込み時及び読み出し時にはセル選択用トランジスタがオンするようにワード線（ＷＬ）を介してゲート電極に所定の電圧が印加される。さらに、セル選択用トランジスタからの出力電圧（強誘電体キャパシタの保持電圧）はビット線（ＢＬ）を介してセンスアンプ３へ出力される。

期待値出力回路４は、例えば接地電位あるいは電源電圧を入力とする論理回路等で構成され、検出用ＦｅＲＡＭセル１に格納されたデータと等しい期待値を生成して出力する。なお、期待値出力回路４は、論理回路に限らず、例えばフラッシュメモリやＥＥＰＲＯＭのように強誘電体メモリに比べて熱ストレスによる格納データの破壊が起こり難い不揮発性メモリを用いて期待値を保持する構成でもよい。また、電源投入毎にハードディスク装置等から所定のデータが書き込まれるレジスタ、あるいはデータ“１”や“０”に相当する電圧を生成する周知の定電圧回路等で構成してもよい。

フィルタリング用電圧生成回路２は、所定の一定電圧（フィルタリング用電圧）を出力する周知の定電圧回路で構成される。フィルタリング用電圧は、データ“１”または“０”の期待値に対応して、それぞれのデータを判定するのに最適な値に設定される。

センスアンプ３は、フィルタリング用電圧と検出用ＦｅＲＡＭセル１の出力電圧との差を増幅する差動増幅器であり、例えばフィルタリング用電圧よりも検出用ＦｅＲＡＭセル１の出力電圧が高ければデータ“１”に相当する電圧を出力し、フィルタリング用電圧よりも検出用ＦｅＲＡＭセル１の出力電圧が低ければデータ“０”に相当する電圧を出力する。

比較器５は、排他的論理和回路等の論理ゲートで構成され、センスアンプ３で再生されたデータと期待値とが一致しないとき、メモリセルの性能劣化を示す異常検出信号（論理“１”）を出力する。

このような構成において、本実施形態の異常検出回路では、予め検出用ＦｅＲＡＭセル１に任意のデータを格納しておく。検出用ＦｅＲＡＭセル１にデータを格納する場合、ワード線（ＷＬ）から所定の電圧を印加することで、検出用ＦｅＲＡＭセル１のセル選択用トランジスタをオン状態に設定する。また、ビット線（ＢＬ）に所定の書き込み電圧を印加する。このとき、強誘電体キャパシタの強誘電体材料は書き込み電圧に応じて分極し、強誘電体キャパシタは書き込み電圧がオフした後もデータ“１”または“０”に相当する電圧を維持する。

本実施形態では、例えば電源投入毎に検出用ＦｅＲＡＭセル１の強誘電体キャパシタで保持された電圧をセンスアンプ３で検出し、検出用ＦｅＲＡＭセル１に格納されたデータを再生する。このデータの再生時に用いるフィルタリング用電圧は、本セルで異常が発生するよりも先に検出用ＦｅＲＡＭセル１に格納されたデータを正常に読み出すことができなくなる値に設定する。具体的には、期待値が“１”で、本セルに格納されたデータを“１”と判定するための判定基準電圧が１Ｖの場合、フィルタリング用電圧を、例えば該判定基準電圧よりも高い１．２Ｖに設定する。この場合、熱ストレスにより検出用ＦｅＲＡＭセル１の出力電圧が１．２Ｖ未満になるとセンスアンプ３によりデータ“０”と判定されるため、本セルの性能劣化よりも先に異常を検出できる。

なお、強誘電体キャパシタは、通常、熱ストレスによって容量が低下するため保持電圧も低下する方向に変化する。したがって、検出用ＦｅＲＡＭセル１にデータ“０”を格納している場合、本セルにおけるデータ“０”の判定基準電圧よりもフィルタリング電圧を高い値に設定すると、熱ストレスによる性能劣化を検出しようとしても、該判定基準電圧に対してマージンが増加することになる。よって、検出用ＦｅＲＡＭセル１にデータ“０”を格納する場合は、検出用ＦｅＲＡＭセル１を２Ｔ２Ｃタイプとし、他方の検出用ＦｅＲＡＭセル１に格納されたデータ“１”の変化を確認するために用いるとよい。

センスアンプ３で再生されたデータは、比較器５により期待値と比較され、再生データと期待値とが一致しないとき、強誘電体メモリの性能劣化を示す異常検出信号が出力される。異常検出信号は、そのまま外部へ出力してもよいが、例えば論理回路、ＣＰＵまたはＤＳＰ等から成る制御部６へ供給してもよい。その場合、制御部６によりメモリ異常を外部へ通知すると共に強誘電体メモリに対する不図示の他の装置からのアクセスを停止させればよい。

本実施形態の異常検出回路によれば、異常検出信号を確認することで強誘電体メモリに格納されたデータの保持状態を知ることができるため、熱ストレスにより性能が劣化した強誘電体メモリを誤って使用することを防止できる。逆に、異常検出信号が出力されていない場合は強誘電体メモリの性能が劣化していないことを示しているため、格納されたデータが保証されることになる。

なお、上記説明では、電源投入毎に異常検出信号を確認することで保管時に印加された熱ストレスによる強誘電体メモリの性能劣化を検出する例を示したが、本実施形態の異常検出回路は、電源投入時に限らず、電源が供給されている動作中であっても、例えば制御部６により異常検出信号を常にあるいは定期的に確認することで、強誘電体メモリの性能劣化を検出することができる。

また、制御部６により所定データの読み出し毎に異常検出信号を確認すれば、同一のデータを繰り返し読み出すことによる累積疲労に起因したメモリセルの性能劣化も検出することも可能である。

検出用ＦｅＲＡＭセル１は、強誘電体メモリの本セルと同様の構成であるため、強誘電体メモリ内の任意の位置に配置することも可能である。または、任意の本セルを検出用ＦｅＲＡＭセル１として用いることも可能である。例えば、検出用ＦｅＲＡＭセル１を重要なデータが格納される特定エリアの本セルに近接して配置し（または特定エリアの本セルを検出用ＦｅＲＡＭセル１として用い）、制御部６により該重要データの読み出し毎に異常検出信号を確認すれば、特定エリアの熱ストレスによる性能劣化を検出することも可能である。

さらに、フィルタリング用電圧生成回路２により複数のフィルタリング用電圧を生成し、検出用ＦｅＲＡＭセル１の格納データの再生時に、制御部６からの制御信号にしたがってフィルタリング用電圧を変化させてもよい。その場合、制御部６を用いて再生データと期待値とが不一致となるフィルタリング用電圧の値を求めれば、熱ストレスによる強誘電体メモリの性能劣化の進行状況を知ることができる。また、事前に熱ストレスと検出用ＦｅＲＡＭセル１の出力電圧との関係を測定しておけば、強誘電体メモリにどの程度の熱ストレスが印加されたかを知ることができる。

（第２の実施の形態）
図２は本発明の異常検出回路の第２の実施の形態の構成を示すブロック図である。

図２に示すように、第２の実施の形態の異常検出回路は、温度によるメモリセルの性能劣化の検出に用いられる検出用ＦｅＲＡＭセル１１と、強誘電体メモリの性能劣化の判定で用いるフィルタリング用電流を生成するフィルタリング用電流生成回路１２と、フィルタリング用電流を用いて検出用ＦｅＲＡＭセル１１に格納されたデータを再生するセンスアンプ１３と、検出用ＦｅＲＡＭセル１１に予め格納したデータに等しい期待値を出力する期待値出力回路１４と、期待値とセンスアンプ１３で再生されたデータとを比較し、それらが一致しないときに強誘電体メモリの性能劣化を示す異常検出信号を出力する比較器１５とを有する構成である。

第２の実施の形態の異常検出回路は、強誘電体材料を用いたキャパシタ素子をゲート電極部に設けたＦＥＴから成る複数のメモリセルを備えた強誘電体メモリの性能劣化を検出するための回路構成である。このようなメモリセルは１Ｔタイプと呼ばれ、ゲート電極部に設けた強誘電体キャパシタの分極電荷量によりデータ“１”または“０”を保持する方式である。図２に示す異常検出回路は、検出用ＦｅＲＡＭセル１１が備える強誘電体キャパシタの分極電荷量が変化することによるＦＥＴのソース・ドレイン間に流れる電流の変化をセンスアンプ１３で検出することで強誘電体メモリの性能劣化を判定する構成である。

検出用ＦｅＲＡＭセル１１は、強誘電体メモリ内の実際に使用される上記１Ｔタイプ本セルと同様の構成であり、該本セルに代わって性能劣化の検出に用いられる。この検出用ＦｅＲＡＭセル１１は、検出対象となる強誘電体メモリの本セルと同時に形成されることが望ましい。その場合、検出用ＦｅＲＡＭセル１１の特性と本セルの特性とが等しくなるため、検出対象となる強誘電体メモリの熱ストレスによる性能劣化をより正確に検出できる。

図１に示すように、検出用ＦｅＲＡＭセル１１のゲート電極部に設けた強誘電体キャパシタには、本セルと同様に、データ書き込み時にワード線（ＷＬ）を介して所定の書き込み電圧が印加され、データ読み出し時にワード線（ＷＬ）を介して所定の読み出し電圧が印加される。また、ＦＥＴのソースにはプレート線（ＰＬ）を介してプレート電圧が印加され、ＦＥＴのドレインはビット線（ＢＬ）を介してセンスアンプ１３に接続されている。センスアンプ１３はビット線（ＢＬ）を介してＦＥＴのソース・ドレイン間に流れる電流を検出する。

フィルタリング用電流生成回路１２は、所定の一定電流（フィルタリング用電流）をセンスアンプ１３に供給する周知の定電流回路で構成される。フィルタリング用電流は、データ“１”または“０”の期待値に対応して、それぞれのデータを判定するのに最適な値に設定される。なお、フィルタリング用電流は、第１の実施の形態と同様に、本セルで異常が発生するよりも先に検出用ＦｅＲＡＭセル１１に格納されたデータを正常に読み出すことができなくなる値に設定する。すなわち、フィルタリング用電流は、本セルに格納されたデータを判定するために用いる判定基準電流よりも大きい電流値に設定する。

センスアンプ１３は、フィルタリング用電流と検出用ＦｅＲＡＭセル１１の出力電流（ＦＥＴのソース・ドレイン間に流れる電流）との差を増幅する差動増幅器であり、例えばフィルタリング用電流よりも検出用ＦｅＲＡＭセル１１の出力電流が大きければデータ“１”に相当する電圧を出力し、フィルタリング用電流よりも検出用ＦｅＲＡＭセル１１の出力電流が小さければデータ“０”に相当する電圧を出力する。

期待値出力回路１４、比較器１５、及び制御部１６の構成及び動作は、第１の実施の形態と同様であるため、その説明は省略する。

本実施形態の異常検出回路においても、第１の実施の形態と同様に、異常検出信号を確認することで強誘電体メモリに格納されたデータの保持状態を知ることができるため、熱ストレスにより性能が劣化した強誘電体メモリを誤って使用することを防止できる。

なお、本発明の異常検出回路は、強誘電体メモリを備えた半導体集積回路装置または電子装置に備えるものであり、異常検出対象となる強誘電体メモリ内に、全部の構成要素またはその一部の構成要素が内蔵されていてもよい。

本発明の異常検出回路の第１の実施の形態の構成を示すブロック図である。 本発明の異常検出回路の第２の実施の形態の構成を示すブロック図である。 温度異常検出に用いる従来の温度検出回路の構成を示す回路図である。

符号の説明

１、１１ 検出用ＦｅＲＡＭセル
２ フィルタリング用電圧生成回路
３、１３ センスアンプ
４、１４ 期待値出力回路
５、１５ 比較器
６、１６ 制御部
１２ フィルタリング用電流生成回路

Claims (12)

1. 強誘電体メモリの性能劣化を検出するための異常検出回路であって、
   前記強誘電体メモリ内の実際に使用されるメモリセルである本セルと同様に構成された、前記性能劣化の検出に用いられる検出用ＦｅＲＡＭセルと、
   前記性能劣化の判定に用いるフィルタリング用電圧を生成するフィルタリング用電圧生成回路と、
   前記検出用ＦｅＲＡＭセルに予め格納したデータに等しい期待値を出力する期待値出力回路と、
   前記フィルタリング用電圧を用いて前記検出用ＦｅＲＡＭセルに格納されたデータを再生するセンスアンプと、
   前記期待値と前記センスアンプで再生されたデータとを比較し、それらが一致しないときに前記強誘電体メモリの性能劣化を示す異常検出信号を出力する比較器と、
   前記比較器から出力された前記異常検出信号を監視し、メモリ異常を外部へ通知するための制御部と、
   を有し、
   前記フィルタリング用電圧生成回路は、
   所定の制御信号にしたがって、異なる複数のフィルタリング用電圧を出力し、
   前記制御部は、
   前記検出用ＦｅＲＡＭセルに格納されたデータの再生時に、前記フィルタリング用電圧生成回路から出力される前記フィルタリング用電圧を変化させるための制御信号を出力し、前記比較器から前記異常検出信号が出力されるときのフィルタリング用電圧を求める異常検出回路。
2. 前記検出用ＦｅＲＡＭセルは、
   １Ｔ１Ｃタイプまたは２Ｔ２Ｃタイプのいずれか一方のメモリセルと同様の構成である請求項１記載の異常検出回路。
3. 前記フィルタリング用電圧は、
   前記本セルに格納されたデータを判定するための判定基準電圧よりも高い電圧値である請求項１または２記載の異常検出回路。
4. 前記制御部は、
   電源投入毎に前記異常検出信号を確認する請求項１乃至３のいずれか１項記載の異常検出回路。
5. 前記制御部は、
   前記電源が供給されている動作中に前記異常検出信号を確認する１乃至３のいずれか１項記載の異常検出回路。
6. 前記制御部は、
   前記強誘電体メモリからの特定データの読み出し時に前記異常検出信号を確認する１乃至３のいずれか１項記載の異常検出回路。
7. 強誘電体メモリの性能劣化を検出するための異常検出回路であって、
   前記強誘電体メモリ内の実際に使用されるメモリセルである本セルと同様に構成された、前記性能劣化の検出に用いられる検出用ＦｅＲＡＭセルと、
   前記性能劣化の判定に用いるフィルタリング用電流を生成するフィルタリング用電流生成回路と、
   前記検出用ＦｅＲＡＭセルに予め格納したデータに等しい期待値を出力する期待値出力回路と、
   前記フィルタリング用電流を用いて前記検出用ＦｅＲＡＭセルに格納されたデータを再生するセンスアンプと、
   前記期待値と前記センスアンプで再生されたデータとを比較し、それらが一致しないときに前記強誘電体メモリの性能劣化を示す異常検出信号を出力する比較器と、
   前記比較器から出力された前記異常検出信号を監視し、メモリ異常を外部へ通知するための制御部と、
   を有し、
   前記フィルタリング用電流生成回路は、
   所定の制御信号にしたがって、異なる複数のフィルタリング用電流を出力し、
   前記制御部は、
   前記検出用ＦｅＲＡＭセルに格納されたデータの再生時に、前記フィルタリング用電流生成回路から出力される前記フィルタリング用電流を変化させるための制御信号を出力し、前記比較器から前記異常検出信号が出力されるときのフィルタリング用電流を求める異常検出回路。
8. 前記検出用ＦｅＲＡＭセルは、
   １Ｔタイプのメモリセルと同様の構成である請求項７記載の異常検出回路。
9. 前記フィルタリング用電流は、
   前記本セルに格納されたデータを判定するための判定基準電流よりも大きい電流値である請求項７または８記載の異常検出回路。
10. 前記制御部は、
    電源投入毎に前記異常検出信号を確認する請求項７乃至９のいずれか１項記載の異常検出回路。
11. 前記制御部は、
    前記電源が供給されている動作中に前記異常検出信号を確認する請求項７乃至９のいずれか１項記載の異常検出回路。
12. 前記制御部は、
    前記強誘電体メモリからの特定データの読み出し時に前記異常検出信号を確認する請求項７乃至９のいずれか１項記載の異常検出回路。

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