JP4122143B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体基板上に回路素子を搭載した半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
再配置配線を施した半導体装置の製造方法の一例を以下に説明する。
【０００３】
まず、ＩＣ製造工程内で形成されたオリジナルパッドを有するシリコンウエハーの表面全面に感光性ポリイミド樹脂層を形成し、露光現像処理によってオリジナルパッド部分を露出させた後、ポリイミド樹脂層を加熱硬化させる。次に薄膜形成装置内でパッド表面に形成されている酸化膜を除去した後、ウエハーの表面全面にＣｒ層とＣｕ層から成る２層膜を形成する。次に２層膜の表面全面にメッキレジスト膜を形成し、露光現像処理によって再配置配線部分を露出させ、メッキレジストの硬化処理後、露出部分にＣｕメッキを行う。次にメッキレジスト膜を剥離し、２層膜上のＣｕメッキ部分以外のＣｕ層とＣｒ層をエッチングで除去する。次にウエハー表面全面に感光性ポリイミド樹脂層を形成し、露光現像処理によって再配置配線の一部を露出させた後、ポリイミド樹脂層を加熱硬化させる。次に再配置配線の露出部分にバンプを形成する。
【０００４】
【発明が解決しようとする課題】
前記半導体装置はＩＣだけで構成されるわけではなく、ＩＣの周辺には数多くの受動部品が配置接続されることで電気回路が形成され、所定の機能を実現している。半導体装置の小型化要求に対してはリアルサイズＣＳＰや複数のＩＣを一つのパッケージに組み込む手法が提案されているが、より高度な実装を実現するには、ＩＣ部分を小型化するだけでなく回路を構成している受動部品をも含めた対策が必要となる。
【０００５】
本発明は前記事情に鑑みて創作されたもので、その目的とするところは、高密度実装の要求に追従できる半導体装置とその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
前記目的を達成するため、本発明に係る半導体装置は、半導体素子を備えた半導体基板に、オリジナルパッドと接続し、且つ、一部が接続用パッドとして露出する複数の再配置配線を設けた半導体装置において、前記半導体装置の接続用パッドが露出する面に２以上の接続用パッドと接続するようにして設けられた少なくとも１つの受動部品と、前記半導体装置の接続用パッドが露出する面に２以上の接続用パッドと接続し、且つ、前記受動部品を覆うようにして設けられた半導体素子を備える第２の半導体装置と、前記半導体装置の接続用パッドが露出する面の幾つかの接続用パッドに外部との接続を目的として設けられたはんだボールとを備え、前記半導体装置の接続用パッドが露出する面に設けられた前記第２の半導体装置の高さは、前記半導体装置の接続用パッドが露出する面に設けられたはんだボールの高さよりも低い、ことをその特徴とする。また、半導体素子を備えた半導体基板に、オリジナルパッドと接続し、且つ、一部が接続用パッドとして露出する複数の再配置配線を設けた半導体装置において、前記半導体装置の接続用パッドが露出する面に２以上の接続用パッドと接続するようにして設けられた少なくとも１つの受動部品と、前記半導体装置の接続用パッドが露出する面に２以上の接続用パッドと接続し、且つ、前記受動部品を覆うようにして設けられた半導体素子を備える第２の半導体装置と、前記半導体装置の接続用パッドが露出する面に前記第２の半導体装置を覆うようにして設けられた表面保護膜と、前記表面保護膜の外部との接続端子部分に形成された開口部に埋め込まれた導電体柱とを備える、ことをその特徴とする。
また、本発明に係る半導体装置の製造方法は、半導体素子を備えた半導体基板に、オリジナルパッドと接続し、且つ、一部が接続用パッドとして露出する複数の再配置配線を設けた半導体装置の製造方法において、前記半導体装置の接続用パッドが露出する面に２以上の接続用パッドと接続するようにして少なくとも１つの受動部品を設け、前記半導体装置の接続用パッドが露出する面に２以上の接続用パッドと接続し、且つ、前記受動部品を覆うようにして第２の半導体装置を設け、前記半導体装置の接続用パッドが露出する面の幾つかの接続用パッドに外部との接続を目的としたはんだボールを設け、前記半導体装置の接続用パッドが露出する面に設けられた前記第２の半導体装置の高さを、前記半導体装置の接続用パッドが露出する面に設けられたはんだボールの高さよりも低くする、ことをその特徴とする。また、半導体素子を備えた半導体基板に、オリジナルパッドと接続し、且つ、一部が接続用パッドとして露出する複数の再配置配線を設けた半導体装置の製造方法において、前記半導体装置の接続用パッドが露出する面に２以上の接続用パッドと接続するようにして少なくとも１つの受動部品を設け、前記半導体装置の接続用パッドが露出する面に２以上の接続用パッドと接続し、且つ、前記受動部品を覆うようにして第２の半導体装置を設け、前記半導体装置の接続用パッドが露出する面に前記第２の半導体装置を覆うようにして表面保護膜を設け、前記表面保護膜の外部との接続端子部分に開口を形成して該開口部に導電体柱を埋め込む、ことをその特徴とする。
【０００７】
この半導体装置及び半導体装置の製造方法によれば、再配置配線の接続用パッドを利用して他の回路素子を搭載することにより、半導体素子に他の回路素子を接続して三次元に構成された複合回路を簡単に構成することができ、これにより高密度実装の要求に追従できる半導体装置を提供できる。
【０００８】
本発明の前記目的とそれ以外の目的と、構成特徴と、作用効果は、以下の説明と添付図面によって明らかとなる。
【０００９】
【発明の実施の形態】
図１及び図２に示す半導体装置ＳＣ２にはパッド２１に接続された種々形状の再配置配線２２が設けられ、その一部に接続用パッド２２ａが形成されている。幾つかの再配置配線２２の接続用パッド２２ａには外部との接続を目的としたはんだボール２３が設けられ、また、幾つかの配置パターン２２の接続用パッド２２ａは図３に示す他の半導体装置ＳＣ３用の接続端子としてそのままの状態で露出している。また、半導体装置ＳＣ２の部品実装面には、１つのコンデンサ部２４が２つの再配置配線２２の接続用パッド２２ａと接続するように設けられ、２つの抵抗部２５がそれぞれ２つの再配置配線２２の接続用パッド２２ａと接続するように設けられている。
【００１０】
コンデンサ部２４は積層セラミックコンデンサ等から成り、一方の外部端子を図中左側の再配置配線２２の接続用パッド２２ａに接続され、他方の外部端子を図中右側の再配置配線２２の接続用パッド２２ａに接続されている。このコンデンサ部２４は予め作成したコンデンサ部品を半田や導電性接着剤を用いて接続する他、半導体装置ＳＣ２の部品実装面に積層構造のコンデンサ回路を直接形成することにより設けることも可能である。
【００１１】
各抵抗部２５は、２つの再配置配線２２の接続用パッド２２ａに重なるようにスクリーン印刷等の厚膜形成法によって抵抗ペーストを塗布して硬化させることにより形成されている。抵抗部２５用の抵抗ペーストには、熱硬化性或いは光硬化性の樹脂に金属粉末を添加したもの等から成る抵抗ペーストが使用できる。勿論、各抵抗部２５は予め作成した抵抗部品を半田や導電性接着剤を用いて前記コンデンサ部品と同時に実装するようにしてもよい。
【００１２】
図３に示した半導体装置ＳＣ３は６つのボール状のバンプ３１を有している。図４及び図５に示すように、この半導体装置ＳＣ３は各バンプ３１が半導体装置ＳＣ２に形成された接続用パッド２２ａに接続される。また、図４には半導体装置ＳＣ３がコンデンサ部２４及び抵抗部２５を覆うようにして半導体装置ＳＣ２に実装されている状態が図示されているが、コンデンサ部２４及び抵抗部２５の位置は半導体装置ＳＣ３の下に限定されず、半導体装置ＳＣ２の実装面上任意の位置に配置できることは言うまでもない。
【００１３】
図５から分かるように、実装後の半導体装置ＳＣ３の高さを半導体装置ＳＣ２に設けられたはんだボール２３の高さより低くすることで、半導体装置ＳＣ３が実装された半導体装置ＳＣ２を基板等に実装する場合、半導体装置ＳＣ３が実装の支障になることはない。
【００１４】
このように図１及び図２に示した半導体装置ＳＣ２と図４及び図５に示した半導体装置によれば、再配置配線２２の接続用パッド２２ａを利用してコンデンサ部２４や抵抗部２５等の受動部品や別の半導体装置ＳＣ３を半導体装置ＳＣ２に搭載することにより、半導体装置ＳＣ２の半導体素子に他の回路素子を接続して三次元に構成された複合回路（図１〜図５参照）を簡単に構成でき、これにより高密度実装の要求に追従できる半導体装置を提供できる利点がある。
【００１５】
尚、図１〜図５に基づく説明では、チップサイズの半導体装置ＳＣ２にコンデンサ部２４や抵抗部２５や半導体装置ＳＣ３等の回路素子を搭載するものを例示したが、ウエハーサイズで回路素子を搭載した後にウエハーをチップサイズにカットして図１及び図２に示す半導体装置ＳＣ２や図４及び図５に示す半導体装置を得るようにしてもよい。
【００１６】
また、回路素子としてコンデンサ部２４と抵抗部２５と半導体装置ＳＣ３を例示したが、これら以外の種々の回路素子を実装できることは言うまでもなく、再配置配線２２の形状も任意に変更可能である。
【００１７】
さらに、半導体装置ＳＣ２としてはんだボール２３が設けられているものを示したが、予め作成したコンデンサ部品と抵抗部品を半導体装置ＳＣ２に実装する場合には、コンデンサ部品または抵抗部品を搭載する前に接続用パッド２２ａ上にスクリーン印刷法によってはんだボール２３用のはんだペーストを印刷しておき、コンデンサ部品と抵抗部品を半田によって接続するに際してリフロー炉を通過させるときに、印刷されたはんだボール２３用の電極ペーストを加熱溶融してボール状のはんだボール２３を形成するようにしてもよい。
【００１８】
さらに、半導体装置ＳＣ２上に形成する再配置配線２２は厚膜形成方法（スクリーン印刷法による導体ペーストの印刷とその硬化、ディスペンサ法による導体ペーストの描画及びその硬化、インクジェット法による導体ペーストの描画及びその硬化）によって形成することができる。また、従来例に示した様な薄膜技術を用いた再配置配線の形成方法により製造された半導体装置を半導体装置ＳＣ２として用いても前記同様の作用効果を得ることができる。
【００１９】
さらに、図６に示す様に、各種の回路素子を搭載した半導体装置ＳＣ２の部品実装面に表面保護膜２６を形成し、外部との接続端子部分を開口し、その開口部に導電体柱２７を埋め込み、導電体柱２７の上にはんだボール２８を形成することで回路部品を組み込んだ真の意味でのＳＩＰ（システム・イン・パッケージ）をリアルサイズＣＳＰで作ることができる。
【００２０】
表面保護膜２６の形成と接続端子部の開口には、スクリーン印刷法など各種の厚膜形成方法や半導体装置ＳＣ２の部品実装面全面に保護膜を形成し接続端子部分をレーザ加工で開口する方法が使用できる。導電体柱２７の形成は無電解メッキ法や導電ペーストを充填する方法が用いられ、はんだボール２８はクリームはんだ印刷法やはんだボールを直接搭載する方法で形成することができる。
【００２１】
【発明の効果】
以上詳述したように、本発明によれば、半導体素子に他の回路素子を接続して三次元に構成された複合回路を簡単に構成することができ、これにより高密度実装の要求に追従できる半導体装置を提供できる。
【図面の簡単な説明】
【図１】 半導体装置の上に回路部品を搭載した状態を示す図
【図２】 図１の側面図
【図３】 図１に示した半導体装置に搭載される他の半導体装置を示す図
【図４】 図１に示した半導体装置に図３に示した半導体装置を搭載した状態を示す図
【図５】 図４の側面図
【図６】 図３に示した半導体装置に絶縁膜を形成してＩＣパッケージとなった状態を示す図
【符号の説明】
ＳＣ１…半導体装置、ＳＣ２…半導体装置、２１…パッド、２２…再配置配線、２２ａ…接続用パッド、２４…コンデンサ部、２５…抵抗部、ＳＣ３…半導体装置。
【発明の属する技術分野】
本発明は、半導体基板上に回路素子を搭載した半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
再配置配線を施した半導体装置の製造方法の一例を以下に説明する。
【０００３】
まず、ＩＣ製造工程内で形成されたオリジナルパッドを有するシリコンウエハーの表面全面に感光性ポリイミド樹脂層を形成し、露光現像処理によってオリジナルパッド部分を露出させた後、ポリイミド樹脂層を加熱硬化させる。次に薄膜形成装置内でパッド表面に形成されている酸化膜を除去した後、ウエハーの表面全面にＣｒ層とＣｕ層から成る２層膜を形成する。次に２層膜の表面全面にメッキレジスト膜を形成し、露光現像処理によって再配置配線部分を露出させ、メッキレジストの硬化処理後、露出部分にＣｕメッキを行う。次にメッキレジスト膜を剥離し、２層膜上のＣｕメッキ部分以外のＣｕ層とＣｒ層をエッチングで除去する。次にウエハー表面全面に感光性ポリイミド樹脂層を形成し、露光現像処理によって再配置配線の一部を露出させた後、ポリイミド樹脂層を加熱硬化させる。次に再配置配線の露出部分にバンプを形成する。
【０００４】
【発明が解決しようとする課題】
前記半導体装置はＩＣだけで構成されるわけではなく、ＩＣの周辺には数多くの受動部品が配置接続されることで電気回路が形成され、所定の機能を実現している。半導体装置の小型化要求に対してはリアルサイズＣＳＰや複数のＩＣを一つのパッケージに組み込む手法が提案されているが、より高度な実装を実現するには、ＩＣ部分を小型化するだけでなく回路を構成している受動部品をも含めた対策が必要となる。
【０００５】
本発明は前記事情に鑑みて創作されたもので、その目的とするところは、高密度実装の要求に追従できる半導体装置とその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
前記目的を達成するため、本発明に係る半導体装置は、半導体素子を備えた半導体基板に、オリジナルパッドと接続し、且つ、一部が接続用パッドとして露出する複数の再配置配線を設けた半導体装置において、前記半導体装置の接続用パッドが露出する面に２以上の接続用パッドと接続するようにして設けられた少なくとも１つの受動部品と、前記半導体装置の接続用パッドが露出する面に２以上の接続用パッドと接続し、且つ、前記受動部品を覆うようにして設けられた半導体素子を備える第２の半導体装置と、前記半導体装置の接続用パッドが露出する面の幾つかの接続用パッドに外部との接続を目的として設けられたはんだボールとを備え、前記半導体装置の接続用パッドが露出する面に設けられた前記第２の半導体装置の高さは、前記半導体装置の接続用パッドが露出する面に設けられたはんだボールの高さよりも低い、ことをその特徴とする。また、半導体素子を備えた半導体基板に、オリジナルパッドと接続し、且つ、一部が接続用パッドとして露出する複数の再配置配線を設けた半導体装置において、前記半導体装置の接続用パッドが露出する面に２以上の接続用パッドと接続するようにして設けられた少なくとも１つの受動部品と、前記半導体装置の接続用パッドが露出する面に２以上の接続用パッドと接続し、且つ、前記受動部品を覆うようにして設けられた半導体素子を備える第２の半導体装置と、前記半導体装置の接続用パッドが露出する面に前記第２の半導体装置を覆うようにして設けられた表面保護膜と、前記表面保護膜の外部との接続端子部分に形成された開口部に埋め込まれた導電体柱とを備える、ことをその特徴とする。
また、本発明に係る半導体装置の製造方法は、半導体素子を備えた半導体基板に、オリジナルパッドと接続し、且つ、一部が接続用パッドとして露出する複数の再配置配線を設けた半導体装置の製造方法において、前記半導体装置の接続用パッドが露出する面に２以上の接続用パッドと接続するようにして少なくとも１つの受動部品を設け、前記半導体装置の接続用パッドが露出する面に２以上の接続用パッドと接続し、且つ、前記受動部品を覆うようにして第２の半導体装置を設け、前記半導体装置の接続用パッドが露出する面の幾つかの接続用パッドに外部との接続を目的としたはんだボールを設け、前記半導体装置の接続用パッドが露出する面に設けられた前記第２の半導体装置の高さを、前記半導体装置の接続用パッドが露出する面に設けられたはんだボールの高さよりも低くする、ことをその特徴とする。また、半導体素子を備えた半導体基板に、オリジナルパッドと接続し、且つ、一部が接続用パッドとして露出する複数の再配置配線を設けた半導体装置の製造方法において、前記半導体装置の接続用パッドが露出する面に２以上の接続用パッドと接続するようにして少なくとも１つの受動部品を設け、前記半導体装置の接続用パッドが露出する面に２以上の接続用パッドと接続し、且つ、前記受動部品を覆うようにして第２の半導体装置を設け、前記半導体装置の接続用パッドが露出する面に前記第２の半導体装置を覆うようにして表面保護膜を設け、前記表面保護膜の外部との接続端子部分に開口を形成して該開口部に導電体柱を埋め込む、ことをその特徴とする。
【０００７】
この半導体装置及び半導体装置の製造方法によれば、再配置配線の接続用パッドを利用して他の回路素子を搭載することにより、半導体素子に他の回路素子を接続して三次元に構成された複合回路を簡単に構成することができ、これにより高密度実装の要求に追従できる半導体装置を提供できる。
【０００８】
本発明の前記目的とそれ以外の目的と、構成特徴と、作用効果は、以下の説明と添付図面によって明らかとなる。
【０００９】
【発明の実施の形態】
図１及び図２に示す半導体装置ＳＣ２にはパッド２１に接続された種々形状の再配置配線２２が設けられ、その一部に接続用パッド２２ａが形成されている。幾つかの再配置配線２２の接続用パッド２２ａには外部との接続を目的としたはんだボール２３が設けられ、また、幾つかの配置パターン２２の接続用パッド２２ａは図３に示す他の半導体装置ＳＣ３用の接続端子としてそのままの状態で露出している。また、半導体装置ＳＣ２の部品実装面には、１つのコンデンサ部２４が２つの再配置配線２２の接続用パッド２２ａと接続するように設けられ、２つの抵抗部２５がそれぞれ２つの再配置配線２２の接続用パッド２２ａと接続するように設けられている。
【００１０】
コンデンサ部２４は積層セラミックコンデンサ等から成り、一方の外部端子を図中左側の再配置配線２２の接続用パッド２２ａに接続され、他方の外部端子を図中右側の再配置配線２２の接続用パッド２２ａに接続されている。このコンデンサ部２４は予め作成したコンデンサ部品を半田や導電性接着剤を用いて接続する他、半導体装置ＳＣ２の部品実装面に積層構造のコンデンサ回路を直接形成することにより設けることも可能である。
【００１１】
各抵抗部２５は、２つの再配置配線２２の接続用パッド２２ａに重なるようにスクリーン印刷等の厚膜形成法によって抵抗ペーストを塗布して硬化させることにより形成されている。抵抗部２５用の抵抗ペーストには、熱硬化性或いは光硬化性の樹脂に金属粉末を添加したもの等から成る抵抗ペーストが使用できる。勿論、各抵抗部２５は予め作成した抵抗部品を半田や導電性接着剤を用いて前記コンデンサ部品と同時に実装するようにしてもよい。
【００１２】
図３に示した半導体装置ＳＣ３は６つのボール状のバンプ３１を有している。図４及び図５に示すように、この半導体装置ＳＣ３は各バンプ３１が半導体装置ＳＣ２に形成された接続用パッド２２ａに接続される。また、図４には半導体装置ＳＣ３がコンデンサ部２４及び抵抗部２５を覆うようにして半導体装置ＳＣ２に実装されている状態が図示されているが、コンデンサ部２４及び抵抗部２５の位置は半導体装置ＳＣ３の下に限定されず、半導体装置ＳＣ２の実装面上任意の位置に配置できることは言うまでもない。
【００１３】
図５から分かるように、実装後の半導体装置ＳＣ３の高さを半導体装置ＳＣ２に設けられたはんだボール２３の高さより低くすることで、半導体装置ＳＣ３が実装された半導体装置ＳＣ２を基板等に実装する場合、半導体装置ＳＣ３が実装の支障になることはない。
【００１４】
このように図１及び図２に示した半導体装置ＳＣ２と図４及び図５に示した半導体装置によれば、再配置配線２２の接続用パッド２２ａを利用してコンデンサ部２４や抵抗部２５等の受動部品や別の半導体装置ＳＣ３を半導体装置ＳＣ２に搭載することにより、半導体装置ＳＣ２の半導体素子に他の回路素子を接続して三次元に構成された複合回路（図１〜図５参照）を簡単に構成でき、これにより高密度実装の要求に追従できる半導体装置を提供できる利点がある。
【００１５】
尚、図１〜図５に基づく説明では、チップサイズの半導体装置ＳＣ２にコンデンサ部２４や抵抗部２５や半導体装置ＳＣ３等の回路素子を搭載するものを例示したが、ウエハーサイズで回路素子を搭載した後にウエハーをチップサイズにカットして図１及び図２に示す半導体装置ＳＣ２や図４及び図５に示す半導体装置を得るようにしてもよい。
【００１６】
また、回路素子としてコンデンサ部２４と抵抗部２５と半導体装置ＳＣ３を例示したが、これら以外の種々の回路素子を実装できることは言うまでもなく、再配置配線２２の形状も任意に変更可能である。
【００１７】
さらに、半導体装置ＳＣ２としてはんだボール２３が設けられているものを示したが、予め作成したコンデンサ部品と抵抗部品を半導体装置ＳＣ２に実装する場合には、コンデンサ部品または抵抗部品を搭載する前に接続用パッド２２ａ上にスクリーン印刷法によってはんだボール２３用のはんだペーストを印刷しておき、コンデンサ部品と抵抗部品を半田によって接続するに際してリフロー炉を通過させるときに、印刷されたはんだボール２３用の電極ペーストを加熱溶融してボール状のはんだボール２３を形成するようにしてもよい。
【００１８】
さらに、半導体装置ＳＣ２上に形成する再配置配線２２は厚膜形成方法（スクリーン印刷法による導体ペーストの印刷とその硬化、ディスペンサ法による導体ペーストの描画及びその硬化、インクジェット法による導体ペーストの描画及びその硬化）によって形成することができる。また、従来例に示した様な薄膜技術を用いた再配置配線の形成方法により製造された半導体装置を半導体装置ＳＣ２として用いても前記同様の作用効果を得ることができる。
【００１９】
さらに、図６に示す様に、各種の回路素子を搭載した半導体装置ＳＣ２の部品実装面に表面保護膜２６を形成し、外部との接続端子部分を開口し、その開口部に導電体柱２７を埋め込み、導電体柱２７の上にはんだボール２８を形成することで回路部品を組み込んだ真の意味でのＳＩＰ（システム・イン・パッケージ）をリアルサイズＣＳＰで作ることができる。
【００２０】
表面保護膜２６の形成と接続端子部の開口には、スクリーン印刷法など各種の厚膜形成方法や半導体装置ＳＣ２の部品実装面全面に保護膜を形成し接続端子部分をレーザ加工で開口する方法が使用できる。導電体柱２７の形成は無電解メッキ法や導電ペーストを充填する方法が用いられ、はんだボール２８はクリームはんだ印刷法やはんだボールを直接搭載する方法で形成することができる。
【００２１】
【発明の効果】
以上詳述したように、本発明によれば、半導体素子に他の回路素子を接続して三次元に構成された複合回路を簡単に構成することができ、これにより高密度実装の要求に追従できる半導体装置を提供できる。
【図面の簡単な説明】
【図１】 半導体装置の上に回路部品を搭載した状態を示す図
【図２】 図１の側面図
【図３】 図１に示した半導体装置に搭載される他の半導体装置を示す図
【図４】 図１に示した半導体装置に図３に示した半導体装置を搭載した状態を示す図
【図５】 図４の側面図
【図６】 図３に示した半導体装置に絶縁膜を形成してＩＣパッケージとなった状態を示す図
【符号の説明】
ＳＣ１…半導体装置、ＳＣ２…半導体装置、２１…パッド、２２…再配置配線、２２ａ…接続用パッド、２４…コンデンサ部、２５…抵抗部、ＳＣ３…半導体装置。
Claims (4)
- 半導体素子を備えた半導体基板に、オリジナルパッドと接続し、且つ、一部が接続用パッドとして露出する複数の再配置配線を設けた半導体装置において、
前記半導体装置の接続用パッドが露出する面に２以上の接続用パッドと接続するようにして設けられた少なくとも１つの受動部品と、
前記半導体装置の接続用パッドが露出する面に２以上の接続用パッドと接続し、且つ、前記受動部品を覆うようにして設けられた半導体素子を備える第２の半導体装置と、
前記半導体装置の接続用パッドが露出する面の幾つかの接続用パッドに外部との接続を目的として設けられたはんだボールとを備え、
前記半導体装置の接続用パッドが露出する面に設けられた前記第２の半導体装置の高さは、前記半導体装置の接続用パッドが露出する面に設けられたはんだボールの高さよりも低い、
ことを特徴とする半導体装置。 - 半導体素子を備えた半導体基板に、オリジナルパッドと接続し、且つ、一部が接続用パッドとして露出する複数の再配置配線を設けた半導体装置において、
前記半導体装置の接続用パッドが露出する面に２以上の接続用パッドと接続するようにして設けられた少なくとも１つの受動部品と、
前記半導体装置の接続用パッドが露出する面に２以上の接続用パッドと接続し、且つ、前記受動部品を覆うようにして設けられた半導体素子を備える第２の半導体装置と、
前記半導体装置の接続用パッドが露出する面に前記第２の半導体装置を覆うようにして設けられた表面保護膜と、
前記表面保護膜の外部との接続端子部分に形成された開口部に埋め込まれた導電体柱とを備える、
ことを特徴とする半導体装置。 - 半導体素子を備えた半導体基板に、オリジナルパッドと接続し、且つ、一部が接続用パッドとして露出する複数の再配置配線を設けた半導体装置の製造方法において、
前記半導体装置の接続用パッドが露出する面に２以上の接続用パッドと接続するようにして少なくとも１つの受動部品を設け、
前記半導体装置の接続用パッドが露出する面に２以上の接続用パッドと接続し、且つ、前記受動部品を覆うようにして第２の半導体装置を設け、
前記半導体装置の接続用パッドが露出する面の幾つかの接続用パッドに外部との接続を目的としたはんだボールを設け、
前記半導体装置の接続用パッドが露出する面に設けられた前記第２の半導体装置の高さを、前記半導体装置の接続用パッドが露出する面に設けられたはんだボールの高さよりも低くする、
ことを特徴とする半導体装置の製造方法。 - 半導体素子を備えた半導体基板に、オリジナルパッドと接続し、且つ、一部が接続用パッドとして露出する複数の再配置配線を設けた半導体装置の製造方法において、
前記半導体装置の接続用パッドが露出する面に２以上の接続用パッドと接続するようにして少なくとも１つの受動部品を設け、
前記半導体装置の接続用パッドが露出する面に２以上の接続用パッドと接続し、且つ、前記受動部品を覆うようにして第２の半導体装置を設け、
前記半導体装置の接続用パッドが露出する面に前記第２の半導体装置を覆うようにして表面保護膜を設け、
前記表面保護膜の外部との接続端子部分に開口を形成して該開口部に導電体柱を埋め込む、
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001226172A JP4122143B2 (ja) | 2001-07-26 | 2001-07-26 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2001226172A JP4122143B2 (ja) | 2001-07-26 | 2001-07-26 | 半導体装置及びその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2003046026A JP2003046026A (ja) | 2003-02-14 |
| JP4122143B2 true JP4122143B2 (ja) | 2008-07-23 |
Family
ID=19059036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2001226172A Expired - Fee Related JP4122143B2 (ja) | 2001-07-26 | 2001-07-26 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
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| JP (1) | JP4122143B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3968051B2 (ja) * | 2003-05-14 | 2007-08-29 | 富士通株式会社 | 半導体装置とその製造方法、および半導体装置前駆体とその製造方法 |
| JP4865197B2 (ja) | 2004-06-30 | 2012-02-01 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP2006286853A (ja) * | 2005-03-31 | 2006-10-19 | Sumitomo Bakelite Co Ltd | シリコンインターポーザーおよび半導体装置 |
| JP4665631B2 (ja) * | 2005-07-07 | 2011-04-06 | セイコーエプソン株式会社 | 電子基板とその製造方法及び電気光学装置の製造方法並びに電子機器の製造方法 |
| JP4419926B2 (ja) | 2005-07-14 | 2010-02-24 | セイコーエプソン株式会社 | 半導体装置 |
| JP4487875B2 (ja) | 2005-07-20 | 2010-06-23 | セイコーエプソン株式会社 | 電子基板の製造方法及び電気光学装置の製造方法並びに電子機器の製造方法 |
| US20110005822A1 (en) * | 2006-10-20 | 2011-01-13 | Yuuki Momokawa | Structure of a package for electronic devices and method for manufacturing the package |
| JP5515399B2 (ja) * | 2009-05-12 | 2014-06-11 | 日立化成デュポンマイクロシステムズ株式会社 | ポジ型感光性樹脂組成物、硬化膜、パターン硬化膜の製造方法及び電子部品 |
| JP5515419B2 (ja) * | 2009-05-26 | 2014-06-11 | 日立化成デュポンマイクロシステムズ株式会社 | ポジ型感光性樹脂組成物、該樹脂組成物を用いたパターン硬化膜の製造方法並びに電子部品及びその製造方法 |
-
2001
- 2001-07-26 JP JP2001226172A patent/JP4122143B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2003046026A (ja) | 2003-02-14 |
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