JP4137065B2 - 半導体装置、デバイス形成基板、配線接続試験方法、および半導体装置の製造方法 - Google Patents

Description

本発明は、基板上に形成された配線接続試験構造を有する半導体装置、デバイス形成基板、さらには当該配線接続試験構造を用いた配線接続試験方法、および半導体装置の製造方法に関する。

近年、半導体装置の高性能化・微細化に伴い、半導体装置の配線の不良などの回路上の欠陥を正確に、また速やかに検出することが半導体装置の信頼性の向上、製造コストの低減を実現する上で大きな問題となっている。

従来、半導体装置の回路上の欠陥を検出する方法としては、光学式欠陥検査装置が用いられてきたが、検出された欠陥が電気的な欠陥、例えば配線の短絡などを伴うものかどうかの判断が難しく、精度の良い回路の欠陥の検出が困難であった。

そこで、近年は電子顕微鏡の観察による配線の濃淡の変化の検査である、いわゆるボルテージコントラスト（以下文中ＶＣ）検査によって、配線の短絡箇所を特定する方法が提案されている。このようなＶＣは、配線のチャージアップ現象の有無によって検出される。

例えば、上記のＶＣ検査によって配線の短絡箇所を検出する方法としては、以下に示す方法がある。

図１は、ＶＣ検査による配線の短絡箇所特定のためのテストパターンの一例であるテストパターン１を示した図である。

図１を参照するに、本図に示すテストパターンは、基板上に形成された図示を省略する絶縁層に、接地された配線パターン２が形成され、当該配線パターン２に対して、それぞれ個別に電気的にフローティングである配線パターン３を、いわゆる櫛場のパターンとなるように互い違いに組み合わせることで形成されている。すなわち、同一方向に延伸する、接地された配線パターンとフローティングの配線パターンが、交互に基板上の絶縁層に設置された構造を有している。

このテストパターンを用いて欠陥箇所（短絡箇所）を検出する場合、まず、電子顕微鏡を用いて、例えば領域ｘ１を、配線を横切る方向（ｘ１方向）に観察する。この場合、複数の前記配線パターン３のうちで、前記配線パターン２と短絡しているものは、画像のコントラストが異なる。これは、短絡箇所の無い前記配線パターン３は、電気的にフローティングであるため、チャージアップ現象が発生するのに対して、接地された前記配線パターン２に短絡した配線パターン３は、チャージアップ現象が発生せず、これらの配線パターン３の表面電位の違いが電子顕微鏡観察上の濃淡の差、すなわちＶＣの状態の違いとして観察されるためである。このため、配線パターン３の短絡箇所のｘ１方向の座標が特定できる。

次に、当該ｘ１方向の座標に対応して、ｘ１方向に直行するｙ１方向にそって配線パターンの観察を行い、配線の短絡箇所ｄｅｆ１を検出する（例えば特許文献１参照）。

また、このような短絡箇所の検出は、以下に示すテストパターンを用いても実施することができる。

図２は、ＶＣ検査による配線の短絡箇所特定のためのテストパターンの別の一例であるテストパターン１０を示した図である。

図２を参照するに、本図に示すテストパターンは、基板上に形成された図示を省略する絶縁層に、接地された配線パターン１１を形成し、当該配線パターン１１の間に、それぞれ個別に電気的にフローティングである、分断された複数の線分よりなる配線パターン３を形成して構成されている。すなわち、接地された配線パターンの間に、分断された線分状のフローティングの複数の配線パターンが、交互に形成されて構成されている。

このテストパターンを用いて欠陥箇所（短絡箇所）を検出する場合、電子顕微鏡を用いて、複数の線分からなる配線パターン１２を、ｘ２方向に順次走査して観察し、ＶＣが発生している配線パターンを特定し、短絡箇所ｄｅｆ２を検出する（例えば特許文献２参照）。
特表２００４−５０１５０５号公報 特開２００１−３０５１９４号公報

しかし、例えば前記配線パターン１を用いた検出方法の場合、特に微細化された配線パターンに対して欠陥部分を検出することが困難となる場合があった。例えば、図１において、微細化されたパターンでは、ｙ１方向において電子顕微鏡で欠陥部分を検出することが困難であり、今後さらに微細化が進行することが予想される配線パターンでは、さらに短絡箇所の検出が困難となることが予想される。また、近年、配線遅延の影響を抑制するために用いられるようになってきている低誘電率絶縁膜の中には多孔質（ポーラス）のものがあり、このような多孔質絶縁膜では、その内部の多孔質部分に配線の短絡箇所が存在する場合がある。このように多孔質絶縁膜の内部に配線の短絡箇所が形成されると、配線パターン表面の観察では、その発見は困難となってしまう問題があった。

また、例えば前記配線パターン１０を用いた検出方法の場合、分断された前記配線パターン１２を、例えばｘ２方向に走査して観察する必要があるため、検出に時間を要する問題が生じていた。

そこで、本発明では、上記の問題を解決した、新規で有用な半導体装置、デバイス形成基板、配線接続試験方法、および半導体装置の製造方法を提供することを目的としている。

本発明の具体的な課題は、基板上に形成された配線パターンの欠陥を、速やかに、効率良く検出することである。

本発明の第１の観点では、上記の課題を、基板と、前記基板上に形成された半導体デバイスと、前記基板上に形成された、電子線が照射されることで配線接続の試験を行う、電子線照射領域を含む配線接続試験構造と、を有する半導体装置であって、前記配線接続試験構造は、前記基板上に形成された絶縁層と、前記絶縁層に、互いに平行になるように形成された、前記電子線照射領域を有する複数の第１のパターン配線と、前記第１のパターン配線の間に形成され、前記第１のパターン配線よりも短い複数の第２のパターン配線と、前記第２のパターン配線の下層に形成された、前記第２のパターン配線に接続される第３のパターン配線と、前記第３のパターン配線の上層に形成された、当該第３のパターン配線と接続され、前記電子線照射領域を有する第４のパターン配線と、を有することを特徴とする半導体装置により、解決する。

当該半導体装置は、前記基板上に形成された配線パターンの欠陥を、速やかに、効率良く検出することが可能な構造を有している。

また、本発明の第２の観点では、上記の課題を、基板と、前記基板上に形成された半導体デバイスと、前記基板上に形成された、電子線が照射されることで配線接続の試験を行う、電子線照射領域を含む配線接続試験構造と、を有するデバイス形成基板であって、前記配線接続試験構造は、前記基板上に形成された絶縁層と、前記絶縁層に、互いに平行になるように形成された、前記電子線照射領域を有する複数の第１のパターン配線と、前記第１のパターン配線の間に形成され、前記第１のパターン配線よりも短い複数の第２のパターン配線と、前記第２のパターン配線の下層に形成された、前記第２のパターン配線に接続される第３のパターン配線と、前記第３のパターン配線の上層に形成された、当該第３のパターン配線と接続され、前記電子線照射領域を有する第４のパターン配線と、を有することを特徴とするデバイス形成基板により、解決する。

当該デバイス形成基板は、前記基板上に形成された配線パターンの欠陥を、速やかに、効率良く検出することが可能な構造を有している。

また、本発明の第３の観点では、上記の課題を、基板上に形成された、電子線照射領域を含む配線接続試験構造を用いた配線接続試験方法であって、前記配線接続試験構造は、
前記基板上に形成された絶縁層と、前記絶縁層に、互いに平行になるように形成された、前記電子線照射領域を有する複数の第１のパターン配線と、前記第１のパターン配線の間に形成され、前記第１のパターン配線よりも短い複数の第２のパターン配線と、前記第２のパターン配線の下層に形成された、前記第２のパターン配線に接続される第３のパターン配線と、前記第３のパターン配線の上層に形成された、当該第３のパターン配線と接続され、前記電子線照射領域を有する第４のパターン配線と、を有し、前記第１のパターン配線に電子線を放射して二次電子の放出を調べる第１の工程と、前記第４のパターン配線に電子線を放射して二次電子の放出を調べる第２の工程と、を有することを特徴とする配線接続試験方法により、解決する。

当該配線接続試験方法によれば、基板上に形成された配線パターンの欠陥を、速やかに、効率良く検出することが可能となる。

また、本発明の第４の観点では、上記の課題を、前記配線接続試験方法を用いた半導体装置の製造方法であって、前記基板上に半導体デバイスを形成する工程と、前記基板上に前記配線接続試験構造を形成する工程と、前記配線接続試験方法により、配線接続試験を実施する工程と、前記配線接続試験の結果に対応して、前記半導体デバイスを形成する工程を制御するフィードバック工程と、を有することを特徴とする半導体装置の製造方法により、解決する。

当該半導体装置の製造方法によれば、基板上に形成された配線パターンの欠陥を、速やかに、効率良く検出することが可能である。

本発明によれば、基板上に形成された配線パターンの欠陥を、速やかに、効率良く検出することが可能となる。

次に、本発明の実施の形態を図面に基づき、説明する。

図３Ａは、本発明の実施例１による配線接続の試験方法の原理を説明する、配線パターンを模式的に示した断面図であり、図３Ｂはその等価回路図である。

図３Ａを参照するに、本図に示す配線パターンでは、例えばＳｉよりなる基板Ｓ１上に形成された、絶縁層Ｄ１に、周囲を絶縁層Ｄ１に絶縁され、一面の表面が露出した配線パターンＬ１が形成されている。また、当該配線パターンＬ１は、接地された基板Ｓ１に容量結合している。

ここで、前記配線パターンＬ１の、露出した表面を、例えば電子顕微鏡などにより観察する場合には、当該表面に電子線が放射され、当該表面から放射される二次電子を捉えることで、配線表面の画像を形成することができる。この場合、当該配線パターンＬ１がチャージアップすると、当該表面より放出される二次電子の量が変化し、いわゆるボルテージコントラスト（ＶＣ）が発生して画像の濃度が著しく変化する。この場合、当該配線パターンＬ１がチャージアップするまでに必要な電子線の照射量は、当該配線パターンＬ１の容量Ｃ１に依存している。

本発明では、このようなＶＣの発生の状態の変化を用いて配線パターンの短絡の有無を検出する。例えば、本発明では、周囲を絶縁されて電気的にフローティングである、容量の異なる複数の配線を形成し、ＶＣの発生の有無を調べることで、当該複数の配線パターンの間の短絡を、速やかに、効率よく検出することを可能としている。

図４Ａは、本発明による配線接続試験構造の原理を説明する、配線パターンを模式的に示した別の断面図であり、図４Ｂはその等価回路図である。

図４Ａを参照するに、本図に示す配線パターンでは、例えばＳｉよりなる基板Ｓ２上に形成された、絶縁層Ｄ２に、周囲を絶縁層Ｄ２に絶縁され、一面の表面が露出した、それぞれ容量の異なる配線パターンＬ２、およびＬ３が形成されている。また、当該配線パターンＬ２、Ｌ３は、それぞれ接地された基板Ｓ２に容量結合している。

ここで、例えば、前記配線パターンＬ２の、露出した表面を、例えば電子顕微鏡などにより観察する場合、例えば当該配線パターンＬ２を長手方向に電子顕微鏡で観察してくと、所定の位置に到達した時点で、当該配線パターンＬ２がチャージアップし、ＶＣが発生して画像の濃度が著しく変化する点が存在することが確認できる。

この場合、例えば、前記配線パターンＬ２と、前記配線パターンＬ３が、例えば短絡欠陥ＬＰ１にて短絡される欠陥が生じていると、配線パターンの容量が変化するために、ＶＣが発生する点が変化する。本発明では、このような現象を用いて配線パターンが短絡した箇所を検出している。

図４Ｂは、前記配線パターンＬ２と前記配線パターンＬ３が短絡している場合の等価回路図であるが、この場合に、配線パターンの表面電位は、電子線の照射量と、配線パターンＬ２の容量Ｃ２，配線パターンＬ３の容量Ｃ３に依存する。

すなわち、前記配線パターンＬ２とＬ３が短絡している場合と、短絡していない場合において、電子線を照射した場合のチャージアップの発生が異なるためにＶＣの発生する状態が異なり、このようなＶＣの発生の状態の相違を利用して速やかに、効率よく配線の欠陥の検証を行うことが可能となっている。

このため、本発明による配線接続の試験方法では微細パターンの細部の表面観察を要さないために、微細パターンの配線の欠陥を検出することが容易となり、また、例えば絶縁層が多孔質の場合などに絶縁層内部に形成された配線の短絡の欠陥など、通常の配線表面の観察では検出することが困難な短絡の欠陥を検出することが可能となる。

図５は、基板上の絶縁層に形成された配線に対して電子線を照射した場合の、当該配線の表面電位の変化の一般的な傾向を模式的に示した図である。

図５を参照するに、本図に示すように、配線の容量が大きい場合には、電子線の照射量（照射時間）に対する配線の表面電位の変化は緩やかであり、一方、配線の容量が小さい場合には、電子線の照射量（照射時間）に対する表面電位の変化が大きく、少ない照射量でチャージアップ状態となってしまう。

本発明ではこのように配線容量の違いによる配線の表面電位の変化の違いを、ＶＣの発生の違いとして捉え、配線の短絡の欠陥を検出している。

図６Ａは、本実施例による配線接続の試験方法における、配線表面に電子線を照射する場合の照射方法の一例を模式的に示した平面図である。

図６Ａを参照するに、例えば、配線Ｌ０に対して電子線を照射する場合には、図中に矢印で示す方向ＳＣ１に沿って、当該配線Ｌ０を横断しながら、配線の長手方向に沿って移動するようにして、電子線を順次照射していくようにする。

この場合、図６Ａの電子線の照射に対応するＶＣの発生の状態を、図６Ｂに、また、当該図６Ａの電子線の照射に対応する配線の表面電位の変化を図６Ｃに、それぞれ模式的に示す。

図６Ｂ、図６Ｃを参照するに、前記配線Ｌ０を電子顕微鏡で観察することで電子線を照射していくに従い、図６Ｃに示すように配線の表面電位が変化し、さらに図６Ｂに示すように配線の長手方向の所定の長さＬｘに到達した時点でＶＣが発生し、観察される画像の濃度（または明暗）が著しく変化する現象が発生する。

次に、本発明による配線接続の試験を行うための、具体的な配線接続試験構造の形状の一例を、図７に示す。図７は、本発明の実施例１による配線接続試験構造を模式的に示した平面図である。

図７を参照するに、本図に示す配線接続試験構造は、基板上に形成された絶縁層に、電気的にフローティングであって、その周囲を絶縁された、複数の配線構造が形成されて構成されている。例えば、第１の配線構造は、前記絶縁層に形成された互いに平行な複数の配線パターンＬＴ１よりなり、当該第１の配線構造に対応して形成される第２の配線構造は、当該配線パターンＬＴ１の間に形成された、当該配線パターンＬＴ１より短い、複数の、配線パターンＬＴ２を含む、多層配線構造よりなる。

この場合、前記配線パターンＬＴ２は、複数の前記配線パターンＬＴ１の間に形成され、また、当該配線パターンＬＴ１と当該配線パターンＬＴ２が、交互に並んで前記絶縁層に設置されている。また、隣接する前記配線パターンＬＴ１と前記配線パターンＬＴ２とが互いに平行になるように、また、前記配線パターンＬＴ１を挟んで互いに隣接する２つの配線パターンＬＴ２が互いに平行になるように、例えば等しい長さで形成されている。

ここで、説明の便宜上、前記配線パターンＬＴ１または配線パターンＬＴ２が延伸する方向（長手方向）をＹ方向とし、当該Ｙ方向に直行する方向をＸ方向とする。

前記第２の配線構造は、前記配線パターンＬＴ２に接続される、本図では図示を省略している下層の配線パターンを含み、複数の前記配線パターンＬＴ２のうち、前記ｘ方向にそって略同一直線上に形成されている複数の配線パターンＬＴ２は、当該下層の配線パターンを介して、それぞれ電気的に接続された構造となっている。すなわち、前記配線パターンＬＴ２の下層には、Ｘ方向に延伸する下層の配線パターンが形成されており、当該下層の配線パターンは、Ｘ方向に配列された複数の配線パターンＬＴ２を電気的に接続している。さらに、Ｘ方向の端部には、Ｙ方向に沿って一列に、前記配線パターンＬＴ２と下層の配線パターンで接続される配線パターンＬＴ３が形成されている。

ここで、当該配線接続試験構造を用いて配線接続の試験を行う方法の一例としては、以下のようにする。

まず、例えば走査型電子顕微鏡（ＳＥＭ）を用いて、前記領域Ａ１の、前記配線パターンＬＴ１の端部を、Ｘ方向にそれぞれ順次観察し、ＶＣの発生する、またはＶＣの発生状態が他の配線パターンと異なる配線パターンを検出する。

次に、同様に走査型電子顕微鏡を用いて、図中に示す領域Ａ２に形成された前記配線パターンＬＴ３を、Ｙ方向に順次観察し、ＶＣの発生する、またはＶＣの発生状態が他の配線パターンと異なる配線パターンを検出する。

これら２系統の観察より、配線が短絡している短絡箇所ＤＥを検出することが可能となる。この場合、短絡が微細なものであっても、また短絡が表面に露出していない場合であっても短絡箇所を速やかに、効率よく検出することが可能である。

図８Ａは、図７に示した配線接続試験構造のＡ０部を拡大した平面図である。

前記配線パターンＬＴ１を挟んで、前記配線パターンＬＴ２と、配線パターンＬＴ３が対向するように形成され、さらに前記配線パターンＬＴ２と前記配線パターンＬＴは、当該配線パターンＬＴ２と当該配線パターンＬＴ３の下層の配線パターンである配線パターンＬＢ１により接続される構造になっている。なお、当該配線パターンＬＢ１は、図７では図示を省略している。

この場合、前記配線パターンＬＢ１と前記配線パターンＬＴ２、また、前記配線パターンＬＢ１と前記配線パターンＬＢ３は、本図では図示を省略しているビアプラグによって電気的に接続されている。すなわち、前記配線パターンＬＢ１，ＬＴ２，ＬＴ３が第２の配線構造ＬＳＴ２を構成し、前記配線パターンＬＴ１が第１の配線パターンＬＳＴ１を構成し、共に基板上に形成された絶縁層に、電気的に絶縁された、フローティングの状態で対峙している構造となっている。また、本図における、Ａ−Ａ断面を、図８Ｂに示す。

図８Ｂを参照するに、前記第１の配線構造ＬＳＴ１および前記第２の配線構造ＬＳＴ２は、例えばＳｉよりなる基板Ｓｕｂ１上に形成された絶縁層Ｄ１中に、周囲を当該絶縁層Ｄ１により絶縁されて、実質的に電気的にフローティングの状態で形成されている。

また、前記配線パターンＬＢ１と前記配線パターンＬＴ２、また、前記配線パターンＬＢ１と前記配線パターンＬＢ３は、ビアプラグＢＰによって電気的に接続されている。

また、例えば、前記基板Ｓｕｂ１と前記絶縁層Ｄ１の間には、導電性の材料からなる導電層ＭＬ１が形成されていてもよい。この場合、前記配線パターンＬＢ１は、前記導電層ＭＬ１に容量結合する構造になっている。

例えば、前記導電層ＭＬ１は、シリサイド膜であると当該導電層ＭＬ１を容易に形成することができる。また、当該導電膜ＭＬ１は、例えばＣｏシリサイドなど、金属のシリサイド膜であってもよい。また、例えばＣｏシリサイドなどの金属シリサイド膜は、後述するように、基板上にＭＯＳトランジスタを形成する場合のソース領域またはドレイン領域上のシリサイド膜を形成する場合に同時に形成することも可能である。

次に、実施例１に記載したような配線接続試験構造を、例えば半導体デバイスが形成される半導体基板上に形成する場合の構造の詳細の一例を、図９以下に示す。

図９は、半導体基板上に形成された実施例２による配線接続試験構造１００の概要を模式的に示す平面図である。

図９を参照するに、本実施例による配線接続試験構造は、図７に示した配線接続試験構造と同様の構造を含み、本図では図示を省略する絶縁層に形成された配線パターンを有している。当該配線パターンは、図中に示した、一面が露出した配線パターンである複数の上層配線パターンｌｔと、当該上層配線パターンの下層に形成された、下層配線パターンｌｂとによって構成されている。

また、複数形成される、前記上層配線パターンｌｔと前記下層配線パターンｌｂのうちの一部によって、図８Ａ〜図８Ｂに示した配線接続構造ＬＳＴ１に相当する配線接続構造が構成され、また、他の上層配線パターンｌｔと下層配線パターンｌｂによって、図８Ａ〜図８Ｂに示した配線接続構造ＬＳＴ２に相当する配線接続構造が構成される。

また、領域ａ２は、図７の領域Ａ１に相当し、電子線が照射されてＶＣが検出される領域であり、また、領域ａ３は、図７の領域Ａ２に相当し、電子線が照射されてＶＣが検出される領域である。また、領域ａ１には、図７に示した配線パターンＬＴ１、ＬＴ２に相当する配線パターンが、前記上層配線パターンｌｔにより、図７の場合と同様に形成されている。本図に示す配線接続試験構造では、図７に示した場合と同様にして配線接続の試験を行って配線パターンの短絡箇所を検出することが可能となっている。また、説明の便宜上、前記上層配線ｌｔが延伸する方向をｙ方向、当該ｙ方向と直行する、前記下層配線ｌｂが延伸する方向をｘ方向とする。

図１０は、図９に示した前記配線接続試験構造の一部を抽出して拡大した図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。

図１０を参照するに、複数形成される前記上層配線パターンｌｔのうち、前記ｘ方向に延伸した長さが、最も長い、互いに平行な２つの配線パターンｌｔ１は、その一方の端部において、ビアプラグ配線ｂｐ１によって、前記下層配線パターンｌｂである配線パターンｌｂ１と接続されている。さらに当該配線パターンｌｔ１のもう一方の端部には、電子顕微鏡によってＶＣの変化が検出される領域である領域ａ１が形成され、当該領域ａ１の近傍において、さらにビアプラグ配線ｂｐ１によってさらに別のパターン配線ｌｂ１と接続されている。すなわち、２つの前記パターン配線ｌｔ１は、ビアプラグ配線ｂｐ１によって、２つのパターン配線ｌｂ１とそれぞれ接続される構造になっており、これらの配線パターンとビアプラグが、配線構造ＳＴ１を構成している。この場合、例えば前記配線パターンｌｔ１は、幅（ｘ方向の大きさ）が１００ｎｍ、長さ（ｙ方向の大きさ）が１３００μｍであり、前記配線パターンｌｂ１は、幅（ｙ方向の大きさ）が２．５μｍ、長さ（ｘ方向の大きさ）が２０μｍである。前記配線パターンｌｂ１は、絶縁層の下層にある基板（または基板上に形成された導電膜）と容量結合している。

一方、前記上層配線パターンｌｔとして、前記配線パターンｌｔ１より短い、いわゆる短冊上に形成された配線パターンが形成されている。例えば、前記配線パターンｌｂ１を挟んで、対向するように、２つの配線パターンｌｔ２が、それぞれ配線パターンｌｔ１の近傍に形成されている。

また、前記下層配線パターンｌｂのうちで、前記配線パターンｌｔ２に接続される、配線パターンｌｂ２は、ビアプラグｂｐ２によって前記配線パターンｌｔ２に接続され、平面視した場合に、当該配線パターンｌｔ２と直交するようにして、ｘ方向に延伸するようにして形成されている。さらに、当該配線パターンｌｂ２は、そのｘ方向の一の端部において、上層配線パターンである配線パターンｌｔ３と、ビアプラグｂｐ３によって接続されている。当該配線パターンｌｔ３は、ＶＣの検出領域である、前記領域ａ２に、ｙ方向に配列するように形成され、電子顕微鏡観察によってＶＣの状態の変化が検出される。このように、前記配線パターンｌｔ２、ｌｂ２、ビアプラグｂｐ２、ｂｐ３によって配線構造ＳＴ２が構成されている。

この場合、例えば前記配線パターンｌｔ２は、幅（ｘ方向の大きさ）が１００ｎｍ、長さ（ｙ方向の大きさ）が１０μｍ、前記配線パターンｌｔ３は、幅（ｘ方向の大きさ）が１．８８μｍ、長さ（ｙ方向の大きさ）が１０μｍであり、前記配線パターンｌｂ２は、幅（ｙ方向の大きさ）が２００ｎｍ、長さ（ｘ方向の大きさ）が１０００μｍであり、前記ビアプラグｂｐ１、ｂｐ２、ｂｐ３の直径は１００ｎｍである。前記配線パターンｌｂ２は、絶縁層の下層にある基板（または基板上に形成された導電膜）と容量結合している。

上記に示した本実施例による配線接続試験構造において、前記配線構造ＳＴ２の有する静電容量は、前記配線接続試験構造ＳＴ１の有する静電容量の略１０倍となる。

また、図１１Ａ、図１１Ｂ、および、図１１Ｃには、図１０の、それぞれＢ−Ｂ断面、Ｃ−Ｃ断面、およびＤ−Ｄ断面を、それぞれ示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。

図１１Ａ〜図１１Ｃを参照するに、前記配線構造ＳＴ１を構成する配線パターンやビアプラグ、および前記配線構造ＳＴ２を構成する配線パターンやビアプラグは、例えばＳｉなどの半導体材料よりなる基板Ｓｕｂ上の絶縁層ｄ１〜絶縁層ｄ３に形成されている。すなわち、前記基板Ｓｕｂ上には絶縁層ｄ１が形成され、当該絶縁層ｄ１上に積層された絶縁層ｄ２に、前記配線パターンｌｂ１、ｌｂ２がパターンニングされて形成され、さらに当該絶縁層ｄ２上に積層された絶縁層ｄ３に、前記配線パターンｌｂ１、ｌｂ２と、ビアプラグｂｐ１、ｂｐ２、ｂｐ３が形成されている。

また、前記基板上には、例えばＣｏシリサイドよりなる導電膜ｍが形成されていてもよい。この場合、前記パターン配線ｌｂ１、ｌｂ２は、当該導電膜ｍを介して前記基板Ｓｕｂと容量結合する。

ここで、本実施例による配線接続試験構造１００を用いて配線接続試験を行う方法の具体的な一例について、以下に説明する。

本実施例においては、前記配線パターンｌｔ１と、前記配線パターンｌｔ２の間の配線欠陥（配線の短絡）を検出することができる。

まず、例えば、Ｅｘｔｒａｃｔｉｎｇ Ｆｉｅｌｄの観察条件に設定された走査型電子顕微鏡により、最小分解能１００ｎｍ（ｐｉｘｅｌ）、電子線電流１００ｎＡの条件で、図９、図１０に示した領域ａ２の前記配線パターンｌｔ１の一端において、ｙ方向の長さ７５ｎｍにわたってＶＣ検査を、それぞれ複数の配線パターンｌｔ１に対して順次実施する。この場合、設定の一例として、前記配線構造ＳＴ１が、短絡箇所を有していない場合に、当該配線パターンｌｔ１に７５ｐｉｘｅｌ（ｘ方向１００ｎｍ、ｙ方向７．５μｍ）電子線が照射されると電子顕微鏡の画像のコントラストが反転するように設定すると好適である。

上記の設定の場合、前記配線構造ＳＴ１が短絡箇所を有していない場合、実質的には前記配線パターンｌｔ１と前記配線パターンｌｔ２が短絡していない場合、前記領域ａ２のＶＣの状態は、図１２Ａに示すように暗い領域が多く、また短絡欠陥がある場合は、図１２Ｂに示すように明るい領域が多くなっている。そのため、複数の配線パターンｌｔ１のうち、短絡欠陥を有する配線パターンを特定すること、すなわち短絡欠陥のｘ方向の座標を特定することができる。

同様にして、次に、領域ａ３において、複数の前記配線パターンｌｔ３に対して同様のＶＣ検査を行う。この場合、前記配線構造ＳＴ１と配線構造ＳＴ２の静電容量の差より、配線パターンに短絡欠陥が無い場合には、図１３Ａに示すように、前記配線パターンｌｔ３に対して７５０ｐｉｘｅｌ（ｘ方向１．８８μｍ、ｙ方向４μｍ）電子線が走査すると、電子顕微鏡の画像のコントラストが反転する。また、ｘ方向に延伸する前記配線パターンｌｂ２に接続される前記配線パターンｌｔ２は複数存在するため、配線の短絡箇所の個数に対応して、コントラストの反転位置が変化する。例えば、１箇所短絡欠陥がある場合には、図１３Ｂに示すように、７５ｐｉｘｅｌ分、（ｘ方向１．８８μｍ、ｙ方向０．４μｍ）だけコントラストの反転位置が移動し、さらに短絡箇所がある場合にはその個数に応じてさらにコントラストの反転位置が移動し、欠陥位置のｙ座標が特定される。

これらのＶＣ検査の結果より、配線の短絡の欠陥が生じている箇所を検出することができる。

本実施例によれば、基板上に形成された配線パターンの欠陥を、速やかに、効率良く検出することが可能となる。特に、従来は検出することが困難であった、配線パターンや絶縁層の表面上に観察される欠陥の形状が微細である場合や、配線パターンや絶縁層の表面上に現れない短絡欠陥を、速やかに検出することが可能となる効果を奏する。

特に、近年、層間絶縁層として用いられることが多くなっている低誘電率材料よりなる絶縁層は、機械的強度が弱く、内部に微細な空孔や亀裂などの欠陥が生じやすく、配線パターンを形成した場合に短絡欠陥が生じやすい問題があった。本実施例では、このような表面に現れない、絶縁層内部に形成された短絡欠陥を容易に、また速やかに検出することが可能となる。このような低誘電率材料としては、例えば、ＳｉＣ、ＳｉＣＯ、ＳｉＣＯ（Ｈ）などのシリコンと炭素を含む材料がある。このような低誘電率膜は、塗布法によって、またはＣＶＤ法などによって形成される。

また、低誘電率材料としては、内部が多孔質である多孔質材料を用いてもよい。これは、絶縁層内部を多孔質構造とすることで、誘電率の低下を図ったものである。この場合、当該多孔質に配線パターンの短絡欠陥などが形成されることがあり、またこのような短絡欠陥は絶縁層や配線パターンの表面に現れないため、発見することが困難であった。本実施例ではこのような多孔質材料よりなる絶縁層に形成された配線パターンの短絡欠陥を容易に、また速やかに検出することが可能となる。

また、実施例１〜実施例２に示した配線接続試験構造は、例えば半導体デバイスが形成された半導体基板上に形成し、半導体装置を構成するようにしてもよい。この場合、当該半導体装置の配線の接続状態を調べるために用いることができる。例えば、当該配線接続試験構造は、当該半導体デバイスに接続される多層配線構造を形成する工程において同時に形成することも可能である。

図１４は、実施例３による、配線接続試験構造を有する半導体装置を模式的に示した断面図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。

図１４を参照するに、本実施例による半導体装置１００Ａでは、図９〜図１０に示した配線接続試験構造１００が形成された基板Ｓｕｂ上に、以下に示すように、ＭＯＳトランジスタＴｒが形成された構造を有している。但し、本図では前記配線接続試験構造１００の一部のみを記載し、他の部分の図示を省略している。

前記基板Ｓｕｂ上の、例えばＳＴＩにより形成された素子分離絶縁１０５により分離された素子形成領域に、不純物拡散層よりなるソース領域１０４ａと、ドレイン領域１０４ｂが、チャネル領域を挟んで対向するように形成されている。当該チャネル領域上にはゲート絶縁膜１０１上に形成されたゲート電極１０２が設置されており、当該ゲート電極の側壁には絶縁膜１０３が形成されている。また、前記ソース領域１０４ａ上、およびドレイン領域１０４ｂ上には、それぞれＣｏシリサイド層ｍａ、およびＣｏシリサイド層ｍｂが形成され、さらのそれぞれのＣｏシリサイド層に接続される、例えばタングステンよりなるコンタクトプラグ１０６が、前記絶縁層ｄ１中に形成されている。

前記コンタクトプラグ１０６は、前記絶縁層ｄ２中に形成された、例えばＣｕまたはＡｌよりなるパターン配線１０７に接続され、さらに当該配線パターン１０７は、前記絶縁層ｄ３中に形成された、例えばＣｕよりなるビアプラグ１０７および配線パターン１０９に接続される構造になっている。

この場合、前記Ｃｏシリサイド層ｍａ、ｍｂは、前記導電層ｍと同時に形成することが可能であり、また、前記パターン配線１０７は、前記パターン配線ｌｂ１，ｌｂ２と、また、前記ビアプラグ１０８は、前記ビアプラグｂｐ１、ｂｐ２、ｂｐ３と、また、前記パターン配線１０９は、前記パターン配線ｌｔ１、ｌｔ２、ｌｔ３と、同じ工程において形成することも可能である。また、これらは別々の工程において形成してもよい。

また、例えば上記に示したＭＯＳトランジスタＴｒなどの半導体デバイスや、前記配線接続試験構造１００は、前記基板Ｓｕｂ上の様々な位置に、必要におうじて様々に配置することが可能である。

例えば、図１５Ａは、前記シリコン基板Ｓｕｂの全体の平面図を示すが、前記配線接続試験構造１００は、当該シリコン基板Ｓｕｂ上の様々な位置に形成することができる。例えば、前記配線接続試験構造１００は、半導体デバイスなどが形成されることのない周縁部に形成するなどすると好適である。また、図１５Ｂは、前記基板Ｓｕｂ上の領域ＳＡの拡大図であるが、例えば前記基板Ｓｕｂ上には、半導体デバイスなどが形成されるデバイス形成領域ＤＶと、当該デバイス領域ＤＶを分離し、かつ当該デバイス領域ＤＶを切り離す場合のスクライブラインとなるラインＳＣが存在する。例えば、前記配線接続試験構造１００は、前記デバイス領域ＤＶに形成してもよいが、例えば前記スクライブラインＳＣに形成してもよい。

前記スクライブラインＳＣに前記配線接続試験構造１００を形成した場合には、前記デバイス領域ＤＶが切り離されて半導体装置にパッケージングされるにあたって、前記配線接続試験構造１００は、切削（削除）される。

また、実施例３に示した半導体装置１００Ａの製造方法の一例を、図１６に示す。

図１６を参照するに、まず、ステップ１において、図１４に示す基板Ｓｕｂ上に、前記ＭＯＳトランジスタＴｒを、定法により形成する。

次に、ステップ２ａにおいて、前記ＭＯＳトランジスタＴｒに接続される多層配線構造である、前記配線パターン１０７、１０９、前記ビアプラグ１０８を形成する。また、ステップ２ｂにおいて、配線接続試験構造の前記パターン配線ｌｂ１、ｌｂ２、ｌｔ１、ｌｔ２、ｌｔ３、ビアプラグｂｐ１、ｂｐ２、ｂｐ３、などを形成する。また、当該多層配線構造と、当該配線接続試験構造は、同時に形成してもよい。

次に、ステップ３において、実施例２に記載したようにして、配線接続の試験を行い、配線の短絡欠陥を確認し、その後、ステップ４で必要に応じて、パッケージングなどの処理を行い、半導体装置の製造を完了する。

また、この場合、多数の半導体基板を用いて、半導体装置を形成する場合の方法の一例を、図１７に示す。

図１７を参照するに、まず、半導体デバイスと多層配線構造の製造ラインＰ１において、図１４に示したＭＯＳトランジスタＴｒなどの半導体デバイスと多層配線構造、および配線接続試験構造を基板上に形成する。

次に、半導体デバイスと配線接続試験構造が形成された基板を配線接続試験ラインＴ１に搬送し、例えば走査型電子顕微鏡を用いて、実施例２に記載したようにして、基板上に形成された配線パターンの短絡欠陥の検出を行う。また、検出結果は制御装置Ｃ１に送られて、当該制御装置Ｃ１によって、当該検出結果に対応した前記製造ラインＰ１の制御を行う。この場合、当該制御の一例としては、例えば配線パターンを形成するための製造プロセスの条件を変更し、配線パターンの短絡欠陥が抑制される条件となるようなフィードバック制御が相当する。

また、配線接続の試験方法は、必ずしも半導体デバイスが形成された全ての基板に対して実施する必要な無く、所定の基板を選択して実施してもよい。また、例えば半導体デバイスが形成された基板の中に、所定の枚数の配線接続試験構造が形成された基板を含むようにして、当該配線接続試験構造が形成された基板に対してのみ配線接続試験を実施するようにしてもよい。この場合、当該配線接続試験構造が形成された基板は、配線接続試験のための専用の基板としてもよく、必ずしも半導体デバイスが形成されていることを要しない。

以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。

（付記１） 基板と、
前記基板上に形成された半導体デバイスと、
前記基板上に形成された、電子線が照射されることで配線接続の試験を行う、電子線照射領域を含む配線接続試験構造と、を有する半導体装置であって、
前記配線接続試験構造は、
前記基板上に形成された絶縁層と、
前記絶縁層に、互いに平行になるように形成された、前記電子線照射領域を有する複数の第１のパターン配線と、
前記第１のパターン配線の間に形成された第２のパターン配線と、
前記第２のパターン配線の下層に形成された、前記第２のパターン配線に接続される第３のパターン配線と、
前記第３のパターン配線の上層に形成された、当該第３のパターン配線と接続され、前記電子線照射領域を有する第４のパターン配線と、を有することを特徴とする半導体装置。

（付記２） 前記第３のパターン配線は、前記第１のパターン配線と直交する方向に形成されることを特徴とする付記１記載の半導体装置。

（付記３） 隣接する２つの前記第１のパターン配線の間には、複数の前記第２のパターン配線が形成されることを特徴とする付記１または２記載の半導体装置。

（付記４） 前記複数の第２のパターン配線に対応して、それぞれ、複数の前記第３のパターン配線、および複数の前記第４のパターン配線がそれぞれ形成されていることを特徴とする付記３記載の半導体装置。

（付記５） 前記第３のパターン配線には、複数の前記第２のパターン配線が接続されることを特徴とする付記１乃至４のうち、いずれか１項記載の半導体装置。

（付記６） 前記第１のパターン配線と、互いに接続される前記第２のパターン配線と前記第３のパターン配線が、それぞれ前記基板に容量結合していることを特徴とする付記１乃至５のうち、いずれか１項記載の半導体装置。

（付記７） 前記第１のパターン配線の静電容量が、互いに接続される前記第２のパターン配線と前記第３のパターン配線の静電容量より小さいことを特徴とする付記６記載の半導体装置。

（付記８） 前記基板上には導電膜が形成され、前記第１のパターン配線と、互いに接続される前記第１のパターン配線と前記第３のパターン配線は、それぞれ当該導電成膜を介して前記基板に容量結合することを特徴とする付記６または７記載の半導体装置。

（付記９） 前記導電成膜は金属シリサイド膜であることを特徴とする付記８記載の半導体装置。

（付記１０） 前記第１のパターン配線の下層には、複数の前記第１のパターン配線を互いに接続する第４のパターン配線が形成されていることを特徴とする付記１乃至９のうち、いずれか１項記載の半導体装置。

（付記１１） 前記絶縁層は、多孔質材料よりなることを特徴とする付記１乃至１０のうち、いずれか１項記載の半導体装置。

（付記１２） 基板と、
前記基板上に形成された半導体デバイスと、
前記基板上に形成された、電子線が照射されることで配線接続の試験を行う、電子線照射領域を含む配線接続試験構造と、を有するデバイス形成基板であって、
前記配線接続試験構造は、
前記基板上に形成された絶縁層と、
前記絶縁層に、互いに平行になるように形成された、前記電子線照射領域を有する複数の第１のパターン配線と、
前記第１のパターン配線の間に形成された第２のパターン配線と、
前記第２のパターン配線の下層に形成された、前記第２のパターン配線に接続される第３のパターン配線と、
前記第３のパターン配線の上層に形成された、当該第３のパターン配線と接続され、前記電子線照射領域を有する第４のパターン配線と、を有することを特徴とするデバイス形成基板。

（付記１３） 前記配線接続試験構造は、前記基板上のスクライブラインに形成されることを特徴とする付記１２記載のデバイス形成基板。

（付記１４） 基板上に形成された、電子線照射領域を含む配線接続試験構造を用いた配線接続試験方法であって、
前記配線接続試験構造は、
前記基板上に形成された絶縁層と、
前記絶縁層に、互いに平行になるように形成された、前記電子線照射領域を有する複数の第１のパターン配線と、
前記第１のパターン配線の間に形成された第２のパターン配線と、
前記第２のパターン配線の下層に形成された、前記第２のパターン配線に接続される第３のパターン配線と、
前記第３のパターン配線の上層に形成された、当該第３のパターン配線と接続され、前記電子線照射領域を有する第４のパターン配線と、を有し、
前記第１のパターン配線に電子線を放射して二次電子の放出を調べる第１の工程と、
前記第４のパターン配線に電子線を放射して二次電子の放出を調べる第２の工程と、を有することを特徴とする配線接続試験方法。

（付記１５） 前記第３のパターン配線は、前記第１のパターン配線と直交する方向に形成されることを特徴とする付記１４記載の配線接続試験方法。

（付記１６） 隣接する２つの前記第１のパターン配線の間には、複数の前記第２のパターン配線が形成されることを特徴とする付記１４または１５記載の配線接続試験方法。

（付記１７） 前記複数の第２のパターン配線に対応して、それぞれ、複数の前記第３のパターン配線、および複数の前記第４のパターン配線がそれぞれ形成されていることを特徴とする付記１６記載の配線接続試験方法。

（付記１８） 前記第１の工程では、複数の前記第１のパターン配線に対して順次電子線を放射して二次電子の放出を調べることを特徴とする付記１４乃至１７記載の配線接続試験方法。

（付記１９） 前記第２の工程では、複数の前記第４のパターン配線に対して順次電子線を放射して二次電子の放出を調べることを特徴とする付記１７記載の配線接続試験方法。

（付記２０） 付記１４乃至１９のうち、いずれか１項記載の配線接続試験方法を用いた半導体装置の製造方法であって、
前記基板上に半導体デバイスを形成する工程と、
前記基板上に前記配線接続試験構造を形成する工程と、
前記配線接続試験方法により、配線接続試験を実施する工程と、
前記配線接続試験の結果に対応して、前記半導体デバイスを形成する工程を制御するフィードバック工程と、を有することを特徴とする半導体装置の製造方法。

本発明によれば、基板上に形成された配線パターンの欠陥を、速やかに、効率良く検出することが可能となる。

配線の短絡箇所特定のための従来のテストパターンの一例を示す図（その１）である。 配線の短絡箇所特定のための従来のテストパターンの一例を示す図（その２）である。 実施例１による配線接続の試験方法の原理を説明する図（その１）である。 図３Ａの等価回路を示す図である。 実施例１による配線接続の試験方法の原理を説明する図（その２）である。 図４Ａの等価回路を示す図である。 基板上の絶縁層に形成された配線に対して電子線を照射した場合の、当該配線の表面電位の変化の一般的な傾向を模式的に示した図である。 配線表面に電子線を照射する方法の一例を模式的に示した平面図である。 図６Ａの電子線の照射に対応するＶＣの発生の状態を示す図である。 図６Ａの電子線の照射に対応する配線の表面電位の変化を示す図である。 実施例１による配線接続試験構造を模式的に示した平面図である。 図７に示した配線接続試験構造の一部を拡大した平面図である。 図８Ａの断面図である。 実施例２による配線接続試験構造の概要を模式的に示す平面図である。 図９に示した前記配線接続試験構造の一部を抽出して拡大した図である。 図１０の断面図（その１）である。 図１０の断面図（その２）である。 図１０の断面図（その３）である。 配線パターンのＶＣの状態を示す図（その１）である。 配線パターンのＶＣの状態を示す図（その２）である。 配線パターンのＶＣの状態を示す図（その３）である。 配線パターンのＶＣの状態を示す図（その４）である。 実施例３による、配線接続試験構造を有する半導体装置を模式的に示した断面図である。 シリコン基板全体の平面図である。 図１５Ａの一部拡大図である。 図１４に示した半導体装置の製造方法の一例を示す図である。 多数の半導体基板を用いて、半導体装置を形成する場合の方法の一例を示す図である。

符号の説明

１，１０，１００ 配線接続試験構造
１００Ａ 半導体装置
２，３，１１，１２，Ｌ１，Ｌ２，Ｌ３，Ｌ０，ＬＴ１，ＬＴ２，ＬＴ３，ＬＢ１，ｌｔ，ｌｂ，ｌｔ１，ｌｔ２，ｌｔ３，ｌｂ１，１０７，１０９ 配線パターン
ｂｐ１，ｂｐ２，ｂｐ３，１０８ ビアプラグ
Ｄ１，Ｄ２，ｄ１，ｄ２，ｄ３ 絶縁層
ＳＴ１，ＳＴ２，ＬＳＴ１，ＬＳＴ２ 配線構造
Ｓｕｂ，Ｓｕｂ１，Ｓｕｂ２ 基板
１０５ 素子分離絶縁膜
１０４ａ ソース領域
１０５ｂ ドレイン領域
１０１ ゲート絶縁膜
１０２ ゲート電極
１０６ コンタクトプラグ

Claims (9)

1. 基板と、
   前記基板上に形成された半導体デバイスと、
   前記基板上に形成された、電子線が照射されることで配線接続の試験を行う、電子線照射領域を含む配線接続試験構造と、を有する半導体装置であって、
   前記配線接続試験構造は、
   前記基板上に形成された絶縁層と、
   前記絶縁層に、互いに平行になるように形成された、前記電子線照射領域を有する複数の第１のパターン配線と、
   前記第１のパターン配線の間に形成され、前記第１のパターン配線よりも短い複数の第２のパターン配線と、
   前記第２のパターン配線の下層に形成された、前記第２のパターン配線に接続される第３のパターン配線と、
   前記第３のパターン配線の上層に形成された、当該第３のパターン配線と接続され、前記電子線照射領域を有する第４のパターン配線と、を有することを特徴とする半導体装置。
2. 前記第３のパターン配線は、前記第１のパターン配線と直交する方向に形成されることを特徴とする請求項１記載の半導体装置。
3. 前記複数の第２のパターン配線に対応して、それぞれ、複数の前記第３のパターン配線、および複数の前記第４のパターン配線がそれぞれ形成されていることを特徴とする請求項１または２記載の半導体装置。
4. 前記第３のパターン配線には、複数の前記第２のパターン配線が接続されることを特徴とする請求項１乃至３のうち、いずれか１項記載の半導体装置。
5. 前記第１のパターン配線と、互いに接続される前記第２のパターン配線と前記第３のパターン配線が、それぞれ前記基板に容量結合していることを特徴とする請求項１乃至４のうち、いずれか１項記載の半導体装置。
6. 前記絶縁層は、多孔質材料よりなることを特徴とする請求項１乃至５のうち、いずれか１項記載の半導体装置。
7. 基板と、
   前記基板上に形成された半導体デバイスと、
   前記基板上に形成された、電子線が照射されることで配線接続の試験を行う、電子線照射領域を含む配線接続試験構造と、を有するデバイス形成基板であって、
   前記配線接続試験構造は、
   前記基板上に形成された絶縁層と、
   前記絶縁層に、互いに平行になるように形成された、前記電子線照射領域を有する複数の第１のパターン配線と、
   前記第１のパターン配線の間に形成され、前記第１のパターン配線よりも短い複数の第２のパターン配線と、
   前記第２のパターン配線の下層に形成された、前記第２のパターン配線に接続される第３のパターン配線と、
   前記第３のパターン配線の上層に形成された、当該第３のパターン配線と接続され、前記電子線照射領域を有する第４のパターン配線と、を有することを特徴とするデバイス形成基板。
8. 基板上に形成された、電子線照射領域を含む配線接続試験構造を用いた配線接続試験方法であって、
   前記配線接続試験構造は、
   前記基板上に形成された絶縁層と、
   前記絶縁層に、互いに平行になるように形成された、前記電子線照射領域を有する複数の第１のパターン配線と、
   前記第１のパターン配線の間に形成され、前記第１のパターン配線よりも短い複数の第２のパターン配線と、
   前記第２のパターン配線の下層に形成された、前記第２のパターン配線に接続される第３のパターン配線と、
   前記第３のパターン配線の上層に形成された、当該第３のパターン配線と接続され、前記電子線照射領域を有する第４のパターン配線と、を有し、
   前記第１のパターン配線に電子線を放射して二次電子の放出を調べる第１の工程と、
   前記第４のパターン配線に電子線を放射して二次電子の放出を調べる第２の工程と、を有することを特徴とする配線接続試験方法。
9. 請求項８記載の配線接続試験方法を用いた半導体装置の製造方法であって、
   前記基板上に半導体デバイスを形成する工程と、
   前記基板上に前記配線接続試験構造を形成する工程と、
   前記配線接続試験方法により、配線接続試験を実施する工程と、
   前記配線接続試験の結果に対応して、前記半導体デバイスを形成する工程を制御するフィードバック工程と、を有することを特徴とする半導体装置の製造方法。

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