JP4160032B2 - 表示装置およびその駆動方法 - Google Patents

Description

本発明は、有機ＥＬ（Electro Luminescence）ディスプレイやＦＥＤ（Field Emission Display）等の電流駆動型の電気光学素子を用いた表示装置およびその駆動方法に関するものである。

近年、有機ＥＬディスプレイやＦＥＤ等の電流駆動発光素子の研究開発が活発に行われている。特に有機ＥＬディスプレイは、低電圧・低消費電力で発光可能なディスプレイとして、携帯電話やＰＤＡ（Personal Digital Assistants）などの携帯機器用として注目されている。

この有機ＥＬディスプレイの電流駆動画素回路構成として、特許文献１（特表２００２−５１４３２０号公報）に示された回路構成を図２５に示す。

図２５に示す画素回路３００は、４つのｐ型ＴＦＴ（Thin Film Transistor）３６０，３６５，３７０，３７５と２つのコンデンサ３５０，３５５と、有機ＥＬ（ＯＬＥＤ）３８０とから構成される。有機ＥＬ３８０は電流駆動型の電気光学素子であり、表示光源となる。電源ライン３９０から共通陰極（ＧＮＤライン）へ至る経路にはＴＦＴ３６５，３７５，有機ＥＬ３８０がこの順で直列に接続されている。駆動用ＴＦＴ（駆動用トランジスタ）３６５のゲート端子（電流制御端子）からデータライン３１０へ至る経路にはコンデンサ３５０とスイッチ用ＴＦＴ３６０とがこの順で直列に接続されている。また、駆動用ＴＦＴ３６５のゲート端子とドレイン端子（電流出力端子）との間にはスイッチ用ＴＦＴ３７０が接続され、駆動用ＴＦＴ３６５のゲート端子とソース端子（基準電位端子）との間にはコンデンサ３５５が接続されている。これらＴＦＴ３６０，３７０，３７５のゲート端子には順にセレクトライン３２０，オートゼロライン３３０，照明ライン３４０が接続されている。

この画素回路３００では、第１期間にオートゼロライン３３０及び照明ライン３４０がＬｏｗとなり、スイッチ用ＴＦＴ３７０及び３７５がＯＮ状態となり、駆動用ＴＦＴ３６５のドレイン端子とゲート端子とが同電位となる。このとき、駆動用ＴＦＴ３６５がＯＮ状態となり、駆動用ＴＦＴ３６５からＯＬＥＤ３８０に向け電流が流れる。

またこのとき、データライン３１０へ基準電圧を入力し、セレクトライン３２０をＬｏｗとしてコンデンサ３５０の他方端子（ＴＦＴ３６０側端子）を基準電圧としておく。

次に第２期間となり、照明ライン３４０をＨｉｇｈとして、ＴＦＴ３７５をＯＦＦ状態とする。

このことにより、駆動用ＴＦＴ３６５のゲート電位は徐々に高くなり、駆動用ＴＦＴ３６５の閾値電圧（−Ｖｔｈ）に対応した値（＋ＶＤＤ−Ｖｔｈ）となったとき駆動用ＴＦＴ３６５はＯＦＦ状態となる。

次に第３期間となり、オートゼロライン３３０をＨｉｇｈとして、スイッチ用ＴＦＴ３７０をＯＦＦ状態とする。このことにより、コンデンサ３５０には、そのゲート電位と基準電位との差が記憶される。

即ち、駆動用ＴＦＴ３６５のゲート電位は、データライン３１０の電位が基準電位のとき閾値電圧（−Ｖｔｈ）に対応した値（＋ＶＤＤ−Ｖｔｈ）となる。そして、データライン３１０の電位がその基準電位から変化すれば、駆動用ＴＦＴ３６５の閾値電圧に関係なく、その電位変化に対応した電流が駆動用ＴＦＴ３６５に流れるよう制御される。

そこで、そのような所望の電位変化をデータライン３１０に与え、セレクトラインをハイ状態とし、スイッチ用ＴＦＴ３６０をＯＦＦ状態して、この駆動用ＴＦＴ３６５のゲート端子電位を維持し、画素の選択期間を終了する。

このように、図２５に示す画素回路を用いれば、駆動用ＴＦＴ３６５の閾値電圧のばらつきを補償し、駆動用ＴＦＴ３６５のゲート端子へその閾値電圧を補償した電位（所望の電位−閾値電圧）を与えることができる。

また、有機ＥＬディスプレイの別の電流駆動画素回路構成として、特許文献２（特表２００３−５２９８０５号公報）に示された回路構成を図２６に示す。

図２６に示す画素回路Ａｉｊは、３つのｐ型ＴＦＴ３０，３２，３７と１つのｎ型ＴＦＴ３３と１つのコンデンサ３８及び有機ＥＬ（ＯＬＥＤ）２０とから構成される。有機ＥＬ２０は電流駆動型の電気光学素子であり、表示光源となる。電源ライン３１から共通陰極（ＧＮＤライン）３４に至る経路の間にはＴＦＴ３０，３３，有機ＥＬ２０がこの順で直列に接続されている。駆動用ＴＦＴ３０のゲート端子（電流制御端子）とドレイン端子（電流出力端子）との間にはスイッチ用ＴＦＴ３２が配置され、駆動用ＴＦＴ３０のゲート端子とソース端子（基準電位端子）との間にはコンデンサ３８が配置されている。駆動用ＴＦＴ３０のドレイン端子とソース配線Ｓｊとの間にはスイッチ用ＴＦＴ３７が接続されている。これらＴＦＴ３２，３７，３３のゲート端子にはゲート配線Ｇｉが配置されている。

この構成では、ゲート配線ＧｉがＬｏｗとなる間（選択期間）、スイッチ用ＴＦＴ３３がＯＦＦ状態となり、スイッチ用ＴＦＴ３２，３７がＯＮ状態となる。この結果、電源ライン３１から駆動用ＴＦＴ３０およびスイッチ用ＴＦＴ３７を介してソース配線Ｓｊへ電流が流れる。このときの電流値をソース配線Ｓｊに繋がる図示しないソースドライバ回路の電流源で制御すれば、駆動用ＴＦＴ３０の出力電流値がソースドライバ回路で規定された電流値となるよう、駆動用ＴＦＴ３０のゲート電圧を設定できる。

その後、ゲート配線ＧｉをＨｉｇｈとすることで、ＴＦＴ３２，３７がＯＦＦ状態となり駆動用ＴＦＴ３０のゲート電圧を保持する。また、ＴＦＴ３３がＯＮ状態となり、上記選択期間に設定された電流値が駆動用ＴＦＴ３０から有機ＥＬ（ＯＬＥＤ）２０へ出力される。

このように、図２６に示す画素回路を用いれば、駆動用ＴＦＴ３０の閾値電圧のばらつきや移動度のばらつきによらず、駆動用ＴＦＴ３０の出力電流値が上記ソースドライバ回路の電流源から与えられた電流値となるよう、駆動用ＴＦＴ３０のゲート電位を設定することができる。
特表２００２−５１４３２０号公報（国際公開日：１９９８年１０月２９日） 特表２００３−５２９８０５号公報（国際公開日：２００１年１０月１１日） 特開平９−１２７９０６号公報（公開日：１９９７年９年５月１６日） "4.0-in. TFT-OLED Displays and a Novel Digital Driving Method"（SID'00 Digest、pp.924-927、半導体エネルギー研究所） "Continuous Grain Silicon Technology and Its Applications for Active Matrix Display"（AM-LCD 2000 、pp.25-28、半導体エネルギー研究所） "Polymer Light-Emitting Diodes for use in Flat panel Display"（AM-LCD '01、pp.211-214、半導体エネルギー研究所）

上記のように図２５に示した画素回路構成を用いれば、駆動用ＴＦＴ３６５の閾値電圧のばらつきを補償することができる。しかし、図２５の画素回路構成では、駆動用ＴＦＴ３６５がＯＮ状態からＯＦＦ状態に変移するまでに数十μｓの時間が必要であり、その間データライン３１０に基準電位を保持しなければならず、１画素当たりの選択期間が長くなり、その分、表示できる画素数が少なくなると言う課題がある。

また、図２６に示した画素回路構成では、駆動用ＴＦＴ３０の閾値電圧のばらつきと移動度のばらつきとを補償することができる。しかし、上記課題がより顕著に発生する。

即ち、図２６の画素回路でもソース配線Ｓｊに浮遊容量が存在する。そして、駆動用ＴＦＴ３０からソースドライバ回路へ所望の電流が流れるよう制御するので、その電流値が少ないとき、上記浮遊容量を充電するだけでも数百μｓ以上必要となる。

この結果、画素当たりの選択期間が長くなり、その分、表示できる画素数が少なくなると言う課題がある。

本発明は上記課題を解決する為のものであり、その目的は、駆動用トランジスタの閾値電圧のばらつきを補償しながら、１画素当たりの選択期間の長さを短くすることのできる表示装置およびその駆動方法を実現することにある。

本発明の表示装置は、上記課題を解決するために、表示光源としての電流駆動型の電気光学素子と、電流制御端子と基準電位端子との間に印加される電圧により制御される出力電流を電流出力端子から上記電気光学素子に駆動電流として供給する駆動用トランジスタとが、マトリックス状に設けられた各画素に配置され、上記駆動電流が、データ配線から上記各画素に供給される、上記電気光学素子の点灯または消灯を示すデジタルの表示データに対応する表示装置において、上記駆動用トランジスタと第１スイッチ用トランジスタと上記電気光学素子とが直列に接続され、上記駆動用トランジスタの上記電流制御端子に第１コンデンサの一方端子が接続され、上記駆動用トランジスタの上記電流制御端子と上記電流出力端子との間に第２スイッチ用トランジスタが接続され、上記第２スイッチ用トランジスタがＯＮ状態であるとともに上記第１スイッチ用トランジスタがＯＦＦ状態であり、上記データ配線から上記各画素の上記表示データに対応する電位であって、上記表示データが点灯を示すものである場合には上記駆動用トランジスタをＯＮ状態とする電位が、また、上記表示データが消灯を示すものである場合には上記駆動用トランジスタをＯＦＦ状態とする電位が、上記駆動用トランジスタの上記電流制御端子に伝達される表示データ付与期間と、上記表示データ付与期間の後に続く第１期間であって、上記第２スイッチ用トランジスタがＯＮ状態であるとともに上記第１スイッチ用トランジスタがＯＦＦ状態であり、上記データ配線から上記電流制御端子への上記電位の伝達が遮断される第１期間とを経る動作を行い、上記動作を行った後の第２期間において、上記第１コンデンサの他方端子の電位または、上記駆動用トランジスタの上記基準電位端子の電位が変化することにより、上記駆動用トランジスタの出力電流が設定されることを特徴としている。
本発明の表示装置は、上記課題を解決するために、表示光源としての電流駆動型の電気光学素子と、電流制御端子と基準電位端子との間に印加される電圧により制御される出力電流を電流出力端子から上記電気光学素子に駆動電流として供給する駆動用トランジスタとが、マトリックス状に設けられた各画素に配置され、上記駆動電流が、データ配線から上記各画素に供給される、上記電気光学素子の点灯または消灯を示すデジタルの表示データに対応する表示装置において、上記駆動用トランジスタと第１スイッチ用トランジスタと上記電気光学素子とが直列に接続され、上記駆動用トランジスタの上記電流制御端子に第１コンデンサの一方端子が接続され、上記駆動用トランジスタの上記電流制御端子と上記電流出力端子との間に第２スイッチ用トランジスタが接続され、上記データ配線から上記各画素の上記表示データに対応する電位であって、上記表示データが点灯を示すものである場合には上記駆動用トランジスタをＯＮ状態とする電位が、また、上記表示データが消灯を示すものである場合には上記駆動用トランジスタをＯＦＦ状態とする電位が、上記駆動用トランジスタの上記電流制御端子に与えられて、上記第１コンデンサに、対応する電荷が保持された状態から始まる、あるいは、対応する電荷を保持する動作と同時に行われる第１期間において、上記第２スイッチ用トランジスタがＯＮ状態となり、上記第１スイッチ用トランジスタがＯＦＦ状態となり、第２期間において、上記第１コンデンサの他方端子の電位または、上記駆動用トランジスタの上記基準電位端子の電位が変化することにより、上記駆動用トランジスタの出力電流が設定されることを特徴としている。

上記の発明によれば、各画素の表示データに対応する電位が第１期間の前あるいは同時に駆動用トランジスタの電流制御端子に与えられる。そして、第１期間にＯＮ状態とした駆動用トランジスタの閾値電圧を補償することにより、その駆動用トランジスタの電流制御端子の電位が駆動用トランジスタの基準電位端子の電位Ｖｓより閾値電圧Ｖｔｈだけ大きい状態となる。また、ＯＦＦ状態とした駆動用トランジスタでは、閾値電圧が補償できないが、元々ＯＦＦ状態は閾値電圧に依存しないので問題ない。そして、第２期間でその駆動用トランジスタの電流制御端子の電位または駆動用トランジスタの基準電位端子の電位を変化させることで、駆動用トランジスタの出力電流を閾値電圧に関わらず所望の電流値に設定できる。

データ配線は、少なくとも、各画素の表示データに対応する電位が駆動用トランジスタの電流制御端子に与えられて、第１コンデンサに対応する電荷が保持される動作が完了するまで画素に接続されていればよい。従って、各画素は、駆動用トランジスタの閾値電圧補償期間において、データ配線を占有する必要がない。この結果、駆動用トランジスタの閾値電圧のばらつきを補償しながら、１画素当たりの選択期間の長さを短くすることのできる表示装置を実現することができるという効果を奏する。

本発明の表示装置は、上記課題を解決するために、上記第１コンデンサの上記他方端子は第１配線に接続されていることを特徴としている。また、上記第２期間に上記第１配線の電位が変化して、上記駆動用トランジスタがＯＦＦ状態からＯＮ状態に変化する、または、ＯＦＦ状態を維持することにより、上記駆動電流の有無が決定されてもよい。

上記の発明によれば、第１コンデンサの他方端子に第１配線を接続し、第２期間でその第１配線の電位を変化させることで、駆動用トランジスタの電流制御端子の電位を変化させ、駆動用トランジスタの出力電流を所望の値に設定することができるという効果を奏する。

本発明の表示装置は、上記課題を解決するために、上記駆動用トランジスタの上記電流出力端子と上記データ配線との間に第３スイッチ用トランジスタが接続されていることを特徴としている。また、上記表示データ付与期間に上記第３スイッチ用トランジスタがＯＮ状態となってもよい。

上記の発明によれば、第１期間において、第１スイッチ用トランジスタをＯＦＦ状態としてから、第２スイッチ用トランジスタをＯＮ状態とし、更に第３スイッチ用トランジスタをＯＮ状態とできる。このとき、第３スイッチ用トランジスタを通して駆動用トランジスタの電流出力端子へ電位Ｖｄａを与える。この電位Ｖｄａを制御することで、上記第１期間において、電気光学素子へ電流を流さなくても、駆動用トランジスタのＯＮ／ＯＦＦ状態を制御できるという効果を奏する。

例えば、駆動用トランジスタがｐ型で、基準電位端子電位をＶｓとするとき、上記電位Ｖｄａが駆動用トランジスタの最小閾値電圧−Ｖｔｈ（ｍｉｎ）に対し、
Ｖｓ−Ｖｔｈ（ｍｉｎ）＜Ｖｄａ ・・・（条件１）
であれば、駆動用トランジスタ（Ｑ１）はその閾値電圧に依らずＯＦＦ状態となる。

逆に、上記電位Ｖｄａが駆動用トランジスタ（Ｑ１）の最大閾値電圧−Ｖｔｈ（ｍａｘ）に対し、
Ｖｓ−Ｖｔｈ（ｍａｘ）＞Ｖｄａ ・・・（条件２）
であれば駆動用トランジスタはその閾値電圧に依らずＯＮ状態となる。

その後、第３スイッチ用トランジスタをＯＦＦ状態とする。このとき、条件１では、駆動用トランジスタはＯＦＦ状態となり、駆動用トランジスタの電流制御端子の電位はこの電位Ｖｄａのままとなる。条件２では、駆動用トランジスタがＯＮ状態となり、駆動用トランジスタの電流制御端子の電位はＶｓ−Ｖｔｈとなる。

そして、第２期間でその駆動用トランジスタの電流制御端子の電位または駆動用トランジスタの基準電位端子の電位を変化させることで、駆動用トランジスタの電流制御端子の電位がＶｓ−Ｖｔｈとなった駆動用トランジスタを、その閾値電圧に依らず一定の電流が流れる状態とすることができる。

また、この電位変化が電位Ｖｓから電位Ｖｓ−Ｖｘに変化するとした場合、
Ｖｓ−Ｖｔｈ（ｍｉｎ）＜Ｖｄａ−Ｖｘ
であれば、駆動用トランジスタの電流制御端子の電位がＶｄａである駆動用トランジスタの出力状態をＯＦＦ状態のままとすることができる。

本発明の表示装置は、上記課題を解決するために、上記駆動用トランジスタの上記電流制御端子と上記データ配線との間に第４スイッチ用トランジスタが接続されていることを特徴としている。

上記の発明によれば、第１期間において、第１スイッチ用トランジスタをＯＦＦ状態としてから、第４スイッチ用トランジスタをＯＮ状態にできる。そして、第１期間の最初に第４スイッチ用トランジスタを通して駆動用トランジスタの電流出力端子へ電位Ｖｄａを与える。この電位Ｖｄａを制御することで、上記第１期間において、電気光学素子へ電流を流さなくても、駆動用トランジスタのＯＮ／ＯＦＦ状態を制御できるという効果を奏する。

本発明の表示装置は、上記課題を解決するために、上記駆動用トランジスタの上記電流出力端子と上記データ配線とは第２コンデンサを介して接続されていることを特徴としている。

上記の発明によれば、第１期間において、第２スイッチ用トランジスタをＯＮ状態としてから、第１スイッチ用トランジスタをＯＦＦ状態とする。このため、駆動用トランジスタは一端ＯＮ状態となり、電気光学素子へ向け電流が流れ、その後、駆動用トランジスタがＯＦＦ状態となる。

その後、第２スイッチ用トランジスタをＯＦＦ状態とする直前に、データ配線の電位をＨｉｇｈ電位とすることで、駆動用トランジスタの電流制御端子は閾値電位Ｖｓ−Ｖｔｈより大きな電位となり、駆動用トランジスタの電流制御端子にＯＦＦ電位が保持される。

逆に、第２スイッチ用トランジスタをＯＦＦ状態とする直前に、データ配線の電位をＬｏｗ電位のままとすることで、駆動用トランジスタの電流制御端子は閾値電位Ｖｓ−Ｖｔｈのままとなる。

その後、第２スイッチ用トランジスタをＯＦＦ状態として、この電位を保持することで、駆動用トランジスタのＯＮ／ＯＦＦ状態を制御できるという効果を奏する。また、このＯＮ状態は駆動用トランジスタのその閾値電圧に依らず一定の電流を与える状態とすることができるという効果を奏する。

なお、第２コンデンサと直列にスイッチ用トランジスタを配置すれば、そのスイッチ用トランジスタをＯＦＦ状態とすることで、データ配線に繋がる容量を小さくできる。このため、第２期間における、ソースドライバ回路の負荷を減らし、データ配線の電位変化速度を早くできるので好ましい。

本発明の表示装置は、上記課題を解決するために、上記駆動用トランジスタの上記基準電位端子と上記データ配線との間に第５スイッチ用トランジスタが接続され、上記駆動用トランジスタの上記基準電位端子と、上記駆動用トランジスタの出力電流を生成する電源の電位を与える電源配線との間に、第６スイッチ用トランジスタが接続されていることを特徴としている。

上記の発明によれば、第１期間に駆動用トランジスタの電流制御端子の電位がデータ配線の電位より閾値電位Ｖｔｈだけ大きい（または小さい）状態となる。そして、第２期間において、駆動用トランジスタの基準電位端子の電位を変化させ、駆動用トランジスタの出力電流を所望の電流値に設定できるという効果を奏する。

本発明の表示装置は、上記課題を解決するために、上記第１コンデンサの上記他方端子と、上記駆動用トランジスタの出力電流を生成する電源の電位を与える電源配線との間に、第３コンデンサが接続され、上記第１コンデンサの上記他方端子と上記データ配線との間に第７スイッチ用トランジスタが接続されていることを特徴としている。

上記の発明によれば、第１期間に駆動用トランジスタの電流制御端子の電位が駆動用トランジスタの基準電位端子の電位Ｖｓより閾値電位Ｖｔｈだけ大きい（または小さい）状態となる。そして、第２期間において、上記第１コンデンサの他方端子電位を変化させ、駆動用トランジスタの出力電流を所望の電流値に設定できるという効果を奏する。

本発明の表示装置は、上記課題を解決するために、上記第１コンデンサの上記他方端子と所定の電位を与える第２配線との間に第８スイッチ用トランジスタが接続され、上記第１コンデンサの上記他方端子と上記データ配線との間に第７スイッチ用トランジスタが接続されていることを特徴としている。

上記の発明によれば、第１期間に駆動用トランジスタの電流制御端子の電位が駆動用トランジスタの基準電位端子の電位Ｖｓより閾値電位Ｖｔｈだけ大きい（または小さい）状態となる。そして、第２期間において、上記第１コンデンサの他方端子電位を変化させ、駆動用トランジスタの出力電流を所望の電流値に設定できるという効果を奏する。

また、第２配線の電位を固定することもできるし、ＲＧＢ各色で共通化することもできる。

本発明の表示装置の駆動方法は、上記課題を解決するために、表示光源としての電流駆動型の電気光学素子と、電流制御端子と基準電位端子との間に印加される電圧により制御される出力電流を電流出力端子から上記電気光学素子に駆動電流として供給する駆動用トランジスタとが、マトリックス状に設けられた各画素に配置され、上記駆動電流が、データ配線から上記各画素に供給される、上記電気光学素子の点灯または消灯を示すデジタルの表示データに対応する表示装置において、上記駆動用トランジスタと第１スイッチ用トランジスタと上記電気光学素子とが直列に接続され、上記駆動用トランジスタの上記電流制御端子に第１コンデンサの一方端子が接続され、上記駆動用トランジスタの上記電流制御端子と上記電流出力端子との間に第２スイッチ用トランジスタが接続された表示装置の駆動方法であって、上記データ配線から上記各画素の上記表示データに対応する電位であって、上記表示データが点灯を示すものである場合には上記駆動用トランジスタをＯＮ状態とする電位を、また、上記表示データが消灯を示すものである場合には上記駆動用トランジスタをＯＦＦ状態とする電位を、上記駆動用トランジスタの上記電流制御端子に与えて、上記第１コンデンサに、対応する電荷を保持させた状態から始まる、あるいは、対応する電荷を保持する動作と同時に行う第１期間において、上記第２スイッチ用トランジスタをＯＮ状態とし、上記第１スイッチ用トランジスタをＯＦＦ状態とし、第２期間において、上記第１コンデンサの他方端子の電位または、上記駆動用トランジスタの上記基準電位端子電位を変化させることにより、上記駆動用トランジスタの出力電流を設定することを特徴としている。

上記の発明によれば、各画素は、駆動用トランジスタの閾値電圧補償期間において、データ配線を占有する必要がない。この結果、駆動用トランジスタの閾値電圧のばらつきを補償しながら、１画素当たりの選択期間の長さを短くすることのできる表示装置の駆動方法を実現することができるという効果を奏する。

本発明の表示装置は、以上のように、上記駆動用トランジスタと第１スイッチ用トランジスタと上記電気光学素子とが直列に接続され、上記駆動用トランジスタの上記電流制御端子に第１コンデンサの一方端子が接続され、上記駆動用トランジスタの上記電流制御端子と上記電流出力端子との間に第２スイッチ用トランジスタが接続され、上記データ配線から上記各画素の表示データに対応する電位が上記駆動用トランジスタの上記電流制御端子に与えられて、上記第１コンデンサに、対応する電荷が保持された状態から始まる、あるいは、対応する電荷を保持する動作と同時に行われる第１期間において、上記第２スイッチ用トランジスタがＯＮ状態となり、上記第１スイッチ用トランジスタがＯＦＦ状態となることにより、上記駆動用トランジスタの閾値電圧が補償され、第２期間において、上記第１コンデンサの他方端子の電位または、上記駆動用トランジスタの上記基準電位端子の電位が変化することにより、上記駆動用トランジスタの出力電流が設定される。

それゆえ、駆動用トランジスタの閾値電圧のばらつきを補償しながら、１画素当たりの選択期間の長さを短くすることのできる表示装置を実現することができるという効果を奏する。

本発明の実施の形態について図１ないし図２４に基づいて説明すれば、以下の通りである。

本発明に用いられるスイッチング素子は低温ポリシリコンＴＦＴやＣＧ（Continuous Grain）シリコンＴＦＴなどで構成できるが、本実施の形態ではＣＧシリコンＴＦＴを用いることとする。

ここで、ＣＧシリコンＴＦＴの構成は、例えば非特許文献１に発表されており、ＣＧシリコンＴＦＴの製造プロセスは、例えば非特許文献２に発表されている。すなわち、ＣＧシリコンＴＦＴの構成およびその製造プロセスは何れも公知であるため、ここではその詳細な説明は省略する。

また、本実施の形態で用いる電気光学素子である有機ＥＬ素子についても、その構成は、例えば非特許文献３に発表されており公知であるため、ここではその詳細な説明は省略する。

〔実施の形態１〕
本実施の形態では、本発明の表示装置の第１の例について説明する。

本実施の形態の表示装置１は、図２に示すように、画素回路Ａｉｊ（ｉ＝１〜ｎ、ｊ＝１〜ｍ）をマトリックス状に配置し、その配線制御回路としてゲートドライバ回路３，８、ソースドライバ回路２を配置し、その内部電圧発生回路として電位発生部１１を有している。

各画素回路Ａｉｊは、データ配線Ｄｊとゲート配線Ｇｉとが交差する領域に対応して配置されている。また、上記ソースドライバ回路２は、ｍビットのシフトレジスタ４、ｍビットのレジスタ５、ｍビットのラッチ６、及び、ｍ個のアナログスイッチ回路７…から構成される。

上記ソースドライバ回路２においては、ｍビットのシフトレジスタ４の先頭のレジスタへスタートパルスＳＰが入力され、そのスタートパルスＳＰがクロックｃｌｋでシフトレジスタ４内を転送され、同時にレジスタ５にタイミングパルスＳＳＰとして出力される。ｍビットのレジスタ５は、シフトレジスタ４から送られてくるタイミングパルスＳＳＰにより、入力された１ビットのデータＤｘを対応するデータ配線Ｄｊの位置に保持する。ラッチ６ではこの保持されたｍビットのデータをラッチパルスＬＰのタイミングで取り込み、アナログスイッチ回路７へ出力する。アナログスイッチ回路７では、入力されたデータに対応する電位ＶＨ，ＶＬを電位発生部１１から選択しデータ配線Ｄｊへ出力する。

また、ゲートドライバ回路３は図示しないデコーダ回路とバッファ回路とから構成され、入力されたアドレスＡｄｄをデコーダ回路でデコードし、制御信号ＯＥで制御されたタイミングでバッファを通して、対応したゲート配線Ｇｉへ出力する。

ゲートドライバ回路８はシフトレジスタ回路９とアナログスイッチ回路１０…とから構成され、入力された制御信号Ｙｉ等をシフトレジスタ回路９の先頭に入力し、クロックｙｃｋでシフトレジスタ回路９内を転送し、アナログスイッチ回路１０や図示しないバッファ回路へ出力する。アナログスイッチ回路１０は、入力されたデータに対応して、電位発生部１１から電圧Ｖｃｃか電圧Ｖｃを選択し電位配線Ｕｉへ出力する。バッファ回路は入力されたデータを増幅し、対応した制御配線Ｐｉ，Ｒｉへ出力する。

図１に、画素回路Ａｉｊの構成を示す。

この画素回路Ａｉｊではデータ配線Ｄｊ（第２配線）とゲート配線Ｇｉが交差する付近に駆動用ＴＦＴ：Ｑ１（駆動用トランジスタ）と有機ＥＬ：ＥＬ１（電気光学素子）が配置されている。そして、電源配線Ｖｐから共通配線Ｖｃｏｍへ至る経路に駆動用ＴＦＴ：Ｑ１とスイッチ用ＴＦＴ：Ｑ３（第１スイッチ用トランジスタ）と有機ＥＬ：ＥＬ１とがこの順で直列に接続されている。有機ＥＬ：ＥＬ１は電流駆動型の電気光学素子であり、表示光源となる。

駆動用ＴＦＴ：Ｑ１のゲート端子（電流制御端子）にはコンデンサＣ１（第１コンデンサ）の一方端子が接続され、駆動用ＴＦＴ：Ｑ１のゲート端子とドレイン端子（電流出力端子）との間にはスイッチ用ＴＦＴ：Ｑ２（第２スイッチ用トランジスタ）が接続されている。駆動用ＴＦＴ：Ｑ１は、ゲート端子とソース端子との間に印加される電圧により出力電流が制御される駆動用トランジスタである。なお、ドレイン端子は駆動用ＴＦＴがｎ型の場合は電流が流入する側の端子となるが、この場合も有機ＥＬ素子の駆動電流を駆動用ＴＦＴが決定しているので、そのドレイン端子を電流出力端子と称する。

また、コンデンサＣ１の他方端子には電位配線Ｕｉ（第１配線）が接続され、駆動用ＴＦＴ：Ｑ１のドレイン端子（電流出力端子）とデータ配線Ｄｊとの間にはスイッチ用ＴＦＴ：Ｑ４（第３スイッチ用トランジスタ）が接続されている。

各スイッチ用ＴＦＴ：Ｑ２，Ｑ３，Ｑ４のゲート端子には順に制御配線Ｐｉ、制御配線Ｒｉ、ゲート配線Ｇｉが接続されている。

なお、駆動用ＴＦＴ：Ｑ１，スイッチ用ＴＦＴ：Ｑ３，Ｑ４はｐ型ＴＦＴであり、スイッチ用ＴＦＴ：Ｑ２はｎ型ＴＦＴである。

この画素回路構成では、駆動用ＴＦＴ：Ｑ１が取りうる状態はＯＮ状態およびＯＦＦ状態である。このため、本実施の形態では時間分割階調表示を用いることにする。

この時間分割階調表示方法の例として特許文献３等があるが、ここでは図３に示す時間配列を用いることにする。

図３の時間配列は、各画素回路Ａｉｊに１フレーム期間に時系列でどのように１，０のデータを供給するかを表したものである。画素回路Ａｉｊは１フレーム期間に８ビットからなるデータを１ビットずつ時系列でソースドライバ回路２から供給される。「ｂｉｔ番号」および「ｂｉｔの重み」の欄から分かるように、各ｂｉｔ１〜ｂｉｔ８の重みは１：２：４：８：１２：１２：１２：１２となっている。この各重みは点灯／消灯期間の長さを表しており、発光強度を一定にして点灯期間が合計でどのような長さとするかによって１フレーム期間に感じる画素の明るさを変えるようにしている。これらのｂｉｔの重みを用いると、重み１２を０個用いたときに重み１、２、４、８により０〜１５が表現でき、重み１２を１個用いたときに１２〜２７が表現でき、１２を２個用いたときに２４〜３９が表現でき、１２を３個用いたときに３６〜５１が表現でき、１２を４個用いたときに４８〜６３が表現でき、全部で０〜６３の６４階調表示が可能になる。

この６４階調表示を、各画素で表示する順番を「占有期間の番号」が重ならないように１２：１２：１：４：２：８：１２：１２とする。すなわち画素回路Ａｉｊに供給する「ｂｉｔ番号」の順番を６→５→１→３→２→４→８→７となるよう並べ替えて行う。これはこれら「占有期間の番号」に対応する「ｂｉｔの重み」に更に非表示期間（ブランキング期間）を加えた「ｂｉｔの長さ」が、欄のように１４：１４：３：６：４：１０：１５：１４とし、０／８の余り０、１４／８の余り６、（１４＋１４）／８の余り４、（１４＋１４＋３）／８の余り７、・・・等が互いに重ならないようにするためである。従って、１フレーム期間は、ｂｉｔの長さの合計１４＋１４＋３＋６＋４＋１０＋１５＋１４＝８０となる。ｂｉｔの長さ１を１ｂｉｔ期間とすると、１フレーム期間は８０ｂｉｔ期間となる。また、１ｂｉｔ期間は、画素回路Ａｉｊに１ｂｉｔ分のデータを設定するために、データ配線Ｄｊにデータに対応した電位を出力する期間である。

これをライン数（ゲート配線Ｇｉの数）が１０である場合で考え、あるデータ配線Ｄｊに、各ｂｉｔ期間にどのゲート配線Ｇｉにつながる画素用の何ｂｉｔ目のデータを供給するかを図４および図５に示す。図４は１フレーム期間の前半部分のデータ供給を表し、図５は１フレーム期間の後半部分のデータ供給を表す。

図４および図５において、ゲート配線Ｇ１の欄は、あるデータ配線Ｄｊのゲート配線Ｇ１につながる画素Ａ１ｊに時系列でどのようにｂｉｔデータを供給するのかを表している。この画素Ａ１ｊには、第１ｂｉｔ期間でｂｉｔ６のデータが供給され、１４ｂｉｔ期間後の第１５ｂｉｔ期間でｂｉｔ５のデータが供給され、さらに１４ｂｉｔ期間後の第２９ｂｉｔ期間でｂｉｔ１のデータが供給され、さらに３ｂｉｔ期間後の第３２ｂｉｔ期間でｂｉｔ３のデータが供給され、さらに６ｂｉｔ期間後の第３８ｂｉｔ期間でｂｉｔ２のデータが供給され、さらに４ｂｉｔ期間後の第４２ｂｉｔ期間でｂｉｔ４のデータが供給され、さらに１０ｂｉｔ期間後の第５２ｂｉｔ期間でｂｉｔ８のデータが供給され、さらに１５ｂｉｔ期間後の第６７ｂｉｔ期間でｂｉｔ７のデータが供給される。そして、さらに１４ｂｉｔ期間後の第８１ｂｉｔ期間で最初の第１ｂｉｔ期間に戻り、ｂｉｔ６のデータをデータ配線Ｄｊに供給する。

なお、ゲート配線Ｇ１によって選択される画素Ａ１ｊについて、図４および図５の最下部に、ｂｉｔの長さのうちブランキング期間を除いたｂｉｔの重みに対応する期間、すなわちその画素Ａ１ｊが点灯しうる期間を示してある。このように、ｂｉｔ番号６，５，１，３，２，４，７の各ｂｉｔの長さの最初の２ｂｉｔ期間、および、ｂｉｔ番号８のｂｉｔの長さの最初の３ｂｉｔ期間はブランキング期間とする。これは他のゲート配線でも同様である。

上記データ配線Ｄｊにつながる画素のうち次のゲート配線Ｇｉ＋１につながる画素には、ゲート配線Ｇｉに対応するｂｉｔデータの供給タイミングを８ｂｉｔ期間遅らせたタイミングでデータ配線Ｄｊに供給する。例えばゲート配線Ｇ２の欄には、上記ゲート配線Ｇ１のｂｉｔデータの供給タイミングを８ｂｉｔ期間遅らせてデータ配線Ｄｊに供給することが示されている。このように各ゲート配線Ｇｉにｂｉｔデータを供給するタイミングを作っていくと、同じデータ配線Ｄｊに対して、第１ｂｉｔ期間にゲート配線Ｇ１につながる画素Ａ１ｊへのｂｉｔ６のデータを供給し、第２ｂｉｔ期間にゲート配線Ｇ６につながる画素Ａ６ｊへのｂｉｔ４のデータを供給し、第３ｂｉｔ期間にゲート配線Ｇ３につながる画素Ａ３ｊへのｂｉｔ７のデータを供給する、といったようにデータ供給が行われる。

このように、各ゲート配線Ｇｉに対応するｂｉｔデータは、同じデータ配線Ｄｊに、互いにタイミングが重なることなく供給される。また、同じデータ配線Ｄｊに対し、各ｂｉｔ期間にはいずれかのゲート配線Ｇｉに対応するｂｉｔデータが供給される。

そこで、図４および図５の１フレーム期間に相当する８０ｂｉｔ期間を８ｂｉｔ期間毎にまとめてグループ化し、各グループに順に単位期間１〜１０という記号を割り当てる。また、各単位期間内の８つのｂｉｔ期間に順に占有期間０〜７という記号を割り当てる。そうすると、ｂｉｔ６，５，１，３，２，４，８，７は順に必ず占有期間０，６，４，７，５，１，３，２に出現する。

そこで、上記対応を、各ｂｉｔを縦軸、占有期間を横軸にして、対応するところに『●』で記すことにより示すと、図３の「ｂｉｔの長さ」対「占有期間の番号」のようになる。

なお、上記時間配列では、各ｂｉｔの長さが各ｂｉｔの重みより大きくなっている。この期間の差は、後述する図６のタイミングチャートに示すように、電位配線ＵｉをＶｃｃ等にして、強制的に駆動用ＴＦＴ：Ｑ１をＯＦＦ状態とするブランキング期間で埋めることにする。ブランキング期間は各ｂｉｔの全占有期間の最初に設けられる。

以下、図１の画素回路Ａｉｊの動作を、このブランキング期間を含め図６に示すタイミングチャートを用いて説明する。

図６においてＵｉ，Ｇｉ，Ｒｉ，Ｐｉは画素回路Ａｉｊに対応し、Ｕｉ＋１，Ｇｉ＋１，Ｒｉ＋１，Ｐｉ＋１は画素回路Ａｉ＋１ｊに対応する。Ｄｊはデータ配線Ｄｊに供給するｂｉｔ１〜８のデータを示している。また、ｔ１分の期間は１ｂｉｔ期間の２分の１である。

時刻４ｔ１〜６ｔ１の期間は画素回路Ａｉｊにｂｉｔ７のデータを設定するｂｉｔ期間であり、時刻４ｔ１〜８ｔ１の期間はブランキング期間である。

時刻４ｔ１において、電位配線Ｕｉを電位Ｖｃｃとしてブランキング期間を開始する。そして、制御配線ＲｉをＨｉｇｈ（ＧＨ）として、スイッチ用ＴＦＴ：Ｑ３をＯＦＦ状態とする。また、制御配線ＰｉをＨｉｇｈ（ＧＨ）として、スイッチ用ＴＦＴ：Ｑ２をＯＮ状態とする。また、ゲート配線ＧｉをＬｏｗ（ＧＬ）として、スイッチ用ＴＦＴ：Ｑ４をＯＮ状態とする。

このとき、データ配線Ｄｊに与える電位をＶＬとすれば駆動用ＴＦＴ：Ｑ１はゲート電位が低くなってＯＮ状態となり、ＶＨとすれば駆動用ＴＦＴ：Ｑ１はゲート電位が高くなってＯＦＦ状態となる。

即ち、電源配線Ｖｐの電位をＶｐ、駆動用ＴＦＴ：Ｑ１の閾値電圧の絶対値がばらつきの最大（絶対値が最大）でＶｔｈ（ｍａｘ）、ばらつきの最小（絶対値が最小）でＶｔｈ（ｍｉｎ）であるとして、
ＶＬ＜Ｖｐ−Ｖｔｈ（ｍａｘ）
ＶＨ＞Ｖｐ−Ｖｔｈ（ｍｉｎ）
とする。

これにより、例えば、データ配線Ｄｊに電位ＶＬを与えると、スイッチ用ＴＦＴ：Ｑ２，Ｑ４がＯＮ状態であるので、駆動用ＴＦＴ：Ｑ１のゲート電位もＶＬとなる。このため、駆動用ＴＦＴ：Ｑ１はその閾値電圧ＶｔｈがばらつきのどこにあってもＯＮ状態となる。逆に、データ配線Ｄｊに電位ＶＨを与えると、駆動用ＴＦＴ：Ｑ１のゲート電位もＶＨとなる。このため、駆動用ＴＦＴ：Ｑ１はその閾値電位ＶｔｈがばらつきのどこにあってもＯＦＦ状態となる。

その後、時刻５ｔ１でゲート配線ＧｉをＨｉｇｈ（ＧＨ）として、スイッチ用ＴＦＴ：Ｑ４をＯＦＦ状態とする。

次に、時刻５ｔ１〜７ｔ１の期間は、駆動用ＴＦＴ：Ｑ１の閾値補償期間（第１期間）となる。時刻５ｔ１で駆動用ＴＦＴ：Ｑ１がＯＮ状態である場合、すなわちデータ配線Ｄｊが電位ＶＬである場合、閾値補償期間に電源配線Ｖｐから駆動用ＴＦＴ：Ｑ１のドレインを介して駆動用ＴＦＴ：Ｑ１のゲートおよびコンデンサＣ１の一方端子に電流が流れ込むため、駆動用ＴＦＴ：Ｑ１のゲート電位はＶｐ−Ｖｔｈまで上昇してＯＦＦ状態となる（以下、状態ＶＬと称する）。一方、時刻５ｔ１で駆動用ＴＦＴ：Ｑ１がＯＦＦ状態である場合、すなわちデータ配線Ｄｊが電位ＶＨである場合、閾値補償期間に駆動用ＴＦＴ：Ｑ１のゲート電位はＶＨのままとなる（以下、状態ＶＨと称する）。

その後、時刻７ｔ１で制御配線ＰｉをＬｏｗ（ＧＬ）として、スイッチ用ＴＦＴ：Ｑ２をＯＦＦ状態とし、駆動用ＴＦＴ：Ｑ１の閾値補償期間を終了する。これにより、コンデンサＣ１の電荷、従って駆動用ＴＦＴ：Ｑ１のゲート・ソース間電圧が保持される。従って、駆動用ＴＦＴ：Ｑ１のゲート電位は閾値補償期間に状態ＶＬとなった場合には電位Ｖｐ−Ｖｔｈに保持され、閾値補償期間に状態ＶＨとなった場合には電位ＶＨに保持される。本実施の形態では、第１期間としての閾値補償期間は、データ配線Ｄｊから各画素の表示データに対応する電位が駆動用ＴＦＴＱ１のゲート端子に与えられて、コンデンサＣ１に、対応する電荷が保持された状態から始まる。

そして、時刻８ｔ１で制御配線ＲｉをＬｏｗ（ＧＬ）として、スイッチ用ＴＦＴ：Ｑ３をＯＮ状態とし、電位配線Ｕｉの電位をＶｃ（Ｖｃ＜Ｖｃｃ）に変化させ、ブランキング期間を終了する。時刻８ｔ１以降は第２期間である。

このとき、電位配線ＵｉはＶｃｃ−Ｖｃだけ電位が下降するので、閾値補償期間に状態ＶＨとなった場合には、電位がＶＨであった駆動用ＴＦＴ：Ｑ１のゲート電位、すなわちコンデンサＣ１の一方端子の電位はＶＨ−（Ｖｃｃ−Ｖｃ）に変化する。従って、
ＶＨ−（Ｖｃｃ−Ｖｃ）＞Ｖｐ−Ｖｔｈ（ｍｉｎ）
としておけば、状態ＶＨの駆動用ＴＦＴ：Ｑ１はＯＦＦ状態のままとなる。一方、閾値補償期間に状態ＶＬとなった場合の駆動用ＴＦＴ：Ｑ１のゲート電位は
Ｖｐ−Ｖｔｈ−（Ｖｃｃ−Ｖｃ）
となり、駆動用ＴＦＴ：Ｑ１の閾値状態からＶｃｃ−Ｖｃという一定電圧だけ低い電位となる。従って、駆動用ＴＦＴ：Ｑ１は、その閾値電圧Ｖｔｈに依らず一定電流が流れる状態となる。

そこで、閾値補償期間に状態ＶＬとなる場合の駆動用ＴＦＴ：Ｑ１のゲート電位Ｖｇ、ドレイン電位Ｖｄ、ソース・ドレイン間電流Ｉｄｓをシミュレーションした結果を図７に示す。なお、電圧および電流の符号に付されている（１）は、閾値Ｖｔｈが最小（Ｖｔｈ（ｍｉｎ））で移動度μが最大である場合に対応し、（２）は、閾値Ｖｔｈが最大（Ｖｔｈ（ｍａｘ））で移動度μが最小である場合に対応する。また、図７の電圧の立ち上がりおよび立ち下がりタイミングは図６と一致しておらず、制御配線ＲｉがＨｉｇｈ（ＧＨ）となってから制御配線ＰｉがＨｉｇｈ（ＧＨ）、ゲート配線ＧｉがＬｏｗ（ＧＬ）となっているが、これはスイッチ用ＴＦＴ：Ｑ３を先にＯＦＦ状態としたものであり、図６と本質的には差はない。

図７のシミュレーション結果から判るとおり、制御配線ＲｉをＬｏｗ（ＧＬ）として、電位配線ＵｉをＶｃとした後、駆動用ＴＦＴ：Ｑ１のソース・ドレイン間電流Ｉｄｓは、その閾値電圧に依らず（移動度の影響を残し）ほぼ一定となる。

なお、このとき駆動用ＴＦＴ：Ｑ１を流れる電流は、電位Ｖｃｃと電位Ｖｃとの差の二乗に比例する。

そこで、表示装置の点灯画素数が多くなるほど、電位Ｖｃｃが低くなるよう、電位Ｖｃｃを電源配線Ｖｐから得るようにする。そして、表示装置外の電源と電源配線Ｖｐとの間に抵抗等を配置し、表示装置の点灯画素数が多くなるほど電位Ｖｃｃが低くなるようにする。一方、電位Ｖｃについてはロジック電源から抵抗分圧等により作製し、常時一定の電位となるようにする。

このことにより、本実施の形態の画素回路のような構成では、表示画素数が少ないほど白色表示の輝度が上がるピーク輝度を実現できる。

また、状態ＶＨとした駆動用ＴＦＴ：Ｑ１のゲート電位Ｖｇ、ドレイン電位Ｖｄ、ソース・ドレイン間電流Ｉｄｓをシミュレーションした結果を図８に示す。なお、電圧および電流の符号に付されている（１）は、閾値Ｖｔｈが最小（Ｖｔｈ（ｍｉｎ））で移動度μが最大である場合に対応し、（２）は、閾値Ｖｔｈが最大（Ｖｔｈ（ｍａｘ））で移動度μが最小である場合に対応する。また、図８の電圧の立ち上がりおよび立ち下がりタイミングは図６と一致していが、これも図７と同様に、図６と本質的には差はない。

図８のシミュレーション結果から判るとおり、制御配線ＲｉをＬｏｗ（ＧＬ）として、電位配線ＵｉをＶｃとした後でも、駆動用ＴＦＴ：Ｑ１のソース・ドレイン間電流Ｉｄｓは０である。

以上、本実施の形態によれば、図６のタイミングチャートから明らかなように、ブランキング期間である時刻４ｔ１〜８ｔ１の期間のうち、データ配線Ｄｊに画素回路Ａｉｊに対応するｂｉｔ７のデータを与える時間（選択期間）は時刻４ｔ１〜６ｔ１で済む。データ配線Ｄｊには時刻４ｔ１から時刻６ｔ１まで第７ビットの電圧を出力する期間が割り当てられるが、実際、データ配線Ｄｊの電圧を画素回路Ａｉｊに用いているのは、ゲート配線ＧｉがＬｏｗである時刻４ｔ１から時刻５ｔ１までである。時刻６ｔ１から時刻８ｔ１までは他のゲート電極Ｇｉにつながる画素回路Ａｉｊの第８ビットの電圧をデータ配線Ｄｊに出力する期間に割り当てられる。そして、このブランキング期間を自在に伸ばしても、選択期間は２ｔ１の期間のまま変化することはない。

このように本実施の形態では、ブランキング期間のうち一部の時間だけを選択期間とするので、より多くのゲート配線Ｇｉを駆動でき、大容量化が可能となる。

ところで、図３で示した時間配列は、図４及び図５のタイミングチャートを示すためにゲート配線数を１０本とした例についてのものである。しかし、実際には図９に示すようにゲート配線数３２０本のＱＶＧＡ（縦型）の表示を行う。

図９に示す時間配列では各ｂｉｔの長さを各ｂｉｔの重みより５ｂｉｔ期間分長くしている。これは、図１０のタイミングチャートに示すように、各ｂｉｔ当たりブランキング期間が５ｂｉｔ期間あることを示している。

このブランキング期間が５選択期間である例を図１０に示す。図１０のタイミングチャートでは、時刻０において、電位配線Ｕｉを電位Ｖｃｃとして駆動用ＴＦＴ：Ｑ１のゲート電位をＯＦＦ電位とし、ブランキング期間を開始する。そして、同時に制御配線ＲｉをＨｉｇｈ（ＧＨ）として、スイッチ用ＴＦＴ：Ｑ３をＯＦＦ状態とする。

その後、時刻２ｔ１において、制御配線ＰｉをＨｉｇｈ（ＧＨ）として、スイッチ用ＴＦＴ：Ｑ２をＯＮ状態とする。また、同時にゲート配線ＧｉをＬｏｗ（ＧＬ）として、スイッチ用ＴＦＴ：Ｑ４をＯＮ状態とする。そして、同時にデータ配線Ｄｊから所望の電位（図１０では第４ｂｉｔの電位）を駆動用ＴＦＴ：Ｑ１のゲート端子に与え、時刻３ｔ１にてゲート配線ＧｉをＨｉｇｈ（ＧＨ）として、スイッチ用ＴＦＴ：Ｑ４をＯＦＦ状態とする。

その後、時刻８ｔ１で制御配線ＰｉをＬｏｗ（ＧＬ）として、スイッチ用ＴＦＴ：Ｑ２をＯＦＦ状態とする。このことにより、駆動用ＴＦＴ：Ｑ１のゲート電位はＶｐ−Ｖｔｈの状態（状態ＶＬ）かＶＨの状態（状態ＶＨ）で保持される。

そして、時刻１０ｔ１で制御配線ＲｉをＬｏｗ（ＧＬ）として、スイッチ用ＴＦＴ：Ｑ３をＯＮ状態とし、同時に電位配線Ｕｉの電位をＶｃに変化させる。

このことにより、電位配線Ｕｉを電位Ｖｃとした後、状態ＶＬとした駆動用ＴＦＴ：Ｑ１を流れる電流は、その閾値電圧に依らずほぼ一定となる。

また、電位配線Ｕｉを電位Ｖｃとした後、状態ＶＨとした駆動用ＴＦＴ：Ｑ１を流れる電流は０となる。

本実施の形態では、データ配線Ｄｊは、少なくとも、各画素の表示データに対応する電位が駆動用ＴＦＴ（駆動用トランジスタ）：Ｑ１のゲート端子に与えられて、コンデンサ（第１コンデンサ）Ｃ１に対応する電荷が保持される動作が完了するまで画素に接続されていればよい。従って、各画素は、駆動用ＴＦＴ（駆動用トランジスタ）：Ｑ１の閾値電圧補償期間において、データ配線を占有する必要がない。このように、本実施の形態ではブランキング期間を選択期間の長さとは無関係に長くできるので、より多くのゲート配線Ｇｉを駆動でき、大容量化が可能となる。このことは、以下の実施の形態でも同様である。

〔実施の形態２〕
本実施の形態では、本発明の表示装置の第２の例について説明する。

本実施の形態に係る表示装置１も、図２に示す構成は同じであるので、その説明は省略する。

図１１に、本実施の形態に係る画素回路Ａｉｊの構成を示す。

この画素回路Ａｉｊは、図１の画素回路Ａｉｊの構成からスイッチ用ＴＦＴ：Ｑ４（第３スイッチ用トランジスタ）を外し、代わりに、駆動用ＴＦＴ：Ｑ１（駆動用トランジスタ）のゲート端子（電流制御端子）とデータ配線Ｄｊとの間にｎ型のスイッチ用ＴＦＴ：Ｑ５（第４スイッチ用トランジスタ）が配置されたものである。その他は、図１の画素回路Ａｉｊと同様なので、ここではそれ以上の説明は省略する。

以下、この画素回路Ａｉｊの動作を図１２のタイミングチャートを用いて説明する。

図１２においてＵｉ，Ｇｉ，Ｒｉ，Ｐｉは画素回路Ａｉｊに対応し、Ｕｉ＋１，Ｇｉ＋１，Ｒｉ＋１，Ｐｉ＋１は画素回路Ａｉ＋１ｊに対応する。Ｄｊはデータ配線Ｄｊに供給する第１ｂｉｔ〜第８ｂｉｔのデータを示している。

図１２のタイミングチャートでは、ブランキング期間は、制御配線ＲｉがＨｉｇｈとなる、または電位配線ＵｉがＶｃｃとなる、時刻ｔ１〜１１ｔ１の期間である。また、閾値補償期間（第１期間）は、制御配線ＰｉがＨｉｇｈとなる、時刻４ｔ１〜１０ｔ１の期間である。また、時刻２ｔ１〜４ｔ１の期間は画素回路Ａｉｊに第４ｂｉｔのデータを設定する選択期間である。

時刻ｔ１において、電位配線Ｕｉを電位Ｖｃｃとして駆動用ＴＦＴ：Ｑ１のゲート電位をＯＦＦ電位とし、同時に、制御配線ＲｉをＨｉｇｈ（ＧＨ）として、スイッチ用ＴＦＴ：Ｑ３をＯＦＦ状態とする。

その後、時刻２ｔ１〜３ｔ１の期間に、ゲート配線ＧｉをＨｉｇｈ（ＧＨ）として、スイッチ用ＴＦＴ：Ｑ５をＯＮ状態とする。そしてこのとき、データ配線Ｄｊから与える電位をＶＬとするか、ＶＨとするかにより、駆動用ＴＦＴ：Ｑ１をＯＮ状態にするか、ＯＦＦ状態にするかを設定する。

即ち、電源配線Ｖｐの電位をＶｐ、駆動用ＴＦＴ：Ｑ１の閾値電圧の絶対値がばらつきの最大（絶対値が最大）でＶｔｈ（ｍａｘ）、ばらつきの最小（絶対値が最小）でＶｔｈ（ｍｉｎ）であるとして、
ＶＬ＜Ｖｐ−Ｖｔｈ（ｍａｘ）
ＶＨ＞Ｖｐ−Ｖｔｈ（ｍｉｎ）
とする。

例えば、データ配線Ｄｊから与える電位をＶＬとすると、駆動用ＴＦＴ：Ｑ１のゲート電位はＶＬとなる。このため、駆動用ＴＦＴ：Ｑ１はその閾値電圧Ｖｔｈに依らずＯＮ状態となる。逆に、データ配線Ｄｊから与える電位をＶＨとすると、駆動用ＴＦＴ：Ｑ１のゲート電位はＶＨとなる。このため、駆動用ＴＦＴ：Ｑ１はその閾値電圧Ｖｔｈに依らずＯＦＦ状態となる。

その後、時刻４ｔ１において制御配線ＰｉをＨｉｇｈ（ＧＨ）として、スイッチ用ＴＦＴ：Ｑ２をＯＮ状態とする。このことにより、ＯＮ状態の駆動用ＴＦＴ：Ｑ１のゲート電位はＶｐ−Ｖｔｈに変化する。一方、ＯＦＦ状態の駆動用ＴＦＴ：Ｑ１のゲート電位はＶＨのままとなる。

その後、時刻１０ｔ１で制御配線ＰｉをＬｏｗ（ＧＬ）として、スイッチ用ＴＦＴ：Ｑ２をＯＦＦ状態とする。このことにより、駆動用ＴＦＴ：Ｑ１のゲート電位はＶｐ−Ｖｔｈの状態（状態ＶＬ）かＶＨの状態（状態ＶＨ）で保持される。

そして、時刻１１ｔ１で制御配線ＲｉをＬｏｗ（ＧＬ）として、スイッチ用ＴＦＴ：Ｑ３をＯＮ状態とし、電位配線Ｕｉの電位をＶｃに変化させる。

このとき、
ＶＨ−（Ｖｃｃ−Ｖｃ）＞Ｖｐ−Ｖｔｈ（ｍｉｎ）
としておけば、状態ＶＨの駆動用ＴＦＴ：Ｑ１はＯＦＦ状態のままとなる。一方、状態ＶＬの駆動用ＴＦＴ：Ｑ１のゲート電位は
Ｖｐ−Ｖｔｈ−（Ｖｃｃ−Ｖｃ）
となり、駆動用ＴＦＴ：Ｑ１の閾値電圧Ｖｔｈに依らず駆動用ＴＦＴ：Ｑ１に一定電流が流れる状態となる。

このように、本実施の形態によれば、図１２のタイミングチャートから明らかなように、ブランキング期間のうち、データ配線Ｄｊに所望の電位ＶＨ／ＶＬを与える時間（選択期間）は、閾値補償期間が時刻４ｔ１〜１０ｔ１の期間であるのに対し、時刻２ｔ１〜４ｔ１の期間で済む。そして、このブランキング期間を自在に伸ばしても、選択期間は２ｔ１の期間のままで済ませられる。本実施の形態では、第１期間としての閾値補償期間は、データ配線Ｄｊから各画素の表示データに対応する電位が駆動用ＴＦＴＱ１のゲート端子に与えられて、コンデンサＣ１に、対応する電荷が保持された状態から始まる。時刻１１ｔ１以降は第２期間となる。

このように本実施の形態によれば、ブランキング期間のうち一部の時間だけを選択期間とするので、より多くのゲート配線Ｇｉを駆動でき、大容量化が可能となる。

次に、図１３に、駆動用ＴＦＴをｎ型の駆動用ＴＦＴ：Ｑ６とする場合の画素回路Ａｉｊの構成を示しておく。

図１３では、電源配線Ｖｐと共通電極Ｖｃｏｍとの間に、第１スイッチ用ＴＦＴ：Ｑ８（第１スイッチ用トランジスタ）と駆動用ＴＦＴ：Ｑ６（駆動用トランジスタ）と有機ＥＬ：ＥＬ１（電気光学素子）がこの順で直列に接続されている。また、駆動用ＴＦＴ：Ｑ６のゲート端子（電流制御端子）にはコンデンサＣ２（第１コンデンサ）の一方端子が接続され、駆動用ＴＦＴ：Ｑ６のゲート端子とドレイン端子（電流出力端子）との間にはスイッチ用ＴＦＴ：Ｑ７（第２スイッチ用トランジスタ）が接続されている。

コンデンサＣ２の他方端子は電位配線Ｕｉ（第１配線）に接続され、駆動用ＴＦＴ：Ｑ６（駆動用トランジスタ）のゲート端子（電流制御端子）とデータ配線Ｄｊとの間にスイッチ用ＴＦＴ：Ｑ９（第４スイッチ用トランジスタ）が接続されている。各スイッチ用ＴＦＴ：Ｑ７，Ｑ８，Ｑ９のゲート端子は順に制御配線Ｐｉ、制御配線Ｒｉ、ゲート配線Ｇｉに接続されている。

なお、駆動用ＴＦＴ：Ｑ６およびスイッチ用ＴＦＴ：Ｑ７，Ｑ８，Ｑ９はｎ型ＴＦＴである。

図１４に、この画素回路Ａｉｊのタイミングチャートを示す。

図１４のタイミングチャートでは、駆動用ＴＦＴ：Ｑ６がｎ型であることから、Ｖｃｃ＜Ｖｃとなる。また、信号配線Ｒｉの極性が図１２とは反対となるが、これは、図１３の画素回路構成では制御配線Ｒｉに繋がるスイッチ用ＴＦＴ：Ｑ８（第１スイッチ用トランジスタ）がｎ型であるからである。

それ以外、図１４のタイミングチャートは図１２のタイミングチャートと等しいので、ここでは説明は省略する。

このように、本実施の形態は、駆動用ＴＦＴがｐ型の場合だけでなく、ｎ型の場合にも成り立つ。

〔実施の形態３〕
本実施の形態では、本発明の表示装置の第３の例について説明する。

本実施の形態に係る表示装置１も、図２に示す構成は同じであるので、その説明は省略する。

図１５に、本実施の形態に係る画素回路Ａｉｊの構成を示す。

この画素回路Ａｉｊは、図１の画素回路Ａｉｊの構成からスイッチ用ＴＦＴ：Ｑ４（第３スイッチ用トランジスタ）を外し、代わりに、駆動用ＴＦＴ：Ｑ１（駆動用トランジスタ）のドレイン端子（電流出力端子）とデータ配線Ｄｊとの間にコンデンサＣ３（第２コンデンサ）を接続したものとなっている。また、スイッチ用ＴＦＴ：Ｑ４のゲート電圧を制御するためのゲート配線Ｇｉも外してある。その他は、図１の画素回路Ａｉｊと同様なので、ここではそれ以上の説明は省略する。

以下、この画素回路Ａｉｊの動作を図１６のタイミングチャートを用いて説明する。

図１６においてＵｉ，Ｒｉ，Ｃｉは画素回路Ａｉｊに対応し、Ｕｉ＋１，Ｒｉ＋１，Ｃｉ＋１は画素回路Ａｉ＋１ｊに対応する。Ｄｊはデータ配線Ｄｊに供給する第１ｂｉｔ〜第８ｂｉｔのデータを示している。

図１６のタイミングチャートでは、ブランキング期間は、電位配線Ｕｉが電位Ｖｃｃとなる、時刻０〜１０ｔ１の期間である。また、閾値補償期間（第１期間）は、後述の説明から分かるように時刻８ｔ１〜９ｔ１の期間である。また、時刻８ｔ１〜１０ｔ１の期間は画素回路Ａｉｊに第３ｂｉｔのデータを設定する選択期間である。

データ配線Ｄｊに供給されるｂｉｔデータは、ＯＦＦ状態に対応するデータである場合には２ｔ１分の選択期間の前半でＶＨ、後半でＶＬとなり、ＯＮ状態に対応するデータである場合には選択期間の前半でＶＬ、後半でＶＨとなる。

時刻８ｔ１〜１０ｔ１の選択期間に先立ち、時刻０において、電位配線Ｕｉを電位Ｖｃｃとして駆動用ＴＦＴ：Ｑ１のゲート電位をＯＦＦ電位とする。そして、時刻ｔ１において、制御配線ＣｉをＨｉｇｈ（ＧＨ）として、スイッチ用ＴＦＴ：Ｑ２をＯＮ状態とする。このとき、制御配線ＲｉはＬｏｗ（ＧＬ）のままなので、スイッチ用ＴＦＴ：Ｑ３はＯＮ状態である。この結果、駆動用ＴＦＴ：Ｑ１のゲート電位が低下し、駆動用ＴＦＴ：Ｑ１はＯＮ状態となる。

その後、時刻２ｔ１において、制御配線ＲｉがＨｉｇｈ（ＧＨ）となるので、スイッチ用ＴＦＴ：Ｑ３がＯＦＦ状態となる。その後、データ配線Ｄｊが電位ＶＬとなる毎に、駆動用ＴＦＴ：Ｑ１のゲート電位が、コンデンサＣ３を通して変化する。その結果、駆動用ＴＦＴ：Ｑ１の閾値電圧をＶｔｈとすると、駆動用ＴＦＴ：Ｑ１のゲート電位はＶｐ−Ｖｔｈとなる。

そこで、時刻９ｔ１において制御信号ＣｉをＬｏｗ（ＧＬ）としてスイッチ用ＴＦＴ：Ｑ２をＯＦＦ状態とする。このとき、この直前に、データ配線Ｄｊの電位がＶＬ（第３ｂｉｔのデータがＯＮとなるデータ）であれば、駆動用ＴＦＴ：Ｑ２のゲート電位はＶｐ−Ｖｔｈとなる。データ配線Ｄｊの電位がＶＨ（第３ｂｉｔのデータがＯＦＦとなるデータ）であれば、駆動用ＴＦＴ：Ｑ２のゲート電位はＶｐ−Ｖｔｈ＋（ＶＨ−ＶＬ）となる。

その後、時刻１０ｔ１において、電位配線Ｕｉの電位をＶｃｃからＶｃへ変化させ、駆動用ＴＦＴ：Ｑ１のゲート電位を設定する。このため、時刻９ｔ１においてデータ配線Ｄｊの電位がＶＬのとき、駆動用ＴＦＴ：Ｑ１のゲート電位は時刻１０ｔ１においてＶｐ−Ｖｔｈ−Ｖｃｃ＋Ｖｃとなり、駆動用ＴＦＴ：Ｑ１はＯＮ状態となる。一方、時刻９ｔ１においてデータ配線Ｄｊの電位がＶＨのとき、駆動用ＴＦＴ：Ｑ１のゲート電位は時刻１０ｔ１においてＶｐ−Ｖｔｈ＋（ＶＨ−ＶＬ）−Ｖｃｃ＋Ｖｃとなる。そこで、ＶＨ−ＶＬ＞Ｖｃｃ−Ｖｃとすれば、駆動用ＴＦＴ：Ｑ１はＯＦＦ状態となる。

このことにより、時刻１０ｔ１において電位配線Ｕｉの電位をＶｃｃからＶｃへ変化させることで、時刻間９ｔ１においてデータ配線Ｄｊの電位がＶＬの場合の駆動用ＴＦＴ：Ｑ１は、時刻１０ｔ１においてＯＮ状態となる。また、時刻９ｔ１においてデータ配線Ｄｊの電位がＶＨの場合の駆動用ＴＦＴ：Ｑ１は、時刻１０ｔ１においてＯＦＦ状態となる。

そして、時刻９ｔ１において、データ配線Ｄｊの電位がＶＬの場合、駆動用ＴＦＴ：Ｑ１の出力電流は駆動用ＴＦＴ：Ｑ１の閾値電圧のばらつきに依らず一定となる。

このように、本実施の形態によれば、図１５の画素回路Ａｉｊを用いることにより、ブランキング期間である時刻０〜１０ｔ１の期間のうち、データ配線Ｄｊに所望の電位ＶＨ／ＶＬを与える時間（選択期間）は時刻８ｔ１〜１０ｔ１の２ｔ１分で済む。そして、このブランキング期間を自在に伸ばしても、選択期間は２ｔ１の期間のままで済ませられる。本実施の形態では、第１期間としての閾値補償期間は、データ配線Ｄｊから各画素の表示データに対応する電位が駆動用ＴＦＴＱ１のゲート端子に与えられて、コンデンサＣ１に、対応する電荷が保持される動作と同時（時刻８ｔ１〜９ｔ１）に行われる。時刻１０ｔ１以降は第２期間となる。

このように本実施の形態によれば、ブランキング期間のうち一部の期間だけを選択期間とするので、より多くのゲート配線Ｇｉを駆動でき、大容量化が可能となる。

次に、図１７に駆動用ＴＦＴ：Ｑ１のドレイン端子（電流出力端子）とデータ配線Ｄｊ（第２の配線）の間にコンデンサＣ４（第２コンデンサ）とスイッチ用ＴＦＴ：Ｑ１０（第８スイッチ用トランジスタ）とを接続した回路構成を示す。

データ配線Ｄｊ（第２の配線）に設けたコンデンサＣ４（第２コンデンサ）の容量が大きいときはデータ配線Ｄｊの配線容量が増えて、波形が歪みやすくなり、選択期間内に波形が立ち上がらなくなる可能性がある。従って、それを防ぐために、コンデンサＣ４（第２コンデンサ）と直列にスイッチ用ＴＦＴ：Ｑ１０（第８スイッチ用トランジスタ）を接続し、制御配線ＲｉがＬｏｗとなっている間にコンデンサＣ４と駆動用ＴＦＴ：Ｑ１との接続を絶つのが有効である。スイッチ用ＴＦＴ：Ｑ１０がＯＦＦになると、コンデンサＣ４と駆動用ＴＦＴ：Ｑ１との間の接続が絶たれるので、コンデンサＣ４の端子の１つがオープンになって、コンデンサＣ４の容量はデータ配線Ｄｊの配線容量として働かなくなる。

この図１７に対応するタイミングチャートは図１６と同じであるので、ここではその説明を省略する。

〔実施の形態４〕
本実施の形態では、本発明の表示装置の第４の例について説明する。

本実施の形態に係る表示装置１も、図２に示す構成は同じであるので、その説明は省略する。

図１８に、本実施の形態に係る画素回路Ａｉｊの構成を示す。

この画素回路Ａｉｊは、データ配線Ｄｊとゲート配線Ｇｉとが交差する付近に駆動用ＴＦＴ：Ｑ１（駆動用トランジスタ）と有機ＥＬ：ＥＬ１（電気光学素子）とが配置されたものである。そして、電源配線Ｖｐと共通配線Ｖｃｏｍとの間に、スイッチ用ＴＦＴ：Ｑ１２（第６スイッチ用トランジスタ）と、駆動用ＴＦＴ：Ｑ１と、スイッチ用ＴＦＴ：Ｑ３（第１スイッチ用トランジスタ）と有機ＥＬ：ＥＬ１とがこの順で直列に接続されている。

駆動用ＴＦＴ：Ｑ１のゲート端子（電流制御端子）と電源配線Ｖｐとの間にはコンデンサＣ５（第１コンデンサ）が接続されている。また、駆動用ＴＦＴ：Ｑ１のゲート端子とドレイン端子（電流出力端子）との間にはスイッチ用ＴＦＴ：Ｑ２（第２スイッチ用トランジスタ）が接続されている。また、駆動用ＴＦＴ：Ｑ１のソース端子（基準電位端子）とデータ配線Ｄｊとの間にスイッチ用ＴＦＴ：Ｑ１１（第５スイッチ用トランジスタ）が接続されている。

各スイッチ用ＴＦＴ：Ｑ２，Ｑ３のゲート端子は順に制御配線Ｐｉ，Ｒｉに接続され、スイッチ用ＴＦＴ：Ｑ１１，Ｑ１２のゲート端子はゲート配線Ｇｉに接続されている。

なお、駆動用ＴＦＴ：Ｑ１およびスイッチ用ＴＦＴ：Ｑ３，Ｑ１２はｐ型ＴＦＴであり、スイッチ用ＴＦＴ：Ｑ２，Ｑ１１はｎ型ＴＦＴである。

以下、この画素回路Ａｉｊの動作を図１９のタイミングチャートを用いて説明する。

図１９においてＧｉ，Ｒｉ，Ｐｉは画素回路Ａｉｊに対応し、Ｇｉ＋１，Ｒｉ＋１，Ｐｉ＋１は画素回路Ａｉ＋１ｊに対応する。Ｄｊはデータ配線Ｄｊに供給する第１ｂｉｔ〜第８ｂｉｔのデータを示している。

図１９のタイミングチャートでは、ブランキング期間は、制御配線ＲｉがＨｉｇｈとなる、時刻３ｔ１〜６ｔ１の期間である。あるいは、ゲート配線ＧｉがＨｉｇｈとなる、時刻２ｔ１〜６ｔ１の期間をブランキング期間とすることもできる。また、閾値補償期間（第１期間）は、後述の説明から分かるように、時刻４ｔ１〜５ｔ１の期間である。また、時刻４ｔ１〜６ｔ１の期間は画素回路Ａｉｊに第７ｂｉｔのデータを設定する選択期間である。

時刻２ｔ１において、ゲート配線ＧｉをＨｉｇｈ（ＧＨ）としてスイッチ用ＴＦＴ：Ｑ１２をＯＦＦ状態として、スイッチ用ＴＦＴ：Ｑ１１をＯＮ状態とする。また、同時に制御配線ＰｉをＨｉｇｈ（ＧＨ）として、スイッチ用ＴＦＴ：Ｑ２をＯＮ状態とする。制御配線Ｒｉは時刻３ｔ１までＬｏｗ（ＧＬ）のままなので、駆動用ＴＦＴ：Ｑ１のゲート電位は低下し、駆動用ＴＦＴ：Ｑ１はＯＮ状態となる。そして、データ配線Ｄｊからスイッチ用ＴＦＴ：Ｑ１１、駆動用ＴＦＴ：Ｑ１、スイッチ用ＴＦＴ：Ｑ３を通して有機ＥＬ：ＥＬ１へ電流が流れる。

その後、時刻３ｔ１において、制御配線ＲｉがＨｉｇｈ（ＧＨ）となるので、スイッチ用ＴＦＴ：Ｑ３がＯＦＦ状態となる。そして、第７ｂｉｔのデータがデータ配線Ｄｊに与えられ始める時刻４ｔ１から、時刻５ｔ１において制御配線ＰｉがＬｏｗ（ＧＬ）となってスイッチ用ＴＦＴ：Ｑ２がＯＦＦとなるまで、駆動用ＴＦＴ：Ｑ１の閾値補償期間が続く。この閾値補償期間の最後にデータ配線Ｄｊに与えられる電位をＶｄａとすると、駆動用ＴＦＴ：Ｑ１のゲート電位はＶｄａ−Ｖｔｈとなる。そして、この駆動用ＴＦＴ：Ｑ１のゲート電位が、時刻５ｔ１において制御配線ＰｉがＬｏｗ（ＧＬ）となることで、保持される。

その後、時刻６ｔ１において、ゲート配線ＧｉをＬｏｗ（ＧＬ）としてスイッチ用ＴＦＴ：Ｑ１１をＯＦＦ状態として、スイッチ用ＴＦＴ：Ｑ１２をＯＮ状態とする。この結果、駆動用ＴＦＴ：Ｑ１のソース端子電位は電位Ｖｄａから電位Ｖｐに変化する。一方、駆動用ＴＦＴ：Ｑ１のゲート電位はＶｄａ−Ｖｔｈから変化しない。

その結果、選択期間である時刻４ｔ１〜６ｔ１の期間においてデータ配線Ｄｊに供給する電位Ｖｄａと電源配線Ｖｐの電位Ｖｐとの間に
Ｖｐ＞Ｖｄａ
の関係があれば、駆動用ＴＦＴ：Ｑ１のゲート・ソース間電圧Ｖｄｓの絶対値がＶｐ−Ｖｄａだけ大きくなるので、駆動用ＴＦＴ：Ｑ１はＯＮ状態となる。

逆に、
Ｖｐ＜Ｖｄａ
であれば、駆動用ＴＦＴ：Ｑ１のゲート・ソース間電圧Ｖｄｓの絶対値がＶｄａ−Ｖｐだけ小さくなるので、駆動用ＴＦＴ：Ｑ１はＯＦＦ状態となる。

その結果、上記ＯＮ状態となった駆動用ＴＦＴ：Ｑ１を流れる電流は、その閾値電圧Ｖｔｈに依らず一定となる。本実施の形態では、第１期間としての閾値補償期間は、データ配線Ｄｊから各画素の表示データに対応する電位が駆動用ＴＦＴＱ１のゲート端子に与えられて、コンデンサＣ１に、対応する電荷が保持される動作と同時（時刻４ｔ１〜５ｔ１）に行われる。時刻６ｔ１以降は第２期間となる。

以上のように、本実施の形態によれば、また、上記ブランキング期間のうち一部の時間だけ選択期間とするので、より多くのゲート配線Ｇｉを駆動でき、大容量化が可能となる。

〔実施の形態５〕
本実施の形態では、本発明の表示装置の第５の例について説明する。

本実施の形態に係る表示装置１も、図２に示す構成は同じであるので、その説明は省略する。

図２０に、本実施の形態に係る画素回路Ａｉｊの構成を示す。

この画素回路Ａｉｊでも、データ配線Ｄｊとゲート配線Ｇｉとが交差する付近に駆動用ＴＦＴ：Ｑ１（駆動用トランジスタ）と有機ＥＬ：ＥＬ１（電気光学素子）とが配置されている。

そして、電源配線Ｖｐと共通配線Ｖｃｏｍとの間に駆動用ＴＦＴ：Ｑ１と、スイッチ用ＴＦＴ：Ｑ３（第１スイッチ用トランジスタ）と、有機ＥＬ：ＥＬ１とがこの順で直列に接続されている。

駆動用ＴＦＴ：Ｑ１のゲート端子（電流制御端子）にはコンデンサＣ８（第１コンデンサ）の一方端子が接続され、そのコンデンサＣ８の他方端子と電位配線Ｖｓ（第２配線）との間にはスイッチ用ＴＦＴ：Ｑ１５（第８スイッチ用トランジスタ）が接続されている。また、コンデンサＣ８の他方端子とデータ配線Ｄｊとの間にスイッチ用ＴＦＴ：Ｑ１４（第７スイッチ用トランジスタ）が接続されている。

駆動用ＴＦＴ：Ｑ１のゲート端子とドレイン端子（電流出力端子）の間にはスイッチ用ＴＦＴ：Ｑ２（第２スイッチ用トランジスタ）が接続されている。

各スイッチ用ＴＦＴ：Ｑ２，Ｑ３ゲート端子は、順に制御配線Ｐｉ，Ｒｉに接続され、スイッチ用ＴＦＴ：Ｑ１４，１５のゲート端子はゲート配線Ｇｉに接続されている。

この、駆動用ＴＦＴ：Ｑ１，スイッチ用ＴＦＴ：Ｑ３，Ｑ１５はｐ型ＴＦＴであり、スイッチ用ＴＦＴ：Ｑ２，Ｑ１４はｎ型ＴＦＴである。

以下、この画素回路Ａｉｊの動作を図２１のタイミングチャートを用いて説明する。

図２６においてＧｉ，Ｒｉ，Ｐｉは画素回路Ａｉｊに対応し、Ｇｉ＋１，Ｒｉ＋１，Ｐｉ＋１は画素回路Ａｉ＋１ｊに対応する。Ｄｊはデータ配線Ｄｊに供給する第１ｂｉｔ〜第８ｂｉｔのデータを示している。

図２１のタイミングチャートでは、ブランキング期間は、制御配線ＲｉがＨｉｇｈとなる、時刻３ｔ１〜６ｔ１の期間である。あるいは、ゲート配線ＧｉがＨｉｇｈとなる、時刻２ｔ１〜６ｔ１の期間をブランキング期間とすることもできる。また、閾値補償期間（第１期間）は、後述の説明から分かるように、時刻４ｔ１〜５ｔ１の期間である。また、時刻４ｔ１〜６ｔ１の期間は画素回路Ａｉｊに第７ｂｉｔのデータを設定する選択期間である。

時刻２ｔ１において、ゲート配線ＧｉをＨｉｇｈ（ＧＨ）としてスイッチ用ＴＦＴ：Ｑ１５をＯＦＦ状態として、スイッチ用ＴＦＴ：Ｑ１４をＯＮ状態とする。また、同時に制御配線ＰｉをＨｉｇｈ（ＧＨ）として、スイッチ用ＴＦＴ：Ｑ２をＯＮ状態とする。制御配線Ｒｉは時刻３ｔ１までＬｏｗ（ＧＬ）のままなので、駆動用ＴＦＴ：Ｑ１のゲート電位は低下し、駆動用ＴＦＴ：Ｑ１はＯＮ状態となる。そして、電源配線Ｖｐから駆動用ＴＦＴ：Ｑ１、スイッチ用ＴＦＴ：Ｑ３を通して有機ＥＬ：ＥＬ１へ電流が流れる。

その後、時刻３ｔ１において、制御配線ＲｉがＨｉｇｈ（ＧＨ）となるので、スイッチ用ＴＦＴ：Ｑ３がＯＦＦ状態となる。そして、第７ｂｉｔのデータがデータ配線Ｄｊに与えられ始める時刻４ｔ１から、時間５ｔ１において制御配線ＰｉがＬｏｗ（ＧＬ）となってスイッチ用ＴＦＴ：Ｑ２がＯＦＦとなるまで、駆動用ＴＦＴ：Ｑ１の閾値補償期間が続く。

この閾値補償期間の最後にデータ配線Ｄｊに与えられる電位をＶｄａとすると、駆動用ＴＦＴ：Ｑ１のゲート電位はＶｐ−Ｖｔｈとなる。そして、コンデンサＣ８の両端に溜まる電荷はＶｄａ−（Ｖｐ−Ｖｔｈ）となる。

そして、この駆動用ＴＦＴ：Ｑ１のゲート電位が、時刻５ｔ１において制御配線ＰｉがＬｏｗ（ＧＬ）となることで、保持される。

その後、時刻６ｔ１において、ゲート配線ＧｉをＬｏｗ（ＧＬ）としてスイッチ用ＴＦＴ：Ｑ１４をＯＦＦ状態として、スイッチ用ＴＦＴ：Ｑ１５をＯＮ状態とする。

この結果、コンデンサＣ８の他方端子電位は電位ＶｄａからＶｓに変化する。

その結果、選択期間である時刻４ｔ１〜６ｔ１の期間においてデータ配線Ｄｊに供給する電圧Ｖｄａと電位配線Ｖｓの電位Ｖｓとの間に、
Ｖｓ＜Ｖｄａ
の関係がれば、駆動用ＴＦＴ：Ｑ１のゲート・ソース間電圧Ｖｄｓの絶対値が大きくなるので、駆動用ＴＦＴ：Ｑ１はＯＮ状態となる。

逆に、
Ｖｓ＞Ｖｄａ
であれば、駆動用ＴＦＴ：Ｑ１のゲート・ソース間電圧Ｖｄｓの絶対値が小さくなるので、駆動用ＴＦＴ：Ｑ１はＯＦＦ状態となる。

その結果、上記ＯＮ状態となった駆動用ＴＦＴ：Ｑ１を流れる電流は、その閾値電圧Ｖｔｈに依らず一定となる。本実施の形態では、第１期間としての閾値補償期間は、データ配線Ｄｊから各画素の表示データに対応する電位が駆動用ＴＦＴＱ１のゲート端子に与えられて、コンデンサＣ１に、対応する電荷が保持される動作と同時（時刻４ｔ１〜５ｔ１）に行われる。時刻６ｔ１以降は第２期間となる。

また、上記ブランキング期間のうち一部の時間だけ選択期間とするので、より多くのゲート配線Ｇｉを駆動でき、大容量化が可能となる。

〔実施の形態６〕
本実施の形態では、本発明の表示装置の第６の例について説明する。

本実施の形態に係る表示装置１も、図２に示す構成は同じであるので、その説明は省略する。

図２２に、本実施の形態に係る画素回路Ａｉｊの構成を示す。

この画素回路Ａｉｊでも、データ配線Ｄｊとゲート配線Ｇｉとが交差する付近に駆動用ＴＦＴ：Ｑ１（駆動用トランジスタ）と有機ＥＬ：ＥＬ１（電気光学素子）とが配置されている。そして、電源配線Ｖｐと共通配線Ｖｃｏｍとの間に駆動用ＴＦＴ：Ｑ１と、スイッチ用ＴＦＴ：Ｑ３（第１スイッチ用トランジスタ）と、有機ＥＬ：ＥＬ１とがこの順で直列に接続されている。

駆動用ＴＦＴ：Ｑ１のゲート端子（電流制御端子）にはコンデンサＣ６（第１コンデンサ）の一方端子が接続され、そのコンデンサＣ６の他方端子と電源配線Ｖｐとの間にはコンデンサＣ７（第３コンデンサ）が接続されている。また、コンデンサＣ６の他方端子とデータ配線Ｄｊとの間にスイッチ用ＴＦＴ：Ｑ１３（第７スイッチ用トランジスタ）が接続されている。駆動用ＴＦＴ：Ｑ１のゲート端子とドレイン端子（電流出力端子）との間にはスイッチ用ＴＦＴ：Ｑ２（第２スイッチ用トランジスタ）が接続されている。

各スイッチ用ＴＦＴ：Ｑ２，Ｑ３，Ｑ１３のゲート端子は、順に制御配線Ｐｉ、制御配線Ｒｉ、ゲート配線Ｇｉに接続されている。

また、駆動用ＴＦＴ：Ｑ１およびスイッチ用ＴＦＴ：Ｑ３はｐ型ＴＦＴであり、スイッチ用ＴＦＴ：Ｑ２，Ｑ１３はｎ型ＴＦＴである。

なお、この画素回路構成で用いる時間分割階調表示は、図２３に示す時間配列とする。即ち、第１ｂｉｔ〜第８ｂｉｔの各重みは１：２：４：７：１４：１７：１８：０とする。この６４階調表示を、各画素で表示する順番をｂｉｔ重みが１８：１７：１：２：７：４：１４：０となるよう並べ替える。そして、最後の重み０の第８ｂｉｔのデータは全期間をブランキング期間とし、長さを９ｂｉｔ期間とする。第１ｂｉｔ〜第７ｂｉｔにはブランキング期間は存在しない。

以下、この画素回路Ａｉｊの動作を図２４のタイミングチャートを用いて説明する。

図２４においてＧｉ，Ｒｉ，Ｐｉは画素回路Ａｉｊに対応し、Ｇｉ＋１，Ｒｉ＋１，Ｐｉ＋１は画素回路Ａｉ＋１ｊに対応する。Ｄｊはデータ配線Ｄｊに供給する第１ｂｉｔ〜第８ｂｉｔのデータを示している。

時刻１４ｔ１〜１６ｔ１の期間は画素回路Ａｉｊに第８ｂｉｔのデータを設定する選択期間である。時刻１４ｔ１〜１５ｔ１にかけて、ゲート配線ＧｉをＨｉｇｈ（ＧＨ）としてスイッチ用ＴＦＴ：Ｑ１３をＯＮ状態として、データ配線Ｄｊより電位Ｖｘを入力する。その後、時刻１５ｔ１において制御配線ＰｉをＨｉｇｈ（ＧＨ）としてスイッチ用ＴＦＴ：Ｑ２をＯＮ状態とし、この電位Ｖｘに対応する電荷をコンデンサＣ６，Ｃ７に保持させる。制御配線Ｒｉは時刻１６ｔ１までＬｏｗ（ＧＬ）のままなので、駆動用ＴＦＴ：Ｑ１のドレイン電位は低下する。駆動用ＴＦＴ：Ｑ１のドレイン端子とゲート端子とはスイッチ用ＴＦＴ：Ｑ２で短絡されているので、駆動用ＴＦＴ：Ｑ１のゲート電位も低下し、駆動用ＴＦＴ：Ｑ１はＯＮ状態となる。そして、電源配線Ｖｐから駆動用ＴＦＴ：Ｑ１およびスイッチ用ＴＦＴ：Ｑ３を通して有機ＥＬ：ＥＬ１へ電流が流れる。

その後、時刻１６ｔ１において、制御配線ＲｉをＨｉｇｈ（ＧＨ）とし、スイッチ用ＴＦＴ：Ｑ３をＯＦＦ状態とする。そして、時刻３１ｔ１で制御配線ＰｉをＬｏｗとする迄、この状態を保持する。

この結果、電源配線Ｖｐの電位をＶｐ、駆動用ＴＦＴ：Ｑ１の閾値電圧をＶｔｈとすると、駆動用ＴＦＴ：Ｑ１のゲート電位はＶｐ−Ｖｔｈとなる。

そして、時刻３１ｔ１において、制御配線ＰｉをＬｏｗ（ＧＬ）として、この駆動用ＴＦＴ：Ｑ１のゲート電位Ｖｐ−Ｖｔｈを保持する。

本実施の形態では、上記コンデンサＣ６の両端の電位差を設定するために、この全期間がブランキング期間である第８ｂｉｔデータが必要である。

即ち、第８ｂｉｔデータとしてＶＨを用い、コンデンサＣ７の両端のデンサをＶｐ−ＶＨに設定する（図２４では時刻１４ｔ１〜１５ｔ１の間がこの設定期間になる）。そして、図２４に示すように、その後、時刻１５ｔ１〜３１ｔ１の間（この長さはブランキング期間以内なら適当でも良い）、制御配線Ｐｉをハイとして、スイッチ用ＴＦＴ：Ｑ２をオンさせることで、駆動用ＴＦＴ：Ｑ１の閾値補償を行う。その結果、コンデンサＣ６の両端の電位差はＶＨ−（Ｖｐ−Ｖｔｈ）となる。

このように、他のｂｉｔのデータ書き込みにブランキング期間がないため、この第８ｂｉｔデータ表示期間（時刻１４ｔ１〜３２ｔ１の期間）をブランキング期間として用い、駆動用ＴＦＴ：Ｑ１の閾値補償を行うのがこの実施の形態である。

次に、時刻３２ｔ１において、制御配線ＲｉをＬｏｗ（ＧＬ）としてスイッチ用ＴＦＴ：Ｑ３をＯＮ状態とする。また、時刻３２ｔ１〜３３ｔ１にかけ、ゲート配線ＧｉをＨｉｇｈ（ＧＨ）として、スイッチ用ＴＦＴ：Ｑ１３をＯＮとして、データ配線ＤｊよりコンデンサＣ６，Ｃ７へ第７ｂｉｔに対応した電位Ｖｄａを与える。

この電位Ｖｄａと先に与えた電位Ｖｘとの間に、
Ｖｘ＞Ｖｄａ
の関係があれば、駆動用ＴＦＴ：Ｑ１のゲート・ソース間電圧Ｖｇｓの絶対値が大きくなり、駆動用ＴＦＴ：Ｑ１はＯＮ状態となる。

逆に、
Ｖｘ＜Ｖｄａ
であれば、駆動用ＴＦＴ：Ｑ１のゲート・ソース間電圧Ｖｇｓの絶対値が小さくなるので、駆動用ＴＦＴ：Ｑ１はＯＦＦ状態となる。

第１ｂｉｔ〜第７ｂｉｔの表示について詳述すれば以下の通りである。

図２４にあるように、ゲート配線ＧｉがＨｉｇｈのとき、スイッチ用ＴＦＴ：Ｑ１３がＯＮになって、コンデンサＣ７の電位をＶＨかＶＬに置き換える。

このとき、コンデンサＣ６の電荷は変化しないので、ＶＨ（オフ）のとき駆動用ＴＦＴ：Ｑ１のゲート電位はＶｐ−Ｖｔｈ（Ｖｔｈ＞０）となる。即ち、このときのコンデンサＣ６の両端の電位はＶＨ−（Ｖｐ−Ｖｔｈ）となる。ＶＬ（オン）のとき駆動用ＴＦＴ：Ｑ１のゲート電位はＶｐ−Ｖｔｈ−ＶＨ＋ＶＬ（Ｖｔｈ＞０）となる。

ＶＨ＞ＶＬであるから、駆動用ＴＦＴ：Ｑ１のゲート電位はＶｐ−Ｖｔｈより低い電圧（即ちオン電圧）になる。

このようにゲート配線ＧｉがＨｉｇｈの時のデータ配線Ｄｊの電位により、駆動用ＴＦＴ：Ｑ１のゲート電位が設定される。

本実施の形態では、第１期間としての閾値補償期間は、データ配線Ｄｊから各画素の表示データに対応する電位が第８ｂｉｔのデータの電位で代用されて駆動用ＴＦＴＱ１のゲート端子に与えられて、コンデンサＣ１に、対応する電荷が保持された状態から始まる。第２期間は、第１ｂｉｔ〜第７ｂｉｔのそれぞれについてゲート配線ＧｉがＨｉｇｈになる時刻以降の期間（図２４の第７ｂｉｔでは時刻３２ｔ１以降の期間）となる。

このように本実施の形態によれば、閾値補償期間のうち一部の時間だけ選択期間とするので、より多くのゲート配線Ｇｉを駆動でき、大容量化が可能となる。このように、本発明の効果は明らかである。

以上、各実施の形態について述べた。

以上のように本発明の表示装置およびその駆動方法によれば、各画素は、駆動用トランジスタ（Ｑ１）の閾値電圧補償期間において、データ配線（データ配線Ｄｊ）を占有する必要がない。このため、１画素当たりの選択期間を短くでき、表示できる画素数を増やすことができる。

特に、１フレームに複数回、駆動用トランジスタ（Ｑ１）の出力状態を切り替えて時間分割階調表示を行う場合、駆動用トランジスタ（Ｑ１）の出力状態を設定するためにデータ配線（データ配線Ｄｊ）を占有できる時間（選択期間）を短くする必要がある。

例えば、８ｂｉｔ階調の場合、ＱＶＧＡを表示するためには、１回当たりのデータ配線（データ配線Ｄｊ）の占有時間は
１／（６０×３２０×８）≒６．５μｓ
以下に収める必要がある。ここで、「６０」は１秒当たりのフレーム数、「３２０」は図９の３２０ライン、「８」は図４の１単位時間の占有時間数である。

しかし、従来例で示した画素回路構成及びその駆動方法では、１回当たりのデータ配線（データ配線Ｄｊ）を占有時間が数十μｓ必要であり、ＱＶＧＡ表示はできないことになる。

一方、本発明を用いれば、１回当たりのデータ配線（データ配線Ｄｊ）を数μｓ以下に収められるので、ＱＶＧＡ表示も可能となる。

このように、本発明を用いれば、表示パネルの大容量化が可能となるので、その効果は明らかである。

本発明は、電流駆動型の電気光学素子を用いる表示装置に広く適用することができる。

本発明の実施の形態１に係る表示装置における画素回路構成を示す回路図である。 本発明の表示装置の構成を示す回路ブロック図である。 本発明の実施の形態１〜５に係る表示装置の第１の時間配列を示す図である。 図３の時間配列における１フレーム期間のデータ信号を示す前半部分のタイミング図である。 図３の時間配列における１フレーム期間のデータ信号を示す後半部分のタイミング図である。 図４の画素回路の動作タイミングを示す第１の波形図である。 図４の画素回路において、駆動用ＴＦＴのゲート電位Ｖｇ，ドレイン電位Ｖｄおよびソース・ドレイン間電流Ｉｄｓの変化をシミュレーションした結果を示す第１のグラフである。 図４の画素回路において、駆動用ＴＦＴのゲート電位Ｖｇ，ドレイン電位Ｖｄおよびソース・ドレイン間電流Ｉｄｓの変化をシミュレーションした結果を示す第２のグラフである。 本発明の実施の形態１〜５に係る表示装置の第２の時間配列を示す図である。 図４の画素回路の動作タイミングを示す第２の波形図である。 本発明の実施の形態２に係る表示装置における画素回路構成を示す回路図である。 図１１の画素回路及び駆動回路の動作タイミングを示す波形図である。 本発明の実施の形態２に係る表示装置における変形例の画素回路構成を示す回路図である。 図１３の画素回路及び駆動回路の動作タイミングを示す波形図である。 本発明の実施の形態３に係る表示装置における画素回路構成を示す回路図である。 図１５の画素回路及び駆動回路の動作タイミングを示す波形図である。 本発明の実施の形態３に係る表示装置における変形例の画素回路構成を示す回路図である。 本発明の実施の形態４に係る表示装置における画素回路構成を示す回路図である。 図１８の画素回路及び駆動回路の動作タイミングを示す波形図である。 本発明の実施の形態５に係る表示装置における画素回路構成を示す回路図である。 図２０の画素回路及び駆動回路の動作タイミングを示す波形図である。 本発明の実施の形態６に係る表示装置における画素回路構成を示す回路図である。 本発明の実施の形態６に係る表示装置の時間配列を示す図である。 図２２の画素回路構成の動作タイミングを示す波形図である。 従来の表示装置における画素回路の第１の構成例を示す回路図である。 従来の表示装置における画素回路の第２の構成例を示す回路図である。

符号の説明

Ｑ１ 駆動用ＴＦＴ（駆動用トランジスタ）
Ｑ２ スイッチ用ＴＦＴ（第２スイッチ用トランジスタ）
Ｑ３ スイッチ用ＴＦＴ（第１スイッチ用トランジスタ）
Ｑ４ スイッチ用ＴＦＴ（第３スイッチ用トランジスタ）
Ｑ５ スイッチ用ＴＦＴ（第５スイッチ用トランジスタ）
Ｑ６ 駆動用ＴＦＴ（駆動用トランジスタ）
Ｑ７ スイッチ用ＴＦＴ（第２スイッチ用トランジスタ）
Ｑ８ スイッチ用ＴＦＴ（第１スイッチ用トランジスタ）
Ｑ９ スイッチ用ＴＦＴ（第４スイッチ用トランジスタ）
Ｑ１１ スイッチ用ＴＦＴ（第５スイッチ用トランジスタ）
Ｑ１２ スイッチ用ＴＦＴ（第６スイッチ用トランジスタ）
Ｑ１３ スイッチ用ＴＦＴ（第７スイッチ用トランジスタ）
Ｑ１４ スイッチ用ＴＦＴ（第７スイッチ用トランジスタ）
Ｑ１５ スイッチ用ＴＦＴ（第８スイッチ用トランジスタ）
Ｃ１ コンデンサ（第１コンデンサ）
Ｃ３ コンデンサ（第２コンデンサ）
Ｃ４ コンデンサ（第２コンデンサ）
Ｃ５ コンデンサ（第１コンデンサ）
Ｃ６ コンデンサ（第１コンデンサ）
Ｃ７ コンデンサ（第３コンデンサ）
ＥＬ１ 有機ＥＬ（電気光学素子）
Ｄｊ データ配線
Ｕｉ 電位配線（第１配線）
Ｖｐ 電源配線
Ｖｓ 電位配線（第２配線）

Claims (14)

1. 表示光源としての電流駆動型の電気光学素子と、電流制御端子と基準電位端子との間に印加される電圧により制御される出力電流を電流出力端子から上記電気光学素子に駆動電流として供給する駆動用トランジスタとが、マトリックス状に設けられた各画素に配置され、上記駆動電流が、データ配線から上記各画素に供給される、上記電気光学素子の点灯または消灯を示すデジタルの表示データに対応する表示装置において、
   上記駆動用トランジスタと第１スイッチ用トランジスタと上記電気光学素子とが直列に接続され、
   上記駆動用トランジスタの上記電流制御端子に第１コンデンサの一方端子が接続され、
   上記駆動用トランジスタの上記電流制御端子と上記電流出力端子との間に第２スイッチ用トランジスタが接続され、
   上記第２スイッチ用トランジスタがＯＮ状態であるとともに上記第１スイッチ用トランジスタがＯＦＦ状態であり、上記データ配線から上記各画素の上記表示データに対応する電位であって、上記表示データが点灯を示すものである場合には上記駆動用トランジスタをＯＮ状態とする電位が、また、上記表示データが消灯を示すものである場合には上記駆動用トランジスタをＯＦＦ状態とする電位が、上記駆動用トランジスタの上記電流制御端子に伝達される表示データ付与期間と、
   上記表示データ付与期間の後に続く第１期間であって、上記第２スイッチ用トランジスタがＯＮ状態であるとともに上記第１スイッチ用トランジスタがＯＦＦ状態であり、上記データ配線から上記電流制御端子への上記電位の伝達が遮断される第１期間とを経る動作を行い、
   上記動作を行った後の第２期間において、上記第１コンデンサの他方端子の電位または、上記駆動用トランジスタの上記基準電位端子の電位が変化することにより、上記駆動用トランジスタの出力電流が設定されることを特徴とする表示装置。
2. 上記第１コンデンサの上記他方端子は第１配線に接続されていることを特徴とする請求項１に記載の表示装置。
3. 上記第２期間に上記第１配線の電位が変化して、上記駆動用トランジスタがＯＦＦ状態からＯＮ状態に変化する、または、ＯＦＦ状態を維持することにより、上記駆動電流の有無が決定されることを特徴とする請求項２に記載の表示装置。
4. 上記駆動用トランジスタの上記電流出力端子と上記データ配線との間に第３スイッチ用トランジスタが接続されていることを特徴とする請求項１から３までのいずれか１項に記載の表示装置。
5. 上記表示データ付与期間に上記第３スイッチ用トランジスタがＯＮ状態となることを特徴とする請求項４に記載の表示装置。
6. 上記駆動用トランジスタの上記電流制御端子と上記データ配線との間に第４スイッチ用トランジスタが接続されていることを特徴とする請求項１から３までのいずれか１項に記載の表示装置。
7. 上記駆動用トランジスタの上記電流出力端子と上記データ配線とは第２コンデンサを介して接続されていることを特徴とする請求項１から３までのいずれか１項に記載の表示装置。
8. 上記駆動用トランジスタの上記基準電位端子と上記データ配線との間に第５スイッチ用トランジスタが接続され、
   上記駆動用トランジスタの上記基準電位端子と、上記駆動用トランジスタの出力電流を生成する電源の電位を与える電源配線との間に、第６スイッチ用トランジスタが接続されていることを特徴とする請求項１に記載の表示装置。
9. 上記第１コンデンサの上記他方端子と、上記駆動用トランジスタの出力電流を生成する電源の電位を与える電源配線との間に、第３コンデンサが接続され、
   上記第１コンデンサの上記他方端子と上記データ配線との間に第７スイッチ用トランジスタが接続されていることを特徴とする請求項１に記載の表示装置。
10. 上記第１コンデンサの上記他方端子と所定の電位を与える第２配線との間に第８スイッチ用トランジスタが接続され、
    上記第１コンデンサの上記他方端子と上記データ配線との間に第７スイッチ用トランジスタが接続されていることを特徴とする請求項１に記載の表示装置。
11. 表示光源としての電流駆動型の電気光学素子と、電流制御端子と基準電位端子との間に印加される電圧により制御される出力電流を電流出力端子から上記電気光学素子に駆動電流として供給する駆動用トランジスタとが、マトリックス状に設けられた各画素に配置され、上記駆動電流が、データ配線から上記各画素に供給される、上記電気光学素子の点灯または消灯を示すデジタルの表示データに対応する表示装置において、
    上記駆動用トランジスタと第１スイッチ用トランジスタと上記電気光学素子とが直列に接続され、
    上記駆動用トランジスタの上記電流制御端子に第１コンデンサの一方端子が接続され、
    上記駆動用トランジスタの上記電流制御端子と上記電流出力端子との間に第２スイッチ用トランジスタが接続され、
    上記駆動用トランジスタの上記電流制御端子と上記データ配線との間に第４スイッチ用トランジスタが接続され、
    上記データ配線から上記各画素の上記表示データに対応する電位であって、上記表示データが点灯を示すものである場合には上記駆動用トランジスタをＯＮ状態とする電位が、また、上記表示データが消灯を示すものである場合には上記駆動用トランジスタをＯＦＦ状態とする電位が、上記駆動用トランジスタの上記電流制御端子に与えられて、上記第１コンデンサに、対応する電荷が保持された状態から始まる、あるいは、対応する電荷を保持する動作と同時に行われる第１期間において、上記第２スイッチ用トランジスタがＯＮ状態となり、上記第１スイッチ用トランジスタがＯＦＦ状態となり、
    第２期間において、上記第１コンデンサの他方端子の電位または、上記駆動用トランジスタの上記基準電位端子の電位が変化することにより、上記駆動用トランジスタの出力電流が設定されることを特徴とする表示装置。
12. 表示光源としての電流駆動型の電気光学素子と、電流制御端子と基準電位端子との間に印加される電圧により制御される出力電流を電流出力端子から上記電気光学素子に駆動電流として供給する駆動用トランジスタとが、マトリックス状に設けられた各画素に配置され、上記駆動電流が、データ配線から上記各画素に供給される、上記電気光学素子の点灯または消灯を示すデジタルの表示データに対応する表示装置において、
    上記駆動用トランジスタと第１スイッチ用トランジスタと上記電気光学素子とが直列に接続され、
    上記駆動用トランジスタの上記電流制御端子に第１コンデンサの一方端子が接続され、
    上記駆動用トランジスタの上記電流制御端子と上記電流出力端子との間に第２スイッチ用トランジスタが接続され、
    上記駆動用トランジスタの上記電流出力端子と上記データ配線とは第２コンデンサを介して接続され、
    上記データ配線から上記各画素の上記表示データに対応する電位であって、上記表示データが点灯を示すものである場合には上記駆動用トランジスタをＯＮ状態とする電位が、また、上記表示データが消灯を示すものである場合には上記駆動用トランジスタをＯＦＦ状態とする電位が、上記駆動用トランジスタの上記電流制御端子に与えられて、上記第１コンデンサに、対応する電荷が保持された状態から始まる、あるいは、対応する電荷を保持する動作と同時に行われる第１期間において、上記第２スイッチ用トランジスタがＯＮ状態となり、上記第１スイッチ用トランジスタがＯＦＦ状態となり、
    第２期間において、上記第１コンデンサの他方端子の電位または、上記駆動用トランジスタの上記基準電位端子の電位が変化することにより、上記駆動用トランジスタの出力電流が設定されることを特徴とする表示装置。
13. 上記第１コンデンサの上記他方端子は第１配線に接続されていることを特徴とする請求項１１または１２に記載の表示装置。
14. 表示光源としての電流駆動型の電気光学素子と、電流制御端子と基準電位端子との間に印加される電圧により制御される出力電流を電流出力端子から上記電気光学素子に駆動電流として供給する駆動用トランジスタとが、マトリックス状に設けられた各画素に配置され、上記駆動電流が、データ配線から上記各画素に供給される、上記電気光学素子の点灯または消灯を示すデジタルの表示データに対応する表示装置において、
    上記駆動用トランジスタと第１スイッチ用トランジスタと上記電気光学素子とが直列に接続され、
    上記駆動用トランジスタの上記電流制御端子に第１コンデンサの一方端子が接続され、
    上記駆動用トランジスタの上記電流制御端子と上記電流出力端子との間に第２スイッチ用トランジスタが接続された表示装置の駆動方法であって、
    上記第２スイッチ用トランジスタがＯＮ状態であるとともに上記第１スイッチ用トランジスタがＯＦＦ状態であり、上記データ配線から上記各画素の上記表示データに対応する電位であって、上記表示データが点灯を示すものである場合には上記駆動用トランジスタをＯＮ状態とする電位が、また、上記表示データが消灯を示すものである場合には上記駆動用トランジスタをＯＦＦ状態とする電位が、上記駆動用トランジスタの上記電流制御端子に伝達される表示データ付与期間と、
    上記表示データ付与期間の後に続く第１期間であって、上記第２スイッチ用トランジスタがＯＮ状態であるとともに上記第１スイッチ用トランジスタがＯＦＦ状態であり、上記データ配線から上記電流制御端子への上記電位の伝達が遮断される第１期間とを経る動作を行い、
    上記動作を行った後の第２期間において、上記第１コンデンサの他方端子の電位または、上記駆動用トランジスタの上記基準電位端子電位を変化させることにより、上記駆動用トランジスタの出力電流を設定することを特徴とする表示装置の駆動方法。

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