JP4166560B2

JP4166560B2 - アバランシェフォトダイオード及びその製造方法

Info

Publication number: JP4166560B2
Application number: JP2002365336A
Authority: JP
Inventors: 栄治柳生
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2002-12-17
Filing date: 2002-12-17
Publication date: 2008-10-15
Anticipated expiration: 2022-12-17
Also published as: JP2004200302A

Description

【０００１】
【発明の属する技術分野】
本発明は、光通信用のアバランシェフォトダイオード及びその製造方法に関し、特に低暗電流を実現するものである。
【０００２】
【従来の技術】
従来のアバランシェフォトダイオードとして、メサ型ｐｎ接合フォトダイオードで問題となる表面リーク暗電流を低減し、低暗電流で信頼性の高い超格子アバランシェフォトダイオードを実現する技術が渡邊らによって開示されている（例えば、特許文献１参照）。さらに渡邊らは、Ｔｉ注入されたガードリングを有することにより、低い暗電流特性を実現でき、光レシーバ用として高速性と高信頼性を実現できる実用的なアバランシェフォトダイオードが得られることを述べている（例えば、非特許文献１参照）。
【０００３】
【特許文献１】
特開平７−３１２４４２号公報（第３頁、第１図）
【非特許文献１】
JOURNAL OF LIGHTWAVE TECHNOLOGY,VOL.18.NO.12,DECEMBER 2000.（第２０００頁、第１図）
【０００４】
【発明が解決しようとする課題】
しかしながら、従来のアバランシェフォトダイオードは、受光領域周辺部でのエッジ・ブレークダウンを防ぐため、周辺部の電界緩和層のｐ導電型を補償してガードリングを形成しているので、トレンチを形成しＴiイオン注入を行なわなければならず、エッチングストッパー層を設けることが必要であり、また、ガードリング部の光吸収層の電界強度が高くなるのでトンネル暗電流が大きくなるなどの問題点があった。
【０００５】
本発明は、上記のような問題点を解決するためになされたものであり、簡便な構造で低い暗電流を有するアバランシェフォトダイオード及びその製造方法を得る事を目的としている。
【０００６】
【課題を解決するための手段】
本発明に係るアバランシェフォトダイオードは、半導体基板上に、半導体層として少なくともアバランシェ増倍層と、第２導電型電界緩和層と、光吸収層と、第１導電型半導体窓層とを順に積層し、前記アバランシェ増倍層と前記光吸収層との間の全面に前記第２導電型電界緩和層を形成し、前記第１導電型半導体窓層の中に第２導電型領域を形成したものである。
また、本発明に係るアバランシェフォトダイオードの製造方法は、半導体基板上に、半導体層として少なくともアバランシェ増倍層と、第２導電型電界緩和層と、光吸収層と、第１導電型半導体窓層とをエピタキシャル成長装置により順に積層し、前記アバランシェ増倍層と前記光吸収層との間の全面に前記第２導電型電界緩和層を形成し、前記第１導電型半導体窓層の中に第２導電型領域を形成したものである。
【０００７】
【発明の実施の形態】
実施の形態１．
図１は、本発明の実施の形態１に係るアバランシェフォトダイオードの構造を示す断面図である。ここでは第１導電型としてｎ型、第２導電型としてｐ型を用いている。
【０００８】
各半導体層の作製は、ｎ型ＩｎＰ基板２上に、有機金属気相成長法（ＭＯ−ＣＶＤ）や分子線エピタキシャル成長法（ＭＢＥ）などを用いて実現できる。本実施の形態１は、以下の工程順で作製したものである。前記ｎ型ＩｎＰ基板２上に、キャリア濃度１〜５×１０^１８ｃｍ^−３のｎ型ＩｎＰバッファ層３を厚み０．１〜１μｍに、ｉ型ＡｌＩｎＡｓアバランシェ増倍層４を厚み０．１〜０．３μｍに、キャリア濃度０．５〜１×１０^１８ｃｍ^−３のｐ型ＩｎＰ電界緩和層５を厚み０．０３〜０．０６μｍに、キャリア濃度１〜５×１０^１５ｃｍ^−３のｐ⁻型ＧａＩｎＡｓ光吸収層６を厚み１〜１．５μｍに、キャリア濃度０．０１〜１×１０^１７ｃｍ^−３のｎ⁻型ＩｎＰ窓層７を厚み０．５〜１μｍに、キャリア濃度１〜５×１０^１８ｃｍ^−３のｐ型ＧａＩｎＡｓコンタクト層８を厚み０．１〜０．５μｍに順次成長させた。
【０００９】
次に、直径２５μｍの円形をくり貫いたＳｉＯｘ膜をマスクとして、マスクのかかっていない円形部にｐ型導電領域１１をＺｎ選択熱拡散手法で形成する。続いて前記ｐ型ＧａＩｎＡｓコンタクト層８が、前記ｐ型導電領域１１上で幅５μｍの同心円状にだけ残るようにエッチング除去される。このウェハにＳｉＮｘ表面保護膜兼反射防止膜１０を蒸着形成し、前記ｐ型ＧａＩｎＡｓコンタクト層８の上部にある前記ＳｉＮｘ表面保護膜兼反射防止膜１０を取り除き、前記ｐ型ＧａＩｎＡｓコンタクト層８の上にｐ電極９をＡｕＺｎで形成する。最後に前記ｎ型ＩｎＰ基板２において、ｎ型ＩｎＰバッファ層３が積層されている面と逆の面を研摩し、ｎ電極１をＡｕＧｅＮｉで形成する。
【００１０】
上記の工程で作製されたアバランシェフォトダイオードの動作を以下に説明する。ｎ電極側が＋、ｐ電極側が−となるように外部から逆バイアス電圧を加えた状態で、前記ｐ電極９側から前記ｐ型導電領域１１に検出しようとする光を入射させる。ここで、光通信波長帯である１．３μｍ帯あるいは１．５μｍ帯の近赤外領域の光を入射させると、光は前記ｐ⁻型ＧａＩｎＡｓ光吸収層６において吸収されて電子−ホール対を発生し、電子は前記ｎ電極１側、ホールは前記ｐ電極９側に移動する。逆バイアス電圧が充分に高い時、前記ｉ型ＡｌＩｎＡｓアバランシェ増倍層４において電子はイオン化して新たな電子−ホール対を生成し、新たに生成された電子、ホールと共にさらなるイオン化を引き起こす事によって、電子、ホールが雪崩的に増倍するアバランシェ増倍が引き起こされる。
【００１１】
次に、図１に示す本発明の構造における電界強度について説明する。図２は図１のＡ−Ａ’断面における電界強度分布を表した図であり、図３は図１のＢ−Ｂ’断面及びＣ−Ｃ’断面における電界強度分布を表した図である。図２及び図３の横軸の符号は積層された半導体層を示している。図２に示すように、最も高電界となる部分は前記ｉ型ＡｌＩｎＡｓアバランシェ増倍層４となる。さらに図３のＢ−Ｂ’断面における電界強度分布が示すように、その中でも前記ｐ型導電領域１１直下の受光領域中央部が最も高い領域となり、周辺部にゆく程電界強度は小さくなる。また図３のＣ−Ｃ’断面における電界強度分布が示すように、前記ｐ型導電領域１１の周辺部の電界強度は拡散領域の有限の曲率により中央部よりも高くなるが、図３のＢ−Ｂ’断面における電界強度分布と比較すると前記ｉ型ＡｌＩｎＡｓアバランシェ増倍層４にかかる電界強度よりは低いため、エッジ・ブレークダウンとして知られる周辺部での電流を抑えることができ、アバランシェフォトダイオードとして働かせることができる。
【００１２】
さらに、拡散領域周辺の電界強度が局所的に高い領域、すなわち図３のＣ−Ｃ’断面において前記ｐ型導電領域１１の周辺部で電界強度が高くなっている部分は、前記ｐ⁻型ＧａＩｎＡｓ光吸収層６よりもバンドギャップの大きな半導体層である前記ｎ⁻型ＩｎＰ窓層７と接合することにより、前記電界強度が高くなっている部分からのトンネル暗電流を抑制する事ができる。従って、図１に示した本発明の構造を有するアバランシェフォトダイオードは、エッジ・ブレークダウンを抑制するガードリングと呼ばれる構造をわざわざ作製せずに済み、簡便に低暗電流で高信頼性を有するアバランシェフォトダイオードを実現することができる。
【００１３】
上記実施の形態１では、増倍層をＡｌＩｎＡｓとしたものについて説明したが、ＩｎＰに格子整合し電子のイオン化率がホールのイオン化率より大きい半導体であればよく、ＧａＩｎＡｓＰや、ＡｌＩｎＡｓ/ＡｌＧａＩｎＡｓ超格子やＡｌＩｎＡｓ/ＧａＩｎＡｓＰ超格子構造としてもよい。また、その他の層においても、ＩｎＰに格子整合しておりバンドギャップの似通った半導体層であれば、ＧａＩｎＡｓＰやＡｌＧａＩｎＡｓなどにしてもよい。
【００１４】
本実施の形態１は、Ｚｎ選択熱拡散手法によって前記ｐ型導電領域１１を形成した場合について説明したが、ｐ導電型を付与する原子であればよい。また、本実施の形態１では、前記ｐ電極９側から前記ｐ型導電領域１１に検出しようとする光を入射させる表面入射型構造について説明したが、逆に前記ｎ型ＩｎＰ基板２側から光を入射させる裏面入射型構造であってもよく、実施の形態１と同様の効果がある。さらに、本実施の形態１は電子のイオン化率が高い増倍層について説明したが、ホールのイオン化率が高い増倍層であっても第１導電型をｎ型からｐ型、第２導電型をｐ型からｎ型に入れ替えることにより、実施の形態１と同様の効果がある。
【００１５】
実施の形態２．
本実施の形態２は、実施の形態１と同様にアバランシェフォトダイオードを作製するが、ｐ型導電領域１１の作製手法だけが異なっており、以下に説明する。ｐ型導電領域１１は直径２５μｍの円形をくり貫いたフォト・レジスト膜をマスクとして、Ｂｅをイオン注入した後にフォト・レジスト膜を除去し、７００℃で１２時間熱アニーリング処理を行い形成される。
【００１６】
図４は、ｐ型導電領域１１の作製手法の違いによる層接合部でのキャリア濃度分布を示した図である。横軸の符号は積層された半導体層を示しており、前記ｐ型導電領域１１と前記ｎ⁻型ＩｎＰ窓層７との層接続部におけるキャリア濃度分布が図示されている。図４中にＺｎ拡散という名称で示された曲線は実施の形態１で述べたＺｎ選択熱拡散手法により前記ｐ型導電領域１１を作製した場合のキャリア濃度分布であり、Ｂｅ注入という名称で示された曲線は本実施の形態２で述べたＢｅイオン注入により前記ｐ型導電領域１１を作製した場合のキャリア濃度分布である。イオン注入して形成した前記ｐ型導電領域１１は、階段型接合を形成する選択熱拡散手法に比べ傾斜型接合に近くなるため、接合部での最高電界強度を低く抑えることができ、トンネル暗電流を抑制できるという効果がある。
【００１７】
実施の形態３．
本実施の形態３は、実施の形態１と同様にアバランシェフォトダイオードを作製するが、ｐ型導電領域１１の作製手法だけが異なっており、以下に説明する。ｐ型導電領域１１は、直径２５μｍの円形をくり貫いたＳｉＯｘ膜をマスクとして、ｐ型導電領域１１をＺｎ選択熱拡散手法で形成した後に、拡散の供給源であるＺｎ膜および前記ＳｉＯｘ膜を除去し、さらに再度熱拡散処理を行い前記ｐ型導電領域１１内部のＺｎを拡散させる。
【００１８】
図４中にＺｎ追加拡散という名称で示された曲線は本実施の形態３で述べた処理により前記ｐ型導電領域１１を作製した場合のキャリア濃度分布である。拡散の供給源であるＺｎ膜を除去した状態で熱拡散処理し前記ｐ型導電領域１１を作製したことにより、実施の形態１で述べたＺｎ選択熱拡散手法の場合と比較して、前記層接合部でのキャリア濃度の変化は傾斜型接合に近くなる。従って、前記層接合部での最高電界強度を低く抑えることができ、トンネル暗電流を抑制できるという効果がある。
【００１９】
実施の形態４．
本実施の形態４は、実施の形態１で示した半導体成長時において、前記ｐ⁻型ＧａＩｎＡｓ光吸収層６と前記ｎ⁻型ＩｎＰ窓層７との間に、ｎ⁻型ＧａＩｎＡｓＰ遷移層１２を追加して積層する点が異なっている。実施の形態１で前記ｐ⁻型ＧａＩｎＡｓ光吸収層６を成長させたのに続き、キャリア濃度０．０１〜１×１０^１７ｃｍ^−３の前記ｎ⁻型ＧａＩｎＡｓＰ遷移層１２を厚み０．０１〜０．０５μｍに成長させた後、前記ｎ⁻型ＩｎＰ窓層７以降を成長させる。
【００２０】
図５は伝導帯及び価電子帯の層接合部でのエネルギー分布を示している。横軸の符号は積層された半導体層を示しており、縦軸はエネルギーを示している。前記ｎ⁻型ＧａＩｎＡｓＰ遷移層１２の価電子帯エネルギーは、前記ｐ⁻型ＧａＩｎＡｓ光吸収層６よりも低く、前記ｎ⁻型ＩｎＰ窓層７よりも高い値であり、すなわち当該ｐ⁻型ＧａＩｎＡｓ光吸収層６と当該ｎ⁻型ＩｎＰ窓層７との間であるため、前記ｎ⁻型ＧａＩｎＡｓＰ遷移層１２を挟むことにより、前記ｐ⁻型ＧａＩｎＡｓ光吸収層６と前記ｎ⁻型ＩｎＰ窓層７が直接層接合されている実施の形態１の場合と比べて、前記価電子帯の不連続量は小さくなり、前記ｐ⁻型ＧａＩｎＡｓ光吸収層６より流れてくるホールが流れやすくなりヘテロ界面でのホールのパイル・アップを防ぐ事ができることとなり、より高速な光応答を実現できるという効果がある。
【００２１】
上記実施の形態４では、前記ｎ⁻型ＧａＩｎＡｓＰ遷移層１２は単層とした場合について説明したが、階段状に段階的にバンドギャップを変化させた複数層としてもよく、これにより前記価電子帯の不連続量はより小さくなり、さらにホールが流れやすくなるので、さらなる高速な光応答を実現できる。また、図５において破線で示すように、連続的にバンドギャップを変化させた層としてもよい。
【００２２】
【発明の効果】
以上のように、本発明によれば、半導体基板上に、半導体層として少なくともアバランシェ増倍層と、第２導電型電界緩和層と、光吸収層と、第１導電型半導体窓層とを順に積層し、前記アバランシェ増倍層と前記光吸収層との間の全面に前記第２導電型電界緩和層を形成し、前記第１導電型半導体窓層の中に第２導電型領域を形成することにより、簡便に低暗電流で高信頼性を有するアバランシェフォトダイオード及びその製造方法を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係るアバランシェフォトダイオードの構造を示す断面図である。
【図２】図１のＡ−Ａ’断面における電界強度分布を表した図である。
【図３】図１のＢ−Ｂ’断面及びＣ−Ｃ’断面における電界強度分布を表した図である。
【図４】本発明の説明で、ｐ型導電領域１１の作製手法の違いによる層接合部でのキャリア濃度分布を示した図である。
【図５】本発明の説明で、伝導帯及び価電子帯の層接合部でのエネルギー分布を示した図である。
【符号の説明】
１ｎ電極、２ｎ型ＩｎＰ基板、３ｎ型ＩｎＰバッファ層、４ｉ型ＡｌＩｎＡｓアバランシェ増倍層、５ｐ型ＩｎＰ電界緩和層、６ｐ⁻型ＧａＩｎＡｓ光吸収層、７ｎ⁻型ＩｎＰ窓層、８ｐ型ＧａＩｎＡｓコンタクト層、９ｐ電極、１０ＳｉＮｘ表面保護膜兼反射防止膜、１１ｐ型導電領域、１２ｎ⁻型ＧａＩｎＡｓＰ遷移層。

Claims

半導体基板上に、半導体層として少なくともアバランシェ増倍層と、第２導電型電界緩和層と、光吸収層と、第１導電型半導体窓層とを順に積層し、前記アバランシェ増倍層と前記光吸収層との間の全面に前記第２導電型電界緩和層を形成し、前記第１導電型半導体窓層の中に第２導電型領域を形成したことを特徴とするアバランシェフォトダイオード。
半導体基板上に、半導体層として少なくとも第１導電型バッファ層と、アバランシェ増倍層と、第２導電型電界緩和層と、光吸収層と、第１導電型半導体窓層とを順に積層し、前記アバランシェ増倍層と前記光吸収層との間の全面に前記第２導電型電界緩和層を形成し、前記第１導電型半導体窓層の中に第２導電型領域を形成したことを特徴とするアバランシェフォトダイオード。
請求項１または２に記載のアバランシェフォトダイオードにおいて、
前記第２導電型電界緩和層は、ＩｎＰに格子整合しており、前記ＩｎＰのバンドギャップに相当するバンドギャップを有する半導体層であることを特徴とするアバランシェフォトダイオード。
半導体基板上に、半導体層として少なくともアバランシェ増倍層と、第２導電型電界緩和層と、光吸収層と、第１導電型半導体窓層とをエピタキシャル成長装置により順に積層し、前記アバランシェ増倍層と前記光吸収層との間の全面に前記第２導電型電界緩和層を形成し、前記第１導電型半導体窓層の中に第２導電型領域を形成したことを特徴とするアバランシェフォトダイオードの製造方法。
請求項４に記載のアバランシェフォトダイオードの製造方法において、
前記第２導電型領域は、前記第１導電型半導体窓層の中に選択熱拡散手法により形成したことを特徴とするアバランシェフォトダイオードの製造方法。
請求項４に記載のアバランシェフォトダイオードの製造方法において、
前記第２導電型領域は、前記第１導電型半導体窓層の中に選択熱拡散手法により形成した後に、拡散の供給源を除去し、さらに再度熱拡散処理を行うことにより形成したことを特徴とするアバランシェフォトダイオードの製造方法。