JP4172437B2 - 画像読取装置及び印刷装置 - Google Patents

Description

本発明は、画像読取装置及び印刷装置に関する。

ＣＣＤセンサを用いて画像を読み取る画像読取装置が知られている。このような画像読取装置では、ＣＣＤセンサを制御して画像データを出力する制御回路、及び、制御回路から出力された画像データを受信するメイン回路が設けられている。（特許文献１参照）
特開平１１−１８７２２３号公報

通常、画像データは、マトリクス状に配置された画素群の各画素にそれぞれ対応する複数の画素データから構成される。画像データが複数の画素データから構成されるので、制御回路がメイン回路へ画像データを出力するとき、それぞれの画素データが順に切り換えられてデータ信号線に出力されることになる。
一方、メイン回路は順次切り替わる信号をデータ信号線から取り込む必要があるので、取り込むタイミングを示す取込用クロックが、制御回路からメイン回路へ出力される。メイン回路は、この取込用クロックに応じたタイミングにて、各画素データをそれぞれ取り込むことになる。

ところで、各画素データは、Ｒデータ、Ｇデータ及びＢデータから構成される。このため、制御回路がメイン回路へ画像データを出力するとき、それぞれの画素のＲデータ、Ｇデータ及びＢデータが順に切り換えられてデータ信号線に出力される。この場合、メイン回路は、取り込まれた信号がどの色を示すのかを識別する必要がある。
本発明は、簡易な構成によって、メイン回路が各画素のＲデータ、Ｇデータ及びＢデータをそれぞれ取り込むことを可能にすることを目的とする。

上記課題を解決するための主たる発明は、画素単位で色情報を検出するＣＣＤセンサと、所定のクロックで動作し、前記ＣＣＤセンサを制御し、前記ＣＣＤセンサの検出結果に基づいてそれぞれの画素のＲデータ、Ｇデータ及びＢデータを前記クロックに従って順に切り換えてデータ信号線に出力し、前記Ｒデータ、Ｇデータ及びＢデータの切り替わるタイミングと同期する取込用クロックをクロック信号線に出力する制御回路と、前記制御回路とは別のクロックで動作し、前記クロック信号線の前記取込用クロックに応じたタイミングにて、各画素の前記Ｒデータ、Ｇデータ及びＢデータをそれぞれ前記データ信号線から取り込むメイン回路と、を備え、前記制御回路は、一画素分の前記Ｒデータ、Ｇデータ及びＢデータが出力される期間を示す指示信号を前記データ信号線に出力し、前記メイン回路は、前記指示信号及び前記取込用クロックに応じたタイミングにて、各画素の前記Ｒデータ、Ｇデータ及びＢデータをそれぞれ取り込むことを特徴とする。

本発明の他の特徴については、本明細書及び添付図面の記載により明らかにする。

＝＝＝開示の概要＝＝＝
本明細書及び添付図面の記載により、少なくとも、以下の事項が明らかとなる。

画素単位で色情報を検出するＣＣＤセンサと、
所定のクロックで動作し、前記ＣＣＤセンサを制御し、前記ＣＣＤセンサの検出結果に基づいてそれぞれの画素のＲデータ、Ｇデータ及びＢデータを前記クロックに従って順に切り換えてデータ信号線に出力し、前記Ｒデータ、Ｇデータ及びＢデータの切り替わるタイミングと同期する取込用クロックをクロック信号線に出力する制御回路と、
前記制御回路とは別のクロックで動作し、前記クロック信号線の前記取込用クロックに応じたタイミングにて、各画素の前記Ｒデータ、Ｇデータ及びＢデータをそれぞれ前記データ信号線から取り込むメイン回路と、
を備え、
前記制御回路は、一画素分の前記Ｒデータ、Ｇデータ及びＢデータが出力される期間を示す指示信号を前記データ信号線に出力し、
前記メイン回路は、前記指示信号及び前記取込用クロックに応じたタイミングにて、各画素の前記Ｒデータ、Ｇデータ及びＢデータをそれぞれ取り込む
ことを特徴とする画像読取装置。
このような画像読取装置によれば、簡易な構成によって、メイン回路が各画素のＲデータ、Ｇデータ及びＢデータをそれぞれ取り込むことを可能にする。

かかる画像読取装置であって、前記制御回路は、周波数変調されたクロックで動作し、前記Ｒデータ、Ｇデータ及びＢデータと前記取込用クロックは、前記周波数変調されたクロックに応じて、前記制御回路から前記メイン回路へ出力されることが望ましい。これにより、電磁波ノイズを抑制することができる。

かかる画像読取装置であって、基準クロックを発生する発振器と、前記基準クロックに応じて前記周波数変調されたクロックを生成するクロック生成器とを更に備え、前記発振器及び前記クロック生成器が、前記制御回路と同じ基板に設けられていることが望ましい。これにより、基準クロックを制御回路へ送るための信号線が不要になる。

かかる画像読取装置であって、基準クロックに応じて前記周波数変調されたクロックを生成するクロック生成器を更に備え、前記クロック生成器は、前記制御回路と同じ基板に設けられ、前記基準クロックは、前記メイン回路から前記制御回路へ送信されることが望ましい。これにより、発振器の数を省略し、コストダウンを図ることができる。

かかる画像読取装置であって、前記指示信号の出力が停止されてから、前記Ｒデータ、Ｇデータ及びＢデータが出力されるまでの間、前記取込用クロックが出力されていることが望ましい。これにより、メイン回路が一画素区間を認識し続けることができる。

かかる画像読取装置であって、前記メイン回路から前記制御回路へ位相合わせ信号が出力され、前記位相合わせ信号に応じて前記指示信号と前記取込用クロックが前記制御回路から前記メイン回路へ出力され、前記指示信号の出力が停止されてから、前記Ｒデータ、Ｇデータ及びＢデータが出力されるまでの間、前記取込用クロックが前記制御回路から前記メイン回路へ出力され、前記位相合わせ信号に応じて、前記ＣＣＤセンサの制御が開始され、前記Ｒデータ、Ｇデータ及びＢデータが前記制御回路から前記メイン回路へ出力されることが望ましい。これにより、メイン回路は、どのタイミングでどの色を示す画像データが送信されるのかを認識できる。

画素単位で色情報を検出するＣＣＤセンサと、
所定のクロックで動作し、前記ＣＣＤセンサを制御し、前記ＣＣＤセンサの検出結果に基づいてそれぞれの画素のＲデータ、Ｇデータ及びＢデータを前記クロックに従って順に切り換えてデータ信号線に出力し、前記Ｒデータ、Ｇデータ及びＢデータの切り替わるタイミングと同期する取込用クロックをクロック信号線に出力する制御回路と、
前記制御回路とは別のクロックで動作し、前記クロック信号線の前記取込用クロックに応じたタイミングにて、各画素の前記Ｒデータ、Ｇデータ及びＢデータをそれぞれ前記データ信号線から取り込むメイン回路と、
前記メイン回路に取り込まれた前記Ｒデータ、Ｇデータ及びＢデータに基づいて、前記ＣＣＤセンサに検出された画像を媒体に印刷する印刷部と、
を備え、
前記制御回路は、一画素分の前記Ｒデータ、Ｇデータ及びＢデータが出力される期間を示す指示信号を前記データ信号線に出力し、
前記メイン回路は、前記指示信号及び前記取込用クロックに応じたタイミングにて、各画素の前記Ｒデータ、Ｇデータ及びＢデータをそれぞれ取り込む
ことを特徴とする印刷装置。
このような印刷装置によれば、簡易な構成によって、メイン回路が各画素のＲデータ、Ｇデータ及びＢデータをそれぞれ取り込むことを可能にする。

＝＝＝印刷システムの構成＝＝＝
図１は、本実施形態のＳＰＣ複合装置の全体斜視図である。図２は、ＳＰＣ複合装置の構成のブロック図である。本実施形態のＳＰＣ複合装置１は、原稿から画像を読み取るためのスキャナ機能、外部のコンピュータからの印刷データに基づいて画像を紙に印刷するプリンタ機能、スキャナ機能により入力した画像を紙に印刷するコピー機能を有する複合装置である。

このＳＰＣ複合装置１は、プリンタ部１０と、スキャナ部３０と、パネル部６０と、コントローラ７０とを有する。プリンタ部１０の主な構成要素は、ＳＰＣ複合装置１の下部に設けられている。スキャナ部３０は、プリンタ部１０の上方に設けられている。パネル部６０は、ユーザが操作し易いように、ＳＰＣ複合装置１の前面に設けられている。

図３は、ＳＰＣ複合装置１におけるプリンタ部１０の説明図である。プリンタ部１０は、紙を搬送する搬送ユニット（不図示）と、インクを吐出するヘッドを移動させるキャリッジ１６とを有し、搬送ユニットによる搬送動作と、移動するヘッドからインクを吐出するドット形成動作とを交互に繰り返すことにより、いわゆるインクジェット方式により紙に印刷を行う。不図示の搬送ユニットは、ＳＰＣ複合装置１の背面の給紙部１２にセットされた紙を給紙し、ＳＰＣ複合装置１の前面の排紙部１４へ印刷された紙を排紙する。ＳＰＣ複合装置１の上部に設けられたスキャナ部３０を持ち上げると、プリンタ部１０のキャリッジ１６が露出し、キャリッジに搭載されるインクカートリッジ１６２の交換が可能になる。

図４は、ＳＰＣ複合装置１におけるスキャナ部３０の説明図である。スキャナ部３０は、上蓋３１と、載置ガラス３２とを有する。載置ガラス３２に原稿５が置かれたときに上蓋３１を閉じると、原稿５が載置ガラス３２に押圧されて原稿が平らになり、原稿５がスキャナ部３０にセットされる。なお、スキャナ部３０の主な構成については、後述する。

パネル部６０は、液晶ディスプレイと、各種のボタンを有する。ユーザは、各種のボタンを押すことにより、ＳＰＣ複合装置１に対して情報を入力することができる。例えば、ユーザがパネル部６０のコピーボタンを押すことにより、ＳＰＣ複合装置１にコピーを行わせることができる。

コントローラ７０は、インターフェース部７１と、ＣＰＵ７２と、ＣＰＵ用メモリ７３と、ＡＳＩＣ７４と、ＡＳＩＣ用メモリ７５と、クロック７６とを有する。インターフェース部７１は、外部のコンピュータ３との間でデータを送受信する。ＣＰＵ７２は、各種の演算処理を行う演算処理部である。ＣＰＵ用メモリ７３は、ＣＰＵ７２の演算領域を提供し、又はプログラムを格納する。ＡＳＩＣ７４は、特定の処理を行うための回路である。なお、ＡＳＩＣ７４の行う特定の処理は、後の説明から明らかになる。ＡＳＩＣ用メモリ７５は、ＡＳＩＣ７４の演算領域を提供する。クロック７６は、ＡＳＩＣを駆動するためのクロック信号を発信する。

＜プリンタ機能について＞
図５は、プリンタ機能時のデータの流れの説明図である。
コンピュータ３には、予めＳＰＣ複合装置１のプリンタドライバがインストールされている。そして、プリンタドライバは、コンピュータ３に、アプリケーションソフトにより作成された画像データを印刷データに変換させる。この印刷データには、コマンドデータと画素データとが含まれている。コマンドデータは、ＳＰＣ複合装置１のプリンタ部を制御するためのデータである。画素データは、印刷画像を構成するドットの有無・色・階調に関するデータである。そして、プリンタドライバは、コンピュータに、印刷データをＳＰＣ複合装置１に送信させる。
ＡＳＩＣ７４は、コンピュータ３から送られてきた印刷データを、コマンドデータと画素データとに分離して、ＡＳＩＣ用メモリ７５にバッファする。そして、ＡＳＩＣ７４は、受信したコマンドデータに基づいてプリンタ部１０を制御し、画素データに基づいてヘッドからインクを吐出させ、印刷を行う。これにより、ＳＰＣ複合装置は、外部のコンピュータからの印刷データに基づいて画像を紙に印刷するプリンタとして機能する。

＜スキャナ機能について＞
図６は、スキャナ機能時のデータの流れの説明図である。
コンピュータ３には、予めＳＰＣ複合装置１のスキャナドライバがインストールされている。また、ユーザは、予めスキャナ部３０に原稿５をセットする。そして、ユーザは、コンピュータ３上でスキャナドライバの設定を行い、例えば読取解像度、白黒・カラー、読み取り範囲などの設定を行う。
ユーザがコンピュータ上でスキャナドライバによりスキャン開始を指示すると、スキャナドライバは、コンピュータ３に、ユーザの設定内容に応じた制御データをＳＰＣ複合装置１に送信させる。
ＡＳＩＣ７４は、受信した制御データに基づいてスキャナ部３０を制御し、スキャナ部３０から原稿５の画像データを取得する。そして、ＡＳＩＣ７４は、取得した画像データをコンピュータ３に送信する。これにより、ＳＰＣ複合装置１は、原稿５の画像を読み取るスキャナとして機能する。

＜コピー機能について＞
図７は、コピー機能時のデータの流れの説明図である。
ユーザは、予めスキャナ部３０に原稿５をセットする。そして、ユーザは、パネル部６０を操作して、紙の大きさ、原稿の大きさ、倍率、コピーモード（はやい／きれい）等の設定を行う。
ユーザがパネル部６０のコピーボタンを押すと、印刷開始を示す開始信号がパネル部６０からＡＳＩＣ７４へ送られる。ＡＳＩＣ７４は、ユーザの設定内容に応じた制御データに基づいてスキャナ部３０を制御し、スキャナ部３０から原稿５の画像データを取得する。ＡＳＩＣ７４は、スキャナ部３０からの画像データをＡＳＩＣ用メモリ７５にバッファする。

スキャナ部３０からの画像データは、例えば２５６階調のＲＧＢ（レッド、グリーン、ブルー）のデータである。ＡＳＩＣ７４は、このデータを、２５６階調のＣＭＹＫ（シアン、マゼンタ、イエロー、ブラック）のデータに変換する（色変換する）。なお、色変換に必要な色変換テーブルは、ＡＳＩＣ用メモリ７５に格納されている。次に、ＡＳＩＣ７４は、２５６階調のＣＭＹＫデータを２階調のＣＭＹＫデータに変換する（ハーフトーン処理する）。この２階調のＣＭＹＫデータが、印刷データの画素データを構成する。なお、２５６階調のデータを２階調のデータに変換するためのドット生成率テーブルも、ＡＳＩＣ用メモリ７５に格納されている。

スキャナからの画像データを拡大・縮小処理する場合、ＣＰＵ７２がＡＳＩＣ用メモリ７５にある画像データを加工し、加工された画像データに基づいてＡＳＩＣ７４が色変換処理やハーフトーン処理を行う。
ＡＳＩＣ７４により画像データが印刷データに変換され、ＳＰＣ複合装置１は、この印刷データに基づいてプリンタ部１０を制御して印刷を行う。これにより、ＳＰＣ複合装置は、コピー機として機能する。

＝＝＝スキャナ部３０の構成＝＝＝
＜スキャナ部３０の全体構成について＞
図８は、スキャナ部３０の構成の説明図である。スキャナ部３０は、上蓋３１及び載置ガラス３２のほかに、読取キャリッジ３３と、駆動ユニット３４と、センサユニット４０とを更に有する。
読取キャリッジ３３は、ガイド３３１により移動方向に沿って移動可能である。この読取キャリッジ３３にはセンサユニット４０が収容されている。
駆動ユニット３４は、駆動モータ３４１と、プーリ３４２と、タイミングベルト３４３とを有する。駆動モータ３４１が駆動すると、プーリ３４２が回転されて、タイミングベルトも回転する。タイミングベルトの一部が読取キャリッジ３３と接合されており、タイミングベルト３４３が回転すると、読取キャリッジ３３がガイド３３１に沿って移動方向に移動する。
センサユニット４０は、光源４１と、レンズ４２と、ミラー４３と、ＣＣＤセンサ４４とを有する。光源４１は、原稿５に光を照射する。レンズ４２は、原稿５からの反射光をＣＣＤセンサ４４へ結像させる。ミラー４３は、原稿５からの反射光をレンズ４２がＣＣＤセンサ４４へ結像できるようにするため、光路を長くするためのものである。ＣＣＤセンサ４４は、受けた光に応じた信号を出力する。

センサユニット４０は、原稿５において、紙面垂直方向に長いライン状の領域の画像を読み取る。このセンサユニット４０が読取キャリッジ３３により移動方向に移動することによって、スキャナ部３０は原稿５の全体の画像を読み取ることができる。

＜ＣＣＤセンサの構成について＞
図９は、ＣＣＤセンサ４４の構成の説明図である。
ＣＣＤセンサ４４は、光を電気信号に変換する受光素子（例えばフォトダイオード）を列状に配置した３本のリニアセンサ４４１ｒ、４４１ｇ、４４１ｂを有し、これら３本のリニアセンサ４４１ｒ、４４１ｇ、４４１ｂは移動方向に直行する方向と平行に配置されている。各リニアセンサ４４１毎に異なる色のフィルタが設けられ、各リニアセンサ４４１は異なる色の光をそれぞれ検出する。例えば、Ｒ用リニアセンサ４４１ｒは、レッドのフィルタを備え、レッドの光の強弱を検出する。以下、レッド光を検出するＲ用リニアセンサ４４１ｒを中心に説明するが、グリーン光を検出するＧ用リニアセンサ４４１ｇやブルー光を検出するＢ用リニアセンサ４４１ｂも同様である。

リニアセンサ４４１ｒの各受光素子は、１画素区間の光を受光して電荷を蓄積する。リニアセンサ４４１ｒにシフト信号ＳＨが入力されると、偶数画素に対応する受光素子の電荷は偶数画素用転送部４４２ｒに転送され、奇数画素に対応する受光素子の電荷は奇数画素用転送部４４３ｒに転送される。そして、偶数画素用転送部４４２ｒに駆動パルスが入力されると、シフトレジスタである偶数画素用転送部４４２ｒが電荷を水平転送し、転送された電荷がアンプ４４４ｒで電圧変換され、電圧信号Ｖｒｅが出力される。同様に、奇数画素用転送部４４３ｒに駆動パルスが入力されると、シフトレジスタである奇数画素用転送部４４３ｒが電荷を水平転送し、転送された電荷がアンプ４４５ｒで電圧変換され、電圧信号Ｖｒｏが出力される。

ＣＣＤセンサ４４から出力される電圧信号（アナログ信号）は、Ａ／Ｄ変換回路４５にてアナログ／デジタル変換されて、各画素のＲＧＢの階調を示すデータ（画像データ）となる。
なお、偶数画素用転送部４４２ｒや奇数画素用転送部４４３ｒに入力される駆動パルスは、シフトレジスタの水平転送を高速に行う必要があるので、高い周波数の信号になる。

ところで、図９のＣＣＤセンサ４４の構成ではアナログ出力が６本になるが、アナログ出力を３本にするような構成であっても良いことは言うまでもない。

＝＝＝参考例＝＝＝
＜第１参考例について＞
図１０は、第１参考例の説明図である。
スキャナ部３０には、ＣＣＤ基板５０が含まれている。このＣＣＤ基板５０には、ＣＣＤセンサ４４や駆動モータ３４１の制御を行う制御回路５１が設けられている。ＣＣＤ基板５０はＡＳＩＣ７４とは別の基板なので、ＣＣＤ基板５０とＡＳＩＣ７４との間で信号を送受信するための信号線が設けられている。図中には、クロック信号を送受信するためのクロック信号線と、画像データを送受信するためのデータ信号線が示されている。なお、クロック信号のためのクロック信号線は１本であり、画像データを送受信するためのデータ信号線は８本ある。

第１参考例では、ＣＣＤ基板やＣＣＤセンサ４４を駆動するための高い周波数のクロック信号が、ＡＳＩＣ７４からＣＣＤ基板５０に送信されている。この構成では、ＡＳＩＣ７４とＣＣＤ基板５０との間のクロック信号線の周囲に、クロック信号と周波数での強い電磁波ノイズが発生する。
また、第１参考例では、ＣＣＤセンサ４４に入力される駆動パルスも高い周波数なので、ＣＣＤセンサ４４の周囲に駆動パルスの周波数で強い電磁波ノイズが発生する。

＜第２参考例について＞
図１１は、第２参考例の説明図である。
第２参考例では、ＣＣＤ基板５０はＰＬＬ回路５２を備えている。ＰＬＬ回路５２は、ＡＳＩＣ７４から送信される基準クロック信号を逓倍し、基準クロックの位相と同期した高い周波数のクロック信号を制御回路５１へ出力する。この第２参考例では、ＡＳＩＣ７４からＣＣＤ基板５０へ送信されるクロック信号の周波数を低くすることができる。
しかし、ＣＣＤセンサ４４に入力される駆動パルスは高い周波数なので、第２参考例でも第１参考例と同様に、ＣＣＤセンサ４４の周囲に駆動パルスの周波数で強い電磁波ノイズが発生する。

＜第３参考例について＞
第１参考例と第２参考例では、ともにＣＣＤセンサ４４の周囲で特定周波数の電磁波ノイズが発生する。しかし、このような電磁波ノイズを発生すると、各国で規制しているＥＭＩ規格を満たすことができない。
このような電磁波ノイズに対する対策として、ＳＳＣＧ（Spread Spectrum Clock Generator）と呼ばれる周波数変調デバイスが用いられることがある。強い電磁波ノイズは高い単一周波数のクロック信号により発生するので、ＳＳＣＧは、そのクロック信号を変調し、特定の周波数の電磁波ノイズが高くならないようにすることができる。

図１２は、第３参考例の説明図である。
第３参考例では、ＡＳＩＣ４７にＳＳＣＧが設けられている。そして、第３参考例では、ＡＳＩＣ４７からＣＣＤ基板５０へ送信される基準クロックが変調されている。これにより、ＣＣＤセンサ４４に入力される駆動パルスも変調されるので、ＣＣＤセンサ４４の周囲に特定周波数の電磁波ノイズが高くならない。
しかし、変調するクロック信号を基準クロックとしてＰＬＬ回路で逓倍しようとすると、ＰＬＬ回路が不安定になってしまう。

そこで、以下に説明する本実施形態では、ＣＣＤ基板５０の側にＳＳＣＧを設けている。但し、このように構成すると、ＣＣＤ基板５０からＡＳＩＣ７４へ送信される画像データの周波数も変調してしまい、ＡＳＩＣ７４が画像データを取り込むタイミングが問題となる。以下に説明する本実施形態では、この点も解決している。

＝＝＝本実施形態のスキャナ部３０の構成＝＝＝
＜概要について＞
図１３は、本実施形態のスキャナ部３０の構成の説明図である。本実施形態のスキャナ部３０のＣＣＤ基板５０は、制御回路５１と、発振器５３と、ＳＳＣＧ機能を有するＰＬＬ回路５４とを備えている。
制御回路５１は、ＣＣＤセンサ４４に対して駆動パルスやシフト信号ＳＨ（図９参照）などを送信し、ＣＣＤセンサ４４を制御する。また、図１３では不図示であるが、制御回路５１は、駆動モータ３４１の駆動も制御する。これらの制御回路５１による制御は、ＡＳＩＣ７４からスキャナ部３０へ送信される制御データに基づいて行われる。
発振器５３は、一定の周波数のクロック信号を発生する。但し、発振器５３の発生するクロック信号は比較的低い周波数なので、電磁波ノイズは問題とはならない。発振器５３から出力されるクロック信号は、ＰＬＬ回路５４へ入力される。
ＰＬＬ回路５４は、ＳＳＣＧ機能をも有する。すなわち、本実施形態のＰＬＬ回路５４は、発振器５３からの基準クロックを逓倍するとともに、変調させたクロック信号を制御回路５１に出力している。

これにより、変調されたクロック信号によって制御回路５１が駆動されるので、制御回路５１がＣＣＤセンサ４４へ出力する駆動パルスも変調している。この結果、駆動パルスの周波数が高くても、特定の周波数の強度が低くなっているので、ＣＣＤセンサ４４の周辺に発生する電磁波ノイズを低減させることができる。

但し、ＣＣＤセンサ４４からＡ／Ｄ変換回路へ出力される電圧信号や、Ａ／Ｄ変換回路から制御回路５１へ出力される画像データも変調されている。そして、変調されたクロック信号によって制御回路５１が駆動されるので、制御回路５１からＡＳＩＣ７４へ送信される画像データも変調している。

本実施形態では周波数変調をＣＣＤ基板５０の側で行っているので、ＡＳＩＣ７４では変調したクロックで動作していない。また、ＡＳＩＣ７４も制御回路５１とは別の変調クロックで動作する場合もある。このため、ＡＳＩＣ７４を駆動するクロックが制御回路５１を駆動するクロックと同期していないので、単にＡＳＩＣ７４へ画像データを送信しただけでは、ＡＳＩＣ７４が画像データを取り込む際に、タイミングがずれるおそれがある。

そこで、本実施形態では、制御回路５１からＡＳＩＣ７４へ取込用クロック信号を出力している。この取込用クロック信号は、画像データと同期したクロック信号である。そして、本実施形態では、ＡＳＩＣ７４は、取込用クロック信号の立ち上がりタイミング（又は立ち下がりタイミング）に基づいて、変調した画像データを取り込んでいる。

ところで、画像データは、Ｒデータ、Ｇデータ、Ｂデータが順次切り替わって送信される。このため、ＡＳＩＣ７４は、取り込まれたデータがどの色を示すのかを識別する必要がある。そこで、本実施形態では、データ信号線に画像データが出力される前に、ＡＳＩＣ７４に１画素区間を認識させるため、制御回路５１が画素区間指示信号をデータ信号線に出力する。

＜本実施形態のＰＬＬ回路５４の構成について＞
図１４は、本実施形態のＳＳＣＧ機能を備えたＰＬＬ回路５４の構成の説明図である。
通常、ＰＬＬ回路は、１／Ｍ分周器５４１と、位相比較器５４２と、ロープフィルタ（ＬＰＦ）５４３と、電圧制御発振器（ＶＣＯ）５４４と、１／Ｎ分周器５４５とを有する。１／Ｍ分周器５４１は、発振器５３からの基準クロックを分周して、位相比較器５４２に送る。位相比較器５４２は、２つの入力信号の位相を比較し、信号のエッジが異なる場合にパルス信号を発生する。ループフィルタ５４３は、位相比較器からの信号から高周波成分を遮断し、交流成分の少ない直流信号を出力する。電圧制御発振器５４４は、入力される直流信号により発信周波数の調整を行う。１／Ｎ分周器５４５は、電圧制御発振器５４４の出力信号を分周して位相比較器５４２へ送る。ＰＬＬ回路では、電圧制御発振器５４４の出力信号の位相が進んでいれば発振周波数を下げて位相を遅らせ、電圧制御発振器５４４の出力信号の位相が遅れていれば発振周波数を上げて位相を進め、１／Ｎ分周器から入力されるリファレンス信号と出力信号とが同期される。このＰＬＬ回路では、基準クロックに対してＮ÷Ｍ倍の周波数のクロック信号を得ることができる。

本実施形態のＰＬＬ回路５４では、位相比較器５４２とループフィルタ５４３との間に、アナログ変調器５４６からの電圧を加算する電圧加算器５４７が設けられている。これにより、ＰＬＬ回路５４から出力されるクロック信号が変調される。具体的には、±１．５％の範囲で周波数が変調される。

本実施形態では、ＰＬＬ回路５４から周波数変調されたクロックが制御回路５１に入力され、この周波数変調されたクロックに応じて制御回路５１が動作する。つまり、制御回路５１は、周波数変調されたクロックに応じて、ＣＣＤセンサ４４に対してシフト信号ＳＨや駆動パルスを出力して（図９参照）、ＣＣＤセンサ４４を制御する。このとき制御回路５１からＣＣＤセンサ４４へ送られる駆動パルス信号も周波数変調しているので、ＣＣＤセンサの周辺において、特定周波数の電磁波ノイズの強度のピークを低減させることができる。

＜画像データの取り込みについて１＞
図１５は、画像データと取込用クロックとの関係の説明図である。
画像データは、８本のデータ信号線を介して制御回路５１からＡＳＩＣ７４へ送信される。そして、画像データは、Ｒデータ、Ｇデータ、Ｂデータが順次切り替わって送信される。そして、一組のＲデータ、Ｇデータ、Ｂデータが送信されれば、１画素分の画像データ（画素データ）が送信されたことになる。一ラインには多数の画素が列状に並んでいるので、一ライン分の画像データを送信するため、Ｒデータ、Ｇデータ、Ｂデータが繰り返し送信される。本実施形態では、図中から明らかではないが、Ｒデータ、Ｇデータ、Ｂデータが順次切り替わる周波数は、ＳＳＣＧにより±１．５％の範囲で変調されている。

取込用クロック信号も、図中から明らかではないが、ＳＳＣＧにより±１．５％の範囲で変調されている。但し、取込用クロック信号は、画像データの切り替わる周波数と同期している。このため、取込用クロック信号の立ち上がりパルスのタイミングにおいて、Ｒデータ、Ｇデータ、Ｂデータのうちのいずれかのデータ（色データ）が、送信されていることが保証されている。

図１６は、画像データの取込タイミングの説明図である。説明の都合上、図１６の時間軸は、図１５の時間軸よりも拡大されている。図１６の下段のＡＳＩＣ側クロックは、ＡＳＩＣ７４が動作するためのクロックであり、図２のクロック７６が発生する信号である。取込用クロックが約６ＭＨｚ（但し±１．５％程度変調している）であるのに対し、ＡＳＩＣ側クロックは９６ＭＨｚである。

ＡＳＩＣ７４は、ＡＳＩＣ側クロックの立ち上がりパルスのタイミングにおいて、取込用クロックの信号レベルを監視する。そして、ＡＳＩＣ７４が取込用クロックの信号レベルがＬレベルからＨレベルに変化したことを検出した後、次のＡＳＩＣ側クロックの立ち上がりパルスのタイミングにおいてＡＳＩＣ７４は画像データを取り込む。

具体的には、図中において、ＡＳＩＣ７４は、５番目のＡＳＩＣ側クロックの立ち上がりパルスにおいて取込用クロックの信号レベルがＬレベルであることを検出し、次の６番目のＡＳＩＣ側クロックの立ち上がりパルスにおいて取込用クロックの信号レベルがＨレベルであることを検出する。そこで、７番目のＡＳＩＣ側のクロックの立ち上がりパルスにおいて、ＡＳＩＣ７４は、画像データを伝送する８本のデータ信号線の信号レベルを検出し、このときの８ビットの情報を画像データとして取り込む。

本実施形態では、制御回路５１はＰＬＬ回路５４により周波数変調されたクロックで動作し、ＡＳＩＣ７４はクロック７６からのクロック（ＡＳＩＣ側クロック）で動作する。ＰＬＬ回路５４により周波数変調されたクロックとＡＳＩＣ側クロックとは同期していないので、変調された周波数で画像データが順次送信されると、ＡＳＩＣ７４が画像データを取り込む際にタイミングがずれるおそれがある。

そこで、本実施形態では、取込タイミングの基準となる取込用クロック信号を制御回路５１からＡＳＩＣ７４へ送信している。この取込用クロック信号は、制御回路５１から出力されるので周波数が変調しているが、画像データと同期した信号である。そして、ＡＳＩＣ７４は、取込用クロックの信号レベルの変化を監視し、信号レベルが変化した時を基準に画像データを取り込んでいる。これにより、ＡＳＩＣ７４の動作クロックと制御回路５１の動作クロックとが同期していなくても、タイミングがずれずに、ＡＳＩＣ７４は制御回路５１からの画像データを取り込むことができる。

ところで、画像データは、Ｒデータ、Ｇデータ、Ｂデータが順次切り替わって送信される。このため、ＡＳＩＣ７４は、画像データを取り込むとき、その画像データがどの色を示すのかを認識している必要がある。例えば、図１６において、７番目のＡＳＩＣ側クロックの立ち上がりパルスのときに、どの色を示す画像データが送信されているのかをＡＳＩＣ７４が認識している必要がある。

そこで、１ライン分の画像データを取り込む際に、ＡＳＩＣ７４から制御回路５１へ位相合わせ信号が送信され、位相合わせ信号に応じて１画素区間を示すための画素区間指示信号が制御回路５１からＡＳＩＣ７４へ送信される。この点については、後で説明する。

＜画像データの取り込みについて２＞
図１７は、別の画像データの取込タイミングの説明図である。図１７と図１６とを比較すると、取込用クロック及びＡＳＩＣ側クロックは同じである。画像データについて、図１６の各画像データは８ビットの情報であったが、図１７の各画像データは１６ビットの情報である。このため、図１６の画像データは取込クロックの立ち下がりパルスのタイミングで切り替わっていたが、図１７の画像データは、取込クロックの立ち上がりパルス及び立ち下がりパルスの両方で切り替わっている。

制御回路５１は、取込用クロックの立ち上がりパルスのタイミングで１６ビットのＲデータの上位８ビットを送信する。ＡＳＩＣ７４は、取込用クロックの信号レベルがＬレベルからＨレベルに変化したことを検出した後、Ｒデータの上位８ビットを取り込む。その後、制御回路５１は、取込用クロックの立ち下がりパルスのタイミングで１６ビットのＲデータの下位８ビットを送信する。ＡＳＩＣ７４は、取込用クロックの信号レベルがＨレベルからＬレベルに変化したことを検出した後、Ｒデータの下位８ビットを取り込む。このようにして、ＡＳＩＣ７４は、８本の信号線から１６ビットの画像データを取り込むことができる。

但し、以下の説明では、画像データは１６ビットであるものとする。但し、図面の簡略化のため、上位ビットから下位ビットへの信号の切り換えは、図示しない。

＜１ライン分の画像データの取り込みについて＞
図１８は、ＡＳＩＣ７４と制御回路５１との間で送受信される信号の説明図である（但し、信号ＳＨは、ＡＳＩＣ７４と制御回路５１との間で送受信される信号ではなく、制御回路５１からＣＣＤセンサ４４へ送信される信号である）。

最初、ＡＳＩＣ７４と制御回路５１は、別々のクロック信号に基づいて動作している。このような状態のときに、ＡＳＩＣ７４から制御回路５１へ位相合わせ信号が送信される。

位相合わせ信号は、画像データを送信する８本の信号線や取込用クロックを送信する信号線とは別の信号線によって、ＡＳＩＣ７４から制御回路５１へ送信される。位相合わせ信号の信号レベルがＬからＨに切り替わったとき、位相合わせ信号が送信されたものとする。

制御回路５１は、内部の画素クロックに基づいて動作する。制御回路５１は、画素クロックの立ち上がりパルスのタイミングで位相合わせ信号を検出する。検出された信号レベルがＬからＨに切り替わったとき、制御回路５１は、内部に設けられているカウンタをリセットする。そして、制御回路５１は、画素クロックの立ち上がりパルス毎に、カウンタの値を１つずつインクリメントする。なお、画素クロックの１クロックの期間は、取込用クロックの３パルス分の期間に相当する。すなわち、画素クロックの１クロックは、１画素区間を示している。

制御回路５１は、位相合わせ信号の信号レベルがＬからＨに切り替わったことを検出したとき、画像データを送信する８本の信号線を用いて、画素区間指示信号をＡＳＩＣ７４へ送信する。この画素区間指示信号は、図に示す通り、「ＦＦ（１６ビットデータが全て１）」→「００（１６ビットデータが全て０）」→「００」→「ＦＦ」→「００」→「００」→…の順に、取込用クロックに同期したタイミングで切り替わる信号である。ＡＳＩＣ７４は、画素区間指示信号を受けることにより、１画素区間を認識することができる。

その後、ＡＳＩＣ７４は、位相合わせ信号の信号レベルをＨからＬに切り換える。位相合わせ信号の信号レベルがＬからＨに切り替わったことを制御回路５１が検出したとき、制御回路５１は、画素区間指示信号の送信を停止する。但し、制御回路５１からＡＳＩＣ７４へ取込用クロック信号が送信され続けているので、ＡＳＩＣ７４は１画素区間を認識し続けることができる。

制御回路５１は、カウンタのカウント値を基準にして、ＣＣＤセンサ４４を制御する。例えば、制御回路５１は、カウント値が「２」になったとき、シフト信号ＳＨをＣＣＤセンサ４４へ送信する。なお、シフト信号ＳＨを送信するためのカウント値「２」は、予め制御回路５１のレジスタに設定された値である。このため、制御回路５１は、カウンタがリセットされてから所定のタイミング（この場合、３画素区間）の後に、有効な画像データをＣＣＤセンサ４４から取得する。そして、制御回路５１は、所定のタイミング（画素区間指示信号の送信を停止した直後）に、有効な画像データをＡＳＩＣ７４へ送信する。

ＡＳＩＣ７４は、１画素区間の最初の画像データをＲデータとして取り込み、次の画像データをＧデータとして取り込み、更に次の画像データをＢデータとして取り込むことによって、１画素分の画像データ（画素データ）を取り込む。また、ＡＳＩＣ７４は、Ｂデータの次の画像データを、次の画素のＲデータとして取り込む。このように、ＡＳＩＣ７４は、画素区間指示信号と取込用クロックに基づいて１画素区間を認識しているので、例えばどのタイミングでＲデータが送信されているのか、又はどのタイミングでどの画素データが送信されているのかを認識できる。

１ライン分の画像データをＡＳＩＣ７４が取り込んだ後、次のラインの画像を読み取るため、ＡＳＩＣ７４は、所定のタイミングにて位相合わせ信号を送信する。なお、位相合わせ信号を送信してから次の位相合わせ信号を送信するまでのタイミングは、ＣＣＤセンサ４４の蓄積時間に応じて異なる。この蓄積時間は、読み取り解像度、原稿の種類、光源の明るさ、等によって変化する。

＝＝＝その他の実施の形態＝＝＝
上記の実施形態は、主としてＳＰＣ複合装置について記載されているが、その中には、画像読取装置（スキャナ）、画像読取方法等の開示が含まれていることは言うまでもない。

また、一実施形態としてのＳＰＣ複合装置等を説明したが、上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物が含まれることは言うまでもない。

＝＝＝まとめ＝＝＝
（１）前述のＳＰＣ複合装置は、画素単位で色情報を検出するＣＣＤセンサ４４と、制御回路５１と、ＡＳＩＣ７４（メイン回路）とを備えている。制御回路５１は、ＣＣＤセンサ４４を制御し、ＣＣＤセンサ４４の検出結果に基づいてＲデータ、Ｇデータ及びＢデータを変調クロックに従って順に切り換えてデータ信号線に出力する。ＡＳＩＣ７４は、各画素のＲデータ、Ｇデータ及びＢデータをそれぞれデータ信号線から取り込む。

仮に、図１０の第１参考例のような構成であれば、ＡＳＩＣ７４は、制御回路５１の動作に同期しているので、制御回路５１から出力された信号を取り込むタイミングを認識できる。

しかし、本実施形態では、電磁波ノイズの対策のため、制御回路５１は周波数変調されたクロックで動作する。一方、ＡＳＩＣ７４は、制御回路５１とは別のクロックで動作しているので、制御回路５１の動作と同期していない。このように、両基板が別々のクロックで動作していると、制御回路５１から出力された信号をＡＳＩＣ７４が取り込むタイミングが、ずれるおそれがある。

そこで、本実施形態では、制御回路５１は、Ｒデータ、Ｇデータ及びＢデータの切り替わるタイミングと同期する取込用クロックをクロック信号線に出力している。そして、本実施形態では、ＡＳＩＣ７４は、取込用クロックに応じたタイミングにて、データ信号線から色データを取り込んでいる。
但し、ＡＳＩＣ７４は、取り込まれた色データがどの色を示すのかを識別する必要がある。例えば、図１６の点線で示される取込タイミングでＡＳＩＣ７４がデータ信号線から８ビットデータを取り込んだとき、その８ビットデータがＲデータなのかＧデータなのかを識別する必要がある。

そこで、本実施形態では、制御回路５１が、一画素分のＲデータ、Ｇデータ及びＢデータが出力される期間を示す画素区間指示信号をデータ信号線に出力する。具体的には図１８に示されるように、制御回路５１は、「Ｆ」→「０」→「０」→「Ｆ」→「０」→「０」→…の順に、取込用クロックに同期させた画素区間指示信号をデータ信号線に出力する。そして、本実施形態では、ＡＳＩＣ７４は、画素区間指示信号により１画素区間を認識できるので、１画素区間の最初のデータをＲデータとして取り込み、次のデータをＧデータとして取り込み、更に次のデータをＢデータとして取り込むことができる。また、ＡＳＩＣ７４は、Ｂデータの次のデータを、次の画素のＲデータとして取り込むことができる。

データ信号線を利用して画素区間指示信号が出力されるので、簡易な構成によって、メイン回路が各画素のＲデータ、Ｇデータ及びＢデータをそれぞれ取り込むことができる。

（２）前述の実施形態では、制御回路５１は、周波数変調されたクロックで動作する。これにより、電磁波ノイズの強度を低くすることができる。但し、この結果、Ｒデータ、Ｇデータ及びＢデータの切り替わる周期も変調するので、メイン回路がＲデータ、Ｇデータ及びＢデータを取り込むタイミングが本来であれば問題となる。しかし、本実施形態では、Ｒデータ、Ｇデータ及びＢデータの切り替わるタイミングと同期する取込用クロックも変調するので、この取込用クロックに応じたタイミングでデータ信号線からデータを取り込めば、タイミングがずれることはない。

なお、前述の実施形態では制御回路５１の動作クロックが変調しているが、これに限られるものではない。例えば、制御回路５１の動作クロックが変調していなくても、画素区間指示信号が制御回路５１からＡＳＩＣ７４へ出力される構成であれば、ＡＳＩＣ７４は、どのタイミングでＲデータが来るのかを知ることができる。但し、この場合、ＣＣＤセンサ周辺で電磁波ノイズが発生する。

（３）前述の実施形態では、基準クロックを発生する発振器５３と、基準クロックに応じて周波数変調されたクロックを生成するＰＬＬ回路５４とが設けられている。そして、本実施形態では、発振器５３及びＰＬＬ回路５４が、制御回路５１と同じＣＣＤ基板５０に設けられている。これにより、基準クロックを制御回路５１へ送るための信号線が不要となる。

（４）但し、発振器５３は制御回路５１と同じ基板上に必ずしも設けなくてもよい。例えば、低周波数の基準クロックをＡＳＩＣ７４から制御回路５１へ送信し、制御回路５１のＳＳＣＧ機能を有するＰＬＬ回路が基準クロックを変調しながら逓倍しても良い。この場合、ＡＳＩＣ７４から制御回路５１へ基準クロックを送るための信号線が必要になるが、発振器５３を省略することができるので、コストダウンを図ることができる。

（５）前述の実施形態では、同じデータ信号線を利用して、画素区間指示信号とＲデータ、Ｇデータ及びＢデータとが出力される。このため、画像データ（Ｒデータ、Ｇデータ及びＢデータ）の出力は、画素区間指示信号の出力が停止された後になる。本実施形態では、画素区間指示信号の出力が停止されてから、画像データが出力されるまでの間、取込用クロックが出力され続ける。これにより、ＡＳＩＣ７４は、一画素区間を認識し続けることができるので、データ信号線から画像データが出力されたときに、そのデータがどの色を示すのかを識別することができる。

（６）前述の実施形態では、最初、ＡＳＩＣ７４（メイン回路）と制御回路５１は、別々のクロック信号に基づいて動作している。このような状態のときに、ＡＳＩＣ７４から制御回路５１へ位相合わせ信号が出力される。制御回路５１は、位相合わせ信号が送られてくると、画素区間指示信号と取込用クロックをＡＳＩＣ７４へ出力するとともに、ＣＣＤセンサの制御を開始する。位相合わせ信号の信号レベルがＨレベルである間、制御回路５１は、画素区間指示信号を出力する。そして、位相合わせ信号の信号レベルがＬレベルになると、画素区間指示信号の出力が停止される。但し、画素区間指示信号の出力が停止されても、制御回路５１は、取込用クロック信号を出力し続ける。制御回路５１は、ＣＣＤセンサの検出結果として、各画素のＲデータ、Ｇデータ及びＢデータをそれぞれ順に出力する。ＡＳＩＣ７４は、どのタイミングでどの色を示す画像データが送信されるのかを認識しているので、各画素のＲデータ、Ｇデータ及びＢデータをそれぞれ取り込むことができる。

（７）前述の実施形態では、ＡＳＩＣ７４に取り込まれた画像データ（Ｒデータ、Ｇデータ及びＢデータ）に基づいて、紙に画像を印刷するプリンタ部が設けられている。但し、必ずしもプリンタ部１０は必要ではなく、スキャナ単体であっても良い。

本実施形態のＳＰＣ複合装置の全体斜視図である。 ＳＰＣ複合装置の構成のブロック図である。 ＳＰＣ複合装置におけるプリンタ部の説明図である。 ＳＰＣ複合装置におけるスキャナ部の説明図である。 プリンタ機能時のデータの流れの説明図である。 スキャナ機能時のデータの流れの説明図である。 コピー機能時のデータの流れの説明図である。 スキャナ部の構成の説明図である。 ＣＣＤセンサの構成の説明図である。 第１参考例の説明図である。 第２参考例の説明図である。 第３参考例の説明図である。 本実施形態のスキャナ部の構成の説明図である。 本実施形態のＳＳＣＧ機能を備えたＰＬＬ回路の構成の説明図である。 画像データと取込用クロックとの関係の説明図である。 画像データの取込タイミングの説明図である。 １６ビットの画像データの取込タイミングの説明図である。 ＡＳＩＣと制御回路との間で送受信される信号の説明図である。

符号の説明

１ ＳＰＣ複合装置、３ コンピュータ、５ 原稿
１０ プリンタ部、１２ 給紙部、１４ 排紙部、１６ キャリッジ
３０ スキャナ部、３１ 上蓋、３２ 載置ガラス、３３ 読取キャリッジ、
３４ 駆動ユニット、
４０ センサユニット、４１ 光源、４２ レンズ、４３ ミラー、
４４ ＣＣＤセンサ、
４５ Ａ／Ｄ変換回路、
５０ ＣＣＤ基板、５１ 制御回路、５３ 発振器、５４ ＰＬＬ回路、
５４１ １／Ｍ分周器、５４２ 位相比較器、５４３ ループフィルタ、
５４４ 電圧制御発振器、５４５ １／Ｎ分周器、５４６ アナログ変調器、
５４７ 電圧加算器、
６０ パネル部、
７０ コントローラ、７１ インターフェース部、７２ ＣＰＵ、
７３ ＣＰＵ用メモリ、７４ ＡＳＩＣ、７５ ＡＳＩＣ用メモリ、７６ クロック

Claims (7)

1. 画素単位で色情報を検出するＣＣＤセンサと、
   所定のクロックで動作し、前記ＣＣＤセンサを制御し、前記ＣＣＤセンサの検出結果に基づいてそれぞれの画素のＲデータ、Ｇデータ及びＢデータを前記クロックに従って順に切り換えてデータ信号線に出力し、前記Ｒデータ、Ｇデータ及びＢデータの切り替わるタイミングと同期する取込用クロックをクロック信号線に出力する制御回路と、
   前記制御回路とは別のクロックで動作し、前記クロック信号線の前記取込用クロックに応じたタイミングにて、各画素の前記Ｒデータ、Ｇデータ及びＢデータをそれぞれ前記データ信号線から取り込むメイン回路と、
   を備え、
   前記制御回路は、一画素分の前記Ｒデータ、Ｇデータ及びＢデータが出力される期間を示す指示信号を前記データ信号線に出力し、
   前記メイン回路は、前記指示信号及び前記取込用クロックに応じたタイミングにて、各画素の前記Ｒデータ、Ｇデータ及びＢデータをそれぞれ取り込む
   画像読取装置であって、
   前記指示信号の出力が停止されてから、前記Ｒデータ、Ｇデータ及びＢデータが出力されるまでの間、前記取込用クロックが出力されている
   ことを特徴とする画像読取装置。
2. 画素単位で色情報を検出するＣＣＤセンサと、
   所定のクロックで動作し、前記ＣＣＤセンサを制御し、前記ＣＣＤセンサの検出結果に基づいてそれぞれの画素のＲデータ、Ｇデータ及びＢデータを前記クロックに従って順に切り換えてデータ信号線に出力し、前記Ｒデータ、Ｇデータ及びＢデータの切り替わるタイミングと同期する取込用クロックをクロック信号線に出力する制御回路と、
   前記制御回路とは別のクロックで動作し、前記クロック信号線の前記取込用クロックに応じたタイミングにて、各画素の前記Ｒデータ、Ｇデータ及びＢデータをそれぞれ前記データ信号線から取り込むメイン回路と、
   を備え、
   前記制御回路は、一画素分の前記Ｒデータ、Ｇデータ及びＢデータが出力される期間を示す指示信号を前記データ信号線に出力し、
   前記メイン回路は、前記指示信号及び前記取込用クロックに応じたタイミングにて、各画素の前記Ｒデータ、Ｇデータ及びＢデータをそれぞれ取り込む
   画像読取装置であって、
   前記メイン回路から前記制御回路へ位相合わせ信号が出力され、
   前記位相合わせ信号に応じて前記指示信号と前記取込用クロックが前記制御回路から前記メイン回路へ出力され、
   前記指示信号の出力が停止されてから、前記Ｒデータ、Ｇデータ及びＢデータが出力されるまでの間、前記取込用クロックが前記制御回路から前記メイン回路へ出力され、
   前記位相合わせ信号に応じて、前記ＣＣＤセンサの制御が開始され、前記Ｒデータ、Ｇデータ及びＢデータが前記制御回路から前記メイン回路へ出力される
   ことを特徴とする画像読取装置。
3. 請求項１又は２に記載の画像読取装置であって、
   前記制御回路は、周波数変調されたクロックで動作し、
   前記Ｒデータ、Ｇデータ及びＢデータと前記取込用クロックは、前記周波数変調されたクロックに応じて、前記制御回路から前記メイン回路へ出力される
   ことを特徴とする画像読取装置。
4. 請求項３に記載の画像読取装置であって、
   基準クロックを発生する発振器と、前記基準クロックに応じて前記周波数変調されたクロックを生成するクロック生成器とを更に備え、
   前記発振器及び前記クロック生成器が、前記制御回路と同じ基板に設けられている
   ことを特徴とする画像読取装置。
5. 請求項３に記載の画像読取装置であって、
   基準クロックに応じて前記周波数変調されたクロックを生成するクロック生成器を更に備え、
   前記クロック生成器は、前記制御回路と同じ基板に設けられ、
   前記基準クロックは、前記メイン回路から前記制御回路へ送信される
   ことを特徴とする画像読取装置。
6. 画素単位で色情報を検出するＣＣＤセンサと、
   所定のクロックで動作し、前記ＣＣＤセンサを制御し、前記ＣＣＤセンサの検出結果に基づいてそれぞれの画素のＲデータ、Ｇデータ及びＢデータを前記クロックに従って順に切り換えてデータ信号線に出力し、前記Ｒデータ、Ｇデータ及びＢデータの切り替わるタイミングと同期する取込用クロックをクロック信号線に出力する制御回路と、
   前記制御回路とは別のクロックで動作し、前記クロック信号線の前記取込用クロックに応じたタイミングにて、各画素の前記Ｒデータ、Ｇデータ及びＢデータをそれぞれ前記データ信号線から取り込むメイン回路と、
   前記メイン回路に取り込まれた前記Ｒデータ、Ｇデータ及びＢデータに基づいて、前記ＣＣＤセンサに検出された画像を媒体に印刷する印刷部と、
   を備え、
   前記制御回路は、一画素分の前記Ｒデータ、Ｇデータ及びＢデータが出力される期間を示す指示信号を前記データ信号線に出力し、
   前記メイン回路は、前記指示信号及び前記取込用クロックに応じたタイミングにて、各画素の前記Ｒデータ、Ｇデータ及びＢデータをそれぞれ取り込む
   印刷装置であって、
   前記指示信号の出力が停止されてから、前記Ｒデータ、Ｇデータ及びＢデータが出力されるまでの間、前記取込用クロックが出力されている
   ことを特徴とする印刷装置。
7. 画素単位で色情報を検出するＣＣＤセンサと、
   所定のクロックで動作し、前記ＣＣＤセンサを制御し、前記ＣＣＤセンサの検出結果に基づいてそれぞれの画素のＲデータ、Ｇデータ及びＢデータを前記クロックに従って順に切り換えてデータ信号線に出力し、前記Ｒデータ、Ｇデータ及びＢデータの切り替わるタイミングと同期する取込用クロックをクロック信号線に出力する制御回路と、
   前記制御回路とは別のクロックで動作し、前記クロック信号線の前記取込用クロックに応じたタイミングにて、各画素の前記Ｒデータ、Ｇデータ及びＢデータをそれぞれ前記データ信号線から取り込むメイン回路と、
   前記メイン回路に取り込まれた前記Ｒデータ、Ｇデータ及びＢデータに基づいて、前記ＣＣＤセンサに検出された画像を媒体に印刷する印刷部と、
   を備え、
   前記制御回路は、一画素分の前記Ｒデータ、Ｇデータ及びＢデータが出力される期間を示す指示信号を前記データ信号線に出力し、
   前記メイン回路は、前記指示信号及び前記取込用クロックに応じたタイミングにて、各画素の前記Ｒデータ、Ｇデータ及びＢデータをそれぞれ取り込む
   印刷装置であって、
   前記メイン回路から前記制御回路へ位相合わせ信号が出力され、
   前記位相合わせ信号に応じて前記指示信号と前記取込用クロックが前記制御回路から前記メイン回路へ出力され、
   前記指示信号の出力が停止されてから、前記Ｒデータ、Ｇデータ及びＢデータが出力されるまでの間、前記取込用クロックが前記制御回路から前記メイン回路へ出力され、
   前記位相合わせ信号に応じて、前記ＣＣＤセンサの制御が開始され、前記Ｒデータ、Ｇデータ及びＢデータが前記制御回路から前記メイン回路へ出力される
   ことを特徴とする印刷装置。

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