JP4176593B2

JP4176593B2 - 半導体装置及びその設計方法

Info

Publication number: JP4176593B2
Application number: JP2003315781A
Authority: JP
Inventors: 範昭松永; 人美山口
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2003-09-08
Filing date: 2003-09-08
Publication date: 2008-11-05
Anticipated expiration: 2023-09-08
Also published as: USRE43945E1; JP2005085952A; US20050051803A1; US7135722B2

Description

本発明は、半導体装置及びその設計方法に関し、特に配線のレイアウトに関する。

半導体装置は、電界効果トランジスタが形成された半導体基板上に、層間絶縁膜と配線が積層した構造を有する。従来より、半導体装置の製造にはプラズマや電子線が利用されている。プラズマは、例えば、洗浄プロセスやプラズマＣＶＤによる層間絶縁膜の形成プロセスで利用される。電子線は、例えば、層間絶縁膜や配線となる導電膜のパターニングの際に、マスクとなるレジストの露光に利用される。

半導体装置の製造工程中に半導体基板上で配線が露出するのは不可避である。露出した配線は、プラズマ中や電子線中の荷電粒子を集めるアンテナとして機能してしまう。配線は電界効果トランジスタのゲート電極に接続されているため、荷電粒子が配線を介してゲート電極に伝わり、これによりゲート絶縁膜がダメージを受けることが問題となる。いわゆるチャージアップダメージの問題である。このダメージは、電界効果トランジスタの特性（Ｖｔｈ、Ｇｍ、Ｓ−ｆａｃｔｏｒ、Ｉｇなど）の変化として表れる。

ここで、配線の面積とゲート電極のゲート面積との比をアンテナ比という。配線の面積が大きい、つまりアンテナ比が大きいと、集められる荷電粒子の数が多くなるので、ゲート絶縁膜がチャージアップダメージを受けやすくなる。よって、配線の面積（長さ）は無制限に大きくできないことになる。これは、配線のレイアウトの自由度の制約を意味する。

半導体装置が多層配線化すると配線の面積（長さ）が大きくなるため、チャージアップダメージの問題が深刻となる。従来は、プラズマを例にすると、半導体製造装置の性能や製造工程を改善して、チャージアップダメージを抑制していた。具体的には、プラズマの均一性の向上、印加電圧のステップの調節、ガスや圧力などの調節、である（例えば特許文献１）。
特開平１１-８２２４号公報

しかし、半導体装置の製造に荷電粒子（プラズマ、イオン、電子線）を利用したプロセスが存在する以上、半導体製造装置の性能や製造工程を改善しただけでは、ゲート絶縁膜のチャージアップダメージを完全になくすことはできない。

本発明は、チャージアップダメージを抑制しつつ配線のレイアウトの自由度を高めることができる半導体装置及びその設計方法を提供することを目的とする。

本発明に係る半導体装置は、配線が接続されたゲート電極及び厚みが６．０ｎｍ以下のゲート絶縁膜を有する電界効果トランジスタを含む半導体装置であって、前記ゲート絶縁膜の厚みが同じである複数の前記電界効果トランジスタで構成される第１トランジスタ群と、前記ゲート絶縁膜の厚みが同じである複数の前記電界効果トランジスタで構成されると共に前記ゲート絶縁膜の厚みが前記第１トランジスタ群の前記ゲート絶縁膜の厚みよりも小さい第２トランジスタ群と、前記第１及び第２トランジスタ群が混載される半導体基板と、を備え、前記配線の面積は、前記配線の両側面及び上面の面積を足し合わせた合計面積であり、前記配線の面積と前記ゲート電極のゲート面積との比であるアンテナ比は、前記第２トランジスタ群の最大値の方が前記第１トランジスタ群の最大値よりも大きくされていることを特徴とする。
また、本発明に係る別の半導体装置は、配線が接続されたゲート電極及び厚みが６．０ｎｍ以下のゲート絶縁膜を有する電界効果トランジスタを含む半導体装置であって、前記ゲート絶縁膜の厚みが同じである複数の前記電界効果トランジスタで構成される第１トランジスタ群と、前記ゲート絶縁膜の厚みが同じである複数の前記電界効果トランジスタで構成されると共に前記ゲート絶縁膜の厚みが前記第１トランジスタ群の前記ゲート絶縁膜の厚みよりも小さい第２トランジスタ群と、前記第１及び第２トランジスタ群が混載される半導体基板と、を備え、前記配線の面積は、前記配線の上面の面積であり、前記配線の面積と前記ゲート電極のゲート面積との比であるアンテナ比は、前記第２トランジスタ群の最大値の方が前記第１トランジスタ群の最大値よりも大きくされていることを特徴とすることを特徴とする。

本発明に係る半導体装置によれば、アンテナ比が許容値を超えるとゲート絶縁膜のチャージアップダメージによりトランジスタの特性が劣化することに基づいて、第１及び第２トランジスタ群のアンテナ比の最大値を上記許容値以下にしている。したがって、第１及び第２トランジスタ群を構成する電界効果トランジスタのゲート絶縁膜のチャージアップダメージを抑制できる。そして、本発明に係る半導体装置によれば、アンテナ比の最大値を第２トランジスタ群の方を第１トランジスタ群よりも大きくしている。これは、ゲート絶縁膜の厚みが６．０ｎｍ以下の所定値を境界にして、ゲート絶縁膜の厚みが小さくなるに従いゲート絶縁膜のチャージアップダメージの耐性が高まることに基づいている。このように、本発明に係る半導体装置では、ゲート絶縁膜の厚みが比較的小さい第２トランジスタ群において、アンテナ比の最大値を比較的大きくしている。したがって、第２トランジスタ群では配線の面積（長さ）の上限値の制約が緩やかになるため、配線のレイアウトの自由度が高まる。

本発明に係る半導体装置によれば、第２トランジスタ群のアンテナ比の最大値を第１トランジスタ群のアンテナ比の最大値よりも大きくしている。この結果、チャージアップダメージを抑制しつつ配線のレイアウトの自由度を高めることができる。

ゲート絶縁膜の厚みが５〜６ｎｍを境界にして、ゲート絶縁膜の厚みが小さくなるに従いゲート絶縁膜のチャージアップダメージの耐性が高まる。これに基づいて、本実施形態は、ゲート絶縁膜の厚みに応じてアンテナ比の最大値が異なるようにしたことを特徴の一つとしている。以下、図面を参照して本実施形態を説明する。なお、図において、既に説明した図の符号で示すものと同一のものについては、同一符号を付すことにより説明を省略する。

［半導体装置の構成］
図１は、本実施形態に係る半導体装置１の平面の一部を示す模式図である。半導体装置１は、第１トランジスタ群３とこの隣に位置する第２トランジスタ群５とが半導体基板７に混載された構造を有する。各トランジスタ群３，５は、（ａ）例えば数個から多数個のＭＯＳ電界効果トランジスタ（ＭＯＳ電界効果トランジスタを単にトランジスタと記載する場合もある。）からなる機能ブロック、（ｂ）インバータ、論理ゲート（ＮＯＲ、ＮＡＮＤ、ＡＮＤ、ＯＲなど）、レジスタ、加算器、乗算器、除算器、デコーダ、メモリセルアレイ等の機能回路、又は（ｃ）機能を持たない複数個のＭＯＳ電界効果トランジスタの集まり、である。

図２は、図１の第１トランジスタ群のIIで示す箇所の拡大図である。図２にはＭＯＳ電界効果トランジスタ９が三つ表れている。トランジスタ９はゲート電極１１と、この両側に位置するソース／ドレイン１３，１５とを含む。ソース／ドレインとは、ソース及びドレインのうち少なくともいずれかの機能を有する不純物領域である。各トランジスタ９は素子分離絶縁膜１７により互いに電気的に分離されている。

図３は、第１トランジスタ群３における複数のトランジスタ９のうちの一つ及び第２トランジスタ群５における複数のトランジスタ９のうちの一つの断面の模式図である。第１トランジスタ群３を構成する複数のトランジスタ９のゲート絶縁膜１９の厚みは全て等しく、例えば５．０ｎｍである。第２トランジスタ群５を構成するトランジスタ９のゲート絶縁膜２１の厚みも全て等しく、例えば２．５ｎｍである。このように、ゲート絶縁膜１９，２１の厚みは６．０ｎｍ以下であり、ゲート絶縁膜２１の厚みはゲート絶縁膜１９の厚みよりも小さい。なお、ゲート絶縁膜１９，２１は、シリコン酸化膜（ＳｉＯ_２，ＳｉＯＮ）である。

図４は、第１トランジスタ群３におけるトランジスタ９と配線２３の組の模式図であり、五つの組が表されている。図５は、第２トランジスタ群５におけるトランジスタ９と配線２３の組の模式図あり、四つの組が表されている。各トランジスタ群３，５を構成する複数のトランジスタ９は回路記号で示されている。各トランジスタ９のゲート電極１１には、対応する配線２３が接続されている。配線２３は直線で示されているが、これは各配線２３の長さを比較するためである。したがって、実際は配線２３があらゆる方向にレイアウトされている。

［アンテナ(antenna)比］
アンテナ比は、（配線の面積）／（ゲート電極のゲート面積）で表される。つまり、一つのゲート電極に接続されている配線の面積とこのゲート電極のゲート面積との比である。ゲート面積及び配線の面積について、まずゲート面積から具体的に説明する。図６は、トランジスタ９の平面の模式図である。ゲート面積とは、ゲート電極１１を構成する導電膜のうちチャネル領域２５と対向している部分の面積である。言い換えれば、ゲート長Ｌ×ゲート幅Ｗである。例えば、ゲート長Ｌが０．４ｎｍ、ゲート幅Ｗが５．０ｎｍの場合、ゲート面積は２．０ｎｍ^２となる。

一方、配線の面積は次の通りである。図７は、第１トランジスタ群３の二つのトランジスタ９ａ，９ｂの断面の模式図である。トランジスタ９ａとトランジスタ９ｂは断面の向きが異なっている。ゲート電極１１を覆うように半導体基板７上に層間絶縁膜２７が形成されている。層間絶縁膜２７には、二つのプラグ２９が埋め込まれている。一方のプラグ２９は、トランジスタ９ａのゲート電極１１に接続されている。他方のプラグ２９は、トランジスタ９ｂのソース／ドレイン１３に接続されている。層間絶縁膜２７上には一方及び他方のプラグ２９と接続された配線２３が形成されている。以上より、トランジスタ９ａのゲート電極１１がトランジスタ９ｂのソース／ドレイン１３に接続されている構造であることが分かる。配線の面積とは、ゲート電極１１に接続されている配線、つまり配線２３の面積である。

［チャージアップダメージとゲート絶縁膜の厚み］
アンテナ比が大きくなると、ゲート絶縁膜のチャージアップダメージによりＭＯＳ電界効果トランジスタの特性が劣化することを説明する。図８は、これを説明するグラフである。縦軸はＭＯＳ電界効果トランジスタの良品率である。ソース／ドレインの両方及び半導体基板を接地した状態で、ゲート電極に所定の電圧を印加した際に、ゲート電極と半導体基板との間を流れる電流Ｉｇが例えばＩｇ＜１０^−９Ａの場合を、良品とする。一方、横軸は配線の長さである。ゲート面積及び配線の幅を一定にすることにより、配線の長さをアンテナ比の代わりにしている。つまり、配線の長さが大きくなるに従いアンテナ比も大きくなり、配線の長さが小さくなるに従いアンテナ比も小さくなることを意味する。配線の長さが１０００〜３０００μｍまでの範囲では良品率が１００％であるが、３０００μｍよりも大きくなると不良品が発生する。配線の長さが大きくなるに従い良品率が低下する。

ところで、アンテナ比の許容値は、半導体装置の設計において用いられる値である。アンテナ比の最大値がアンテナ比の許容値以下になるようにして設計をする。これにより、ゲート絶縁膜のチャージアップダメージが原因でＭＯＳ電界効果トランジスタが劣化するのを防止している。例えば、上記図８において、配線の長さ３０００μｍの場合のアンテナ比を４８０倍とすると、アンテナ比の許容値は少し余裕を持たせて例えば４５０倍とされる。配線のレイアウトを設計する際に、アンテナ比が４５０倍を超えないように、ゲート電極に接続される配線の最大長さが決められる。

以上の説明から分かるように、チャージアップダメージを考慮してアンテナ比（配線の長さ）を決める必要がある。その一方で、ゲート絶縁膜の厚みによりチャージアップダメージの影響が異なることが知られている。例えば、公知文献（1998 3rd International Symposium on Plasma Process-Induced Damage. June 4-5, Honolulu, HI, USA.）の第４２〜第４９頁のうち、プラズマプロセスによるダメージについて、ゲート酸化膜厚が５〜７ｎｍでピークになることが説明され（第４９頁）、またゲート酸化膜厚が５．８ｎｍでピークになることが説明されている（第４４頁）。これらを基にして、本実施形態ではゲート絶縁膜の厚み５．０〜６．０ｎｍに、チャージアップダメージのピークが存在するとしている。

上記公知文献から分かるように、ゲート絶縁膜の厚みがダメージのピークとなる厚みよりも小さくなると、チャージアップダメージ耐性が高まる。これは、ゲート絶縁膜の厚みが小さくなると、ゲート絶縁膜はＦＮストレスに対して強くなる物理現象によるものである。つまり、ゲート電極に集まった荷電粒子がゲート絶縁膜を通過して半導体基板に流れる主な原因がトンネル現象によるものとなるため、ゲート絶縁膜に欠陥が生じにくくなるのである。

［本実施形態の特徴］
（特徴１）
図３に示すように、第１トランジスタ群３のゲート絶縁膜１９の厚みが５．０ｎｍ、第２トランジスタ群５のゲート絶縁膜２１の厚みが２．５ｎｍの場合、許容されるアンテナ比の値は、第１トランジスタ群３の方が第２トランジスタ群５よりも小さくなる。したがって、第１トランジスタ群３のアンテナ比の許容値を基準にして第１、第２トランジスタ群５の配線の長さを決めると、第２トランジスタ群５では配線の長さが必要以上に制限されてしまう。言い換えれば、第２トランジスタ群５において、ゲート絶縁膜のチャージアップダメージについて十分な耐性があるにも関わらず、ある配線については、第１トランジスタ群３のアンテナ比の許容値を超えているという理由により、配線を分割してレイアウトしなければならないことが生じる。

ＭＯＳ電界効果トランジスタの特性（Ｖｔｈ、Ｇｍ、Ｓ−ｆａｃｔｏｒ、Ｉｇなど）のばらつきの許容値は、ＬＳＩの高性能化に伴いますます厳しくなっている。一方、ＬＳＩの設計の自由度という観点からは、配線の長さ（面積）の許容値はできるだけ大きいことが望ましい。

そこで、本実施形態では、ゲート絶縁膜の厚みに応じてアンテナ比の最大値を変えている。つまり、図５の第２トランジスタ群５のアンテナ比の最大値Ｒｍａｘ２（例えば３０００倍）は、図４の第１トランジスタ群３のアンテナ比の最大値Ｒｍａｘ１（例えば１０００倍）よりも大きくされている。これは、第２トランジスタ群５のゲート絶縁膜２１の厚みの方が第１トランジスタ群３のゲート絶縁膜１９の厚みよりも小さいので、チャージアップダメージの耐性は、第２トランジスタ群５の方が第１トランジスタ群３よりも高いことに基づいている。

以上のように、本実施形態によれば、第２トランジスタ群５のアンテナ比の最大値をＲｍａｘ１よりも大きいＲｍａｘ２にしているため、第２トランジスタ群５では、配線の長さの許容値が大きくなる。したがって、配線のレイアウトの自由度を高めることができ、その結果、半導体装置の面積を小さくすることができる。近年、ゲート絶縁膜の厚みが５．０ｎｍ以下でゲート絶縁膜の厚みが異なる複数のトランジスタが、一つの半導体チップに混載されるケースが多いので、本実施形態は有効である。

また、アンテナ比が所定値を超えるとチャージアップダメージによりトランジスタ９の特性が劣化する。これに基づいて本実施形態では、各トランジスタ群３，５のアンテナ比の最大値を上記所定値よりも小さくしている。したがって、第１トランジスタ群３のゲート絶縁膜１９、第２トランジスタ群５のゲート絶縁膜２１のそれぞれについてチャージアップダメージを抑制できる。

なお、本実施形態では、配線２３の長さをアンテナ比の代わりにするために、全ての配線２３の幅を同じとし、かつ全てのトランジスタ９のゲート面積を同じとして説明した。しかしながら、配線２３の幅やゲート面積が異なっていてもよい。

また、第２トランジスタ群５において、トランジスタ９と配線２３で構成される組の全てのアンテナ比が、Ｒｍａｘ１より大きい必要はなく、ある組ではＲｍａｘ１より小さくてもよい。

また、ゲート絶縁膜の厚みが三種類以上の場合でも、本実施形態を適用することができる。例えば、第１トランジスタ群のゲート絶縁膜の厚みが５．５ｎｍ、第２トランジスタ群のゲート絶縁膜の厚みが２．５ｎｍ、第３トランジスタ群のゲート絶縁膜の厚みが１．０ｎｍである。アンテナ比の最大値を、第１トランジスタ群がＲｍａｘ１、第２トランジスタ群がＲｍａｘ２、第３トランジスタ群がＲｍａｘ３とすると、この場合、Ｒｍａｘ２はＲｍａｘ１よりも一桁大きく、Ｒｍａｘ３はＲｍａｘ２よりも一桁大きくできる。したがって、Ｒｍａｘ３はＲｍａｘ１よりも二桁大きいことになる。アンテナ比の最大値を、Ｒｍａｘ１＜Ｒｍａｘ２＜Ｒｍａｘ３のようにトランジスタ群毎に定めてもよいが、Ｒｍａｘ１＜Ｒｍａｘ２＝Ｒｍａｘ３としてもよい。

なお、多層配線の場合、配線の面積は次のようにして規定することができる。図９は、図１の第１トランジスタ群３に位置する多層配線の断面の模式図であり、図７と対応する。層間絶縁膜２７上には、第１層の配線２３と同時に形成されたパッド３１が配置されている。パッド３１は、ソース／ドレイン１３上に位置するプラグ２９と接続されている。配線２３及びパッド３１を覆うように、層間絶縁膜３３が形成されている。層間絶縁膜３３上には第２層の配線３５が位置している。配線３５の一端はプラグ３７により配線２３と接続され、他端はプラグ３７によりパッド３１と接続される。したがって、トランジスタ９ａのゲート電極１１とトランジスタ９ｂのソース／ドレイン１３とは接続されている。

図１０は、第１トランジスタ群のＭＯＳ電界効果トランジスタ及び多層配線の模式図であり、図４と対応する。一方、図１１は、第２トランジスタ群のＭＯＳ電界効果トランジスタ及び多層配線の模式図であり、図５と対応する。多層配線の場合、配線の面積は多層配線の各層の面積を足し合わせた合計面積である。したがって、この例では、第１層の配線２３の面積と第２層の配線３５の面積の合計値である。

（特徴２）
配線の面積の規定としては、（ａ）〜（ｆ）がある。
（ａ）多層配線の場合、次ぎのようにして配線の面積を規定してもよい。図１２は、トランジスタ９ａのゲート電極１１とトランジスタ９ｂのソース／ドレイン１３とが３層配線を利用して接続されていることを示す図である。結論から言うと、第３層の配線３９の面積は、配線の面積の計算に考慮しない。この理由を多層配線の形成工程を用いて説明する。図１３〜図１７は図１２に示す多層配線の形成工程を示す図である。

図１３に示すように、半導体基板上にトランジスタ９ａ，９ｂを形成する。図１４に示すように、トランジスタ９ａのゲート電極１１に接続するプラグ２９ａ、トランジスタ９ｂのソース／ドレイン１３に接続するプラグ２９ｂを形成する。図１５に示すように、第１層の配線２３ａ〜２３ｃを形成する。図１６に示すように、配線２３と接続するプラグ３７ａ〜３７ｄを形成する。図１７に示すように、プラグ３７と接続する第２層の配線３５ａ〜３５ｃを形成する。最後に、図１２に示すように、プラグ４１ａ，４１ｂを形成し、第３層の配線３９を形成する。

第３層の配線３９を形成することにより、ゲート電極１１とソース／ドレイン１３（半導体基板）とが導通する。半導体基板は接地されているので、第３層の配線３９の形成時、第３層の配線３９に集められた荷電粒子は第３層の配線３９、第２層の配線３５ｃ、第１層の配線２３ｃを介してソース／ドレイン１３に流れる。このため、ゲート電極１１下のゲート絶縁膜はチャージアップダメージを受けない。したがって、配線の面積の計算に第３層の配線３９の面積を考慮しなくてもよいことになる。

このようにして配線の面積を規定すると、配線の面積に第３層の配線３９の面積を考慮しなければ、アンテナ比が許容値を超えないのに、考慮することにより許容値を超える場合に有効となる。アンテナ比が許容値を超えれば、配線のレイアウトをやり直さなければならないからである。以上のように、本実施形態によれば、配線の面積が不必要に大きくなるのを防止できるため、レイアウトのやり直しを少なくできる。

３層の配線で説明したが、一般的に説明すると次のようになる。多層配線の第ｎ層（ｎは２以上の整数）により、ゲート電極と半導体基板とが導通する場合、配線の面積は、多層配線を第ｎ−１層まで形成した段階で、多層配線の第ｎ−１層までの各層のうちゲート電極と導通している部分の面積を足し合わせた合計面積である。図１２の場合で説明すると、配線の面積は、第１層の配線２３ａ，２３ｂ、第２層の配線３５ａ，３５ｂの面積を足し合わせた合計面積となる。なお、ゲート電極が半導体基板と導通すればよいので、ソース／ドレインに限らず、例えばウェルでもよい。

（ｂ）また、次ぎのようにして多層配線の面積を規定してもよい。上記（ａ）において、配線の面積は、第１層の配線２３ａ，２３ｂ、第２層の配線３５ａ，３５ｂの面積を足し合わせた合計面積である、と説明した。しかし、第１層の配線２３ｂを考慮せずに、配線の面積を規定してもよい。この理由を説明する。

図１５に示すように、第１層の配線２３及びこれを覆う層間絶縁膜の形成時、配線２３ｂはゲート電極１１と導通していないため、露出している配線２３ｂに集められた荷電粒子がゲート電極１１に流れることはない。したがって、配線２３ｂはチャージアップダメージに影響を及ぼさないので、配線の面積に考慮しなくてもよいのである。

以上を一般的に言うと、配線の面積は、多層配線の各層のうち、半導体装置の製造工程中にゲート電極と導通した状態で露出する部分の面積を足し合わせた合計面積である。これによれば、配線の面積が不必要に大きくなるのを防止できるため、レイアウトのやり直しを少なくできる。

（ｃ）半導体装置製造の際にプラグが露出している段階があり、この段階でプラグに荷電粒子が集まる。よって、プラグの面積（上面の面積）を配線の面積に加えると、チャージアップダメージの影響をより正確に考慮して、配線のレイアウトの設計をできる。具体的に説明すると、図１４に示すプラグ２９ａ、図１６に示すプラグ３７ａ及び図１２に示すプラグ４１ａの面積を配線の面積に加えるのである。他のプラグの面積を考慮しないのは、他のプラグの形成時に他のプラグはゲート電極１１と導通していないからである。

（ｄ）配線を反応性イオンエッチングで形成する場合、配線の面積は次のように規定する。図１８は、層間絶縁膜２７上に形成された配線２３を示している。レジスト４３をマスクとして、アルミニウムのような導電膜を反応性イオンエッチングにより選択的にエッチングして、配線２３が形成される。このエッチングの際、配線２３の両側面４５が露出する。エッチングで利用した荷電粒子が両側面４５に集まる。また、レジスト４３を除去した後、配線２３を覆う層間絶縁膜をプラズマＣＶＤで形成する際、配線２３の両側面４５及び上面４７がプラズマ雰囲気に露出される。したがって、配線の面積は、配線の両側面及び上面の面積を足し合わせた合計面積である。これによれば、チャージアップダメージの影響をより正確に考慮して、配線のレイアウトの設計をできる。

（ｅ）ダマシンを用いて配線を形成する場合、配線の面積は配線の上面の面積である。これを図１９で説明する。図１９は、ダマシンで形成された配線２３を示す図である。ダマシンとは、凹部が形成された層間絶縁膜２７上に銅などからなる導電膜を形成し、この導電膜をＣＭＰで研磨することにより、層間絶縁膜２７に埋め込まれた配線２３を形成するプロセスである。配線２３の形成工程では、プラズマなど利用されないので、配線２３に電荷粒子が集まることはない。この配線２３を覆う層間絶縁膜をプラズマＣＶＤで形成する際、配線２３の上面４７がプラズマ雰囲気に露出される。したがって、配線の面積は、配線の上面の面積（配線幅×総配線長）となる。これによれば、チャージアップダメージの影響をより正確に考慮して、配線のレイアウトの設計をできる。

ゲート絶縁膜の厚み５ｎｍ以下の世代では、ダマシン配線が主流となる。この厚みは、本実施形態の対象となるゲート絶縁膜の厚みとほぼ一致する。

（ｆ）ダマシンで配線を形成する場合、配線の面積を、（配線幅＋２×１．３ｒ）×（総配線長）、と定義してもよい。ｒは配線上にプラズマプロセスで堆積する絶縁膜の膜厚である。つまり、実効配線幅を実際の配線幅よりも広くするのである（参考文献：proceedings of the 2003 International Interconnect Technology Conference, pp198-200.）。この理由を説明する。図２０は、ダマシンで形成された配線２３上にプラズマＣＶＤで層間絶縁膜３３を形成している工程を示す図である。層間絶縁膜３３が薄い段階では、プラズマ中の荷電粒子４９が層間絶縁膜３３を通り配線２３の上面４７に集まる。そして、層間絶縁膜３３のうち上面４７の真上の部分のみならず、斜め上の部分に入射した荷電粒子４９も上面４７に集まる。よって、アンテナの実効幅（実効配線幅）は広く定義して配線の面積を計算するのが好ましい。これにより、チャージアップダメージの影響をより正確に考慮して配線のレイアウトを設計することができる。なお、チャージアップダメージの影響を考慮しつつ配線の面積を簡単に定義したい場合は、上面４７の面積に係数、例えば２をかけた値を配線の面積としてもよい。

（特徴３）
本実施形態の層間絶縁膜として低誘電率膜を用いることができる。このような膜として、芳香族系有機膜（例えばポリアリレンエーテル、ポリアリレンハイドロカーボン、ベンズオキサゾール、ベンズシクロブテン）、ＳｉＯＣ膜、ＳｉＯＣＨ膜、ＳｉＯＣＮ膜、ＳｉＯ_２膜、ＳｉＯＮ膜等がある。

図２１は、配線２３上に低誘電率膜５１を含む層間絶縁膜３３が形成された断面の模式図である。層間絶縁膜３３は、Ｃｕ拡散防止膜５３（ＳｉＮ、ＳｉＣＮ、ＳｉＯＣ等）上に低誘電率膜５１が形成された構造を有する。低誘電率膜５１はスピンオンで形成される。スピンオンでは荷電粒子が利用されないので、チャージアップダメージの影響をなくすことができる。

また、Ｃｕ拡散防止膜５３をプラズマＣＶＤで形成すると、これによるチャージアップダメージが発生する。スピンオンには熱処理工程が含まれるので、上記チャージアップダメージを回復することもできる。

（特徴４）
図２２は本実施形態に係る半導体チップの一例を機能ブロックで表したブロック図である。半導体チップ５５の機能ブロックとして、二つのメモリ５７，５９、論理回路６１、二つのＩ／Ｏ回路６３，６５がある。論理回路６１は、さらに下位の機能ブロックである回路ブロック６７に分けられる。

メモリ５７，５９及びＩ／Ｏ回路６３，６５において、これらは第１トランジスタ群で構成されており、トランジスタ９のゲート酸化膜１９の厚みは５．０ｎｍである。一方、高速動作が要求される論理回路６１は、第２トランジスタ群で構成され、トランジスタ９のゲート絶縁膜２１の厚みは２．５ｎｍである。メモリ５７，５９及びＩ／Ｏ回路６３，６５では、アンテナ比の最大値Ｒｍａｘ１が５００倍である。一方、論理回路６１では、アンテナ比の最大値Ｒｍａｘ２が３０００倍である。

論理回路６１では高速動作が要求されるため、他の機能ブロックよりも、トランジスタのゲート酸化膜の厚みが小さくされている。したがって、論理回路６１のアンテナ比の最大値（アンテナ比の許容値ということもできる。）を、他の機能ブロックよりも大きくすることにより、論理回路６１での配線のレイアウトの自由度を高めている。そして、機能ブロック毎にアンテナ比のルールを決めることで、アンテナ比の許容値が複数あっても、比較的容易に配線のレイアウトができる。

なお、第１トランジスタ群で構成される機能ブロックとしては、電源回路、アナログフィルタ回路や直流動作回路等がある。メモリ５７，５９としては、例えば、ＥＥＰＲＯＭ（ＮＡＮＤ型等）、ＤＲＡＭ、強誘電体メモリがある。

（特徴５）
本実施形態ではゲート絶縁膜が、シリコン酸化膜のトランジスタと高誘電体膜のトランジスタを混載することもできる。これについて図２３を用いて説明する。図２３は本実施形態に係る半導体チップの他の例を機能ブロックで表したブロック図であり、図２２と対応する。先程とは逆に、論理回路６１は第１トランジスタ群で構成され、メモリ５７，５９及びＩ／Ｏ回路６３，６５は第２トランジスタ群で構成されている。論理回路６１のトランジスタ９のゲート絶縁膜１９は、厚さ５．０ｎｍの高誘電体膜である。これに対して、メモリ５７等のトランジスタ９のゲート絶縁膜２１は、厚さ２．５ｎｍのシリコン酸化膜である。

ゲート絶縁膜１９の厚みは５．０ｎｍであるが、ゲート絶縁膜１９は高誘電体膜なので、これをシリコン酸化膜に換算した場合、ゲート絶縁膜２１の厚みより小さく、つまり２．５ｎｍより小さくなる。よって、論理回路６１のトランジスタ９は、メモリ５７等のトランジスタ９よりもゲート絶縁膜の厚みは大きいがトランジスタとしては高性能となる。しかし、ゲート絶縁膜１９の物理的な厚みは５．０ｎｍなので、論理回路６１のアンテナ比の最大値Ｒｍａｘ１は、メモリ５７等のアンテナ比の最大値Ｒｍａｘ２よりも小さくなる。

高誘電体膜とはシリコン酸化膜よりも誘電率が高い膜であり、例えば、ハフニウムオキサイド、ハフニウムシリケート、ジルコニウムオキサイド、ジルコニウムシリケートがある。

なお、第２トランジスタ群で構成される機能ブロックとしては、電源回路、アナログフィルタ回路や直流動作回路等がある。メモリ５７，５９としては、例えば、ＥＥＰＲＯＭ（ＮＡＮＤ型等）、ＤＲＡＭ、強誘電体メモリがある。

（特徴６）
本実施形態に係る半導体装置の設計方法について説明する。図２４はこの設計方法のフローチャートである。この設計方法は、ゲートアレイやスタンダードセルなどであり、コンピュータを利用する。

まず、第１トランジスタ群及び第２トランジスタ群を画面上に表示させる（ステップＳ１）。各トランジスタ群は予め配置場所が決められていてもよいし、セルのような形で自動配置してもよい。次に、第１トランジスタ群の各トランジスタに対応する配線を、第１アンテナ比を許容値にして画面上で自動配線する（ステップＳ３）。第１アンテナ比とは、第１トランジスタ群のアンテナ比の許容値である。

第１トランジスタ群のトランジスタと配線の組のうち、アンテナ比が第１アンテナ比よりも大きくなる組が存在するか否かを判断する（ステップＳ５）。存在すれば、その組の配線については、配線のレイアウトをやり直す（ステップＳ７）。

第１トランジスタ群のトランジスタと配線の全ての組のアンテナ比が第１アンテナ比より小さくなれば、第２トランジスタ群の配線を、第１アンテナ比よりも大きい第２アンテナ比を許容値として画面上で自動配線する（ステップＳ９）。第２アンテナ比は、第２トランジスタ群のアンテナ比の許容値である。第２アンテナ比が第１アンテナ比よりも大きいのは、第２トランジスタ群のゲート絶縁膜の厚みが第１トランジスタ群のゲート絶縁膜の厚みよりも小さいからである。

第２トランジスタ群のトランジスタと配線の組において、アンテナ比が第２アンテナ比よりも大きい組があれば（ステップＳ１１）、その組の配線については、配線のレイアウトをやり直す（ステップＳ１３）。第２トランジスタ群のトランジスタと配線の全ての組のアンテナ比が第２アンテナ比より小さくなれば、終了する。

本実施形態に係る半導体装置の平面の一部の模式図である。図１の第１トランジスタ群のIIで示す箇所の拡大図である。図１の第１トランジスタ群のＭＯＳ電界効果トランジスタ及び第２トランジスタ群のＭＯＳ電界効果トランジスタの断面の模式図である。図１の第１トランジスタ群のＭＯＳ電界効果トランジスタ及び配線の模式図である。図１の第２トランジスタ群のＭＯＳ電界効果トランジスタ及び配線の模式図である。図３のＭＯＳ電界効果トランジスタの平面の模式図である。図１の第１トランジスタ群に含まれる二つのＭＯＳ電界効果トランジスタの断面の模式図である。配線の長さとＭＯＳ電界効果トランジスタの良品率との関係を示すグラフである。図１の第１トランジスタ群に位置する多層配線の断面の模式図である。図１の第１トランジスタ群のＭＯＳ電界効果トランジスタ及び多層配線の模式図である。図１の第２トランジスタ群のＭＯＳ電界効果トランジスタ及び多層配線の模式図である。本実施形態において、一方のトランジスタと他方のトランジスタとが３層配線を利用して接続されていることを示す図である。図１２に示す多層配線の形成を説明する第１工程図である。図１２に示す多層配線の形成を説明する第２工程図である。図１２に示す多層配線の形成を説明する第３工程図である。図１２に示す多層配線の形成を説明する第４工程図である。図１２に示す多層配線の形成を説明する第５工程図である。反応性イオンエッチングで形成された配線を示す図である。ダマシンで形成された配線を示す図である。ダマシンで形成された配線上にプラズマＣＶＤで層間絶縁膜を形成している工程を示す図である。配線上に有機低誘電率の絶縁膜を含む層間絶縁膜が形成された断面の模式図である。本実施形態に係る半導体チップの一例を機能ブロックで表したブロック図である。本実施形態に係る半導体チップの他の例を機能ブロックで表したブロック図である。本実施形態に係る半導体装置の設計方法のフローチャートである。

符号の説明

１・・・半導体装置、３・・・第１トランジスタ群、５・・・第２トランジスタ群、７・・・半導体基板、９・・・電界効果トランジスタ、１１・・・ゲート電極、１３，１５・・・ソース／ドレイン、１７・・・素子分離絶縁膜、１９，２１・・・ゲート絶縁膜、２３・・・配線、２５・・・チャネル領域、２７・・・層間絶縁膜、２９・・・プラグ、３１・・・パッド，３３・・・層間絶縁膜、３５・・・配線、３７・・・プラグ、３９・・・配線、４１・・・プラグ、４３・・・レジスト、４５・・・両側面、４７・・・上面、４９・・・荷電粒子、５１・・・低誘電率膜、５３・・・Ｃｕ拡散防止膜、５５・・・半導体チップ、５７，５９・・・メモリ、６１・・・論理回路、６３，６５・・・Ｉ／Ｏ回路、６７・・・回路ブロック

Claims

配線が接続されたゲート電極及び厚みが６．０ｎｍ以下のゲート絶縁膜を有する電界効果トランジスタを含む半導体装置であって、
前記ゲート絶縁膜の厚みが同じである複数の前記電界効果トランジスタで構成される第１トランジスタ群と、
前記ゲート絶縁膜の厚みが同じである複数の前記電界効果トランジスタで構成されると共に前記ゲート絶縁膜の厚みが前記第１トランジスタ群の前記ゲート絶縁膜の厚みよりも小さい第２トランジスタ群と、
前記第１及び第２トランジスタ群が混載される半導体基板と、
を備え、
前記配線の面積は、前記配線の両側面及び上面の面積を足し合わせた合計面積であり、
前記配線の面積と前記ゲート電極のゲート面積との比であるアンテナ比は、前記第２トランジスタ群の最大値の方が前記第１トランジスタ群の最大値よりも大きくされている、
ことを特徴とする半導体装置。
配線が接続されたゲート電極及び厚みが６．０ｎｍ以下のゲート絶縁膜を有する電界効果トランジスタを含む半導体装置であって、
前記ゲート絶縁膜の厚みが同じである複数の前記電界効果トランジスタで構成される第１トランジスタ群と、
前記ゲート絶縁膜の厚みが同じである複数の前記電界効果トランジスタで構成されると共に前記ゲート絶縁膜の厚みが前記第１トランジスタ群の前記ゲート絶縁膜の厚みよりも小さい第２トランジスタ群と、
前記第１及び第２トランジスタ群が混載される半導体基板と、
を備え、
前記配線の面積は、前記配線の上面の面積であり、
前記配線の面積と前記ゲート電極のゲート面積との比であるアンテナ比は、前記第２トランジスタ群の最大値の方が前記第１トランジスタ群の最大値よりも大きくされている、
ことを特徴とする半導体装置。
前記アンテナ比は、前記第２トランジスタ群の最大値の方が前記第１トランジスタ群の最大値よりも少なくとも一桁大きくされている、
ことを特徴とする請求項１又は２に記載の半導体装置。
前記配線は、多層配線であり、
前記配線の面積は、前記多層配線の各層の面積を足し合わせた合計面積である、
ことを特徴とする請求項１〜３のいずれかに記載の半導体装置。
前記多層配線の第ｎ層（ｎは２以上の整数）により、前記ゲート電極と前記半導体基板とが導通し、
前記配線の面積は、前記多層配線を第ｎ−１層まで形成した段階で、前記多層配線の前記第ｎ−１層までの各層のうち前記ゲート電極と導通している部分の面積を足し合わせた合計面積である、
ことを特徴とする請求項４に記載の半導体装置。
前記配線の面積は、前記多層配線の各層のうち、前記半導体装置の製造工程中に前記ゲート電極と導通した状態で露出する部分の面積を足し合わせた合計面積である、
ことを特徴とする請求項４又は５に記載の半導体装置。
前記多層配線の各層は、プラグで接続されており、
前記配線の面積は、前記プラグの面積を含む、
ことを特徴とする請求項４〜６のいずれか１項に記載の半導体装置。
前記配線の面積は、前記上面の面積×２である、
ことを特徴とする請求項２に記載の半導体装置。
前記配線の上に形成される層間絶縁膜は低誘電率膜を含む、
ことを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
前記第１トランジスタ群で構成される機能ブロックと前記第２トランジスタ群で構成される機能ブロックとは、機能が異なる、
ことを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
前記第１及び第２トランジスタ群の前記ゲート絶縁膜は、共にシリコン酸化膜を含み、
前記第１トランジスタ群で構成される前記機能ブロックは、メモリ、Ｉ／Ｏ回路、電源回路、アナログフィルタ回路及び直流動作回路のうち少なくとも一つであり、
前記第２トランジスタ群で構成される前記機能ブロックは、論理回路である、
ことを特徴とする請求項１０に記載の半導体装置。
前記第１トランジスタ群の前記ゲート絶縁膜は、高誘電体膜を含み、
前記第２トランジスタ群の前記ゲート絶縁膜は、シリコン酸化膜を含み、
前記第１トランジスタ群で構成される前記機能ブロックは、論理回路であり、
前記第２トランジスタ群で構成される前記機能ブロックは、メモリ、Ｉ／Ｏ回路、電源回路、アナログフィルタ回路及び直流動作回路のうち少なくとも一つである、
ことを特徴とする請求項１０に記載の半導体装置。
前記メモリはＮＡＮＤ型ＥＥＰＲＯＭを含む、
ことを特徴とする請求項１１又は１２に記載の半導体装置。
請求項１〜１３のいずれか１項に記載の半導体装置の設計方法であって、
前記第１及び第２トランジスタ群を画面上に表示させる工程と、
前記第１トランジスタ群の前記配線は第１アンテナ比を許容値にして、前記第２トランジスタ群の前記配線は前記第１アンテナ比よりも大きい第２アンテナ比を許容値にして、それぞれ前記画面上で自動配線する工程と、
を備えたことを特徴とする半導体装置の設計方法。