JP4181908B2

JP4181908B2 - Clock transfer circuit

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Publication number: JP4181908B2
Application number: JP2003090699A
Authority: JP
Inventors: 卓士木村; 勇人傳田; 暢之高木; 純一小野寺
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2003-03-28
Filing date: 2003-03-28
Publication date: 2008-11-19
Anticipated expiration: 2023-03-28
Also published as: JP2004297703A

Description

【０００１】
【発明の属する技術分野】
本発明は、入力クロックを基準として、ＰＬＬ回路を用いて処理用クロックを生成し、入力データを入力クロックから処理用クロックに乗せ換える処理を行うクロック乗換回路に関し、詳しくは、入力クロックと処理用クロックの位相関係を自動的に最適に保つ機能を持たせたクロック乗換回路に関するものである。
【０００２】
【従来の技術】
映像信号処理において、入力される映像信号のフォーマットや伝送方式によって、入力されたクロック周波数の１倍、２倍、４倍等のクロック周波数で信号処理を行うことがある。このようなとき、入力クロック（以下、クロックＡ）を基準としてＰＬＬ（Phase Locked Loop）回路を用いて処理用クロック（以下、クロックＢ）を生成し、入力データをクロックＡからクロックＢに乗せ換える処理が必要となる。
【０００３】
ＰＬＬを用いたクロック乗換回路の基本的な構成として、図６に示すようなものがある。この図６に示すようなクロック乗換回路では、Ｄ型−フリップフロップ（以下、ＤＦＦ）のセットアップタイム、ホールドタイムを満足するように、クロックＡとクロックＢの位相関係を適正に設定する必要がある。しかし、ＰＬＬはクロックＡとクロックＢの位相を一定に保つように動作するとはいえ、クロック周波数によって異なる定常的な位相差が発生してしまう。また、クロックＢは信号処理に用いるため、ファンアウトの大きなバッファを使用するが、これにより信号の遅延が大きくなってしまう。位相差、遅延がクロック周期に対して無視できない量になった場合には、周波数毎にクロックの位相関係を調整する必要があるが、高い周波数では温度変化やデバイスのばらつきにより位相関係を適正に設定できなくなる。
【０００４】
そこで従来より、位相関係を調整する方法として、ＲＡＭを用いたクロック乗換回路があり、このＲＡＭを使用した回路によれば、ＲＡＭへクロック信号を書込むタイミングとＲＡＭからクロック信号を読出すタイミングとを制御することによって、位相関係を適正に設定することができる。
しかし、このＲＡＭを用いた構成では回路規模が大きくなり、コストも高くなってしまうという問題があったため、ＲＡＭを必要とせず、回路規模を小さくしてコストダウンを図ることのできるクロック乗換回路が提案されている（例えば、特許文献１参照）。
【０００５】
【特許文献１】
特開２００２−２０４４４８号公報
【０００６】
【発明が解決しようとする課題】
上記特許文献１に記載のクロック乗換回路は、ＲＡＭを必要とせず、回路規模を小さくしてコストダウンを図ることが可能であるが、この方式は、クロックＢがクロックＡの２倍の周波数の場合のみ対応した回路であるため、例えば、クロックＢがクロックＡの１倍、４倍等の周波数を持つような周波数条件には対応できないという問題があった。
【０００７】
本発明は、上記問題点に鑑みなされたもので、ＲＡＭ等のメモリを使用せずに、クロックＢがクロックＡの１倍、２倍、４倍等のどのような周波数条件であっても、クロックＡとクロックＢの位相関係を自動的に最適化することのできるクロック乗換回路を提供することを目的とするものである。
【０００８】
【課題を解決するための手段】
本発明は、入力クロック（以下、クロックＡ）に対して整数倍の周波数を持った処理用クロック（以下、クロックＢ）を生成し、このクロックＡとクロックＢの位相を揃える機能を持ったＰＬＬ回路と、入力データを前記クロックＡの立上りでラッチするＤ型フリップフロップ（以下、ＦＦ）１と、ＦＦ１の出力を前記クロックＢの立下りでラッチするＦＦ２とを具備してなるクロック乗換回路において、入力されたクロックＡとクロックＢの立上りを比較してクロックＡの立上りに対してクロックＢの立上りが早い場合はハイレベルとなり遅い場合はローレベルとなるＰＨＣＵＤ信号と、このＰＨＣＵＤ信号のイネーブル信号としてのＰＨＣＥＮ信号とを生成して出力する位相比較回路と、前記ＰＨＣＥＮ信号がハイレベルのときにＰＨＣＵＤ信号のアップダウンをカウントして、そのカウント値がプラス又はマイナスの一定値に達したときにＰＨＡＳＥ信号を＋１又は−１してＰＬＬ回路に出力する安定化フィルタ回路とを設け、前記ＰＬＬ回路では、入力されたＰＨＡＳＥ信号に基づいてクロックＡとクロックＢの位相差が小さくなるように位相調整を行うようにしたことを特徴とするクロック乗換回路である。
【０００９】
このような構成とすることで、ＲＡＭ等のメモリを使用することなく、クロックＢがクロックＡの１倍、２倍、４倍等のどのような周波数条件であっても、ＰＨＣＵＤ信号とＰＨＣＥＮ信号とから生成されるＰＨＡＳＥ信号を用いて、ＰＬＬ回路においてクロックＡとクロックＢの位相関係を自動的に最適化することができる。
【００１０】
【発明の実施の形態】
本発明の実施の形態を図面に基づいて説明する。
図１に示すのは、本発明によるクロック乗換回路１０の構成を示したブロック図であり、このクロック乗換回路１０は、ＦＦ１、ＦＦ２、ＦＦ３、ＰＬＬ回路１１、クロックバッファ１２、位相比較回路１３、安定化フィルタ回路１４によって構成されている。
ＦＦ１、ＦＦ２、ＦＦ３は、Ｄ型−フリップフロップであり、Ｄ入力に入力されたデータをＣＫ入力に入力されたクロック信号の立上りで取り込んで（ラッチして）、Ｑ出力から出力するものである。以下、ＦＦ又はＤＦＦという場合は、Ｄ型−フリップフロップを指すものとする。
【００１１】
ＰＬＬ回路１１は、入力クロック（以下、クロックＡ）を基準として、クロック乗換処理に用いる処理用クロック（以下、クロックＢ）を生成するための回路であり、例えば、クロックＡの１倍、２倍、４倍等の周波数を持つクロックＢを生成することができる。また、クロックＡとクロックＢの位相関係を適正に保つように働くものでもある。
【００１２】
前記ＦＦ１、ＦＦ２、ＦＦ３、ＰＬＬ回路１１、及び、クロックバッファ１２で構成される部分については、図６に示す従来回路と略同様の構成であり、ＦＦ１のＤ入力に入力された入力データをクロックＡの立上りでラッチして、このＦＦ１の出力はＦＦ２のＤ入力に入力されてクロックＢの立下りでラッチされて出力される。なお、ＦＦ３は出力先との関係で設置されるもので、直接本発明に関わるものではない。ここで、クロックＡとクロックＢは、ＰＬＬ回路１１で位相関係が一定、具体的には、立上りのタイミングが揃うように調整されているため、クロックＡでラッチしたものをクロックＢで再度ラッチすることにより、クロックの乗せ換えが行われる。しかし、従来技術の記載で問題点として挙げたものと同様に、クロック周波数によって異なる定常的な位相差、及び、ＰＬＬ回路１１のクロックＢの出力側に設けたファンアウトの大きなクロックバッファ１２による信号の遅延という位相関係がずれる要因が存在するため、このままでは位相関係を適正に保つことができない。
【００１３】
そこで、本発明では、クロックＡとクロックＢの位相関係を比較する位相比較回路１３と、位相比較回路１３での比較結果から位相の調整を行うためにＰＬＬ回路１１の位相設定端子に対してＰＨＡＳＥ信号を出力する安定化フィルタ回路１４とを設けて、クロックＡとクロックＢの立上りが揃うように位相関係を調整する構成となっている。
【００１４】
前記位相比較回路１３は、クロックＡの立上りに対してクロックＢの立上りが早いときは“０”、遅いときは“１”となる比較結果としてのＰＨＣＵＤ信号と、このＰＨＣＵＤ信号のイネーブル信号としてのＰＨＣＥＮ信号を後段の安定化フィルタ回路１４に出力するための回路であり、その構成を図２に示す。
図２において、ＦＦ４は、クロックＡを２分周してデューティー比が略１：１のＣＫＡ２信号を生成して出力する。ＦＦ５は、ＦＦ４からのＣＫＡ２信号をクロックＢの立上りでラッチして出力する。ＦＦ６は、ＦＦ４からのＣＫＡ２信号をクロックＢの反転信号の立上り、つまり、クロックＢの立下りでラッチして出力する。ＦＦ７は、ＦＦ６の出力をクロックＢの立上りでラッチして出力する。第１ＸＯＲ回路１５は、ＦＦ５の出力とＦＦ６の出力のＸＯＲ（排他的論理和）をとって出力する。第２ＸＯＲ回路１６は、ＦＦ６の出力とＦＦ７の出力のＸＯＲをとって出力する。ＦＦ８は、第１ＸＯＲ回路１５の出力をクロックＢの立上りでラッチして、これをＰＨＣＵＤ信号として後段の安定化フィルタ回路１４に出力する。ＦＦ９は、第２ＸＯＲ回路１６の出力をクロックＢの立上りでラッチして、これをＰＨＣＥＮ信号として後段の安定化フィルタ回路１４に出力する。
【００１５】
図５は、安定化フィルタ回路１４の構成を示したブロック図である。この図５において、安定化フィルタ回路１４は、第１アップ／ダウンカウンタ２２と、デコーダ２３と、第２アップ／ダウンカウンタ２４と、ＰＨＣＥＮ周期検出部２５とからなるもので、この安定化フィルタ回路１４において、ＰＬＬ回路１１でクロックＡとクロックＢの位相差を調整するためのＰＨＡＳＥ信号を生成して出力する。
【００１６】
ＰＨＣＥＮ周期検出部２５は、ｄｅｌａｙ回路１７、第３ＸＯＲ回路１８、カウンタ１９、第１ＯＲ回路２０、及び、第２ＯＲ回路２１とから構成され、これは、クロックＡ立上りとクロックＢ立下りが略揃っているときに、ＰＨＣＵＤ信号とＰＨＣＥＮ信号を強制的に“１”にして、ＰＨＡＳＥ信号を＋１するためのものであり、詳しい説明については後述する。
【００１７】
前記第１アップ／ダウンカウンタ２２は、ＵＤ端子に位相比較回路１３からのＰＨＣＵＤ信号が第１ＯＲ回路２０を介して入力され、ＥＮ端子に位相比較回路１３からのＰＨＣＥＮ信号が第２ＯＲ回路２１を介して入力されて、ＰＨＣＥＮ信号がハイレベルのときにＰＨＣＵＤ信号を取込み、その取込んだＰＨＣＵＤ信号が“０”のときダウンカウントし“１”のときアップカウントする。この第１アップ／ダウンカウンタ２２でのカウント値は、後段のデコーダ２３に出力される。ここでのカウントは、デコーダ２３からの信号がＬＤ端子に入力されるとリセットされる。
【００１８】
前記デコーダ２３では、入力されたカウント値をフィルタ係数で設定された値と比較して、カウント値が設定値に達している場合に、後段の第２アップ／ダウンカウンタ２４をイネーブルにする信号をＥＮ端子に出力するとともに、第２アップ／ダウンカウンタ２４を１カウント分だけアップカウント又はダウンカウントさせる。ここで、フィルタ係数の設定値は正側と負側でそれぞれ設けられており、正側の設定値にカウント値が達した場合には１カウント分だけアップカウントするために“１”を第２アップ／ダウンカウンタ２４のＵＤ端子に出力し、負側の設定値にカウント値が達した場合には１カウント分だけダウンカウントするために“０”を第２アップ／ダウンカウンタ２４のＵＤ端子に出力する構成となっている。また、第２アップ／ダウンカウンタ２４をイネーブルにする信号は、第１アップ／ダウンカウンタ２２のＬＤ端子とカウンタ１９のＬＤ端子にも入力されて、それぞれのカウントをリセットする信号として用いられる。
【００１９】
前記第２アップ／ダウンカウンタ２４では、ＵＤ端子に入力された“１”又は“０”の信号に基づいてアップカウント又はダウンカウントを行い、このカウントに対応した＋１又は−１のＰＨＡＳＥ信号が前記ＰＬＬ回路１１の位相設定端子に入力される。このＰＨＡＳＥ信号がＰＬＬ回路１１の位相設定端子に入力されることによって、ＰＬＬ回路１１は、クロックＡとクロックＢの位相差を打ち消す方向にクロックＢの位相を変化させる。
【００２０】
次に、前記位相比較回路１３においてＰＨＣＵＤ信号とＰＨＣＥＮ信号を生成するまでの各波形の変化について、図２及び図３を用いて説明する。図３は、クロックＡに対するクロックＢの逓倍比が１倍の場合における位相比較回路１３の各部の出力波形を示したもので、クロックＡとクロックＢの位相関係を４つのパターンに分けて説明している。以下、それぞれのパターンごとに説明する。
【００２１】
［クロックＡ：クロックＢ＝１：１の場合］
（ａ）クロックＡ立上りとクロックＢ立上りが略揃っているとき
ＦＦ４においてクロックＡを２分周して生成されたＣＫＡ２信号は、それぞれＦＦ５とＦＦ６に入力されて、ＦＦ５ではクロックＢの立上りでラッチされ、ＦＦ６ではクロックＢの立下りでラッチされる。ここで、図３（ａ）に示すように、クロックＡの立上り、つまり、ＣＫＡ２の立上りとクロックＢの立上りは略揃っているが、正確にはＣＫＡ２の立上りに対してクロックＢの立上りが早かったり遅かったりしている状態である。このため、ＣＫＡ２は規則的にハイレベルとローレベルを繰り返している波形であるのに対して、ＦＦ５の波形ＤＦＦ５はハイレベルとローレベルが不規則に現れている。ＦＦ６の波形ＤＦＦ６は、クロックＢの立下りでラッチするのでＦＦ５と半周期ずれてラッチされた結果、規則的にハイレベルとローレベルを繰り返す波形となっている。このＦＦ５とＦＦ６の出力のＸＯＲをとったものをＦＦ８においてクロックＢでラッチすると、ＰＨＣＵＤ信号が生成される。このＰＨＣＵＤ信号は、クロックＡの立上りよりもクロックＢの立上りの方が早かった場所ではハイレベルとなり遅かった場所ではローレベルとなる信号で、その結果をクロックＢに対して１周期遅れて反映させている。また、ＦＦ７ではＦＦ６の出力をクロックＢでラッチして、このＦＦ７とＦＦ６のＸＯＲをとって出力したものをクロックＢでラッチすると、ＰＨＣＥＮ信号が生成される。ＰＨＣＥＮ信号は、後段の安定化フィルタ回路１４においてＰＨＣＵＤ信号を読み込むためのイネーブル信号であり、このようなクロックＡ立上りとクロックＢ立上りが略揃っている場合には、クロックＢの２周期目以降がハイレベルとなり、この間のＰＨＣＵＤ信号のアップダウンをカウントすると、アップが６でダウンが５となり、図示されている期間を経過した時点で、安定化フィルタ回路１４の第１アップ／ダウンカウンタ２２は＋１だけアップカウントされることになる。
【００２２】
（ｂ）クロックＢが遅いとき
図３（ｂ）に示すように、クロックＡの立上り、つまり、ＣＫＡ２の立上りに対してクロックＢの立上りが常に遅い場合には、ＤＦＦ５とＤＦＦ６の波形は規則的に変化する波形となり、これらの信号を第１ＸＯＲ回路１５でＸＯＲをとったものはクロックＢと同一波形の信号となる。この第１ＸＯＲ回路１５の出力をＦＦ８においてクロックＢでラッチすると、ＰＨＣＵＤ信号が生成されるが、クロックＡの立上りよりもクロックＢの立上りの方が常に遅いため、このＰＨＣＵＤ信号は常にローレベルとなっている。また、クロックＡの立上りに対してクロックＢの立上りが常に遅い場合には、ＰＨＣＥＮ信号はクロックＢの２周期目以降がハイレベルとなり、この間のＰＨＣＵＤ信号のアップダウンをカウントすると、アップが０でダウンが６となり、図示されている期間を経過した時点で、安定化フィルタ回路１４の第１アップ／ダウンカウンタ２２は−６だけダウンカウントされることになる。ここで、デコーダ２３のフィルタ係数の設定値が例えば−６になっていたとすると、カウント値が−６に達した時点で後段の第２アップ／ダウンカウンタ２４にイネーブル信号を出力するとともに、第２アップ／ダウンカウンタ２４を１カウント分だけダウンカウントさせる。このカウントの結果がＰＨＡＳＥ信号としてＰＬＬ回路１１の位相設定端子に入力されることによって、ＰＬＬ回路１１は、クロックＡとクロックＢの位相差を打ち消す方向にクロックＢの位相を変化させる。
【００２３】
（ｃ）クロックＡ立上りとクロックＢ立下りが略揃っているとき
図３（ｃ）に示すように、クロックＡの立上り、つまり、ＣＫＡ２の立上りとクロックＢの立下りが略揃っている場合には、ＦＦ５の波形ＤＦＦ５は、規則的にハイレベルとローレベルを繰り返す波形となっているのに対して、ＦＦ６の波形ＤＦＦ６は、ハイレベルとローレベルが不規則に現れている。これらの信号を第１ＸＯＲ回路１５でＸＯＲをとったものをＦＦ８においてクロックＢでラッチすると、ＰＨＣＵＤ信号が生成される。このＰＨＣＵＤ信号は、クロックＡの立上りよりもクロックＢの立下りの方が早かった場所ではローレベルとなり遅かった場所ではハイレベルとなる信号である。これは図３の（ａ）や（ｂ）の場合とハイレベルとローレベルの対応関係が逆であるが、立下りが遅い＝立上りが早い、という関係にあると言えるので問題はない。また、クロックＡの立上りとクロックＢの立下りが略揃っている場合には、図３（ｃ）に示すように、ＰＨＣＥＮ信号はハイレベルとローレベルが不規則に現れる波形となっている。このときのＰＨＣＵＤ信号のアップダウンをカウントすると、アップが３でダウンが４となり、図示されている期間を経過した時点で、安定化フィルタ回路１４の第１アップ／ダウンカウンタ２２は−１だけダウンカウントされることになる。
【００２４】
上記図３（ｃ）に示すような、クロックＡの立上りとクロックＢの立下りが略揃っている場合には、クロックＡとクロックＢの立ち上がり同士が揃うように、早期に位相調整を行いたいが、ＰＨＣＵＤ信号及びＰＨＣＥＮ信号が共に、ハイレベルとローレベルが不規則に現れる波形であるため、第１アップ／ダウンカウンタ２２のカウントがなかなか設定値に達せず、ＰＬＬ回路１１に入力するＰＨＡＳＥ信号が適正値に達するのに時間がかかり過ぎるという問題があった。
【００２５】
この問題を解消するため、ＰＨＣＥＮ周期検出部２５でＰＨＣＥＮ信号の周期の乱れを検出する。図５に示す安定化フィルタ回路１４のＰＨＣＥＮ周期検出部２５において、第３ＸＯＲ回路１８は、ＰＨＣＥＮ信号とこのＰＨＣＥＮ信号にｄｅｌａｙ回路１７を介して一定周期分遅延させた信号とのＸＯＲをとって出力するためのもので、この出力はカウンタ１９のＥＮ端子に入力される。この第３ＸＯＲ回路１８では、遅延させた信号とのＸＯＲを演算することによって、遅延前と遅延後のＰＨＣＥＮ信号の変化を検出することができ、変化している場合のみ“１”を出力する。ここで、ｄｅｌａｙ回路１７における遅延量は、ＰＬＬ回路１１での逓倍比によって異なり、１倍のときは遅延量１、２倍のときは遅延量２、４倍のときは遅延量４となるようにする。カウンタ１９では、この第３ＸＯＲ回路１８で検出したＰＨＣＥＮ信号の変化をカウントし、このカウント値が一定回数以上になった場合に、第１アップ／ダウンカウンタ２２に入力されるＰＨＣＵＤ信号とＰＨＣＥＮ信号を強制的に“１”にするために、第１ＯＲ回路２０と第２ＯＲ回路２１にそれぞれ“１”を出力することによってＰＨＣＵＤ信号とＰＨＣＥＮ信号の内容に関わらず、第１アップ／ダウンカウンタ２２のＵＤ端子とＥＮ端子には必ず“１”が入力されることになる。このような構成とすることによって、ＰＨＣＵＤ信号及びＰＨＣＥＮ信号が共に、ハイレベルとローレベルが不規則に現れる状態であっても、ＰＨＡＳＥ信号を＋１してクロックＡの立上りとクロックＢの立下りが略揃っている状態から早期に抜け出すことができる。
【００２６】
（ｄ）クロックＢが早いとき
図３（ｄ）に示すように、クロックＡの立上り、つまり、ＣＫＡ２の立上りに対してクロックＢの立上りが常に早い場合には、ＤＦＦ５とＤＦＦ６の波形は規則的に変化する波形となり、これらの信号を第１ＸＯＲ回路１５でＸＯＲをとったものはクロックＢの反転信号と同一の波形となる。この第１ＸＯＲ回路１５の出力をＦＦ８においてクロックＢでラッチすると、ＰＨＣＵＤ信号が生成されるが、クロックＡの立上りよりもクロックＢの立上りの方が常に早いため、このＰＨＣＵＤ信号は２周期目以降が常にハイレベルとなっている。また、ＰＨＣＥＮ信号も同様に、クロックＢの２周期目以降がハイレベルとなり、この間のＰＨＣＵＤ信号のアップダウンをカウントすると、アップが６でダウンが０となり、図示されている期間を経過した時点で、安定化フィルタ回路１４の第１アップ／ダウンカウンタ２２は＋６だけアップカウントされることになる。ここで、デコーダ２３のフィルタ係数の設定値が例えば＋６になっていたとすると、カウント値が＋６に達した時点で後段の第２アップ／ダウンカウンタ２４にイネーブル信号を出力するとともに、第２アップ／ダウンカウンタ２４を１カウント分だけアップカウントさせる。このカウントの結果がＰＨＡＳＥ信号としてＰＬＬ回路１１の位相設定端子に入力されることによって、ＰＬＬ回路１１は、クロックＡとクロックＢの位相差を打ち消す方向にクロックＢの位相を変化させる。
【００２７】
このように、本発明のクロック乗換回路は、位相比較回路１３において、クロックＡの立上りに対してクロックＢの立上りの方が早い場合はハイレベルとなり遅い場合はローレベルというように位相のずれが反映されたＰＨＣＵＤ信号と、ＰＨＣＵＤ信号をイネーブルするためのＰＨＣＥＮ信号を生成し、これらのＰＨＣＵＤ信号とＰＨＣＥＮ信号を用いて位相調整を行うためのＰＨＡＳＥ信号を生成して、このＰＨＡＳＥ信号が入力されるＰＬＬ回路１１において位相を調整するようにしている。よって、常にクロックＡとクロックＢの位相関係がフィードバックされることにより、位相差が打ち消されるように変化して行き、最終的にクロックＡの立上りをクロックＢの立上りが前後するような形で位相差は小さく維持される。
【００２８】
前記実施例では、クロックＡとクロックＢの周波数の比が１：１の場合を例として本発明のクロック乗換回路について説明してきたが、本発明はこれに限られるものではなく、周波数比が他の場合であっても対応できるものである。ここで、クロックＡとクロックＢの周波数の比が１：４である場合の位相比較回路１３の動作について、図４を用いて説明する。
【００２９】
［クロックＡ：クロックＢ＝１：４の場合］
（ａ）クロックＡ立上りとクロックＢ立上りが略揃っているとき
図４（ａ）は、クロックＡ：クロックＢ＝１：４の場合におけるクロックＡ立上りとクロックＢ立上りが略揃っているときの位相比較回路１３での各部の波形を示したもので、前記実施例の場合と同様に、ＦＦ４においてクロックＡを２分周して生成されたＣＫＡ２信号は、それぞれＦＦ５とＦＦ６に入力されて、ＦＦ５ではクロックＢの立上りでラッチされ、ＦＦ６ではクロックＢの立下りでラッチされる。クロックＡの立上りとクロックＢの立上りが略揃っている場合は、正確にはＣＫＡ２の立上りに対してクロックＢの立上りが早かったり遅かったりしている状態である。このため、ＣＫＡ２は規則的にハイレベルとローレベルを繰り返している波形であるのに対して、ＦＦ５の波形ＤＦＦ５はハイレベルとローレベルが不規則に現れている。ＦＦ６の波形ＤＦＦ６は、クロックＢの立下りでラッチするのでＦＦ５と半周期ずれてラッチされた結果、規則的にハイレベルとローレベルを繰り返す波形となっている。このＦＦ５とＦＦ６の出力のＸＯＲをとったものをＦＦ８においてクロックＢでラッチすると、ＰＨＣＵＤ信号が生成される。また、ＦＦ７ではＦＦ６の出力をクロックＢでラッチして、このＦＦ７とＦＦ６のＸＯＲをとって出力したものをクロックＢでラッチすると、ＰＨＣＥＮ信号が生成される。ＰＨＣＥＮ信号は、クロックＢの４周期に１回の間隔でハイレベルになる信号で、このハイレベルのときのＰＨＣＵＤ信号のアップダウンをカウントすると、アップが２でダウンが１となり、図示されている期間を経過した時点で、安定化フィルタ回路１４の第１アップ／ダウンカウンタ２２は＋１だけアップカウントされることになる。
【００３０】
（ｂ）クロックＢが遅いとき
図４（ｂ）に示すように、クロックＡの立上りに対してクロックＢの立上りが常に遅い場合には、ＤＦＦ５とＤＦＦ６の波形は規則的に変化する波形となり、これらの信号を第１ＸＯＲ回路１５においてＸＯＲをとる。この第１ＸＯＲ回路１５の出力をＦＦ８においてクロックＢでラッチすると、ＰＨＣＵＤ信号が生成されるが、クロックＡの立上りよりもクロックＢの立上りの方が常に遅いため、このＰＨＣＵＤ信号は常にローレベルとなっている。また、クロックＡの立上りに対してクロックＢの立上りが常に遅い場合には、ＰＨＣＥＮ信号はクロックＢの４周期に１回の間隔でハイレベルとなる信号であり、このときのＰＨＣＵＤ信号のアップダウンをカウントすると、アップが０でダウンが２となり、図示されている期間を経過した時点で、安定化フィルタ回路１４の第１アップ／ダウンカウンタ２２は−２だけダウンカウントされることになる。
【００３１】
（ｃ）クロックＡ立上りとクロックＢ立下りが略揃っているとき
図４（ｃ）に示すように、クロックＡの立上りとクロックＢの立下りが略揃っている場合には、ＦＦ５の波形ＤＦＦ５は、規則的にハイレベルとローレベルを繰り返す波形となっているのに対して、ＦＦ６の波形ＤＦＦ６は、ハイレベルとローレベルが不規則に現れている。これらの信号を第１ＸＯＲ回路１５でＸＯＲをとったものをＦＦ８においてクロックＢでラッチすると、ＰＨＣＵＤ信号が生成される。このＰＨＣＵＤ信号は、クロックＡの立上りよりもクロックＢの立下りの方が早かった場所ではローレベルとなり遅かった場所ではハイレベルとなる信号である。これは図４の（ａ）や（ｂ）の場合とハイレベルとローレベルの対応関係が逆であるが、立下りが遅い＝立上りが早い、という関係にあると言えるので問題はない。また、クロックＡの立上りとクロックＢの立下りが略揃っている場合には、図４（ｃ）に示すように、ＰＨＣＥＮ信号はハイレベルとローレベルの周期が不規則になっている。このときのＰＨＣＵＤ信号のアップダウンをカウントすると、アップが１でダウンが２となり、図示されている期間を経過した時点で、安定化フィルタ回路１４の第１アップ／ダウンカウンタ２２は−１だけダウンカウントされることになる。
【００３２】
この図４（ｃ）に示すような、クロックＡの立上りとクロックＢの立下りが略揃っている場合には、クロックＡとクロックＢの立ち上がり同士が揃うように早期に位相調整を行うために、図３（ｃ）の場合と同様に、図５に示す安定化フィルタ回路１４のＰＨＣＥＮ周期検出部２５において、ＰＨＣＥＮ信号の周期の乱れを検出する。第３ＸＯＲ回路１８において、ＰＨＣＥＮ信号とこのＰＨＣＥＮ信号にｄｅｌａｙ回路１７を介して一定周期分遅延させた信号とのＸＯＲをとって出力し、この出力はカウンタ１９のＥＮ端子に入力される。この第３ＸＯＲ回路１８では、遅延させた信号とのＸＯＲを演算することによって、遅延前と遅延後のＰＨＣＥＮ信号の変化を検出することができ、変化している場合のみ“１”を出力する。ここで、ｄｅｌａｙ回路１７における遅延量は、ＰＬＬ回路１１での逓倍比によって異なり、図４の場合は逓倍比が４であるので遅延量は４となる。カウンタ１９では、この第３ＸＯＲ回路１８で検出したＰＨＣＥＮ信号の変化をカウントし、このカウント値が一定回数以上になった場合に、第１アップ／ダウンカウンタ２２に入力されるＰＨＣＵＤ信号とＰＨＣＥＮ信号を強制的に“１”にして出力するようになっている。このような構成とすることによって、ＰＨＣＵＤ信号及びＰＨＣＥＮ信号が共に、ハイレベルとローレベルが不規則に現れる状態であっても、ＰＨＡＳＥ信号を＋１してクロックＡの立上りとクロックＢの立下りが略揃っている状態から早期に抜け出すことができる。
【００３３】
（ｄ）クロックＢが早いとき
図４（ｄ）に示すように、クロックＡの立上りに対してクロックＢの立上りが常に早い場合には、ＤＦＦ５とＤＦＦ６の波形は規則的に変化する波形となり、これらの信号を第１ＸＯＲ回路１５でＸＯＲをとって出力する。この第１ＸＯＲ回路１５の出力をＦＦ８においてクロックＢでラッチすると、クロックＢの４周期に１回の間隔でハイレベルとなるＰＨＣＵＤ信号が生成される。また、同じタイミングでＰＨＣＥＮ信号もクロックＢの４周期に１回の間隔でハイレベルとなり、この間のＰＨＣＵＤ信号のアップダウンをカウントすると、アップが２でダウンが０となり、図示されている期間を経過した時点で、安定化フィルタ回路１４の第１アップ／ダウンカウンタ２２は＋２だけアップカウントされることになる。
【００３４】
上記実施例ではＰＬＬ回路１１の逓倍比が１の場合と４の場合を用いて説明を行ったが、クロックＡとクロックＢの周波数の比が整数倍であれば、本発明のクロック乗換回路における位相比較回路１３を用いることによって２つの信号の位相関係が反映されたＰＨＣＵＤ信号とＰＨＣＥＮ信号を生成することができる。このように、ＰＨＣＵＤ信号とＰＨＣＥＮ信号にクロックＡに対するクロックＢの位相が早い又は遅いという情報が正確に反映されるため、安定化フィルタ回路１４ではこのＰＨＣＵＤ信号とＰＨＣＥＮ信号からＰＨＡＳＥ信号を生成してＰＬＬ回路１１に出力するだけで、ＰＬＬ回路１１でクロックＡとクロックＢの位相差を小さく維持することができる。
【００３５】
【発明の効果】
請求項１記載の発明によれば、入力クロック（以下、クロックＡ）に対して整数倍の周波数を持った処理用クロック（以下、クロックＢ）を生成し、このクロックＡとクロックＢの位相を揃える機能を持ったＰＬＬ回路と、入力データを前記クロックＡの立上りでラッチするＤ型フリップフロップ（以下、ＦＦ）１と、ＦＦ１の出力を前記クロックＢの立下りでラッチするＦＦ２とを具備してなるクロック乗換回路において、入力されたクロックＡとクロックＢの立上りを比較してクロックＡの立上りに対してクロックＢの立上りが早い場合はハイレベルとなり遅い場合はローレベルとなるＰＨＣＵＤ信号と、このＰＨＣＵＤ信号のイネーブル信号としてのＰＨＣＥＮ信号とを生成して出力する位相比較回路と、前記ＰＨＣＥＮ信号がハイレベルのときにＰＨＣＵＤ信号のアップダウンをカウントして、そのカウント値がプラス又はマイナスの一定値に達したときにＰＨＡＳＥ信号を＋１又は−１してＰＬＬ回路に出力する安定化フィルタ回路とを設け、前記ＰＬＬ回路では、入力されたＰＨＡＳＥ信号に基づいてクロックＡとクロックＢの位相差が小さくなるように位相調整を行うようにしたので、ＲＡＭ等のメモリを使用することなく、クロックＢがクロックＡの１倍、２倍、４倍等のどのような周波数条件であっても、ＰＨＣＵＤ信号とＰＨＣＥＮ信号とから生成されるＰＨＡＳＥ信号を用いて、ＰＬＬ回路においてクロックＡとクロックＢの位相関係を自動的に最適化することができる。
【００３６】
請求項２記載の発明によれば、位相比較回路は、クロックＡを２分周してＣＫＡ２信号を生成するＦＦ４と、ＣＫＡ２信号をクロックＢの立上りでラッチするＦＦ５と、ＣＫＡ２信号をクロックＢの立下りでラッチするＦＦ６と、ＦＦ６の出力をクロックＢの立上りでラッチするＦＦ７と、ＦＦ５とＦＦ６の出力の排他的論理和を演算する第１ＸＯＲ回路と、ＦＦ６とＦＦ７の出力の排他的論理和を演算する第２ＸＯＲ回路と、第１ＸＯＲ回路の出力をクロックＢの立上りでラッチするＦＦ８と、第２ＸＯＲ回路の出力をクロックＢの立上りでラッチするＦＦ９とからなり、ＦＦ８の出力をＰＨＣＵＤ信号とし、ＦＦ９の出力をＰＨＣＥＮ信号として出力するようにしたので、クロックＡの立上りに対してクロックＢの立上りが早い場合はハイレベルとなり遅い場合はローレベルとなるＰＨＣＵＤ信号と、このＰＨＣＵＤ信号のイネーブル信号としてのＰＨＣＥＮ信号とを生成することができる。
【００３７】
請求項３記載の発明によれば、安定化フィルタ回路は、ＰＨＣＵＤ信号とＰＨＣＥＮ信号とが入力され、ＰＨＣＥＮ信号がハイレベルかつＰＨＣＵＤ信号がハイレベルのときアップカウントし、ＰＨＣＥＮ信号がハイレベルかつＰＨＣＵＤ信号がローレベルのときダウンカウントする第１アップ／ダウンカウンタと、第１アップ／ダウンカウンタのカウント値が予め設定されているフィルタ係数の値に達した場合に後段の第２アップ／ダウンカウンタに第１アップ／ダウンカウンタでのカウントの符号とイネーブル信号を出力するデコーダと、デコーダからのカウントの符号とイネーブル信号が入力されると、その符号が正の場合はアップカウント、負の場合はダウンカウントし、そのカウント値をＰＨＡＳＥ信号としてＰＬＬ回路に出力する第２アップ／ダウンカウンタと、ＰＨＣＥＮ信号の周期の乱れを検出したときにＰＨＣＵＤ信号とＰＨＣＥＮ信号を強制的にハイレベルにするＰＨＣＥＮ周期検出部とからなるようにしたので、ＰＬＬ回路において位相を最適化する際に用いるＰＨＡＳＥ信号をＰＨＣＵＤ信号とＰＨＣＥＮ信号とから生成することができる。
【００３８】
請求項４記載の発明によれば、ＰＨＣＥＮ周期検出部は、ＰＨＣＥＮ信号を一定周期遅延させるｄｅｌａｙ回路と、ＰＨＣＥＮ信号とｄｅｌａｙ回路との排他的論理和を演算する第３ＸＯＲ回路と、第３ＸＯＲ回路１８からの入力がハイレベルのときにカウントし、このカウント値が一定回数以上になった場合に第１アップ／ダウンカウンタ２２に入力されるＰＨＣＵＤ信号とＰＨＣＥＮ信号を強制的に“１”にして出力するカウンタとからなるようにしたので、クロックＡの立上りとクロックＢの立下りが略揃っている状態から早期に抜け出すことができる。
【図面の簡単な説明】
【図１】本発明によるクロック乗換回路の構成を示したブロック図である。
【図２】図１における位相比較回路の構成を示したブロック図である。
【図３】クロックＡとクロックＢの周波数の比が１：１である場合において、位相比較回路でＰＨＣＵＤ信号とＰＨＣＥＮ信号を生成するまでの各部の信号を示した波形図である。
【図４】クロックＡとクロックＢの周波数の比が１：４である場合において、位相比較回路でＰＨＣＵＤ信号とＰＨＣＥＮ信号を生成するまでの各部の信号を示した波形図である。
【図５】図１における安定化フィルタ回路の構成を示したブロック図である。
【図６】従来のクロック乗換回路の構成を示したブロック図である。
【符号の説明】
１１…ＰＬＬ回路、１２…クロックバッファ、１３…位相比較回路、１４…安定化フィルタ回路、１５…第１ＸＯＲ回路、１６…第２ＸＯＲ回路、１７…ｄｅｌａｙ回路、１８…第３ＸＯＲ回路、１９…カウンタ、２０…第１ＯＲ回路、２１…第２ＯＲ回路、２２…第１アップ／ダウンカウンタ、２３…デコーダ、２４…第２アップ／ダウンカウンタ、２５…ＰＨＣＥＮ周期検出部。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a clock transfer circuit that generates a processing clock using a PLL circuit with reference to an input clock, and performs a process of transferring input data from the input clock to the processing clock. The present invention relates to a clock transfer circuit having a function of automatically maintaining an optimum phase relationship of clocks.
[0002]
[Prior art]
In video signal processing, signal processing may be performed at a clock frequency such as 1, 2 or 4 times the input clock frequency depending on the format or transmission method of the input video signal. In such a case, a processing clock (hereinafter referred to as clock B) is generated using a PLL (Phase Locked Loop) circuit on the basis of the input clock (hereinafter referred to as clock A), and input data is transferred from clock A to clock B. Processing is required.
[0003]
A basic configuration of a clock transfer circuit using a PLL is as shown in FIG. In the clock transfer circuit as shown in FIG. 6, it is necessary to appropriately set the phase relationship between the clock A and the clock B so as to satisfy the setup time and hold time of the D-type flip-flop (hereinafter referred to as DFF). . However, although the PLL operates so as to keep the phases of the clock A and the clock B constant, a steady phase difference that varies depending on the clock frequency occurs. In addition, since the clock B is used for signal processing, a buffer with a large fanout is used, but this increases the signal delay. If the phase difference and delay are indistinguishable with respect to the clock period, it is necessary to adjust the clock phase relationship for each frequency, but at high frequencies, the phase relationship is appropriately adjusted due to temperature changes and device variations. Cannot be set.
[0004]
Therefore, conventionally, there is a clock transfer circuit using a RAM as a method for adjusting the phase relationship. According to a circuit using this RAM, the timing for writing the clock signal to the RAM and the timing for reading the clock signal from the RAM are as follows. By controlling this, the phase relationship can be set appropriately.
However, the configuration using the RAM has a problem that the circuit scale becomes large and the cost becomes high. Therefore, a clock transfer circuit that does not require a RAM and can reduce the circuit scale and reduce the cost is provided. It has been proposed (see, for example, Patent Document 1).
[0005]
[Patent Document 1]
JP 2002-204448 A
[0006]
[Problems to be solved by the invention]
The clock transfer circuit described in Patent Document 1 does not require a RAM and can reduce the cost by reducing the circuit scale. However, in this method, the clock B has a frequency twice that of the clock A. For example, since the circuit is compatible only with the case, there is a problem that the frequency condition in which the clock B has a frequency such as 1 or 4 times that of the clock A cannot be handled.
[0007]
The present invention has been made in view of the above problems, and without using a memory such as a RAM, the clock B can be any frequency condition such as 1 time, 2 times, 4 times the clock A, etc. An object of the present invention is to provide a clock transfer circuit capable of automatically optimizing the phase relationship between the clock A and the clock B.
[0008]
[Means for Solving the Problems]
The present invention generates a processing clock (hereinafter referred to as clock B) having a frequency that is an integral multiple of the input clock (hereinafter referred to as clock A), and has a function of aligning the phases of the clock A and clock B. In a clock transfer circuit comprising a circuit, a D-type flip-flop (hereinafter referred to as FF) 1 that latches input data at the rising edge of the clock A, and FF2 that latches an output of FF1 at the falling edge of the clock B The input clock A and the rising edge of the clock B are compared, the PHCUD signal which becomes high level when the rising edge of the clock B is earlier than the rising edge of the clock A and becomes low when the clock B is late, and the enable signal of the PHCUD signal A phase comparison circuit that generates and outputs a PHCEN signal, and a PHC signal when the PCHEN signal is at a high level A stabilizing filter circuit that counts up and down of the D signal, and outputs the PHASE signal to the PLL circuit by adding +1 or -1 when the count value reaches a positive or negative constant value; The clock transfer circuit is characterized in that phase adjustment is performed based on the input PHASE signal so that the phase difference between the clock A and the clock B becomes small.
[0009]
With such a configuration, the PHCUD signal and the PHCEN signal can be used regardless of the frequency condition of the clock B being 1, 2 or 4 times the clock A without using a memory such as a RAM. The phase relationship between the clock A and the clock B can be automatically optimized in the PLL circuit using the PHASE signal generated from.
[0010]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a block diagram showing the configuration of a clock transfer circuit 10 according to the present invention. This clock transfer circuit 10 includes FF1, FF2, FF3, PLL circuit 11, clock buffer 12, phase comparison circuit 13, The stabilization filter circuit 14 is used.
FF1, FF2, and FF3 are D-type flip-flops that take in (latched) the data input to the D input at the rising edge of the clock signal input to the CK input and output from the Q output. . Hereinafter, FF or DFF refers to a D-type flip-flop.
[0011]
The PLL circuit 11 is a circuit for generating a processing clock (hereinafter referred to as clock B) used for clock transfer processing on the basis of an input clock (hereinafter referred to as clock A). A clock B having a frequency such as four times can be generated. It also serves to keep the phase relationship between clock A and clock B proper.
[0012]
The portion composed of the FF1, FF2, FF3, PLL circuit 11 and clock buffer 12 has substantially the same configuration as the conventional circuit shown in FIG. 6, and the input data inputted to the D input of FF1 is clocked. Latched at the rising edge of A, the output of FF1 is input to the D input of FF2, latched and output at the falling edge of clock B. The FF 3 is installed in relation to the output destination, and is not directly related to the present invention. Here, the phase relationship between the clock A and the clock B is constant in the PLL circuit 11, specifically, adjusted so that the rising timing is aligned, so that what is latched by the clock A is latched again by the clock B Thus, the clock is changed. However, as with the problem mentioned in the description of the prior art, the signal from the clock buffer 12 having a large phase difference and a large fanout provided on the output side of the clock B of the PLL circuit 11 differs depending on the clock frequency. Since there is a factor that causes the phase relationship to be shifted, the phase relationship cannot be maintained as it is.
[0013]
Therefore, in the present invention, the phase comparison circuit 13 that compares the phase relationship between the clock A and the clock B, and the PHASE for the phase setting terminal of the PLL circuit 11 in order to adjust the phase from the comparison result in the phase comparison circuit 13. A stabilizing filter circuit 14 that outputs a signal is provided, and the phase relationship is adjusted so that the rising edges of the clock A and the clock B are aligned.
[0014]
The phase comparison circuit 13 outputs a PHCUD signal as a comparison result that is “0” when the rising edge of the clock B is early with respect to the rising edge of the clock A, and “1” when the clock B is late, and an enable signal for the PHCUD signal. This is a circuit for outputting the PHCEN signal to the stabilization filter circuit 14 at the subsequent stage, and its configuration is shown in FIG.
In FIG. 2, the FF 4 divides the clock A by two to generate and output a CKA2 signal having a duty ratio of approximately 1: 1. The FF5 latches and outputs the CKA2 signal from the FF4 at the rising edge of the clock B. The FF 6 latches and outputs the CKA 2 signal from the FF 4 at the rising edge of the inverted signal of the clock B, that is, the falling edge of the clock B. The FF 7 latches and outputs the output of the FF 6 at the rising edge of the clock B. The first XOR circuit 15 takes the XOR (exclusive OR) of the output of FF5 and the output of FF6 and outputs the result. The second XOR circuit 16 takes the XOR of the output of FF6 and the output of FF7 and outputs the result. The FF 8 latches the output of the first XOR circuit 15 at the rising edge of the clock B, and outputs this as a PHCUD signal to the subsequent stabilization filter circuit 14. The FF 9 latches the output of the second XOR circuit 16 at the rising edge of the clock B, and outputs this as a PHCEN signal to the subsequent stabilization filter circuit 14.
[0015]
FIG. 5 is a block diagram showing the configuration of the stabilization filter circuit 14. In FIG. 5, the stabilization filter circuit 14 includes a first up / down counter 22, a decoder 23, a second up / down counter 24, and a PHCEN cycle detection unit 25. 14, the PLL circuit 11 generates and outputs a PHASE signal for adjusting the phase difference between the clock A and the clock B.
[0016]
The PHCEN cycle detection unit 25 includes a delay circuit 17, a third XOR circuit 18, a counter 19, a first OR circuit 20, and a second OR circuit 21. The clock A rising edge and the clock B falling edge are substantially aligned. The PHCUD signal and the PHCEN signal are forcibly set to “1” and the PHASE signal is incremented by one, and will be described in detail later.
[0017]
In the first up / down counter 22, the PHCUD signal from the phase comparison circuit 13 is input to the UD terminal via the first OR circuit 20, and the PHCEN signal from the phase comparison circuit 13 is input to the EN terminal via the second OR circuit 21. The PHCUD signal is taken in when the PHCEN signal is at a high level, and is counted down when the fetched PHCUD signal is “0” and up-counted when it is “1”. The count value in the first up / down counter 22 is output to the decoder 23 at the subsequent stage. The count here is reset when a signal from the decoder 23 is input to the LD terminal.
[0018]
The decoder 23 compares the input count value with the value set by the filter coefficient, and when the count value has reached the set value, a signal for enabling the second up / down counter 24 at the subsequent stage. While outputting to the EN terminal, the second up / down counter 24 counts up or down by one count. Here, the set value of the filter coefficient is provided on each of the positive side and the negative side. When the count value reaches the set value on the positive side, “1” is set to the second in order to count up by one count. Output to the UD terminal of the up / down counter 24, and when the count value reaches the negative set value, "0" is output to the UD terminal of the second up / down counter 24 in order to count down by one count. It is the composition to output. A signal for enabling the second up / down counter 24 is also input to the LD terminal of the first up / down counter 22 and the LD terminal of the counter 19 and used as a signal for resetting the respective counts.
[0019]
The second up / down counter 24 performs up-counting or down-counting based on a “1” or “0” signal input to the UD terminal, and a +1 or −1 PHASE signal corresponding to this count is generated. Input to the phase setting terminal of the PLL circuit 11. When the PHASE signal is input to the phase setting terminal of the PLL circuit 11, the PLL circuit 11 changes the phase of the clock B in a direction that cancels the phase difference between the clock A and the clock B.
[0020]
Next, changes in each waveform until the PHCUD signal and the PHCEN signal are generated in the phase comparison circuit 13 will be described with reference to FIGS. FIG. 3 shows the output waveform of each part of the phase comparison circuit 13 when the multiplication ratio of the clock B to the clock A is 1. The phase relationship between the clock A and the clock B is divided into four patterns. ing. Hereinafter, each pattern will be described.
[0021]
[Clock A: Clock B = 1: 1]
(A) When clock A rise and clock B rise are substantially aligned
The CKA2 signal generated by dividing the clock A by 2 in the FF4 is input to the FF5 and the FF6, respectively, latched at the rising edge of the clock B in the FF5, and latched at the falling edge of the clock B in the FF6. Here, as shown in FIG. 3A, the rising edge of the clock A, that is, the rising edge of the CKA2 and the rising edge of the clock B are substantially aligned, but precisely the rising edge of the clock B is earlier than the rising edge of the CKA2. Or slow. For this reason, CKA2 is a waveform that regularly repeats a high level and a low level, whereas the waveform DFF5 of FF5 appears irregularly in the high level and the low level. Since the waveform DFF6 of FF6 is latched at the falling edge of the clock B, it is latched with a half-cycle shift from FF5. As a result, the waveform DFF6 regularly repeats a high level and a low level. When the XORed outputs of the FF5 and FF6 are latched by the clock B in the FF8, a PHCUD signal is generated. This PHCUD signal is a signal that is at a high level at a place where the rising edge of the clock B is earlier than a rising edge of the clock A, and is at a low level at a place where the clock B is late. ing. In FF7, the output of FF6 is latched with clock B, and the XORed output of FF7 and FF6 is latched with clock B to generate the PHCEN signal. The PHCEN signal is an enable signal for reading the PHCUD signal in the stabilization filter circuit 14 at the subsequent stage. When the rising edge of the clock A and the rising edge of the clock B are substantially aligned, the second and subsequent cycles of the clock B are When the up / down of the PHCUD signal is counted during this period, the up is 6 and the down is 5, and the first up / down counter 22 of the stabilization filter circuit 14 is incremented by 1 when the period shown in the figure has elapsed. Will only be counted up.
[0022]
(B) When clock B is slow
As shown in FIG. 3B, when the rising edge of the clock A, that is, when the rising edge of the clock B is always slower than the rising edge of the CKA2, the waveforms of the DFF5 and the DFF6 change regularly. A signal obtained by XORing the signal by the first XOR circuit 15 is a signal having the same waveform as that of the clock B. When the output of the first XOR circuit 15 is latched by the clock B in the FF 8, a PHCUD signal is generated. However, since the rising of the clock B is always slower than the rising of the clock A, the PHCUD signal is always at a low level. ing. When the rising edge of the clock B is always slower than the rising edge of the clock A, the PHCEN signal is at a high level after the second period of the clock B. When the up / down of the PHCUD signal during this period is counted, the up is 0. When the down is 6 and the period shown in the figure has elapsed, the first up / down counter 22 of the stabilization filter circuit 14 is down-counted by -6. Here, assuming that the set value of the filter coefficient of the decoder 23 is -6, for example, when the count value reaches -6, an enable signal is output to the second up / down counter 24 at the subsequent stage, and the second The up / down counter 24 counts down by one count. The count result is input to the phase setting terminal of the PLL circuit 11 as a PHASE signal, so that the PLL circuit 11 changes the phase of the clock B in a direction that cancels the phase difference between the clock A and the clock B.
[0023]
(C) When clock A rising edge and clock B falling edge are substantially aligned
As shown in FIG. 3C, when the rising edge of the clock A, that is, when the rising edge of the CKA2 and the falling edge of the clock B are substantially aligned, the waveform DFF5 of the FF5 has a regular high level and low level. The waveform DFF6 of FF6 appears irregularly in the waveform DFF6 of the FF6, while the waveform repeats. When these signals obtained by XORing with the first XOR circuit 15 are latched with the clock B in the FF 8, a PHCUD signal is generated. The PHCUD signal is a signal that is at a low level at a place where the falling edge of the clock B is earlier than a rising edge of the clock A, and is at a high level at a place that is late. Although the correspondence between the high level and the low level is opposite to that in the cases of FIGS. 3A and 3B, there is no problem since it can be said that the falling is slow = the rising is fast. When the rising edge of the clock A and the falling edge of the clock B are substantially aligned, the PHCEN signal has a waveform in which the high level and the low level appear irregularly as shown in FIG. When the up / down of the PHCUD signal at this time is counted, the up is 3 and the down is 4 and the first up / down counter 22 of the stabilization filter circuit 14 is decremented by −1 when the illustrated period has elapsed. Will be counted.
[0024]
When the rising edge of clock A and the falling edge of clock B are substantially aligned as shown in FIG. 3C, phase adjustment is desired to be performed early so that the rising edges of clock A and clock B are aligned. However, since both the PHCUD signal and the PHCEN signal are waveforms in which the high level and the low level appear irregularly, the count of the first up / down counter 22 does not readily reach the set value, and the PHASE signal input to the PLL circuit 11 There was a problem that it took too long to reach an appropriate value.
[0025]
In order to solve this problem, the PUCEN cycle detector 25 detects the disturbance of the cycle of the PHCEN signal. In the PHCEN cycle detection unit 25 of the stabilization filter circuit 14 shown in FIG. 5, the third XOR circuit 18 takes the XOR of the PCHEN signal and the signal delayed by a fixed cycle via the delay circuit 17 and outputs the PCHEN signal. This output is input to the EN terminal of the counter 19. The third XOR circuit 18 can detect a change in the PHCEN signal before and after the delay by calculating an XOR with the delayed signal, and outputs “1” only when there is a change. Here, the delay amount in the delay circuit 17 differs depending on the multiplication ratio in the PLL circuit 11, so that the delay amount is 1 when it is 1 time, the delay amount is 2 when it is 1 time, and the delay amount 4 when it is 4 times. To. The counter 19 counts the change in the PHCEN signal detected by the third XOR circuit 18, and when the count value exceeds a certain number, the PHCUD signal and the PHCEN signal input to the first up / down counter 22 are output. In order to forcibly set it to “1”, by outputting “1” to the first OR circuit 20 and the second OR circuit 21 respectively, the UD of the first up / down counter 22 regardless of the contents of the PHCUD signal and the PHCEN signal. “1” is always input to the terminal and the EN terminal. By adopting such a configuration, even when both the PHCUD signal and the PHCEN signal appear irregularly at the high level and the low level, the PHASE signal is incremented by 1 so that the rising of the clock A and the falling of the clock B are performed. It is possible to get out of the almost complete state at an early stage.
[0026]
(D) When clock B is early
As shown in FIG. 3D, when the rising edge of the clock A, that is, when the rising edge of the clock B is always faster than the rising edge of the CKA2, the waveforms of the DFF5 and the DFF6 change regularly. The signal obtained by XORing the signal by the first XOR circuit 15 has the same waveform as the inverted signal of the clock B. When the output of the first XOR circuit 15 is latched by the clock B in the FF 8, a PHCUD signal is generated. However, since the rising edge of the clock B is always faster than the rising edge of the clock A, Always at a high level. Similarly, the PHCEN signal is at the high level after the second period of the clock B. When the up / down of the PHCUD signal is counted during this period, the up is 6 and the down is 0, and when the period shown in FIG. The first up / down counter 22 of the stabilization filter circuit 14 is up-counted by +6. Here, if the set value of the filter coefficient of the decoder 23 is +6, for example, when the count value reaches +6, an enable signal is output to the second up / down counter 24 at the subsequent stage and the second up / The down counter 24 is incremented by one count. The count result is input to the phase setting terminal of the PLL circuit 11 as a PHASE signal, so that the PLL circuit 11 changes the phase of the clock B in a direction that cancels the phase difference between the clock A and the clock B.
[0027]
As described above, in the clock transfer circuit of the present invention, in the phase comparison circuit 13, the phase shift is such that when the rising edge of the clock B is earlier than the rising edge of the clock A, the phase is higher. A reflected PHCUD signal and a PHCEN signal for enabling the PHCUD signal are generated, and a PHASE signal for phase adjustment is generated using the PHCUD signal and the PHCEN signal, and this PHASE signal is input. The phase is adjusted in the PLL circuit 11. Therefore, the phase relationship between the clock A and the clock B is always fed back, so that the phase difference changes so as to cancel, and the rising edge of the clock A is finally changed in such a way that the rising edge of the clock B fluctuates. The phase difference is kept small.
[0028]
In the above embodiment, the clock transfer circuit of the present invention has been described by taking the case where the ratio of the frequency of the clock A and the clock B is 1: 1 as an example. However, the present invention is not limited to this, and the frequency ratio is not limited to this. Even in the case of, it can cope. Here, the operation of the phase comparison circuit 13 when the frequency ratio of the clock A and the clock B is 1: 4 will be described with reference to FIG.
[0029]
[Clock A: Clock B = 1: 4]
(A) When clock A rise and clock B rise are substantially aligned
FIG. 4A shows the waveform of each part in the phase comparison circuit 13 when the rising edge of clock A and the rising edge of clock B are substantially aligned when clock A: clock B = 1: 4. As in the case of the example, the CKA2 signal generated by dividing the clock A by 2 in FF4 is input to FF5 and FF6, latched at the rising edge of clock B at FF5, and falling at clock B at FF6. Is latched on. When the rising edge of the clock A and the rising edge of the clock B are substantially the same, the rising edge of the clock B is accurately earlier or later than the rising edge of the CKA2. For this reason, CKA2 is a waveform that regularly repeats a high level and a low level, whereas the waveform DFF5 of FF5 appears irregularly in the high level and the low level. Since the waveform DFF6 of FF6 is latched at the falling edge of the clock B, it is latched with a half-cycle shift from FF5. As a result, the waveform DFF6 regularly repeats a high level and a low level. When the XORed outputs of the FF5 and FF6 are latched by the clock B in the FF8, a PHCUD signal is generated. In FF7, the output of FF6 is latched with clock B, and the XORed output of FF7 and FF6 is latched with clock B to generate the PHCEN signal. The PHCEN signal is a signal that becomes a high level at intervals of once every four periods of the clock B. When the up / down of the PHCUD signal at this high level is counted, the up is 2 and the down is 1. When the period elapses, the first up / down counter 22 of the stabilization filter circuit 14 is up-counted by +1.
[0030]
(B) When clock B is slow
As shown in FIG. 4B, when the rising edge of the clock B is always slower than the rising edge of the clock A, the waveforms of the DFF5 and DFF6 change regularly, and these signals are converted into the first XOR circuit 15. XOR in When the output of the first XOR circuit 15 is latched by the clock B in the FF 8, a PHCUD signal is generated. However, since the rising of the clock B is always slower than the rising of the clock A, the PHCUD signal is always at a low level. ing. When the rising edge of the clock B is always slower than the rising edge of the clock A, the PHCEN signal becomes a high level at intervals of once every four periods of the clock B. At this time, the up / down of the PHCUD signal , The up is 0 and the down is 2, and when the period shown in the figure has elapsed, the first up / down counter 22 of the stabilization filter circuit 14 is down-counted by -2.
[0031]
(C) When clock A rising edge and clock B falling edge are substantially aligned
As shown in FIG. 4C, when the rising edge of the clock A and the falling edge of the clock B are substantially aligned, the waveform DFF5 of the FF5 is a waveform that regularly repeats the high level and the low level. On the other hand, in the waveform DFF6 of FF6, the high level and the low level appear irregularly. When these signals obtained by XORing with the first XOR circuit 15 are latched with the clock B in the FF 8, a PHCUD signal is generated. The PHCUD signal is a signal that is at a low level at a place where the falling edge of the clock B is earlier than a rising edge of the clock A, and is at a high level at a place that is late. This corresponds to the case of (a) and (b) in FIG. 4 where the correspondence between the high level and the low level is opposite, but there is no problem because it can be said that the falling is slow = the rising is fast. When the rising edge of the clock A and the falling edge of the clock B are substantially aligned, as shown in FIG. 4C, the cycle of the high level and the low level of the PHCEN signal is irregular. When the up / down of the PHCUD signal at this time is counted, the up is 1 and the down is 2, and the first up / down counter 22 of the stabilization filter circuit 14 is down by −1 when the period shown in FIG. Will be counted.
[0032]
When the rising edge of clock A and the falling edge of clock B are substantially aligned as shown in FIG. 4C, the phase adjustment is performed early so that the rising edges of clock A and clock B are aligned. Similarly to the case of FIG. 3C, the PUCEN cycle detection unit 25 of the stabilization filter circuit 14 shown in FIG. In the third XOR circuit 18, an XOR of the PHCEN signal and a signal obtained by delaying the PHCEN signal by a certain period through the delay circuit 17 is output, and this output is input to the EN terminal of the counter 19. The third XOR circuit 18 can detect a change in the PHCEN signal before and after the delay by calculating an XOR with the delayed signal, and outputs “1” only when there is a change. Here, the delay amount in the delay circuit 17 differs depending on the multiplication ratio in the PLL circuit 11, and in the case of FIG. The counter 19 counts the change in the PHCEN signal detected by the third XOR circuit 18, and when the count value exceeds a certain number, the PHCUD signal and the PHCEN signal input to the first up / down counter 22 are output. The output is forcibly set to “1”. By adopting such a configuration, even when both the PHCUD signal and the PHCEN signal appear irregularly at the high level and the low level, the PHASE signal is incremented by 1 so that the rising of the clock A and the falling of the clock B are performed. It is possible to get out of the almost complete state at an early stage.
[0033]
(D) When clock B is early
As shown in FIG. 4D, when the rising edge of the clock B is always faster than the rising edge of the clock A, the waveforms of the DFF5 and DFF6 change regularly, and these signals are converted into the first XOR circuit 15. To XOR and output. When the output of the first XOR circuit 15 is latched by the clock B in the FF 8, a PHCUD signal that becomes a high level at intervals of once every four cycles of the clock B is generated. At the same timing, the PHCEN signal also goes high once every four cycles of clock B. When the up / down of the PHCUD signal is counted during this period, the up is 2 and the down is 0, and the period shown in FIG. At that time, the first up / down counter 22 of the stabilization filter circuit 14 is up-counted by +2.
[0034]
In the above embodiment, the case where the multiplication ratio of the PLL circuit 11 is 1 and the case of 4 has been described. However, if the ratio of the frequency of the clock A and the clock B is an integral multiple, the clock transfer circuit of the present invention By using the phase comparison circuit 13, the PHCUD signal and the PHCEN signal reflecting the phase relationship between the two signals can be generated. Thus, since the information that the phase of the clock B with respect to the clock A is early or late is accurately reflected in the PHCUD signal and the PHCEN signal, the stabilization filter circuit 14 generates a PHASE signal from the PHCUD signal and the PHCEN signal. By only outputting to the PLL circuit 11, the phase difference between the clock A and the clock B can be kept small by the PLL circuit 11.
[0035]
【The invention's effect】
According to the first aspect of the present invention, a processing clock (hereinafter referred to as clock B) having a frequency that is an integral multiple of the input clock (hereinafter referred to as clock A) is generated, and the phases of the clock A and clock B are determined. A PLL circuit having a function of aligning, a D-type flip-flop (hereinafter referred to as FF) 1 that latches input data at the rising edge of the clock A, and an FF2 that latches the output of FF1 at the falling edge of the clock B. In the clock transfer circuit, the rising edges of the input clock A and the clock B are compared, and when the rising edge of the clock B is earlier than the rising edge of the clock A, the PHCUD signal becomes a high level, and when late, the PHCUD signal becomes a low level; A phase comparison circuit that generates and outputs a PHCEN signal as an enable signal of the PHCUD signal, and the PHCEN signal is high-level. And a stabilizing filter circuit that counts up and down of the PHCUD signal at the time of the signal and outputs the PHASE signal to the PLL circuit by incrementing the PHASE signal by +1 or -1 when the count value reaches a positive or negative constant value. In the PLL circuit, since the phase adjustment is performed so that the phase difference between the clock A and the clock B becomes small based on the input PHASE signal, the clock B can be generated without using a memory such as a RAM. The phase relationship between the clock A and the clock B is changed in the PLL circuit using the PHASE signal generated from the PHCUD signal and the PHCEN signal under any frequency condition such as 1 time, 2 times, 4 times A, etc. It can be optimized automatically.
[0036]
According to the second aspect of the present invention, the phase comparison circuit divides the clock A by 2 to generate the CKA2 signal, the FF5 that latches the CKA2 signal at the rising edge of the clock B, and the CKA2 signal to the clock B. FF6 that latches at the falling edge, FF7 that latches the output of FF6 at the rising edge of clock B, a first XOR circuit that calculates an exclusive OR of the outputs of FF5 and FF6, and an exclusive OR of the outputs of FF6 and FF7 A second XOR circuit that calculates the output of the first XOR circuit at the rising edge of the clock B, and an FF9 that latches the output of the second XOR circuit at the rising edge of the clock B. The output of the FF8 is a PHCUD signal. Since the output of the FF 9 is output as the PHCEN signal, if the rising edge of the clock B is earlier than the rising edge of the clock A, If slow level so may generate a PHCUD signal becomes low level, and PHCEN signal as the enable signal of the PHCUD signal.
[0037]
According to the third aspect of the present invention, the stabilization filter circuit is configured to count up when the PHCUD signal and the PHCEN signal are input, the PHCEN signal is high level and the PHCUD signal is high level, and the PHCEN signal is high level and PHCUD. A first up / down counter that counts down when the signal is at a low level, and a second up / down counter in the subsequent stage when the count value of the first up / down counter reaches a preset filter coefficient value A decoder that outputs the sign and enable signal of the count in the first up / down counter, and the count sign and enable signal from the decoder when the sign is positive, it counts up when the sign is positive, and down when it is negative Counts and outputs the count value to the PLL circuit as a PHASE signal Since the second up / down counter and the PHCEN signal detector forcibly setting the PHCUD signal and the PHCEN signal to a high level when a disturbance in the PHCEN signal cycle is detected, the phase is optimized in the PLL circuit. The PHASE signal used for the conversion can be generated from the PHCUD signal and the PHCEN signal.
[0038]
According to the fourth aspect of the present invention, the PHCEN cycle detection unit includes a delay circuit that delays the PHCEN signal by a predetermined cycle, a third XOR circuit that calculates an exclusive OR of the PHCEN signal and the delay circuit, and a third XOR circuit 18. When the input from the high level is high, the PHCUD signal and the PHCEN signal input to the first up / down counter 22 are forcibly set to “1” and output when the count value exceeds a certain number of times. Therefore, it is possible to quickly escape from a state where the rising edge of the clock A and the falling edge of the clock B are substantially aligned.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a clock transfer circuit according to the present invention.
2 is a block diagram showing a configuration of a phase comparison circuit in FIG. 1. FIG.
FIG. 3 is a waveform diagram showing signals at various parts until a phase comparison circuit generates a PHCUD signal and a PHCEN signal when the ratio of the frequency of clock A to clock B is 1: 1.
FIG. 4 is a waveform diagram showing signals at various parts until a phase comparison circuit generates a PHCUD signal and a PHCEN signal when the ratio of the frequencies of clock A and clock B is 1: 4.
5 is a block diagram showing a configuration of a stabilizing filter circuit in FIG. 1. FIG.
FIG. 6 is a block diagram showing a configuration of a conventional clock transfer circuit.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 11 ... PLL circuit, 12 ... Clock buffer, 13 ... Phase comparison circuit, 14 ... Stabilization filter circuit, 15 ... 1st XOR circuit, 16 ... 2nd XOR circuit, 17 ... Delay circuit, 18 ... 3rd XOR circuit, 19 ... Counter, DESCRIPTION OF SYMBOLS 20 ... 1st OR circuit, 21 ... 2nd OR circuit, 22 ... 1st up / down counter, 23 ... Decoder, 24 ... 2nd up / down counter, 25 ... PHCEN period detection part.

Claims

A PLL circuit having a function of generating a processing clock (hereinafter referred to as clock B) having a frequency that is an integral multiple of the input clock (hereinafter referred to as clock A) and aligning the phases of the clock A and clock B, and an input In a clock transfer circuit comprising a D-type flip-flop (hereinafter referred to as FF) 1 that latches data at the rising edge of the clock A and an FF2 that latches the output of FF1 at the falling edge of the clock B. Comparing the rising edges of clock A and clock B, the PHCUD signal which is high level when the rising edge of clock B is early relative to the rising edge of clock A and becomes low when late, and the PHCEN signal as an enable signal for this PHCUD signal A phase comparison circuit that generates and outputs the PHCUD signal when the PHCEN signal is at a high level. A stabilization filter circuit that counts up and down and outputs a PHASE signal to the PLL circuit by adding +1 or -1 when the count value reaches a certain positive or negative value, and is input to the PLL circuit. A clock transfer circuit characterized in that the phase adjustment is performed based on the PHASE signal so that the phase difference between the clock A and the clock B becomes small.

The phase comparison circuit divides clock A by 2 to generate CKA2 signal, FF5 that latches CKA2 signal at the rising edge of clock B, FF6 that latches CKA2 signal at the falling edge of clock B, and FF6 FF7 that latches the output at the rising edge of clock B, a first XOR circuit that calculates the exclusive OR of the outputs of FF5 and FF6, a second XOR circuit that calculates the exclusive OR of the outputs of FF6 and FF7, and a first XOR FF8 that latches the output of the circuit at the rising edge of clock B and FF9 that latches the output of the second XOR circuit at the rising edge of clock B, and outputs the output of FF8 as the PHCUD signal and the output of FF9 as the PHCEN signal The clock transfer circuit according to claim 1.

The stabilization filter circuit receives a PHCUD signal and a PHCEN signal, counts up when the PHCEN signal is high level and the PHCUD signal is high level, and counts down when the PHCEN signal is high level and the PHCUD signal is low level. When the count value of the 1 up / down counter and the first up / down counter reach a preset filter coefficient value, the second up / down counter at the subsequent stage counts with the first up / down counter. A decoder that outputs a sign and an enable signal, and a count sign and an enable signal from the decoder are input, if the sign is positive, it counts up, if it is negative, it counts down, and the count value is used as a PHASE signal Second up / down counter for output to PLL circuit , Clock transfer circuit according to claim 1, characterized in that comprising the PHCEN cycle detector for forced high level PHCUD signal and PHCEN signal when detecting the disturbance of the period of PHCEN signal.

The PHCEN cycle detection unit counts when a delay circuit that delays the PHCEN signal by a fixed cycle, a third XOR circuit that calculates an exclusive OR of the PHCEN signal and the delay circuit, and an input from the third XOR circuit 18 is at a high level. The PHCUD signal input to the first up / down counter 22 and the counter that forcibly sets the PHCEN signal to “1” and outputs it when the count value exceeds a certain number of times. The clock transfer circuit according to claim 3.