JP4198770B2

JP4198770B2 - Data input circuit and data input method for semiconductor memory device

Info

Publication number: JP4198770B2
Application number: JP33327397A
Authority: JP
Inventors: 相普李; 禎培李
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1997-01-30
Filing date: 1997-12-03
Publication date: 2008-12-17
Anticipated expiration: 2017-12-03
Also published as: JPH10214483A; KR100224687B1; TW342501B; KR19980067040A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置のデータ入力回路及びデータ入力方法に係り、特に反響クロック発生器を具備してクロックサイクル周期を短縮する同期式半導体メモリ装置のデータ入力回路及びデータ入力方法に関する。
【従来の技術】
一般に、コンピュータシステムは与えられた作業に対する命令を行うための中央処理装置(ＣＰＵ)と、ＣＰＵが要求するデータ、プログラムを格納するための主メモリとを有している。したがって、コンピュータシステムの性能向上のためには、ＣＰＵの動作速度を向上させることと、ＣＰＵが待機時間無しに動作して主メモリへのアクセス時間をできるだけ縮めることが要求される。このような要求によりシステムクロックの制御を受けて動作し、主メモリへのアクセス時間が著しく縮められた同期式ＤＲＡＭ(ＳＤＲＡＭ)が出現するようになった。
【０００２】
通常、ＳＤＲＡＭはシステムクロックの遷移により発生するパルス信号に応答して動作が制御されることを特徴とする。ところが、クロックに同期して動作する同期式半導体メモリ装置において、クロックサイクルタイム(ｔＣＣ)は多様な要素により制限される。
【０００３】
すなわち、ｔＣＣ(CLOCK CYCLE TIME)の限界はメモリとデータ制御部に入力されるクロックの所要時間の差(以下、ｔＳＷという)、クロック同期からデータ出力までの所要時間(以下、ｔＡＣという)、データがメモリから制御部まで伝達される時間(以下、ｔＦＬという)、制御部でのデータセットアップ時間(以下、ｔＳＳという)等の和により決定される。
【０００４】
図１は従来の技術におけるデータ入出力回路のブロック図を示した図面であり、外部から入力されるデータは単に入力バッファ１０を経てメモリ装置に入力されることがわかる。
【０００５】
また図２は、従来の技術においてｔＣＣの限界を招く各種所要時間を示した図面である。ここで、ＣＬＫ_ＳＹＳはシステムクロックの波形を、ＣＬＫ_ＣＮＴＲは制御部に入力されるクロックの波形を、ＣＬＫ_ＤＲＡＭはＤＲＡＭに入力されるクロックの波形を、ＤＡＴＡ_ＤＲＡＭはＤＲＡＭから出力されるデータを、ＤＡＴＡ_ＣＮＴＲは制御部から発生するデータを各々示す。
【０００６】
【発明が解決しようとする課題】
上記従来のＳＤＲＡＭにおいては、図２を参照すると、システム上でｔＣＣは、ｔＳＷ、ｔＡＣ，ｔＦＬ及びｔＳＳの和よりも大きくなければならないという限界を有することが分かる。従って、従来のデータ入出力回路では例えば３００ＭＨｚ以上の周波数を有するＳＤＲＡＭを実現することは不可能であった。
本発明は前記の目的を達成するために案出されたものであり、クロックのサイクル時間を短縮可能な半導体メモリ装置のデータ入力回路及びデータ入力方法を提供することを目的とする。
【課題を解決するための手段】
前記目的を達成するために本発明の半導体メモリ装置のデータ入力回路は、半導体メモリ装置において、入力データと同一のタイミングで入力されるデータクロック信号に基づいて発生する反響クロック信号に同期して、前記入力データを前記半導体メモリ装置に入力することを特徴とする。
例えば、前記データクロック信号のパルス数をカウントして指定された数に到るまでパルスを発生する反響クロック発生器と、前記反響クロック発生器により発生されるパルスに同期して前記入力データを前記半導体メモリ装置に伝送する入力データ伝送手段と、を具備することを特徴とする。
【発明の実施の形態】
以下、本発明に係る一実施形態について、添付した図面に基づき詳細に説明する。尚、各図面において同一の参照符号は同一の構成要素を表す。
【０００７】
図３は、本実施形態の反響クロック発生器を有するデータ入力回路を示すブロック図である。同図によれば、本実施形態の半導体メモリ装置のデータ入出力回路は、データ入力バッファ３０１、反響クロック発生器３０３及び入力データ伝送部３０５から構成される。
【０００８】
データ入力バッファ３０１は外部から入力される入力データＤＩＮをバッファリングする。また、反響クロック発生器３０３は外部データクロックＤＣＬＫの数が指定された数に到るまで、外部データクロックＤＣＬＫの遷移に応答してパルスを発生する。また、入力データ伝送部３０５は反響クロック発生器３０３の出力信号ＸＣＯＮのパルスに応答してデータ入力バッファ３０１の出力信号ＤＩを伝送する。
【０００９】
図４は、図３に示す入力データ伝送部３０５の詳細構成を示した図である。同図によれば、入力データ伝送部３０５は第１反転バッファ４０１、伝送ゲート４０３及び第２反転バッファ４０５等から構成される。第１反転バッファ４０１はデータ入力バッファ３０１の出力信号をバッファリングして反転させる。そして、伝送ゲート４０３の一端には反響クロック発生器３０３の出力信号ＸＣＯＮが入力され、他端には第３反転バッファ４０７を経て反転されたＸＣＯＮが入力され、その入力パルスに応答して第１反転バッファ４０１の出力信号(Ｎ４０２)を伝送する。かつ、前記第２反転バッファ４０５は伝送ゲート４０３により伝送された第１反転バッファ４０１の出力信号(Ｎ４０２)をバッファリングして反転させる。
【００１０】
従って、外部データクロックＤＣＬＫの遷移が発生する度に、反響クロック発生器３０３の出力信号であるＸＣＯＮはパルスを発生するようになる。よって、入力データ伝送部３０５の伝送ゲート４０３が“ターンオン”されて、データ入力バッファ３０１の出力信号ＤＩをメモリチップの内部に伝送する。ところで、前記反響クロック発生器３０３は外部データクロックＤＣＬＫの数が外部システムにより決定された所定数に至ると、パルスの発生を中止する。よって、入力データＤＩＮは外部システムで決定した所定数のみが、チップの内部に入力される。
【００１１】
図５は、本実施形態のデータ入力回路における反響クロック発生器３０３の詳細構成を示した図である。同図によれば、反響クロック発生器３０３は反響クロックバッファ５０１、反響パルス発生部５０３、バスト長カウンタ５０５、ラッチ部５０７及びリセットパルス発生部５０９から構成される。
【００１２】
反響クロックバッファ５０１は外部データクロック信号ＤＣＬＫをバッファリングしてＸＰＵＬを出力する。そして、反響パルス発生部５０３は所定のパルスイネーブル信号ＰＵＬＥＮによりイネーブルされ、反響クロックバッファ５０１の出力信号ＸＰＵＬの遷移に応答して自身の出力信号ＸＣＯＮパルスを発生する。また、バスト長カウンタ５０５は所定のリセットパルスＲＥＳＥＴにより先充電され、反響パルス発生部５０３から発生する出力信号ＸＣＯＮのパルス数が指定された数に一致する時に、自身の出力信号ＢＬＣＮＴが遷移される。
【００１３】
尚、ラッチ部５０７はリセットパルスＲＥＳＥＴにより先充電され、反響クロックバッファ５０１の出力信号ＸＰＵＬの最初の遷移によりラッチされ、バスト長カウンタ５０５の出力信号ＢＬＣＮＴの遷移によりラッチが解除されるパルスイネーブル信号ＰＵＬＥＮを発生する。以下、ラッチ部５０７の構成を更に具体的に説明する。
ラッチ部５０７は第１論理和反転部５１１及び第２論理和反転部５１３を具備する。前記第１論理和反転部５１１は、前記ＤＣＬＫに応答する信号ＸＰＵＬと第２論理和反転部５１３の出力ＶＰＲＥを入力信号とする。そして、第２論理和反転部５１３はバスト長カウンタ５０５の出力信号ＢＬＣＮＴと第１論理和反転部５１３の出力信号(Ｎ５１２)を入力信号とする。
以下、ラッチ部５０７の動作を説明する。ラッチ部５０７の動作初期においては、バスト長カウンタ５０５の出力信号ＢＬＣＮＴは“ロー”状態である。すると、反響クロックバッファ５０１の出力信号ＸＰＵＬが“ハイ”に遷移されると、第１論理和反転部５１１の出力(Ｎ５１２)は“ロー”状態になり、第２論理和反転部５１３の出力信号ＶＰＲＥは“ハイ”状態にラッチされる。従って、後に反響クロックバッファ５０１の出力信号ＸＰＵＬが引き続き遷移されても、ラッチ部５０７の出力信号ＰＵＬＥＮの論理状態は遷移されなくなる。
【００１４】
そして、反響パルス発生部５０３で指定された数のパルス、すなわちデータバスト長分のパルスが発生すると、バスト長カウンタ５０５の出力信号ＢＬＣＮＴが“ハイ”に遷移される。すると、反響クロックバッファ５０１の出力信号ＸＰＵＬが“ロー”になる時、ラッチ部５０７の出力信号ＰＵＬＥＮが“ロー”になり、反響パルス発生部５０３の出力信号ＸＣＯＮはパルスを発生しなくなる。
そして、リセットパルス発生部５０９はパルスイネーブル信号ＰＵＬＥＮの遷移に応答してリセットパルスＲＥＳＥＴを発生する。ここで、本実施形態のラッチ部５０７はラッチ解除部５１５を具備する。ラッチ解除部５１５はパワーアップ(ＰＯＷＥＲ−ＵＰ)やリセット(ＲＥＳＥＴ)パルスが発生する際に、第２論理和反転部５１３の出力信号ＶＰＲＥのラッチを解除する。
【００１５】
図６は、図５に示した反響クロックバッファ５０１の詳細構成例を示す図である。同図によれば、本実施形態の反響クロックバッファ５０１は、下位電流ミラー６０１、上位電流ミラー６０３及びラッチ部６０５から構成される。下位電流ミラー６０１は所定の下位基準電圧ＶＲＬを基準として、データクロックＤＣＬＫの電圧をバッファリングする。また、上位電流ミラー６０３は下位基準電圧ＶＲＬより高い所定の上位基準電圧ＶＲＨを基準として、データクロックＤＣＬＫの電圧をバッファリングする。また、ラッチ部６０５は下位電流ミラー６０１の出力信号(Ｎ６０２)を第１入力信号とし、上位電流ミラー６０３の出力信号(Ｎ６０４)を第２入力信号とする。尚、反響クロックバッファ５０１の出力信号であるＸＰＵＬは、データクロック信号ＤＣＬＫのレベルが下位基準電圧ＶＲＬ以下に下降する場合、及びデータクロック信号ＤＣＬＫのレベルが上位基準電圧ＶＲＨ以上に上昇する場合に、遷移される。
【００１６】
下位電流ミラー６０１は、プルアップトランジスタ６０７、第１ＰＭＯＳトランジスタ６０９、第２ＰＭＯＳトランジスタ６１１、第１ＮＭＯＳトランジスタ６１３及び第２ＮＭＯＳトランジスタ６１５から構成される。プルアップトランジスタ６０７はそのソースが電源電圧ＶＣＣに接続され、所定の反響クロックイネーブル信号ＸＥＮがアクティブ時にインバータ６２８を経てロー信号として入力され、ターンオンされる。そして、第１ＰＭＯＳトランジスタ６０９はそのソースがプルアップトランジスタ６０７のドレインに接続され、そのゲートに下位基準電圧ＶＲＬが印加される。また、第２ＰＭＯＳトランジスタ６１１はそのソースが前記プルアップトランジスタ６０７のドレインに接続され、そのゲートにデータクロック信号ＤＣＬＫが印加される。そして、第１ＮＭＯＳトランジスタ６１３はそのソースが接地電圧ＶＳＳに接続され、そのゲートとドレインが第１ＰＭＯＳトランジスタ６０９のドレインに共通接続される共通接続点(Ｎ６１０)を有する。また、第２ＮＭＯＳトランジスタ６１５はそのソースが接地電圧ＶＳＳに接続され、そのゲートは共通接続点(Ｎ６１０)に接続され、そのドレインは第２ＰＭＯＳトランジスタ６１１のドレインに共通接続されて、下位電流ミラーの出力信号(Ｎ６０２)を発生する。
【００１７】
従って、前記ＸＥＮが“ハイ”にイネーブルされると、下位電流ミラー６０１はデータクロック信号ＤＣＬＫに応答する。データクロック信号ＤＣＬＫのレベルが下位基準電圧ＶＲＬより高い場合には、第１ＰＭＯＳトランジスタ６０９のゲートとソースとの電圧Ｖｇｓが第２ＰＭＯＳトランジスタ６１１のＶｇｓより大きくなる。従って、端子Ｎ６１０の電圧が上昇して、第２ＮＭＯＳトランジスタ６１５の影響が第２ＰＭＯＳトランジスタ６１１の影響よりも大きくなる。よって、下位電流ミラー６０１の出力端子Ｎ６０２の電圧はＶＳＳ側に下降するようになる。
【００１８】
一方、データクロック信号ＤＣＬＫのレベルが下位基準電圧ＶＲＬより低い場合には、第１ＰＭＯＳトランジスタ６０９のＶｇｓが第２ＰＭＯＳトランジスタ６１１のＶｇｓより小さくなる。従って、共通接続点(Ｎ６１０)の電圧が下降し、第２ＮＭＯＳトランジスタ６１５の影響が第２ＰＭＯＳトランジスタ６１１の影響より小さくなる。よって、下位電流ミラー６０１の出力端子Ｎ６０２の電圧はＶＣＣの方に上昇するようになる。
【００１９】
下位電流ミラー６０１は、そのソースが接地電圧ＶＳＳに接続され、そのドレインは下位電流ミラー６０１の出力(Ｎ６０２)に接続され、反響クロックイネーブル信号ＸＥＮがディスエーブルされる時に“ターンオン”される第３ＮＭＯＳトランジスタ６１７を更に具備する。従って、ＸＥＮが“ロー”にディスエーブルされると、第３ＮＭＯＳトランジスタ６１７は“ターンオン”されて下位電流ミラー６０１の出力端子(Ｎ６０２)のレベルはＶＳＳにセットされる。また、ＸＥＮが“ハイ”にイネーブルされると、第３ＮＭＯＳトランジスタ６１７は“ターンオフ”されて下位電流ミラー６０１の出力端子(Ｎ６０２)のセッティグが解除される。
【００２０】
上位電流ミラー６０３は、プルダウントランジスタ６１９、第４ＮＭＯＳトランジスタ６２１、第５ＮＭＯＳトランジスタ６２３、第３ＰＭＯＳトランジスタ６２５及び第４ＰＭＯＳトランジスタ６２７から構成される。プルダウントランジスタ６１９はそのソースが接地電圧ＶＳＳに接続され、所定の反響クロックイネーブル信号ＸＥＮがアクティブされる時にターンオンされる。そして、第４ＮＭＯＳトランジスタ６２１はそのソースが前記プルダウントランジスタ６１９のドレインに接続され、そのゲートに上位基準電圧ＶＲＨが印加される。また、第５ＮＭＯＳトランジスタ６２３はそのソースがプルダウントランジスタ６１９のドレインに接続され、そのゲートにデータクロック信号ＤＣＬＫが印加される。そして、第３ＰＭＯＳトランジスタ６２５はそのソースが電源電圧ＶＣＣに接続され、そのゲートとドレインが第４ＮＭＯＳトランジスタ６２１のドレインに共通接続される共通接続点(Ｎ６２２)を有する。また、第４ＰＭＯＳトランジスタ６２７はそのソースが電源電圧ＶＣＣに接続され、そのゲートが共通接続点(Ｎ６２２)に接続され、そのドレインが第５ＮＭＯＳトランジスタ６２３のドレインに共通接続されて上位電流ミラー６０３の出力信号(Ｎ６０４)を発生する。
【００２１】
従って、ＸＥＮが“ハイ”にイネーブルされると、上位電流ミラー６０３はデータクロック信号ＤＣＬＫに応答する。データクロック信号ＤＣＬＫのレベルが上位基準電圧ＶＲＨより低い場合には、第５ＮＭＯＳトランジスタ６２１のＶｇｓが第５ＮＭＯＳトランジスタ６２３のＶｇｓより大きくなる。よって、共通接続点(Ｎ６２２)の電圧が下降して、第３ＰＭＯＳトランジスタ６２７の影響が第５ＮＭＯＳトランジスタ６２３の影響より大きくなる。よって、上位電流ミラー６０３の出力端子Ｎ６０４の電圧はＶＣＣの方に上昇するようになる。
一方、データクロック信号ＤＣＬＫのレベルが上位基準電圧ＶＲＨより高い場合には、第４ＮＭＯＳトランジスタ６２１のＶｇｓが第５ＮＭＯＳトランジスタ６２３のＶｇｓより小さくなる。従って、共通接続点(Ｎ６２２)の電圧が上昇して、第３ＰＭＯＳトランジスタ６２７の影響が第５ＮＭＯＳトランジスタ６２３の影響より小さくなる。よって、上位電流ミラー６０３の出力端子Ｎ６０４の電圧はＶＳＳの方に下降するようになる。
【００２２】
上位電流ミラー６０３は、そのソースが電源電圧ＶＣＣに接続され、そのドレインが上位電流ミラー６０３の出力(Ｎ６０４)に接続され、反響クロックイネーブル信号ＸＥＮがディスエーブルされる時に“ターンオン”される第５ＰＭＯＳトランジスタ６２９を更に具備する。従って、ＸＥＮが“ロー”にディスエーブルされると、第５ＰＭＯＳトランジスタ６２９は“ターンオン”されて上位電流ミラー６０３の出力端子(Ｎ６０４)のレベルがＶＣＣにセットされる。また、ＸＥＮが“ハイ”にイネーブルされると、第５ＰＭＯＳトランジスタ６２９は“ターンオフ”されて上位電流ミラー６０３の出力端子(Ｎ６０４)のセッティンが解除される。
【００２３】
ラッチ部６０５は、反転部６３１、第１論理積反転部６３３、第２論理積反転部６３５及び反転バッファ６３７を具備する。反転部６３１は、下位電流ミラー６０１の出力信号(Ｎ６０２)のレベルを反転させる。そして第１論理積反転部６３３は、反転部６３１の出力信号(Ｎ６３２)を第１入力信号とする。また、第２論理積反転部６３５は上位電流ミラー６０３の出力信号(Ｎ６０４)と第１論理積反転部６３３の出力信号(Ｎ６３４)の論理積をとって反転させ、その出力信号(Ｎ６３６)を前記第１論理積反転部６３３の第２入力信号とする。そして、反転バッファ６３７は第１論理積反転部６３３の出力信号(Ｎ６３４)を反転かつバッファリングして、反響クロックバッファ５０１の出力信号ＸＰＵＬを発生する。
【００２４】
以上の構成により、データクロック信号ＤＣＬＫのレベルが下位基準電圧ＶＲＬより低くなる場合には、下位電流ミラー６０１の出力信号(Ｎ６０２)のレベルが上昇する。かつ、反転部６３１の出力信号(Ｎ６３２)のレベルは“ロー”になり、反響クロックバッファ５０１の出力信号ＸＰＵＬのレベルは“ロー”に下降するようになる。この際、上位電流ミラー６０３の出力信号(Ｎ６０４)のレベルは“ハイ”になり、第２論理積反転部６３５の出力信号(Ｎ６３６)の論理状態は“ロー”になる。
【００２５】
また、データクロック信号ＤＣＬＫのレベルが“下位基準電圧ＶＲＬ以下”から“ＶＲＬとＶＲＨの間の電圧”に上昇する場合、下位電流ミラー６０１の出力信号(Ｎ６０２)のレベルは下降するようになる。従って、反転部６３１の出力信号(Ｎ６３２)のレベルは“ハイ”になる。ところが、第２論理積反転部６３５の出力信号(Ｎ６３６)の論理状態は“ロー”を保つので、反響クロックバッファ５０１の出力信号ＸＰＵＬのレベルは変わらなくなる。
また、データクロック信号ＤＣＬＫのレベルが上位基準電圧ＶＲＨより高くなる場合には、下位電流ミラー６０１の出力信号(Ｎ６０２)のレベルは下降するようになる。そして、反転部６３１の出力信号(Ｎ６３２)のレベルは“ハイ”になる。この際、上位電流ミラー６０３の出力信号(Ｎ６０４)のレベルは“ロー”になり、第２論理積反転部６３５の出力信号(Ｎ６３６)の論理状態は“ハイ”になる。よって、反響クロックバッファ５０１の出力信号ＸＰＵＬのレベルは“ハイ”に上昇するようになる。
【００２６】
また、データクロック信号ＤＣＬＫのレベルが“前記上位基準電圧ＶＲＨ以上”から“ＶＲＬとＶＲＨの間の電圧”に下降する場合、上位電流ミラー６０３の出力信号(Ｎ６０４)のレベルは上昇するようになる。ところが、第１論理積反転部６３３の出力信号(Ｎ６３４)の論理状態は“ロー”を保つので、第２論理積反転部６３５の出力信号(Ｎ６３６)の論理状態は引き続き“ハイ”状態を保つ。よって、反響クロックバッファ５０１の出力信号ＸＰＵＬのレベルは変わらなくなる。
【００２７】
次に図７に、図５に示した反響パルス発生部５０３の詳細構成を示す。同図によれば、反響パルス発生部５０３は反転遅延部７０１、第１論理積部７０３、論理和反転部７０５、論理和部７０７及び第２論理積部７０９から構成される。反転遅延部７０１は、反響クロックバッファ５０１の出力信号ＸＰＵＬを反転して遅延させる。そして、第１論理積部７０３は反響クロックバッファ５０１の出力信号ＸＰＵＬと、反転遅延部７０１の出力信号(Ｎ７０２)の論理積をとる。そして論理和反転部７０５は、反響クロックバッファ５０１の出力信号ＸＰＵＬと反転遅延部７０１の出力信号(Ｎ７０２)との論理和をとって反転させる。そして、論理和部７０７は第１論理積部７０３の出力信号(Ｎ７０４)と論理和反転部７０５の出力信号(Ｎ７０６)を論理和をとる。また、第２論理積部７０９はパルスイネーブル信号ＰＵＬＥＮによりイネーブルされ、論理和部７０７の出力信号(Ｎ７０８)に応答して、ＸＣＯＮ信号を出力する。図８は、信号ＸＰＵＬの遷移に応じる図７の反響パルス発生部５０３の主要端子におけるタイミングチャートである。同図を参照して反響パルス発生部５０３の動作を説明すると、信号ＸＰＵＬの論理状態が“ハイからローに”又は“ローからハイに”遷移される度に、論理和部７０７の出力信号(Ｎ７０８)はパルスとして発生される。従って、パルスイネーブル信号ＰＵＬＥＮの論理状態が“ハイ”である時には、反響パルス発生部５０３の出力信号ＸＣＯＮは論理和部７０７の出力信号(Ｎ７０８)の遷移に応答して同じくパルスとして発生される。ところが、パルスイネーブル信号ＰＵＬＥＮの論理状態が“ロー”である時には、反響パルス発生部５０３はパルスを発生しない。図９は、図５のリセットパルス発生部５０９の詳細構成を示す図である。リセットパルス発生部５０９は、指定された数、すなわちデータバスト長だけのクロック信号が入力される時、リセットパルスを発生する。図９を参照して説明すると、リセットパルス発生部５０９は反転遅延部９０１、論理和反転部９０３及び論理和部９０５から構成される。反転遅延部９０１はパルスイネーブル信号ＰＵＬＥＮを反転遅延させる。そして、論理和反転部９０３はパルスイネーブル信号ＰＵＬＥＮと反転遅延部９０１の出力信号(Ｎ９０２)を入力信号とする。従って、パルスイネーブル信号ＰＵＬＥＮの論理状態が“ハイ”から“ロー”に遷移する度に、論理和反転部９０３の出力信号（Ｎ９０４）は“ロー”から“ハイ”へのパルスが発生する。そして、論理和部９０５はパワーアップ時にパルスが発生するパワーアップ信号ＶＣＣＨＢと、論理和反転部９０３の出力信号(Ｎ９０４)を入力信号とする。従って、パワーアップ時やＰＵＬＥＮの論理状態が“ハイ”から“ロー”に遷移する時に、論理和部９０５の出力信号であるリセット信号ＲＥＳＥＴはパルスとして発生される。図１０は、図５のバスト長カウンタ５０５の詳細構成を示した図面である。同図によれば、バスト長カウンタ５０５はカウンティング信号発生部１００１及びバスト信号発生部１００３から構成される。カウンティング信号発生部１００１は、反響パルス発生部５０３から発生する出力信号ＸＣＯＮのパルス数を測定してその出力信号であるカウンティング信号群ＣＮＴ０〜ＣＮＴ８を発生する。バスト信号発生部１００３は、該カウンティング信号群を受けてバスト長を表す信号ＢＬＣＮＴを発生する。図１１は、図１０のカウンティング信号発生部１００１の詳細構成を示した図面である。同図を参照すると、カウンティング信号発生部１００１はＡ型カウンタ１１０１及びＢ型カウンタ(１１０２,１１０３,…)から構成される。図１２は、図１１のＡ型カウンタ１１０１の詳細構成を示した図面である。同図によれば、Ａ型カウンタ１１０１は論理和反転部１２０１、第１及び第２反転部１２０３,１２１５、第１伝送ゲート１２０５、第１ラッチ部１２０７、第２伝送ゲート１２０９、第２ラッチ部１２１１及びＮＭＯＳトランジスタ１２１３から構成されている。論理和反転部１２０１は、リセットパルスＲＥＳＥＴと反響パルス発生部５０３の出力信号ＸＣＯＮとの論理和を反転させる。そして、第１反転部１２０３はＡ型カウンタ１１０１の出力信号であるＣＮＴ０の論理状態を反転させる。また、第１伝送ゲート１２０５はリセットパルスＲＥＳＥＴが“ロー”にディスエーブルされた状態で反響パルス発生部５０３の出力信号ＸＣＯＮが“ロー”にディスエーブルされる時、第１反転部１２０３の出力信号(Ｎ１２０４)を伝送する。そして、第１ラッチ部１２０７は第１伝送ゲート１２０５により伝送された信号をラッチさせる。また、第２伝送ゲート１２０９はリセットパルスＲＥＳＥＴが“ハイ”にイネーブルされるかＸＣＯＮが“ハイ”にイネーブルされる時、第１ラッチ部１２０７の出力信号(Ｎ１２０８)を伝送する。尚、第２ラッチ部１２１１は第２伝送ゲート１２０７により伝送された信号をラッチさせる。そして、ＮＭＯＳトランジスタ１２１３はそのソースが接地電圧ＶＳＳに接続され、リセットパルスＲＥＳＥＴによりゲートされて第１ラッチ部１２０７の入力端子(Ｎ１２０６)をＶＳＳに先充電させる。
【００２８】
以上の構成からなるＡ型カウンタ１１０１の動作について、以下に説明する。まず、リセットパルスＲＥＳＥＴが“ハイ”にアクティブされると、ＮＭＯＳトランジスタ１２１３が“ターンオン”される。よって、第１ラッチ部１２０７の入力端子(Ｎ１２０６)はＶＳＳに先充電される。そして、第２伝送ゲート１２０９は“ターンオン”され、Ａ型カウンタ１１０１の出力信号ＣＮＴ０の論理状態は“ロー”である。また、第１反転部１２０３の出力信号(Ｎ１２０４)は“ハイ”であり、第１伝送ゲート１２０５は“ターンオフ”される。そして、リセットパルスＲＥＳＥＴが“ロー”にディスエーブルされると、ＮＭＯＳトランジスタ１２１３が“ターンオフ”される。また、第１伝送ゲート１２０５は“ターンオン”され、第１ラッチ部１２０７の出力信号(Ｎ１２０８)の論理状態は“ロー”になる。この際、第２伝送ゲート１２０９は“ターンオフ”されている。そして、反響パルス発生部５０３の出力信号ＸＣＯＮが“ハイ”にアクティブされる時、第２伝送ゲート１２０９が“ターンオン”され、Ａ型カウンタ１１０１の出力信号ＣＮＴ０の論理状態は“ハイ”に遷移される。また、反響パルス発生部５０３の出力信号ＸＣＯＮが“ロー”にディスエーブルされる時、第１伝送ゲート１２０９が“ターンオン”されて第１ラッチ部１２０７の出力信号(Ｎ１２０８)の論理状態が遷移される。このように、反響パルス発生部５０３の出力信号ＸＣＯＮがパルスを形成する度に、Ａ型カウンタ１１０１の出力信号ＣＮＴ０の論理状態は遷移を繰り返すようになる。
図１３は、図１１のＢ型カウンタ(１１０２,１１０３,…)の詳細構成を示した図面である。同図を参照すると、図１２に示されたＡ型カウンタ１１０１とほとんど類似しているが、やや異なる点もある。即ち、Ａ型カウンタ１１０１の論理和反転部１２０１はリセットパルスＲＥＳＥＴと反響パルス発生部５０３の出力信号ＸＣＯＮを入力信号としたが、Ｂ型カウンタ(１１０２,１１０３,…)の論理和反転部１３０１はリセットパルスＲＥＳＥＴと反響パルス発生部５０３の出力信号ＸＣＯＮ、及び前段階のカウンタの出力信号の論理状態を表す信号ＣＡＲＲＹＢi-1を入力信号としている。前段階のカウンタの出力信号の論理状態がすべて“ハイ”である時のみに、信号ＣＡＲＲＹＢi-1の論理状態が“ロー”になる。また、信号ＣＡＲＲＹＢi-1の論理状態が“ロー”である時、Ｂ型カウンタはＡ型カウンタと同様に動作するようになる。
【００２９】
上述した図１２のＡ型カウンタと図１３のＢ型カウンタを参照して、図１１のカウンティング信号発生部１００１の動作を以下に説明する。まず、リセットパルスＲＥＳＥＴによりリセット動作が行われると、Ａ型カウンタ１１０１とＢ型カウンタ(１１０２,１１０３,…)の出力信号であるＣＮＴ０〜ＣＮＴ８がすべて“０”に先充電される。そして、信号ＸＣＯＮが一番目のパルスを発生すると、ＣＮＴ０の論理状態が“１”になる。かつ、信号ＸＣＯＮが二番目のパルスを発生すると、ＣＮＴ０の論理状態は“０”になり、ＣＮＴ１の論理状態が“１”になる。尚、信号ＸＣＯＮが三番目のパルスを発生すると、ＣＮＴ０の論理状態は再び“１”になる。そして、信号ＸＣＯＮが四番目のパルスを発生すると、ＣＮＴ０とＣＮＴ１の論理状態は“０”になり、ＣＮＴ２の論理状態が“１”になる。このように、信号ＸＣＯＮがパルスを発生する度に、カウンティング信号発生部１００１の出力信号であるＣＮＴ０〜ＣＮＴ８が順次変換され、信号ＸＣＯＮのパルスを測定するようになる。また、ＸＣＯＮが指定された数だけパルスを発生するようになると、リセット信号ＲＥＳＥＴがアクティブされて信号ＣＮＴ０〜ＣＮＴ８がすべて“０”に先充電される。
図１４は、図１０のバスト長カウンタ５０５のバスト信号発生部１００３を示した図面である。バスト信号発生部１００３は、カウンティング信号群ＣＮＴ０〜ＣＮＴ８に応答して、反響パルス発生部５０３から発生する出力信号ＸＣＯＮのパルス数が指定入力パルス数に一致する時に遷移される出力信号ＢＬＣＮＴを発生する。
図１４に示すＳＺ２Ｂは、入力データのバスト長が２以上である場合に“ハイ”になる信号である。そして、ＳＺ４Ｂは入力データのバスト長が４以上である場合に“ハイ”になる信号であり、ＳＺ８Ｂは入力データのバスト長が８以上である場合に“ハイ”になる信号である。また、ＳＺＦＵＬＬは入力データのバスト長がＦＵＬＬである場合に“ハイ”になる信号である。
ここで、例えば入力データのバスト長が４である場合を仮定すると、この場合、ＳＺ２ＢとＳＺ４Ｂは“ハイ”であり、ＳＺ８ＢとＳＺＦＵＬＬは“ロー”である。この際、反響パルス発生部５０３から発生する出力信号ＸＣＯＮの四番目のパルスが発生すると、ＣＮＴ２が“ハイ”になり残りのカウンティング信号群ＣＮＴ０,ＣＮＴ１,ＣＮＴ３〜ＣＮＴ８は“ロー”になる。この際、出力信号ＢＬＣＮＴの論理状態は“ロー”から“ハイ”に遷移されるようになる。
【００３０】
以上説明したように本実施形態に示す反響クロック発生器を具備したデータ入力回路においては、データ入力時に反響クロック発生器３０３で指定された数、すなわちデータバスト長に応答してパルスを発生させる。そして、反響クロック発生器３０３のパルスを用いて、データ入力バッファ３０１を経て入力された外部データＤＩＮを半導体メモリチップの内部に伝送する。
【００３１】
従って、データの入力時、クロック同期からデータの出力までかかる時間(データアクセスタイム)ｔＡＣ及びデータがメモリから制御部まで伝送される時間ｔＦＬの影響を排除して、同期式半導体メモリ装置のデータアクセス動作速度を改善することができる。
【００３２】
尚、本発明は本実施形態に限られず、本発明が属した技術的思想内で当分野において通常の知識を有する者により、多くの変形が可能であることは明らかである。
【発明の効果】
以上説明したように、本発明による反響クロック発生器を具備したデータ入力回路によれば、クロックサイクルタイムｔＣＣに対して、クロック同期からデータの出力までかかる時間ｔＡＣ及びデータがメモリから制御部まで伝送されるにかかる時間ｔＦＬの影響を排除することができるため、半導体メモリ装置のクロックのサイクル時間ｔＣＣを短縮することができ、データアクセス動作速度を改善することができる。
【００３３】
【図面の簡単な説明】
【図１】従来のデータ入出力回路構成を示すブロック図である。
【図２】従来のクロックサイクルタイムを決定するタイミングチャートである。
【図３】本発明に係る一実施形態における反響クロック発生器を有するデータ入力回路の構成を示すブロック図である。
【図４】本実施形態における入力データ伝送部の詳細構成を示すブロック図である
【図５】本実施形態における反響クロック発生器の詳細構成を示すブロック図である。
【図６】本実施形態における反響クロックバッファの詳細構成を示すブロック図である。
【図７】本実施形態における反響パルス発生部の詳細構成を示すブロック図である。
【図８】本実施形態における反響パルス発生部の主要端子のタイミングチャートである。
【図９】本実施形態におけるリセットパルス発生部の詳細構成を示すブロック図である。
【図１０】本実施形態におけるバスト長カウンタの詳細構成を示すブロック図である。
【図１１】本実施形態におけるカウンティング信号発生部の詳細構成を示すブロック図である。
【図１２】本実施形態におけるＡ型カウンタの詳細構成を示すブロック図である。
【図１３】本実施形態におけるＢ型カウンタの詳細構成を示すブロック図である。
【図１４】本実施形態におけるバスト信号発生部の詳細構成を示すブロック図である。
【符号の説明】
３０１データ入力バッファ
３０３反響クロック発生器
３０５データ伝送部
５０１反響クロックバッファ
５０３反響パルス発生部
５０５バスト長カウンタ
５０９リセットパルス発生部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a data input circuit and a data input method of a semiconductor memory device, and more particularly, to a data input circuit and a data input method of a synchronous semiconductor memory device having an echo clock generator to shorten a clock cycle period.
[Prior art]
Generally, a computer system has a central processing unit (CPU) for executing instructions for a given work, and a main memory for storing data and programs required by the CPU. Therefore, in order to improve the performance of the computer system, it is required that the operation speed of the CPU is improved and that the CPU operates without waiting time to shorten the access time to the main memory as much as possible. In response to such a demand, a synchronous DRAM (SDRAM) that operates under the control of the system clock and whose access time to the main memory is significantly shortened has appeared.
[0002]
In general, the SDRAM is characterized in that the operation is controlled in response to a pulse signal generated by the transition of the system clock. However, in a synchronous semiconductor memory device that operates in synchronization with a clock, the clock cycle time (tCC) is limited by various factors.
[0003]
That is, the limit of tCC (CLOCK CYCLE TIME) is the difference between the required time of the clock input to the memory and the data control unit (hereinafter referred to as tSW), the required time from clock synchronization to data output (hereinafter referred to as tAC), data Is transmitted from the memory to the control unit (hereinafter referred to as tFL), the data setup time in the control unit (hereinafter referred to as tSS), and the like.
[0004]
FIG. 1 is a block diagram of a conventional data input / output circuit, and it can be seen that data input from the outside is simply input to a memory device via an input buffer 10.
[0005]
FIG. 2 is a diagram illustrating various required times that cause the limit of tCC in the conventional technology. Here, CLK_SYS is the waveform of the system clock, CLK_CNTR is the waveform of the clock input to the control unit, CLK_DRAM is the waveform of the clock input to the DRAM, DATA_DRAM is the data output from the DRAM, and DATA_CNTR is the control unit The data generated from is shown respectively.
[0006]
[Problems to be solved by the invention]
In the conventional SDRAM, referring to FIG. 2, it can be seen that tCC has a limit that it must be larger than the sum of tSW, tAC, tFL and tSS on the system. Therefore, it has been impossible to realize an SDRAM having a frequency of, for example, 300 MHz or more with a conventional data input / output circuit.
The present invention has been devised to achieve the above-described object, and an object thereof is to provide a data input circuit and a data input method for a semiconductor memory device capable of shortening the clock cycle time.
[Means for Solving the Problems]
In order to achieve the above object, the data input circuit of the semiconductor memory device of the present invention is synchronized with an echo clock signal generated based on a data clock signal input at the same timing as the input data in the semiconductor memory device. The input data is input to the semiconductor memory device.
For example, an echo clock generator that counts the number of pulses of the data clock signal and generates pulses until a specified number is reached, and the input data is synchronized with the pulse generated by the echo clock generator. Input data transmission means for transmitting to the semiconductor memory device.
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an embodiment according to the present invention will be described in detail with reference to the accompanying drawings. In the drawings, the same reference numerals represent the same components.
[0007]
FIG. 3 is a block diagram showing a data input circuit having an echo clock generator according to this embodiment. As shown in the figure, the data input / output circuit of the semiconductor memory device of this embodiment includes a data input buffer 301, an echo clock generator 303, and an input data transmission unit 305.
[0008]
The data input buffer 301 buffers input data DIN input from the outside. The echo clock generator 303 generates pulses in response to the transition of the external data clock DCLK until the number of external data clocks DCLK reaches a designated number. The input data transmission unit 305 transmits the output signal DI of the data input buffer 301 in response to the pulse of the output signal XCON of the echo clock generator 303.
[0009]
FIG. 4 is a diagram showing a detailed configuration of the input data transmission unit 305 shown in FIG. According to the figure, the input data transmission unit 305 includes a first inversion buffer 401, a transmission gate 403, a second inversion buffer 405, and the like. The first inversion buffer 401 buffers and inverts the output signal of the data input buffer 301. The output signal XCON of the echo clock generator 303 is input to one end of the transmission gate 403, and the inverted XCON is input to the other end via the third inversion buffer 407. In response to the input pulse, the first signal is output. The output signal (N402) of the inverting buffer 401 is transmitted. The second inversion buffer 405 buffers and inverts the output signal (N402) of the first inversion buffer 401 transmitted by the transmission gate 403.
[0010]
Therefore, every time a transition of the external data clock DCLK occurs, the XCON which is the output signal of the echo clock generator 303 generates a pulse. Therefore, the transmission gate 403 of the input data transmission unit 305 is “turned on”, and the output signal DI of the data input buffer 301 is transmitted to the inside of the memory chip. The echo clock generator 303 stops generating pulses when the number of external data clocks DCLK reaches a predetermined number determined by the external system. Therefore, only a predetermined number of input data DIN determined by the external system is input into the chip.
[0011]
FIG. 5 is a diagram showing a detailed configuration of the echo clock generator 303 in the data input circuit of the present embodiment. As shown in FIG. 3, the echo clock generator 303 includes an echo clock buffer 501, an echo pulse generator 503, a bust length counter 505, a latch unit 507, and a reset pulse generator 509.
[0012]
The echo clock buffer 501 buffers the external data clock signal DCLK and outputs XPUL. The echo pulse generator 503 is enabled by a predetermined pulse enable signal PULEN, and generates its own output signal XCON pulse in response to the transition of the output signal XPUL of the echo clock buffer 501. The bust length counter 505 is precharged by a predetermined reset pulse RESET, and when the number of pulses of the output signal XCON generated from the echo pulse generator 503 matches the specified number, its own output signal BLCNT is transited. .
[0013]
Note that the latch unit 507 is precharged by the reset pulse RESET, latched by the first transition of the output signal XPUL of the echo clock buffer 501, and released from the latch by the transition of the output signal BLCNT of the bust length counter 505. Is generated. Hereinafter, the configuration of the latch unit 507 will be described more specifically.
The latch unit 507 includes a first logical sum inversion unit 511 and a second logical sum inversion unit 513. The first logical sum inverting unit 511 receives the signal XPUL responding to the DCLK and the output VPRE of the second logical sum inverting unit 513 as input signals. Then, the second logical sum inverting unit 513 uses the output signal BLCNT of the bust length counter 505 and the output signal (N512) of the first logical sum inverting unit 513 as input signals.
Hereinafter, the operation of the latch unit 507 will be described. In the initial operation of the latch unit 507, the output signal BLCNT of the bust length counter 505 is in the “low” state. Then, when the output signal XPUL of the echo clock buffer 501 transitions to “high”, the output (N 512) of the first OR sum 511 becomes “low” and the output signal of the second OR sum 513. VPRE is latched in the “high” state. Therefore, even if the output signal XPUL of the echo clock buffer 501 is subsequently transitioned later, the logic state of the output signal PULEN of the latch unit 507 is not transitioned.
[0014]
When the number of pulses designated by the reverberation pulse generator 503, that is, pulses corresponding to the data bust length, are generated, the output signal BLCNT of the bust length counter 505 is transitioned to “high”. Then, when the output signal XPUL of the echo clock buffer 501 becomes “low”, the output signal PULEN of the latch unit 507 becomes “low”, and the output signal XCON of the echo pulse generator 503 does not generate a pulse.
The reset pulse generator 509 generates a reset pulse RESET in response to the transition of the pulse enable signal PULEN. Here, the latch unit 507 of this embodiment includes a latch release unit 515. The latch release unit 515 releases the latch of the output signal VPRE of the second logical sum inversion unit 513 when a power-up (POWER-UP) or reset (RESET) pulse is generated.
[0015]
FIG. 6 is a diagram showing a detailed configuration example of the echo clock buffer 501 shown in FIG. According to the figure, the reverberation clock buffer 501 of the present embodiment includes a lower current mirror 601, an upper current mirror 603, and a latch unit 605. The lower current mirror 601 buffers the voltage of the data clock DCLK based on a predetermined lower reference voltage VRL. The upper current mirror 603 buffers the voltage of the data clock DCLK based on a predetermined upper reference voltage VRH that is higher than the lower reference voltage VRL. In addition, the latch unit 605 uses the output signal (N602) of the lower current mirror 601 as a first input signal and the output signal (N604) of the upper current mirror 603 as a second input signal. Note that XPUL, which is an output signal of the echo clock buffer 501, is when the level of the data clock signal DCLK falls below the lower reference voltage VRL and when the level of the data clock signal DCLK rises above the upper reference voltage VRH. Transitioned.
[0016]
The lower current mirror 601 includes a pull-up transistor 607, a first PMOS transistor 609, a second PMOS transistor 611, a first NMOS transistor 613, and a second NMOS transistor 615. The pull-up transistor 607 has its source connected to the power supply voltage VCC, and when a predetermined echo clock enable signal XEN is active, it is input as a low signal via the inverter 628 and turned on. The source of the first PMOS transistor 609 is connected to the drain of the pull-up transistor 607, and the lower reference voltage VRL is applied to the gate. The source of the second PMOS transistor 611 is connected to the drain of the pull-up transistor 607, and the data clock signal DCLK is applied to the gate. The first NMOS transistor 613 has a common connection point (N610) whose source is connected to the ground voltage VSS and whose gate and drain are commonly connected to the drain of the first PMOS transistor 609. The second NMOS transistor 615 has a source connected to the ground voltage VSS, a gate connected to the common connection point (N610), a drain connected to the drain of the second PMOS transistor 611, and an output of the lower current mirror. A signal (N602) is generated.
[0017]
Therefore, when the XEN is enabled high, the lower current mirror 601 responds to the data clock signal DCLK. When the level of the data clock signal DCLK is higher than the lower reference voltage VRL, the voltage Vgs between the gate and the source of the first PMOS transistor 609 is higher than Vgs of the second PMOS transistor 611. Accordingly, the voltage at the terminal N610 increases, and the influence of the second NMOS transistor 615 becomes larger than the influence of the second PMOS transistor 611. Therefore, the voltage of the output terminal N602 of the lower current mirror 601 falls to the VSS side.
[0018]
On the other hand, when the level of the data clock signal DCLK is lower than the lower reference voltage VRL, Vgs of the first PMOS transistor 609 is smaller than Vgs of the second PMOS transistor 611. Accordingly, the voltage at the common connection point N610 decreases, and the influence of the second NMOS transistor 615 becomes smaller than the influence of the second PMOS transistor 611. Therefore, the voltage at the output terminal N602 of the lower current mirror 601 rises toward VCC.
[0019]
The lower current mirror 601 has its source connected to the ground voltage VSS, its drain connected to the output (N602) of the lower current mirror 601, and a third NMOS that is “turned on” when the reverberation clock enable signal XEN is disabled. A transistor 617 is further provided. Therefore, when XEN is disabled “low”, the third NMOS transistor 617 is “turned on” and the level of the output terminal (N602) of the lower current mirror 601 is set to VSS. When XEN is enabled to “high”, the third NMOS transistor 617 is “turned off” and the setting of the output terminal (N602) of the lower current mirror 601 is released.
[0020]
The upper current mirror 603 includes a pull-down transistor 619, a fourth NMOS transistor 621, a fifth NMOS transistor 623, a third PMOS transistor 625, and a fourth PMOS transistor 627. The pull-down transistor 619 is turned on when its source is connected to the ground voltage VSS and a predetermined echo clock enable signal XEN is activated. The source of the fourth NMOS transistor 621 is connected to the drain of the pull-down transistor 619, and the upper reference voltage VRH is applied to the gate. The fifth NMOS transistor 623 has a source connected to the drain of the pull-down transistor 619 and a data clock signal DCLK applied to the gate. The third PMOS transistor 625 has a common connection point (N622) whose source is connected to the power supply voltage VCC and whose gate and drain are commonly connected to the drain of the fourth NMOS transistor 621. The fourth PMOS transistor 627 has its source connected to the power supply voltage VCC, its gate connected to the common connection point (N622), and its drain commonly connected to the drain of the fifth NMOS transistor 623. A signal (N604) is generated.
[0021]
Thus, when XEN is enabled “high”, the upper current mirror 603 responds to the data clock signal DCLK. When the level of the data clock signal DCLK is lower than the upper reference voltage VRH, Vgs of the fifth NMOS transistor 621 is larger than Vgs of the fifth NMOS transistor 623. Accordingly, the voltage at the common connection point (N622) decreases, and the influence of the third PMOS transistor 627 becomes larger than the influence of the fifth NMOS transistor 623. Therefore, the voltage at the output terminal N604 of the upper current mirror 603 rises toward VCC.
On the other hand, when the level of the data clock signal DCLK is higher than the upper reference voltage VRH, Vgs of the fourth NMOS transistor 621 is smaller than Vgs of the fifth NMOS transistor 623. Accordingly, the voltage at the common connection point (N622) increases, and the influence of the third PMOS transistor 627 becomes smaller than the influence of the fifth NMOS transistor 623. Therefore, the voltage at the output terminal N604 of the upper current mirror 603 falls toward VSS.
[0022]
The upper current mirror 603 has a source connected to the power supply voltage VCC, a drain connected to the output (N604) of the upper current mirror 603, and a fifth PMOS that is “turned on” when the echo clock enable signal XEN is disabled. A transistor 629 is further provided. Accordingly, when XEN is disabled to “low”, the fifth PMOS transistor 629 is “turned on” and the level of the output terminal (N604) of the upper current mirror 603 is set to VCC. When XEN is enabled to “high”, the fifth PMOS transistor 629 is “turned off” and the setting of the output terminal (N604) of the upper current mirror 603 is released.
[0023]
The latch unit 605 includes an inversion unit 631, a first AND inversion unit 633, a second AND inversion unit 635, and an inversion buffer 637. The inversion unit 631 inverts the level of the output signal (N602) of the lower current mirror 601. The first AND inverting unit 633 uses the output signal (N632) of the inverting unit 631 as the first input signal. The second logical product inversion unit 635 takes the logical product of the output signal (N604) of the upper current mirror 603 and the output signal (N634) of the first logical product inversion unit 633 and inverts the output signal (N636). The second input signal of the first AND inverting unit 633 is used. Then, the inversion buffer 637 inverts and buffers the output signal (N634) of the first AND inversion unit 633 to generate the output signal XPUL of the echo clock buffer 501.
[0024]
With the above configuration, when the level of the data clock signal DCLK becomes lower than the lower reference voltage VRL, the level of the output signal (N602) of the lower current mirror 601 increases. In addition, the level of the output signal (N632) of the inverting unit 631 becomes “low”, and the level of the output signal XPUL of the echo clock buffer 501 falls to “low”. At this time, the level of the output signal (N604) of the upper current mirror 603 is “high”, and the logic state of the output signal (N636) of the second AND inverting unit 635 is “low”.
[0025]
Further, when the level of the data clock signal DCLK increases from “below the lower reference voltage VRL” to “the voltage between VRL and VRH”, the level of the output signal (N602) of the lower current mirror 601 decreases. Therefore, the level of the output signal (N632) of the inverting unit 631 becomes “high”. However, the level of the output signal XPUL of the echo clock buffer 501 does not change because the logic state of the output signal (N636) of the second logical product inversion unit 635 remains “low”.
In addition, when the level of the data clock signal DCLK becomes higher than the upper reference voltage VRH, the level of the output signal (N602) of the lower current mirror 601 decreases. Then, the level of the output signal (N632) of the inverting unit 631 becomes “high”. At this time, the level of the output signal (N604) of the upper current mirror 603 becomes “low”, and the logic state of the output signal (N636) of the second AND inverting unit 635 becomes “high”. Accordingly, the level of the output signal XPUL of the echo clock buffer 501 rises to “high”.
[0026]
Further, when the level of the data clock signal DCLK decreases from “above the upper reference voltage VRH” to “voltage between VRL and VRH”, the level of the output signal (N604) of the upper current mirror 603 increases. . However, since the logic state of the output signal (N634) of the first AND inversion unit 633 remains “low”, the logic state of the output signal (N636) of the second AND inversion unit 635 continues to maintain the “high” state. . Therefore, the level of the output signal XPUL of the echo clock buffer 501 does not change.
[0027]
Next, FIG. 7 shows a detailed configuration of the echo pulse generator 503 shown in FIG. As shown in the figure, the echo pulse generator 503 includes an inversion delay unit 701, a first logical product unit 703, a logical sum inversion unit 705, a logical sum unit 707, and a second logical product unit 709. The inversion delay unit 701 inverts and delays the output signal XPUL of the echo clock buffer 501. The first logical product unit 703 calculates the logical product of the output signal XPUL of the echo clock buffer 501 and the output signal (N702) of the inversion delay unit 701. The logical sum inversion unit 705 takes the logical sum of the output signal XPUL of the echo clock buffer 501 and the output signal (N702) of the inversion delay unit 701 and inverts the logical sum. The logical sum unit 707 performs a logical sum operation on the output signal (N704) of the first logical product unit 703 and the output signal (N706) of the logical sum inversion unit 705. Take . The second logical product unit 709 is enabled by the pulse enable signal PULEN, and outputs an XCON signal in response to the output signal (N708) of the logical sum unit 707. FIG. 8 is a timing chart at the main terminals of the echo pulse generator 503 in FIG. 7 corresponding to the transition of the signal XPUL. The operation of the reverberation pulse generator 503 will be described with reference to the figure. Every time the logic state of the signal XPUL changes from “high to low” or “from low to high”, the output signal ( N708) is generated as a pulse. Therefore, when the logical state of the pulse enable signal PULEN is “high”, the output signal XCON of the echo pulse generator 503 is also generated as a pulse in response to the transition of the output signal (N708) of the logical sum unit 707. However, when the logic state of the pulse enable signal PULEN is “low”, the echo pulse generator 503 does not generate a pulse. FIG. 9 is a diagram showing a detailed configuration of the reset pulse generator 509 of FIG. The reset pulse generator 509 generates a reset pulse when a clock signal having a designated number, that is, a data bust length is input. Referring to FIG. 9, the reset pulse generator 509 includes an inversion delay unit 901, a logical sum inversion unit 903, and a logical sum unit 905. The inversion delay unit 901 inverts and delays the pulse enable signal PULEN. Then, the logical sum inversion unit 903 uses the pulse enable signal PULEN and the output signal (N902) of the inversion delay unit 901 as input signals. Accordingly, every time the logic state of the pulse enable signal PULEN transitions from “high” to “low”, the output signal (N904) of the logical sum inversion unit 903 generates a pulse from “low” to “high”. The logical sum unit 905 receives the power-up signal VCCHB that generates a pulse at power-up and the output signal (N904) of the logical sum inversion unit 903 as input signals. Accordingly, the reset signal RESET, which is the output signal of the logical sum unit 905, is generated as a pulse during power-up or when the logical state of PULEN transitions from “high” to “low”. FIG. 10 is a diagram showing a detailed configuration of the bust length counter 505 of FIG. According to the figure, the bust length counter 505 includes a counting signal generator 1001 and a bust signal generator 1003. The counting signal generation unit 1001 measures the number of pulses of the output signal XCON generated from the echo pulse generation unit 503, and generates counting signal groups CNT0 to CNT8 that are the output signals. The bust signal generator 1003 receives the counting signal group and generates a signal BLCNT indicating the bust length. FIG. 11 is a diagram illustrating a detailed configuration of the counting signal generator 1001 of FIG. Referring to the figure, the counting signal generation unit 1001 includes an A-type counter 1101 and B-type counters (1102, 1103,...). FIG. 12 is a diagram showing a detailed configuration of the A-type counter 1101 of FIG. According to the figure, the A-type counter 1101 includes a logical sum inversion unit 1201, first and second inversion units 1203 and 1215, a first transmission gate 1205, a first latch unit 1207, a second transmission gate 1209, and a second latch unit. 1211 and an NMOS transistor 1213. The logical sum inversion unit 1201 inverts the logical sum of the reset pulse RESET and the output signal XCON of the echo pulse generation unit 503. The first inversion unit 1203 inverts the logic state of CNT0 that is the output signal of the A-type counter 1101. The first transmission gate 1205 outputs the output signal of the first inversion unit 1203 when the output signal XCON of the echo pulse generation unit 503 is disabled to “low” while the reset pulse RESET is disabled to “low”. (N1204) is transmitted. The first latch unit 1207 latches the signal transmitted by the first transmission gate 1205. The second transmission gate 1209 transmits the output signal (N1208) of the first latch unit 1207 when the reset pulse RESET is enabled to be “high” or XCON is enabled to be “high”. The second latch unit 1211 latches the signal transmitted by the second transmission gate 1207. The NMOS transistor 1213 has its source connected to the ground voltage VSS and is gated by the reset pulse RESET to precharge the input terminal (N1206) of the first latch unit 1207 to VSS.
[0028]
The operation of the A-type counter 1101 having the above configuration will be described below. First, when the reset pulse RESET is activated to “high”, the NMOS transistor 1213 is “turned on”. Therefore, the input terminal (N1206) of the first latch unit 1207 is precharged to VSS. The second transmission gate 1209 is “turned on”, and the logic state of the output signal CNT0 of the A-type counter 1101 is “low”. Further, the output signal (N1204) of the first inversion unit 1203 is “high”, and the first transmission gate 1205 is “turned off”. When the reset pulse RESET is disabled to “low”, the NMOS transistor 1213 is “turned off”. In addition, the first transmission gate 1205 is “turned on”, and the logic state of the output signal (N1208) of the first latch unit 1207 becomes “low”. At this time, the second transmission gate 1209 is “turned off”. When the output signal XCON of the echo pulse generator 503 is activated to “high”, the second transmission gate 1209 is “turned on”, and the logic state of the output signal CNT0 of the A-type counter 1101 is transitioned to “high”. The Also, when the output signal XCON of the echo pulse generator 503 is disabled to “low”, the first transmission gate 1209 is “turned on” and the logic state of the output signal (N1208) of the first latch unit 1207 is transitioned. The Thus, every time the output signal XCON of the echo pulse generator 503 forms a pulse, the logic state of the output signal CNT0 of the A-type counter 1101 repeats transition.
FIG. 13 is a diagram showing a detailed configuration of the B-type counters (1102, 1103,...) Of FIG. Referring to the figure, it is almost similar to the A-type counter 1101 shown in FIG. 12, but there are some differences. That is, the logical sum inversion unit 1201 of the A-type counter 1101 uses the reset pulse RESET and the output signal XCON of the echo pulse generation unit 503 as input signals, but the logical sum inversion unit 1301 of the B-type counter (1102, 1103,...) The reset pulse RESET, the output signal XCON of the echo pulse generator 503, and the signal CARRYBi-1 representing the logical state of the output signal of the counter in the previous stage are used as input signals. Only when the logic states of the output signals of the counters at the previous stage are all “high”, the logic state of the signal CARRYBi−1 becomes “low”. When the logic state of the signal CARRYBi-1 is “low”, the B-type counter operates in the same manner as the A-type counter.
[0029]
The operation of the counting signal generator 1001 in FIG. 11 will be described below with reference to the A-type counter in FIG. 12 and the B-type counter in FIG. First, when the reset operation is performed by the reset pulse RESET, the output signals of the A-type counter 1101 and the B-type counters (1102, 1103,...) Are all precharged to “0”. When the signal XCON generates the first pulse, the logic state of CNT0 becomes “1”. When the signal XCON generates the second pulse, the logical state of CNT0 becomes “0” and the logical state of CNT1 becomes “1”. When the signal XCON generates the third pulse, the logical state of CNT0 becomes “1” again. When the signal XCON generates the fourth pulse, the logical state of CNT0 and CNT1 becomes “0”, and the logical state of CNT2 becomes “1”. Thus, every time the signal XCON generates a pulse, the output signals CNT0 to CNT8 of the counting signal generator 1001 are sequentially converted, and the pulse of the signal XCON is measured. When XCON generates pulses as many times as specified, the reset signal RESET is activated and the signals CNT0 to CNT8 are all precharged to “0”.
FIG. 14 shows a bust signal generator 1003 of the bust length counter 505 of FIG. In response to the counting signal groups CNT0 to CNT8, the bust signal generation unit 1003 generates an output signal BLCNT that is transitioned when the number of pulses of the output signal XCON generated from the echo pulse generation unit 503 matches the number of specified input pulses. .
SZ2B shown in FIG. 14 is a signal that goes “high” when the bust length of the input data is 2 or more. SZ4B is a signal that becomes “high” when the bust length of the input data is 4 or more, and SZ8B is a signal that becomes “high” when the bust length of the input data is 8 or more. SZFULL is a signal that goes high when the bust length of the input data is FULL.
Here, for example, assuming that the bust length of the input data is 4, in this case, SZ2B and SZ4B are “high”, and SZ8B and SZFULL are “low”. At this time, when the fourth pulse of the output signal XCON generated from the echo pulse generator 503 is generated, CNT2 becomes “high” and the remaining counting signal groups CNT0, CNT1, CNT3 to CNT8 become “low”. At this time, the logic state of the output signal BLCNT changes from “low” to “high”.
[0030]
As described above, in the data input circuit having the echo clock generator shown in the present embodiment, pulses are generated in response to the number designated by the echo clock generator 303, that is, the data bust length when data is inputted. Then, the external data DIN input through the data input buffer 301 is transmitted to the inside of the semiconductor memory chip using the pulse of the echo clock generator 303.
[0031]
Therefore, the data access time of the synchronous semiconductor memory device is eliminated by eliminating the influence of the time (data access time) tAC from the clock synchronization to the data output at the time of data input and the time tFL during which the data is transmitted from the memory to the control unit. The operation speed can be improved.
[0032]
It should be noted that the present invention is not limited to the present embodiment, and it is obvious that many modifications are possible by those having ordinary knowledge in the art within the technical idea to which the present invention belongs.
【The invention's effect】
As described above, according to the data input circuit including the echo clock generator according to the present invention, the time tAC required from clock synchronization to data output and the data are transmitted from the memory to the control unit with respect to the clock cycle time tCC. Since the influence of the time tFL required for the operation can be eliminated, the clock cycle time tCC of the semiconductor memory device can be shortened, and the data access operation speed can be improved.
[0033]
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a conventional data input / output circuit.
FIG. 2 is a timing chart for determining a conventional clock cycle time.
FIG. 3 is a block diagram showing a configuration of a data input circuit having an echo clock generator according to an embodiment of the present invention.
FIG. 4 is a block diagram showing a detailed configuration of an input data transmission unit in the present embodiment.
FIG. 5 is a block diagram showing a detailed configuration of an echo clock generator in the present embodiment.
FIG. 6 is a block diagram showing a detailed configuration of an echo clock buffer in the present embodiment.
FIG. 7 is a block diagram showing a detailed configuration of an echo pulse generator in the present embodiment.
FIG. 8 is a timing chart of main terminals of an echo pulse generator in the present embodiment.
FIG. 9 is a block diagram showing a detailed configuration of a reset pulse generator in the present embodiment.
FIG. 10 is a block diagram showing a detailed configuration of a bust length counter in the present embodiment.
FIG. 11 is a block diagram showing a detailed configuration of a counting signal generator in the present embodiment.
FIG. 12 is a block diagram showing a detailed configuration of an A-type counter in the present embodiment.
FIG. 13 is a block diagram showing a detailed configuration of a B-type counter in the present embodiment.
FIG. 14 is a block diagram showing a detailed configuration of a bust signal generator in the present embodiment.
[Explanation of symbols]
301 Data input buffer
303 echo clock generator
305 Data transmission unit
501 Echo clock buffer
503 echo pulse generator
505 Bust length counter
509 Reset pulse generator

Claims

In a semiconductor memory device, a data input circuit for inputting the input data to the semiconductor memory device in synchronization with an echo clock signal generated based on a data clock signal input at the same timing as the input data ,
An echo clock generator that counts the number of pulses of the echo clock signal and generates pulses until a specified number is reached, and the input data is synchronized with the pulses generated by the echo clock generator in the semiconductor memory An input data transmission means for transmitting to the apparatus .

The echo clock generator transitions an output signal when the echo pulse generator that generates a pulse in response to the transition of the data clock signal matches the number of pulses generated by the echo pulse generator. The data input circuit according to claim 1 , further comprising a bust length counter.

The reverberation clock generator is latched by the first transition of the data clock signal, the latch is released by the transition of the output signal of the bust length counter, and a pulse enable signal for adjusting the operation start and stop of the reverberation pulse generator The data input circuit according to claim 2 , further comprising a latch unit that generates

4. The data input circuit according to claim 3 , wherein the echo clock generator further comprises a reset pulse generator for generating a reset pulse in response to transition of the pulse enable signal.

2. The data input circuit of claim 1 , wherein the echo clock generator further comprises an echo clock buffer for buffering the data clock signal with a plurality of reference voltages.

2. The data input circuit according to claim 1 , further comprising a data input buffer for buffering external input data and supplying the input data to the input data transmission means.

The reverberation pulse generator includes pulse inversion delay means for inverting and delaying an input signal, pulse AND means for taking the logical product of the input signal and the output signal of the pulse inversion delay means, the input signal and the pulse Pulse logical sum inversion means for inverting the logical sum with the output signal of the inversion delay means, pulse logical sum means for taking the logical sum of the output signal of the pulse logical product means and the output signal of the pulse logical sum inversion means, The data input circuit according to claim 2 , further comprising:

The bust length counter measures the number of pulses of the output signal generated from the echo pulse generator and generates a counting signal group of the output signal; and in response to the counting signal group, the echo signal The data according to claim 2 , further comprising: a bust signal generating unit that generates an output signal that is transitioned when the number of pulses of the output signal generated from the pulse generating unit coincides with the designated number of pulses. Input circuit.

The latch unit receives a first logical sum inversion means using a signal generated by using the data clock signal as a first input signal, an output signal of the bust length counter and an output signal of the first logical sum inversion means. The data input circuit according to claim 3 , further comprising: a second logical sum inversion unit that serves as an input signal.

The reset pulse generator includes: a pulse enable inversion delay unit that inverts and delays the pulse enable signal; and a pulse enable OR inversion unit that uses the pulse enable signal and an output signal of the pulse enable inversion delay unit as input signals. The data input circuit according to claim 4 , further comprising:

The reset pulse generating unit according to claim 10, further comprising a reset logic OR means to the input signal the output of the power-up signal and the pulse enable logic OR inverting means for pulse occurs at power-up Data input circuit.

The reverberation clock buffer uses a lower current mirror that buffers the data clock voltage with a predetermined lower reference voltage as a reference, and a data clock voltage with a predetermined higher reference voltage higher than the lower reference voltage as a reference. The upper current mirror to be buffered and the output signal of the lower current mirror as the first input signal, the output signal of the upper current mirror as the second input signal, and the level of the data clock signal falls below the lower reference voltage according to claim 5, wherein the level of cases and the data clock signal, characterized by comprising a latch means for generating an output signal of the echo clock buffer is changed to be elevated above the upper reference voltage Data input circuit.

In a semiconductor memory device, a data input method for inputting the input data to the semiconductor memory device in synchronization with an echo clock signal generated based on a data clock signal input at the same timing as the input data ,
An echo clock generating step for counting the number of pulses of the echo clock signal until a specified number is reached, and the input data in synchronization with the pulses generated in the echo clock generating step An input data transmission step for transmitting to an apparatus .