JP4201764B2 - 電界救済特性を有するトレンチ型ｍｏｓｆｅｔ - Google Patents

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Description

本出願は、米国仮特許出願第６０／３７８，１７３号に関連するもので、この出願を基礎とする優先権を主張する。
本発明は、トレンチ型ＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）、より詳しくは、ドレイン・ソース遮断電流(Idss)の漏洩を防ぎ、絶縁破壊電圧を上昇させたトレンチ型ＭＯＳＦＥＴに関する。
トレンチ型ＭＯＳＦＥＴは、すでに周知となっている。図１に示すように、トレンチ型ＭＯＳＦＥＴは、基板１上に位置するエピタキシャル層20に形成され、それぞれが横方向に離間された複数のトレンチ６と、ベース領域３と、複数のソース領域４とを備えている。ソース領域４とドリフト領域２（トレンチ６の底部と基板１との間に位置するエピタキシャル層20の一部）との間に位置するベース領域３は、ソース領域４、基板１、およびドリフト領域２のいずれもと反対の導電性を有する。エピタキシャル層20は、典型的には、基板１に比して、少量のドーパントを有する。
典型的なトレンチ型ＭＯＳＦＥＴにおけるゲート構造は、トレンチ６の内側にあって、ゲート酸化膜15によって、ソース領域４、ベース領域３、およびドリフト領域２のそれぞれから電気的に絶縁されたポリシリコンゲート電極５を備えている。図１に示す例においては、基板１、ドリフト領域２、およびソース領域４は、Ｎ型のドーパントを含んでおり、ベース領域３は、Ｐ型のドーパントを含んでいる。ただし、これらの領域の極性は、重要なことではなく、反対の極性にすることもできる。
また、典型的なトレンチ型ＭＯＳＦＥＴは、２つのソース領域４の間に位置するエピタキシャル層20において、高濃度のドーパントを含む、ベース領域３と同じ導電性の高導電性接触領域８を有する。高導電性接触領域８と２つのソース領域４は、Ａｌ、ＡｌＳｉ等の適当な接合用金属から形成されるソース接合部９とオーミック接合をなしている。ソース接合部９は、酸化物から形成される絶縁層７を介して、ゲート電極５と絶縁されている。
また、公知のトレンチ型ＭＯＳＦＥＴは、基板１とオーミック接合をなすドレイン接合部10を有する。トレンチ型ＭＯＳＦＥＴは、トレンチ６の側壁に隣接するベース領域３に逆行可能なチャンネルを形成して、ソース領域４とドリフト領域２とを電気的に接続するべく、ゲート電極５に適当な電圧を印加し、ソース接合部９とドレイン接合部10とを電気的に接続させることによって作動する。
図１のトレンチ型ＭＯＳＦＥＴに逆バイアスの電圧が印加されると、図２に模式的に示すように、トレンチ底部の角の近傍において、電気力線の集中が観察される。電気力線の集中は、高電界を生じさせ、ゲート酸化膜界面の近傍において絶縁破壊を引き起こす。すると、ホットキャリアがゲート酸化膜に注入されて、絶縁破壊電圧が機能しなくなり、ゲート酸化膜の信頼性が失われる。
逆バイアスの条件下では、ドリフト領域２とベース領域３の間のｐｎ接合は、ベース領域３の内部へと後退する。後退したｐｎ接合が、高導電性領域８に到達すると、積層欠陥のような欠損部が、電流Idssが漏洩するための道筋を提供することとなる。このような事態を避けるためには、ベース領域３を十分に厚く形成するか、または装置の定格絶縁破壊電圧を上昇させるために調整されるベース領域の抵抗率を増大させなければならない。しかし、この対応策は、すべての場合において理想的なものではない。なぜならば、ベース領域を厚くしたり、その抵抗率を増大させたりすると、ドレイン‐ソース間のＯＮ抵抗値（Ｒdson）が増大し、好ましくない事態が生じるからである。
図３は、もう一つの公知のトレンチ型ＭＯＳＦＥＴの例を示す。この図においては、図１のトレンチ型ＭＯＳＦＥＴにおいて引用された符号と同一の符号は、同一の構成要素を示す。図３のトレンチ型ＭＯＳＦＥＴにおいては、ベース領域３と同じ導電型の高導電性領域11が、ベース領域３よりも下方の深い位置まで延びて、ドリフト領域２に至っている。
この厚い高導電性領域11は、ＭＯＳＦＥＴの製造プロセスの初期の工程において、高線量のインプランテーションと拡散を施すことによって実現される。図４は、図３の４−４線に沿って、ドーピング濃度をプロットしたグラフである。高導電性領域11の機能は、絶縁破壊の位置を、トレンチ底部の角から高導電性領域11の底部まで引き離すことにある。
高導電性領域11は、通常、厚さと同じ程度の幅を有するが、このような幅は、小さいセルピッチの実現する上では支障となる（小さいセルピッチが実現すると、典型的には、ＯＮ抵抗値が低くなる）。また、定格絶縁破壊電圧は、高導電性領域11を厚くしても上昇しない。それどころか、絶縁破壊位置が、トレンチ底部の角から、厚い高導電性領域11の底部まで引き離されるにも拘らず、定格絶縁破壊電圧は低下する可能性がある。
本発明は、ドレイン・ソース遮断電流の漏洩を防ぎ、絶縁破壊電圧を上昇させたトレンチ型ＭＯＳＦＥＴを提供することを目的とする。
本発明に係るトレンチ型ＭＯＳＦＥＴは、ベース領域よりも下方の位置において、ドリフト領域に形成された電界救済領域を含む。この電界救済領域は、ベース領域から離間されることもあれば、これと合体されることもある。
電界救済領域は、高エネルギー・低線量のインプランテーションによって形成される。電界救済領域を設けることの利点は、次の通りである。
ａ）絶縁破壊電圧を上昇させ、かつＯＮ抵抗値を低下させる。
ｂ）高電界領域をトレンチの角部から引き離すことにより、装置の信頼性を高めることができる。
ｃ）ベースダイオード領域が後退して、積層欠陥等の欠損部が、漏洩電流の通り道となりうる高導電性接触領域に到達するのを防止し、ドレイン・ソース遮断電流(Idss)の漏洩を減少させることができる。
ｄ）絶縁破壊電圧とドレイン・ソース遮断電流(Idss)をエッチングの深さの変動に影響されないようにすることにより、トレンチと接合領域をエッチングする際の制約を小さくすることができる。
上記した以外の本発明の特徴と効果は、以下に添付の図面を参照して行う本発明の実施形態の説明から明らかになると思う。
図５は、本発明の第１の実施形態に係るトレンチ型ＭＯＳＦＥＴの断面図である。図５における符号は、図１における同一の符号が示す要素と同一の要素を示すため、図１における同一の符号が示す要素については、説明を繰り返さない。
本発明に係るトレンチ型ＭＯＳＦＥＴは、ベース領域３の下方にあって、ドリフト領域２に位置する電界救済領域12を含む点において、図１および図３に示す公知のトレンチ型ＭＯＳＦＥＴとは異なる。電界救済領域12は、ベース領域３と同じ導電型の少量のドーパントを含む。電界救済領域12は、ベース領域３から離間されることもあれば、またはこれと合体されることもある。図５に示す実施形態においては、電界救済領域は、ホウ素のようなＰ型のドーパントを含んでいる。
図６に示すように、電界救済領域12は、絶縁破壊位置を、トレンチ６の底部の角から引き離し、電界救済領域12よりも下方に移動させる。このため、トレンチの深さが変動しても、装置が影響を受けることが少なくなり、装置の信頼性が高まる。さらに、ドリフト領域２と電界救済領域12とのｐｎ接合から、高導電性接触領域８までの距離が増加するため、欠損部が逆バイアス条件下で高導電性接触領域８に到達するおそれが低下し、過剰な漏洩電流が生じるのを避けることができる。
厚い高導電性領域11（図３参照）および電界救済領域12における各ドーピング濃度と、これら領域の相対的な大きさを比較した結果を図４と図７に示す。図４は、図３の４−４線に沿った断面図であり、図７は、図５の７−７線に沿った断面図である。
図７は、それぞれ、電界救済領域12が存在しない場合、１．５ＭｅＶのエネルギー下に、４．０×１０12イオン／cm3のドーパント（ホウ素）のインプランテーションにより形成された電界救済領域12が存在する場合、および２．５ＭｅＶのエネルギー下に、６．０×１０12イオン／cm3のドーパント（ホウ素）のインプランテーションにより形成された電界救済領域12が存在する場合の装置の濃度分布を示す。図７によれば、ドーパントの濃度が低いと（約１．０×１０12イオン／cm3）、電界救済領域12は、主にベース領域３の中に形成されることが分かる。
図４に示すように、図３に示す公知の装置における厚い高導電性領域11のドーパントの濃度は、比較的高い。ドーパントの分布は、エピタキシャル層20の表面から始まり、典型的な装置においては、ベース領域３の下方約４．５μｍの位置まで続く。厚い高導電性領域11は、拡散工程を経て形成され、その幅は、厚さとほぼ同じである。したがって、厚い高導電性領域11は、セルピッチを縮小する上で妨げとなる。
電界救済領域12は、一段階の高エネルギー下における低い線量のインプランテーション、または多段階の高エネルギー下における低い線量のインプランテーションの後、大きな拡散を行わずに、ドーパントを活性化させるための短時間の熱処理工程を経ることによって形成される。
電界救済領域12の幅は、装置の製造中に、インプランテーション用ウィンドーの幅を調整することによって、制御することができる（これについては後述する）。すなわち、電界救済領域12の最終的な幅は、セルピッチの縮小を実現しうるように制御することができる。
図８は、本発明に係る電界救済領域12を有するトレンチ型ＭＯＳＦＥＴにおける絶縁破壊電圧のシミュレーションを示す。この図から、電界救済領域12のドーパント濃度が、適切に選択されたものである場合には、本発明に係る装置においては、絶縁破壊電圧は、上昇することが分かる。電界救済領域12のドーパント濃度が高すぎる場合には、絶縁破壊電圧が低下することに留意すべきである。
また、電界救済領域12の厚さが、絶縁破壊電圧に影響を及ぼすことに留意するべきである。例えば、ドーパント濃度が高い場合、電界救済領域12が厚ければ（例えば２．５ＭｅＶでインプランテーションを行った場合）、これが薄い場合（例えば２．０ＭｅＶでインプランテーションを行った場合）に比べて、絶縁破壊電圧は上昇する。
下記の表１は、本発明に係るトレンチ型ＭＯＳＦＥＴにおいては、ＯＮ抵抗値が低く、信頼性が高いことを示している。例えば、電界救済領域12を形成するためのインプランテーションのエネルギーが２．５ＭｅＶで、線量が６．０×１０12イオン／cm3である場合には、シミュレーションによれば、ＯＮ抵抗値は２５％減少する。
Figure 0004201764
次に、図９(ａ)〜図９(ｄ)を参照して、本発明に係るトレンチ型ＭＯＳＦＥＴの製造プロセスを説明する。
図９(ａ)に示すように、ベース領域３は、ホウ素のようなＰ型ドーパントをエピタキシャル層20にインプラントすることによって形成される。エピタキシャル層20は、所望の厚さのベース領域３を得るための適当な拡散によって活性領域となる。
図９(ｂ)に示すように、エピタキシャル層20に、エピタキシャル層20の表面から、ベース領域３を経てドリフト領域２まで延びるように、トレンチ６が形成される。ついで、ソース領域４が、フォトリソグラフィー工程等を経て形成される。ソース領域４は、Ｎ型ドーパントのブランケットインプランテーションと、その後の拡散によって、トレンチ６を形成する前に形成することも可能である。
トレンチ６を形成した後は、トレンチ６の内壁を覆うように、ゲート酸化膜15を成長させ、ついでポリシリコンのゲート材料を蒸着させる。この後、ポリシリコンのゲート層にエッチングを施し、トレンチにゲート電極５を残留させる。ついで、酸化物層13を蒸着させる。
図９(ｃ)に示すように、フォトレジスト17が、図９(ｂ)に示す構造の上に蒸着される。また、酸化物層13に、フォトリソグラフィー技術を用いて、絶縁中間層７を残しつつ、ウィンドー19が開口される。酸化物層13におけるウィンドー19（すなわち、絶縁中間層７の間のスペース）を介して、ベース領域３と同じ導電型のドーパントが、低エネルギー・高濃度と高エネルギー・低濃度の２段階でインプラントされ、高導電性接触領域８が形成される。また、続く適当な熱拡散によって、電界救済領域12が形成される。
低エネルギー・高線量のホウ素インプランテーションの典型的なパラメータは、エネルギーが２〜６０ＫｅＶ、線量が５×１０14〜５×１０15イオン／ｃｍ3である。他方、高エネルギー・低線量のホウ素インプランテーションの典型的なパラメータは、エネルギーが２００ＫｅＶ〜３ＭｅＶ、線量が１×１０11〜１×１０13イオン／ｃｍ3である。これら２つのインプランテーションの順序は、重要ではない。また、インプランテーションを行う際のウエハー上のフォトレジストマスクは、用いても用いなくてもよい。
電界救済領域12は、一段階または多段階の高エネルギー・低濃度インプランテーションによって形成されることに留意するべきである。また、高エネルギーのインプランテーション層は、大きな拡散とその後の膨張を生じることなくドーパントを活性化させるための適当な熱処理工程に晒されることにも留意するべきである。
ついで、図９(ｄ)に示すように、本発明に係る装置を得るため、公知の方法によって、ソース接合部９とドレイン接合部10が形成される。
図１０は、本発明の第２の実施形態に係るトレンチ型ＭＯＳＦＥＴを示す。このトレンチ型ＭＯＳＦＥＴは、エピタキシャル層20に凹部16が形成されているという点を除いて、第１の実施形態におけるトレンチ型ＭＯＳＦＥＴの特徴をすべて含んでいる。高導電性接触領域８は、凹部16の底部に形成され、ソース領域４は、各凹部16の側方に位置する。
このトレンチ型ＭＯＳＦＥＴは、以下のプロセスに従って製造される。
まず、図１１(ａ)と図１１(ｂ)に示すように、金型22において、基板１上にエピタキシャル層20を形成し、さらに、この上に電界酸化膜層24を形成する。適当なマスキングとエッチングによって、電界酸化膜層24にウィンドー26を開口させる。ウィンドー26は、エピタキシャル層20の表面の一定領域を露出させているが、この領域は、後に装置の活性領域となる。
つぎに、図１１(ｃ)に示すように、エピタキシャル層20の導電型とは反対の導電型を有するドーパントを、ウィンドー26を介して、エピタキシャル層20にインプラントする。この後、エピタキシャル層20の導電型と同一の導電型を有するドーパントを、ウィンドー26を介して、エピタキシャル層20にインプラントする。ついで、ベース領域３とソース層28を形成するため、金型22を拡散工程に晒す。
次に、図１１(ｄ)に示すように、フォトレジスト層29が、図１１(ｃ)に示す構造の上に蒸着され、さらにウィンドー23を含むマスクが、フォトリソグラフィー技術によって形成される。ついで、エピタキシャル層20に、ウィンドー23を介したエッチングによって、トレンチ６が形成される。トレンチ６は、ベース領域３の下方まで延びるように形成される。
図１１(ｅ)に示すように、エピタキシャル層20において露出した、トレンチ６の底面と側壁を含む部分の上に、ゲート酸化膜15を成長させる。この後、図１１(ｆ)に示すように、金型22の表面にポリシリコン層25を蒸着する。ついで、図１１(ｇ)に示すように、所望量のポリシリコンが各トレンチに残存するまでエッチングすることによって、ゲート電極５を、各トレンチ６の内側に形成する。
図１１(ｈ)と図１１(ｉ)に示すように、図１１(ｇ)に示す構造の上に、酸化膜30が蒸着され、高密度化される。ついで、フォトレジスト膜32が、酸化膜30の上に蒸着され、さらにフォトリソグラフィー技術によって、ウィンドー34を含むマスクが形成される。次に、酸化膜30と、この下にある材料は、異方性エッチングによって除去され、凹部16と中間酸化膜７が形成される。凹部16は、ソース領域４となるソース層28よりも下方に延びていることに留意するべきである。
凹部16が形成された後、凹部16の底部において、ウィンドー34を介して、ベース領域３の導電型と同じ材料による比較的高濃度のインプランテーションがなされる。この後、ベース領域３の導電型と同じ材料による低濃度のインプランテーションが、高エネルギー下で、ベース領域３の下方まで進入するようになされ、さらに、電界救済領域12を形成するように、熱処理工程にかけられる。
この熱処理工程は、電界救済領域12が初期インプランテーションの境界を越えて膨張するような大きな拡散を生じないようにしつつ、インプラント材料を活性化させる温度で行われることに留意するべきである。また、電界救済領域は、一段階または多段階のインプランテーションによって形成されることにも留意するべきである。電界救済領域12が形成された後、ソース接合部９とドレイン接合部10が、公知の方法によって形成されると、図１０に示す本発明の第２の実施形態に係るトレンチ型ＭＯＳＦＥＴが得られる。
図１２に示すように、本発明の本発明の第３の実施形態に係るトレンチ型ＭＯＳＦＥＴは、もう１つの電界救済領域12'の組を含んでいる。この実施形態によれば、もう１つの電界救済領域12'の組は、高エネルギーインプランテーションとその後の拡散工程によって、第１の電界救済領域12の組よりも下方に形成される。
上述の実施形態における各極性は、例示にすぎず、反対の極性のものも、本発明の範囲に含まれる。
本発明に係るトレンチ型ＭＯＳＦＥＴは、定格絶縁破壊電圧を上昇させ、ドレイン・ソース遮断電流(Idss)の漏洩を防ぐ。
本発明のさらなる効果は、電界救済領域をインプランテーションによって形成する際にドーパントが通過するウィンドーの幅を制御することによって、電界救済領域12の幅が小さくなるよう制御しうることである。電界救済領域の大きさを十分に制御しうると、セルピッチが小さく、かつＯＮ抵抗値が小さいトレンチ型ＭＯＳＦＥＴの製造が可能になる。
本発明のさらに他の効果は、ドーパントの濃度の調整し、電界救済領域12を形成する深さ方向の位置を調整することによって、絶縁破壊電圧の値を調整しうることである。
以上、本発明を特定の実施形態に関連づけて説明してきたが、当業者にとっては、他の多くの変形例や用途も明らかであると思う。本発明は、本明細書における特定の開示に限定されるものではなく、本発明の範囲は、特許請求の範囲の記載によってのみ画定される。
従来のトレンチ型ＭＯＳＦＥＴにおける能動領域の一部を示す断面図である。 図１のＭＯＳＦＥＴにおける逆バイアス下の電気力線図である。 従来の他のトレンチ型ＭＯＳＦＥＴにおける能動領域の一部を示す断面図である。 図３の４−４線に沿った、ドーパントの濃度分布を示すグラフである。 本発明の第１の実施形態に係るトレンチ型ＭＯＳＦＥＴにおける能動領域の一部を示す断面図である。 図５のＭＯＳＦＥＴにおける逆バイアス下の電気力線図である。 図５の７−７線に沿った、ドーパントの濃度分布を示すグラフである。 本発明に係るトレンチ型ＭＯＳＦＥＴの絶縁破壊電圧特性を示すグラフである。 図８のトレンチ型ＭＯＳＦＥＴの一製造工程を示す断面図である。 図８のトレンチ型ＭＯＳＦＥＴの一製造工程を示す断面図である。 図８のトレンチ型ＭＯＳＦＥＴの一製造工程を示す断面図である。 図８のトレンチ型ＭＯＳＦＥＴの一製造工程を示す断面図である。 本発明の第２の実施形態に係るトレンチ型ＭＯＳＦＥＴにおける能動領域の一部を示す断面図である。 図１０のトレンチ型ＭＯＳＦＥＴの一製造工程を示す断面図である。 図１０のトレンチ型ＭＯＳＦＥＴの一製造工程を示す断面図である。 図１０のトレンチ型ＭＯＳＦＥＴの一製造工程を示す断面図である。 図１０のトレンチ型ＭＯＳＦＥＴの一製造工程を示す断面図である。 図１０のトレンチ型ＭＯＳＦＥＴの一製造工程を示す断面図である。 図１０のトレンチ型ＭＯＳＦＥＴの一製造工程を示す断面図である。 図１０のトレンチ型ＭＯＳＦＥＴの一製造工程を示す断面図である。 図１０のトレンチ型ＭＯＳＦＥＴの一製造工程を示す断面図である。 図１０のトレンチ型ＭＯＳＦＥＴの一製造工程を示す断面図である。 本発明の第３の実施形態に係るトレンチ型ＭＯＳＦＥＴにおける能動領域の一部を示す断面図である。
符号の説明
２ ドリフト領域
３ ベース領域
４ ソース領域
５ ゲート電極
６ トレンチ
７ 絶縁中間層
８ 高導電性接触領域
９ ソース接合部
10 ドレイン接合部
11 高導電性領域
12 電界救済領域
13 酸化物層
15 ゲート酸化膜
16 凹部
19 ウィンドー
20 エピタキシャル層
22 金型
23 ウィンドー
24 電界酸化膜層
25 ポリシリコン層
26 ウィンドー
28 ソース層
29 フォトレジスト層
30 酸化膜
32 フォトレジスト膜
34 ウィンドー

Claims (5)

  1. 第１の導電型の半導体基板と、
    基板の上方に配置される、前記第１の導電型の共通導電領域と、
    前記共通導電領域上に形成された第２の導電型のベース領域と、
    前記ベース領域を経て前記共通導電領域まで下方に延びるように形成され、各トレンチは、少なくとも１つの側壁上に位置するゲート絶縁層を含み、かつ導電性のゲート材料により充填されるようになっている複数のトレンチと、
    前記ベース領域の表面に、各々がトレンチに隣接するように形成された前記第１の導電型の複数のソース領域と、
    前記ベース領域内に形成され、各前記トレンチの間の２つの前記ソース領域の間に位置する複数の高導電性接触領域と、
    前記共通導電領域内に形成され、前記ベース領域の下方に延在する、前記第２の導電型の複数の電界救済領域と
    を備え、
    前記電界救済領域の各々は、少量のドーパントを有し、前記ベース領域及び前記トレンチから離間し、各々の前記高導電性接触領域に対してその下方に整列される
    ＭＯＳゲート装置。
  2. 前記第１の導電型のソース領域とオーミック接合をなす第１の接合部も備えていることを特徴とする請求項１記載のＭＯＳゲート装置。
  3. 前記複数の高導電性接触領域が、前記第２の導電型であり、かつ前記第１の接合部とオーミック接合をなすことを特徴とする請求項２記載のＭＯＳゲート装置。
  4. 前記基板とオーミック接合をなす第２の接合部も備えていることを特徴とする請求項１記載のＭＯＳゲート装置。
  5. 前記複数の電界救済領域よりも深い位置に形成された、もう１つの組をなす複数の電界救済領域を、さらに備えていることを特徴とする請求項１記載のＭＯＳゲート装置。
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