JP4228200B2 - 半導体回路及び画像受信装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体回路に関する。特にＰＬＬ（Phase Locked Loop）に入力される入力クロック信号の属する周波数帯域がいずれの周波数帯域に属するか判定する半導体回路、画像受信装置に関する。
【０００２】
【背景技術】
ＤＶＩ（Digital Visual Interface）方式等で画像信号を送信する場合には、送信する画像のサイズとリフレッシュレートによって画像信号の送信周波数が異なってくる。このときの送信クロック周波数はたとえば２５メガヘルツから１７５メガヘルツまでの周波数帯域をとる可能性がある。
【０００３】
このような場合画像信号を受信する側のＰＬＬ（Phase Locked Loop）では、２５メガヘルツから１７５メガヘルツまでの周波数に応じて処理を行う必要があるため、例えばハイスピードモードとロースピードモードのように、受信するクロック周波数に応じて設定を切り替えるような構成を持たせる場合がおおい。
【０００４】
【特許文献１】
特開２０００−２３６２６０号
【特許文献２】
特開２０００−３２４１３５号
【特許文献３】
特開２０００−２９３３２７号
【０００５】
【発明が解決しようとする課題】
しかしながら、従来は入力周波数がハイスピードモードであるかロースピードモードであるかを単一のレベルで判定していたため、たとえは入力周波数が判定レベル付近であった場合、微少でも入力周波数に揺らぎが有る場合に、周波数判定回路の判定出力が安定せずに誤動作を起こすおそれがあった。
【０００６】
本発明は以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、安定した入力周波数の判定が行える半導体回路、画像受信装置を提供することである。
【０００７】
【課題を解決するための手段】
（１）本発明は、所与の基準周波数によって周波数帯域を第１の周波数帯域と第１の周波数帯域よりはやい周波数帯域である第２の周波数帯域に分割し、入力クロック信号の属する周波数帯域がいずれの周波数帯域に属するか判定する半導体回路であって、
入力クロック信号が所与の周波数より速い周波数である第２の基準周波数より速くなった場合に、入力クロック信号が第１の周波数帯域から第２周波数帯域に変化したと判断し、
入力クロック信号が所与の周波数より遅い周波数である第１の基準周波数より遅くなった場合に、入力クロック信号が第２の周波数帯域から第１周波数帯域に変化したと判断して、
入力クロック周波数判定号を出力する入力クロック周波数判定回路を含むことを特徴とする。
【０００８】
ここで入力クロック信号が所与の周波数より速い周波数である第２の基準周波数より速くなったか否かの判定や、入力クロック信号が所与の周波数より遅い周波数である第１の基準周波数より遅くなったか否かの判定は、例えば周波数自体で行う場合でもよいし、周波数を電圧や電流に変換した値を用いて行う場合でもよい。
【０００９】
ここで入力クロック信号は、例えばＰＬＬ（Phase Locked Loop）に入力される入力クロック信号でもよい。
【００１０】
本発明によれば、入力クロック信号が第１の周波数帯域に属するか第２の周波数帯域に属するかについての判定にヒステリシス特性を得られるので安定した入力周波数の判定が行える半導体回路を提供することが出来る。
【００１１】
（２）本発明の半導体回路は、
前記入力クロック周波数判定回路は、
入力クロック信号が現在第１の周波数帯域に属している場合には第１の基準値を出力し、入力クロック信号が現在第２の周波数帯域に属している場合には第２の基準値を出力するように、入力クロック信号が現在属している周波数帯域に応じて基準値を切り替えて出力する基準値出力回路と、
基準値出力回路から出力された基準値と入力クロック信号又は入力クロック信号に基づき得られる電圧値又は電流値と比較して、比較結果に基づき入力クロック周波数判定信号を生成する回路とを含むことを特徴とする。
【００１２】
（３）本発明の半導体回路は、
前記入力クロック周波数判定回路は、
基準電圧を出力する基準電圧出力回路と、
入力クロック信号の周波数に基づき入力クロック変換電圧を生成して出力する周波数電圧変換回路と、
周波数電圧変換回路から出力された前記入力クロック変換電圧と、基準電圧出力回路から出力された基準電圧とを比較して、比較結果に基づき入力クロック周波数判定信号を生成する回路とを含み、
前記基準電圧出力回路は、
入力クロック信号が現在第１の周波数帯域に属している場合には第１の基準電圧値を出力し、入力クロック信号が現在第２の周波数帯域に属している場合には第２の基準電圧値を出力するように、入力クロック信号が現在属している周波数帯域に応じて基準電圧を切り替えて出力することを特徴とする。
【００１３】
（４）本発明の半導体回路は、
前記周波数判定回路の出力する前記入力クロック周波数判定信号を受けて、入力電圧と発振周波数の変換特性を切り替える電圧制御発振回路を含むことを特徴とする。
【００１４】
（５）本発明の半導体回路は、
前記周波数判定回路の出力する前記入力クロック周波数判定信号を用いて出力信号を生成するＰＬＬ回路を含むことを特徴とする。
【００１５】
（６）本発明の半導体回路は、
前記ＰＬＬ回路は、
前記周波数判定回路の出力する前記入力クロック周波数判定信号を受けて、入力電圧と発振周波数の変換特性を切り替える電圧制御発振回路を含むことを特徴とする。
【００１６】
（７）本発明の半導体回路は、
前記ＰＬＬ回路は、
位相検出回路が出力する信号に基づく電位を、前記入力クロック周波数判定信号に応じた特性で生成して出力するチャージポンプ回路を含むことを特徴とする。
【００１７】
（８）本発明の半導体回路は、
前記ＰＬＬ回路は、
チャージポンプ回路が出力する電位を、前記入力クロック周波数判定信号に応じた濾波して出力するループフィルタ回路を含むことを特徴とする。
【００１８】
（９）本発明の半導体回路は、
前記入力クロック信号は、画像信号を受信する際の基準クロック信号であることを特徴とする。
【００１９】
（１０）本発明の画像信号受信装置は、
上記いずれかに記載の半導体回路を含むことを特徴とする。
【００２０】
【発明の実施の形態】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。
【００２１】
図１は本実施の形態の入力周波数判定回路（半導体回路）の一例である。図２は本実施の形態の入力周波数判定回路（半導体回路）の入出力特性を示した図である。
【００２２】
本実施の形態の入力周波数判定回路（半導体回路）１０は、所与の基準周波数によって周波数帯域を第１の周波数帯域と第２の周波数帯域（第１の周波数帯域＜第２の周波数帯域）に分割し、ＰＬＬ（Phase Locked Loop）に入力される入力クロック信号がいずれの周波数帯域に属するかを判定する半導体回路である。
【００２３】
入力周波数判定回路（半導体回路）１０は、入力クロック信号CKINが所与の第２の基準周波数（第２の基準周波数は第１の基準周波数より速い周波数に設定されている）より速くなった場合に、入力クロック信号CKINが第１の周波数帯域から第２周波数帯域に変化したと判断し、入力クロック信号CKINが第１の基準周波数より遅くなった場合に、入力クロック信号CKINが第２の周波数帯域から第１周波数帯域に変化したと判断して、入力クロック周波数判定信号６２を出力する。
【００２４】
基準値出力回路（基準電圧出力回路４０）は、入力クロック信号が現在第１の周波数帯域に属している場合には第１の基準電圧値を出力し、入力クロック信号が現在第２の周波数帯域に属している場合には第２の基準電圧値を出力するように、入力クロック信号が現在属している周波数帯域に応じて基準電圧を切り替えて出力する。
【００２５】
入力クロック周波数判定信号生成回路５０は、基準値出力回路（基準電圧出力回路４０）から出力された基準値（図１では電圧Ｖ２）と入力クロック信号又は入力クロック信号に基づき得られる電圧値又は電流値（図１では電圧Ｖ１）と比較して、比較結果に基づき入力クロック周波数判定信号６２を生成する。
【００２６】
基準電圧出力回路４０は、基準電圧を出力する。周波数電圧変換回路３０は、入力クロック信号の周波数に応じて入力クロック変換電圧を生成して出力する。
【００２７】
また入力クロック周波数判定信号生成回路５０は、周波数電圧変換回路３０から出力された前記入力クロック変換電圧Ｖ１と、基準電圧出力回路１０から出力された基準電圧Ｖ２とを比較して、比較結果に基づき入力クロック周波数判定信号６２を生成するようにしてもよい。
【００２８】
前記基準電圧出力回路４０が、前記入力クロック周波数判定信号６２に基づき、出力する基準電圧を第１の基準電圧値ＶＲＥＦ１（入力クロックが第１の周波数帯域に属する場合に設定される電圧値）又は第２の基準電圧値ＶＲＥＦ２（入力クロックが第２の周波数帯域に属する場合に設定される電圧値）のいずれかに切り替えるよう構成してもよい。ここにおいて第１の基準電圧VREF1＜第２の基準電圧VREF2となる。
【００２９】
ここで基準電圧出力回路４０は、基準電圧発生回路４２と、スイッチ回路４４を含むように構成することが出来る。基準電圧発生回路４２は、第１の基準電圧値ＶＲＥＦ１及び第２の基準電圧値ＶＲＥＦ２を生成してスイッチ回路４４に出力する。スイッチ回路４４は、前記入力クロック周波数判定信号６２に基づき、出力電圧を第１の基準電圧値ＶＲＥＦ１又は第２の基準電圧値ＶＲＥＦ２に切り替える。
【００３０】
分周回路２０は、入力クロック信号を分周して分周クロック１（N-CK1）、分周クロック２（N-CK2）を出力する。そして周波数電圧変換回路３０が、分周クロック１（N-CK1）、分周クロック２（N-CK2）に基づき入力クロック変換電圧Ｖ１を生成するようにしてもよい。
【００３１】
また入力クロック周波数判定信号生成回路５０が、コンパレータ５２とＤフィリップフロップ５４を含むように構成してもよい。コンパレータ５２は入力クロック変換電圧Ｖ１と基準電圧Ｖ２を比較して比較信号COMPを出力する。Ｄフィリップフロップ５４は比較信号COMPと分周クロック２（N-CK2）に基づき、入力クロック周波数判定信号６２を出力するように構成してもよい。
【００３２】
このような構成をとることで、本実施の形態の入力周波数判定回路（半導体回路）１０は、入力クロック信号CKINが第１の周波数帯域（ロースピードモード）にある時は、入力クロック信号CKINが所与の第２の基準周波数（図２のFDET-L）より速くなった場合に、入力クロック信号CKINが第１の周波数帯域（ロースピードモード）から第２周波数帯域（ハイスピードモード）に変化したと判断し、図２のａ→ｂ→ｃに沿って入力数端数判定信号の電位のレベルが変化する。
【００３３】
また入力クロック信号CKINが第２の周波数帯域（ハイスピードモード）にある時は、入力クロック信号CKINが所与の第１の基準周波数（図２のFDET-H）より遅くなった場合に、入力クロック信号CKINが第２の周波数帯域（ハイスピードモード）から第１周波数帯域（ロースピードモード）に変化したと判断し、図２のｃ→ｄ→ａに沿って入力数端数判定信号の電位のレベルが変化する。
【００３４】
すなわち、入力クロック信号が現在ロースピードである場合には図２のａ→ｂ→ｃに沿って入力数端数判定信号の電位のレベルが変化し、入力クロック信号CKINが現在ハイスピードである場合には図２のｃ→ｄ→ａに沿って入力数端数判定信号の電位のレベルが変化するヒステリシス特性が得られる。
【００３５】
図３〜図６は、図１の入力周波数判定回路の動作タイミングを示すタイミングチャート図である。
【００３６】
図３は第１の基準周波数より遅い周波数の入力クロック信号CKINが入力される場合の入力周波数判定回路の動作タイミングを示すタイミングチャート図である。
【００３７】
図３に示すように入力クロック信号CKIN（１１０）は基準周波数より遅い周波数で、電位レベルが変化する。
【００３８】
時刻t1の分周クロック１（N-CK1）のたち下がりから図１の周波数電圧変換回路のキャパシタC1のチャージが開始され、電位V1はランプ状に上昇する。そして時刻t3の分周クロック１（N-CK1）のたち上がりによりキャパシタC1のチャージが停止され、電位V1の上昇は停止する。
【００３９】
さらに時刻t4の分周クロック２（N-CK2）のたち上がりによりキャパシタC1のはディスチャージされ、電位V1はＬレベルとなる。
【００４０】
この間、図１のコンパレータ５２は入力クロック変換電圧V1（１４０）と第１の基準電圧VREF1を比較し、入力クロック変換電圧V1（１４０）が第１の基準電圧VREF1より大きい時に比較信号COMP（１５０）をＬレベルにし、入力クロック変換電圧V1（１４０）が第１の基準電圧VREF1以下の時に比較信号COMP（１５０）をＨレベルにする。ここで第１の基準電圧VREF1は第１の基準周波数に対応して設定された電圧値である。
【００４１】
時刻t1〜時刻t2の間は入力クロック変換電圧V1（１４０）≦第１の基準電圧VREF1であるため、比較信号COMP（１５０）はＨレベルとなり、時刻t2から時刻t4の間は入力クロック変換電圧V1（１４０）＞第１の基準電圧VREF1であるため、比較信号COMP（１５０）はＬレベルとなる。
【００４２】
図１のＤフィリップフロップ５４は比較信号COMP（１５０）と分周クロック２（N-CK2）１３０に基づき、入力クロック周波数判定信号FB（６２）を出力する。
【００４３】
図３では分周クロック２（N-CK2）１３０が立ち上がるタイミングでＤフィリップフロップ５４に保持されている値はＬレベル（例えば分周クロック２（N-CK2）１３０が立ち上がるタイミングt4においては比較信号COMPはＬレベルとなっている（１５２参照））なので、入力クロック周波数判定信号FB（６２）はＬレベルとなっている。
【００４４】
図４は入力クロック信号CKINが基準周波数より遅い周波数から基準周波数より速い周波数に変化する場合の入力周波数判定回路の動作タイミングを示すタイミングチャート図である。
【００４５】
図４に示すように入力クロック信号CKIN（１１０）は、基準周波数より速い周波数で、電位レベルが変化する。
【００４６】
時刻t1の分周クロック１（N-CK1）のたち下がりから図１の周波数電圧変換回路のキャパシタC1のチャージが開始され、電位V1はランプ状に上昇する。そして時刻t2の分周クロック１（N-CK1）のたち上がりによりキャパシタC1のチャージが停止され、電位V1の上昇は停止する。
【００４７】
さらに時刻t3の分周クロック２（N-CK2）のたち上がりによりキャパシタC1のはディスチャージされ、電位V1はＬレベルとなる。
【００４８】
この間、図１のコンパレータ５２は入力クロック変換電圧V1（１４０）と第１の基準電圧VREF1を比較し、入力クロック変換電圧V1（１４０）が第１の基準電圧VREF1より大きい時に比較信号COMP（１５０）をＬレベルにし、入力クロック変換電圧V1（１４０）が第１の基準電圧VREF1以下の時に比較信号COMP（１５０）をＨレベルにする。ここで第１の基準電圧VREF1は第１の基準周波数に対応して設定された電圧値である。
【００４９】
時刻t1〜時刻t3の間は入力クロック変換電圧V1（１４０）≦第１の基準電圧VREF1であるため、比較信号COMP（１５０）はＨレベルとなる。
【００５０】
図１のＤフィリップフロップ５４は比較信号COMP（１５０）と分周クロック２（N-CK2）１３０に基づき、入力クロック周波数判定信号FB（６２）を出力する。
【００５１】
図４では分周クロック２（N-CK2）１３０が立ち上がるタイミングでＤフィリップフロップ５４に保持されている値はＨレベル（例えば分周クロック２（N-CK2）１３０が立ち上がるタイミングt３においては比較信号COMPはＨレベルとなっている（１５４参照））なので、入力クロック周波数判定信号FB（６２）はＨレベルとなっている。
【００５２】
図５は基準周波数より速い周波数の入力クロック信号CKINが入力される場合の入力周波数判定回路の動作タイミングを示すタイミングチャート図である。
【００５３】
図５に示すように入力クロック信号CKIN（１１０）は基準周波数より遅い周波数で、電位レベルが変化する。
【００５４】
時刻t1の分周クロック１（N-CK1）のたち下がりから図１の周波数電圧変換回路のキャパシタC1のチャージが開始され、電位V1はランプ状に上昇する。そして時刻t2の分周クロック１（N-CK1）のたち上がりによりキャパシタC1のチャージが停止され、電位V1の上昇は停止する。
【００５５】
さらに時刻t3の分周クロック２（N-CK2）のたち上がりによりキャパシタC1のはディスチャージされ、電位V1はＬレベルとなる。
【００５６】
この間、図１のコンパレータ５２は入力クロック変換電圧V1（１４０）と第２の基準電圧VREF2を比較し、入力クロック変換電圧V1（１４０）が第２の基準電圧VREF2より大きい時に比較信号COMP（１５０）をＬレベルにし、入力クロック変換電圧V1（１４０）が第２の基準電圧VREF2以下の時に比較信号COMP（１５０）をＨレベルにする。ここで第２の基準電圧VREF2は第２の基準周波数に対応して設定された電圧値である。
【００５７】
時刻t1〜時刻t3の間は入力クロック変換電圧V1（１４０）≦第２の基準電圧VREF2であるため、比較信号COMP（１５０）はＨレベルとなる。
【００５８】
図１のＤフィリップフロップ５４は比較信号COMP（１５０）と分周クロック２（N-CK2）１３０に基づき、入力クロック周波数判定信号FB（６２）を出力する。
【００５９】
図５では分周クロック２（N-CK2）１３０が立ち上がるタイミングでＤフィリップフロップ５４に保持されている値はＨレベル（例えば分周クロック２（N-CK2）１３０が立ち上がるタイミングt３においては比較信号COMPはＨレベルとなっている（１５４参照））なので、入力クロック周波数判定信号FB（６２）はＨレベルとなっている。
【００６０】
図６は入力クロック信号CKINが基準周波数より速い周波数から基準周波数より遅い周波数に変化する場合の入力周波数判定回路の動作タイミングを示すタイミングチャート図である。
【００６１】
図６に示すように入力クロック信号CKIN（１１０）は、基準周波数より速い周波数で、電位レベルが変化する。
【００６２】
時刻t1の分周クロック１（N-CK1）のたち下がりから図１の周波数電圧変換回路のキャパシタC1のチャージが開始され、電位V1はランプ状に上昇する。そして時刻t3の分周クロック１（N-CK1）のたち上がりによりキャパシタC1のチャージが停止され、電位V1の上昇は停止する。
【００６３】
さらに時刻t4の分周クロック２（N-CK2）のたち上がりによりキャパシタC1はディスチャージされ、電位V1はＬレベルとなる。
【００６４】
この間、図１のコンパレータ５２は入力クロック変換電圧V1（１４０）と第２の基準電圧VREF2を比較し、入力クロック変換電圧V1（１４０）が第２の基準電圧VREF2より大きい時に比較信号COMP（１５０）をＬレベルにし、入力クロック変換電圧V1（１４０）が第２の基準電圧VREF2以下の時に比較信号COMP（１５０）をＨレベルにする。ここで第２の基準電圧VREF2は第２の基準周波数に対応して設定された電圧値である。
【００６５】
時刻t1〜時刻t2の間は入力クロック変換電圧V1（１４０）≦第２の基準電圧VREF2であるため、比較信号COMP（１５０）はＨレベルとなり、時刻t2から時刻t4の間は入力クロック変換電圧V1（１４０）＞第２の基準電圧VREF2であるため、比較信号COMP（１５０）はＬレベルとなる。
【００６６】
図１のＤフィリップフロップ５４は比較信号COMP（１５０）と分周クロック２（N-CK2）１３０に基づき、入力クロック周波数判定信号FB（６２）を出力する。
【００６７】
図６では分周クロック２（N-CK2）１３０が立ち上がるタイミングでＤフィリップフロップ５４に保持されている値はＬレベル（例えば分周クロック２（N-CK2）１３０が立ち上がるタイミングt4においては比較信号COMPはＬレベルとなっている（１５６参照））なので、入力クロック周波数判定信号FB（６２）はＬレベルとなる。
【００６８】
また本実施の形態の半導体回路に、前記周波数判定回路の出力する入力クロック周波数判定信号を受けて、入力電圧と発振周波数の変換特性（生成パターン）を切り替える電圧制御発振回路（ＶＣＯ）を含むようにしてもよい。
【００６９】
図７は本実施の形態の電圧制御発振回路（ＶＣＯ）の一例を示すブロック図であり、図８（Ａ）（Ｂ）は電圧制御発振回路（ＶＣＯ）の入力電圧から発振周波数への変換特性（生成パターン）について説明するための図である。
【００７０】
電圧制御発振回路（ＶＣＯ）２６０は、前記周波数判定回路の出力する入力クロック周波数判定信号ＨＳを受けて、入力電圧と発振周波数の変換特性（生成パターン）を切り替えて、発振を行うように構成することが出来る。
【００７１】
電圧制御発振回路（ＶＣＯ）２６０は、図７に示すように電圧変換回路２６２とＶＣＯ発振回路２６４を含むように構成してもよい。
【００７２】
電圧変換回路２６２は、入力クロック周波数信号HSに基づき選択した変換パターンを用いて、バイアス電圧VCをバイアス電圧PBに変換する。
【００７３】
ここで図８（Ａ）の３２０はロースピードモードの時のバイアス電圧VCからバイアス電圧PBへの変換特性を示す変換曲線であり、３１０はハイスピードモードの時のバイアス電圧VCからバイアス電圧PBへの変換特性を示す変換曲線である。
【００７４】
図７の電圧変換回路２６２は、入力周波数判定信号ＨＳがＨレベルである場合には図８（Ａ）の変換曲線３１０に従って入力バイアス電圧VCをバイアス電圧PBに変換して出力する。また入力周波数判定信号ＨＳがＬレベルである場合には図８（Ａ）の変換曲線３２０に従って入力したバイアス電圧VCをバイアス電圧PBに変換して出力する。
【００７５】
図８（Ｂ）の３３０は、バイアス電圧PBを出力クロックf0に変換する際の変換特性を示す変換曲線である。図７のＶＣＯ発振回路２６４は、８（Ｂ）の変換曲線３３０に従って入力したバイアス電圧PBを周波数f0の出力クロックに変換して出力する。
【００７６】
図９は第２の実施の形態の半導体回路の一例を示すブロック図である。
【００７７】
第２の実施の形態の半導体回路２００は、例えば入力周波数判定回路２２０、位相検出回路２３０，チャージポンプ回路２４０、ループフィルタ回路２５０、電圧制御発振回路２６０、分周回路２７０を含む。入力周波数判定回路２２０、位相検出回路２３０，チャージポンプ回路２４０、ループフィルタ回路２５０、電圧制御発振回路２６０、分周回路２７０は、ＰＬＬ（Phase Locked Loop）回路を構成する。
【００７８】
第２の実施の形態の半導体回路２００には、所与の周波数の入力クロック信号CKIN（２１０）が外部から入力される。この入力クロック信号CKIN（２１０）は入力周波数判定回路２２０及び位相検出回路２３０に供給される。
【００７９】
入力周波数判定回路２２０は、所与の周波数の入力クロック信号CKIN（２１０）が基準周波数で分割された２つの周波数帯域（ＨスピードモードとＬスピードモード）のいずれに属するかを表す制御信号ＨＳを出力する回路である。入力周波数判定回路２２０は、入力クロック信号CKIN（２１０）の周波数が基準周波数より下の帯域に属する場合にはＬレベルの制御信号ＨＳを出力し、入力クロック信号CKIN（２１０）の周波数が基準周波数より上の帯域に属する場合にはＨレベルの制御信号ＨＳをする。ここで入力周波数判定回路２２０は例えば図１で説明した回路により構成することが出来る。
【００８０】
また電圧制御発振回路２６０は、例えば図７で説明した回路により構成することが出来る。
【００８１】
図１０は本実施の形態の画像信号受信装置の一例について説明するための図である。
【００８２】
本実施の形態の画像信号受信装置４１０は、例えばＴＦＴパネル４４０等に内蔵されたＤＶＩ（Digital Visual Interface）レシーバー等である。ＤＶＩ（Digital Visual Interface）とは、デジタルディスプレイ向けのデジタル伝送インターフェース規格である。データフォーマットには，ＴＭＤＳ（Transition Mimimized Differential Signaling）方式を採用している。
【００８３】
本実施の形態の画像信号受信装置４１０は、ＰＬＬ回路４２０を含む。ＰＬＬ回路４２０は例えば図９の半導体回路２００で説明した構成を有しており、図１で説明した入力周波数判定回路を含む。
【００８４】
ＴＦＴパネル４４０は、例えばＰＣ４３０等から画像信号４３２（例えばＲＧＢやＹＵＶデータ）と入力クロック信号CKIN４３４を受信する。
【００８５】
本実施の形態の画像信号受信装置４１０は、入力クロック信号CKIN４３４を受け取り、入力クロック信号CKIN４３４の周波数が、基準周波数で分割された２つの周波数帯域（ハイスピードモードとロースピードモード）のいずれに属するかを判断して判断結果に基づき、ＶＣＯ等変換動作の設定を行う。
【００８６】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【図面の簡単な説明】
【図１】 本実施の形態の入力周波数判定回路（半導体回路）の一例である。
【図２】 本実施の形態の入力周波数判定回路（半導体回路）の入出力特性を示した図である。
【図３】 本実施の形態の入力周波数判定回路の動作タイミングを示すタイミングチャート図である。
【図４】 本実施の形態の入力周波数判定回路の動作タイミングを示すタイミングチャート図である。
【図５】 本実施の形態の入力周波数判定回路の動作タイミングを示すタイミングチャート図である。
【図６】 本実施の形態の入力周波数判定回路の動作タイミングを示すタイミングチャート図である。
【図７】 本実施の形態の電圧制御発振回路（ＶＣＯ）の一例を示すブロック図である。
【図８】 図８（Ａ）（Ｂ）は電圧制御発振回路（ＶＣＯ）の入力電圧から発振周波数への変換特性（生成パターン）について説明するための図である。
【図９】 第２の実施の形態の半導体回路の一例を示すブロック図である。
【図１０】 本実施の形態の画像信号受信装置の一例について説明するための図である。
【符号の説明】
１０ 入力周波数判定回路、 ２０ 分周回路、 ３０ 周波数電圧変換回路、４０ 基準電圧出力回路、 ４２ 基準電圧発生回路、 ４４ スイッチ回路、５０ 入力クロック周波数判定信号生成回路、 ５２ コンパレータ、
５４ Ｄフィリップフロップ回路、 ６２ 入力クロック周波数判定信号、
２００ 半導体回路、 ２２０ 入力周波数判定回路、 ２３０ 位相検出回路、 ２４０ チャージポンプ回路、 ２５０ ループフィルタ回路、 ２６０ 電圧制御発振回路、 ２７０ 分周回路、 ４１０ 画像信号受信装置、 ４２０ ＰＬＬ回路、 ４４０ ＴＦＴパネル
【発明の属する技術分野】
本発明は半導体回路に関する。特にＰＬＬ（Phase Locked Loop）に入力される入力クロック信号の属する周波数帯域がいずれの周波数帯域に属するか判定する半導体回路、画像受信装置に関する。
【０００２】
【背景技術】
ＤＶＩ（Digital Visual Interface）方式等で画像信号を送信する場合には、送信する画像のサイズとリフレッシュレートによって画像信号の送信周波数が異なってくる。このときの送信クロック周波数はたとえば２５メガヘルツから１７５メガヘルツまでの周波数帯域をとる可能性がある。
【０００３】
このような場合画像信号を受信する側のＰＬＬ（Phase Locked Loop）では、２５メガヘルツから１７５メガヘルツまでの周波数に応じて処理を行う必要があるため、例えばハイスピードモードとロースピードモードのように、受信するクロック周波数に応じて設定を切り替えるような構成を持たせる場合がおおい。
【０００４】
【特許文献１】
特開２０００−２３６２６０号
【特許文献２】
特開２０００−３２４１３５号
【特許文献３】
特開２０００−２９３３２７号
【０００５】
【発明が解決しようとする課題】
しかしながら、従来は入力周波数がハイスピードモードであるかロースピードモードであるかを単一のレベルで判定していたため、たとえは入力周波数が判定レベル付近であった場合、微少でも入力周波数に揺らぎが有る場合に、周波数判定回路の判定出力が安定せずに誤動作を起こすおそれがあった。
【０００６】
本発明は以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、安定した入力周波数の判定が行える半導体回路、画像受信装置を提供することである。
【０００７】
【課題を解決するための手段】
（１）本発明は、所与の基準周波数によって周波数帯域を第１の周波数帯域と第１の周波数帯域よりはやい周波数帯域である第２の周波数帯域に分割し、入力クロック信号の属する周波数帯域がいずれの周波数帯域に属するか判定する半導体回路であって、
入力クロック信号が所与の周波数より速い周波数である第２の基準周波数より速くなった場合に、入力クロック信号が第１の周波数帯域から第２周波数帯域に変化したと判断し、
入力クロック信号が所与の周波数より遅い周波数である第１の基準周波数より遅くなった場合に、入力クロック信号が第２の周波数帯域から第１周波数帯域に変化したと判断して、
入力クロック周波数判定号を出力する入力クロック周波数判定回路を含むことを特徴とする。
【０００８】
ここで入力クロック信号が所与の周波数より速い周波数である第２の基準周波数より速くなったか否かの判定や、入力クロック信号が所与の周波数より遅い周波数である第１の基準周波数より遅くなったか否かの判定は、例えば周波数自体で行う場合でもよいし、周波数を電圧や電流に変換した値を用いて行う場合でもよい。
【０００９】
ここで入力クロック信号は、例えばＰＬＬ（Phase Locked Loop）に入力される入力クロック信号でもよい。
【００１０】
本発明によれば、入力クロック信号が第１の周波数帯域に属するか第２の周波数帯域に属するかについての判定にヒステリシス特性を得られるので安定した入力周波数の判定が行える半導体回路を提供することが出来る。
【００１１】
（２）本発明の半導体回路は、
前記入力クロック周波数判定回路は、
入力クロック信号が現在第１の周波数帯域に属している場合には第１の基準値を出力し、入力クロック信号が現在第２の周波数帯域に属している場合には第２の基準値を出力するように、入力クロック信号が現在属している周波数帯域に応じて基準値を切り替えて出力する基準値出力回路と、
基準値出力回路から出力された基準値と入力クロック信号又は入力クロック信号に基づき得られる電圧値又は電流値と比較して、比較結果に基づき入力クロック周波数判定信号を生成する回路とを含むことを特徴とする。
【００１２】
（３）本発明の半導体回路は、
前記入力クロック周波数判定回路は、
基準電圧を出力する基準電圧出力回路と、
入力クロック信号の周波数に基づき入力クロック変換電圧を生成して出力する周波数電圧変換回路と、
周波数電圧変換回路から出力された前記入力クロック変換電圧と、基準電圧出力回路から出力された基準電圧とを比較して、比較結果に基づき入力クロック周波数判定信号を生成する回路とを含み、
前記基準電圧出力回路は、
入力クロック信号が現在第１の周波数帯域に属している場合には第１の基準電圧値を出力し、入力クロック信号が現在第２の周波数帯域に属している場合には第２の基準電圧値を出力するように、入力クロック信号が現在属している周波数帯域に応じて基準電圧を切り替えて出力することを特徴とする。
【００１３】
（４）本発明の半導体回路は、
前記周波数判定回路の出力する前記入力クロック周波数判定信号を受けて、入力電圧と発振周波数の変換特性を切り替える電圧制御発振回路を含むことを特徴とする。
【００１４】
（５）本発明の半導体回路は、
前記周波数判定回路の出力する前記入力クロック周波数判定信号を用いて出力信号を生成するＰＬＬ回路を含むことを特徴とする。
【００１５】
（６）本発明の半導体回路は、
前記ＰＬＬ回路は、
前記周波数判定回路の出力する前記入力クロック周波数判定信号を受けて、入力電圧と発振周波数の変換特性を切り替える電圧制御発振回路を含むことを特徴とする。
【００１６】
（７）本発明の半導体回路は、
前記ＰＬＬ回路は、
位相検出回路が出力する信号に基づく電位を、前記入力クロック周波数判定信号に応じた特性で生成して出力するチャージポンプ回路を含むことを特徴とする。
【００１７】
（８）本発明の半導体回路は、
前記ＰＬＬ回路は、
チャージポンプ回路が出力する電位を、前記入力クロック周波数判定信号に応じた濾波して出力するループフィルタ回路を含むことを特徴とする。
【００１８】
（９）本発明の半導体回路は、
前記入力クロック信号は、画像信号を受信する際の基準クロック信号であることを特徴とする。
【００１９】
（１０）本発明の画像信号受信装置は、
上記いずれかに記載の半導体回路を含むことを特徴とする。
【００２０】
【発明の実施の形態】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。
【００２１】
図１は本実施の形態の入力周波数判定回路（半導体回路）の一例である。図２は本実施の形態の入力周波数判定回路（半導体回路）の入出力特性を示した図である。
【００２２】
本実施の形態の入力周波数判定回路（半導体回路）１０は、所与の基準周波数によって周波数帯域を第１の周波数帯域と第２の周波数帯域（第１の周波数帯域＜第２の周波数帯域）に分割し、ＰＬＬ（Phase Locked Loop）に入力される入力クロック信号がいずれの周波数帯域に属するかを判定する半導体回路である。
【００２３】
入力周波数判定回路（半導体回路）１０は、入力クロック信号CKINが所与の第２の基準周波数（第２の基準周波数は第１の基準周波数より速い周波数に設定されている）より速くなった場合に、入力クロック信号CKINが第１の周波数帯域から第２周波数帯域に変化したと判断し、入力クロック信号CKINが第１の基準周波数より遅くなった場合に、入力クロック信号CKINが第２の周波数帯域から第１周波数帯域に変化したと判断して、入力クロック周波数判定信号６２を出力する。
【００２４】
基準値出力回路（基準電圧出力回路４０）は、入力クロック信号が現在第１の周波数帯域に属している場合には第１の基準電圧値を出力し、入力クロック信号が現在第２の周波数帯域に属している場合には第２の基準電圧値を出力するように、入力クロック信号が現在属している周波数帯域に応じて基準電圧を切り替えて出力する。
【００２５】
入力クロック周波数判定信号生成回路５０は、基準値出力回路（基準電圧出力回路４０）から出力された基準値（図１では電圧Ｖ２）と入力クロック信号又は入力クロック信号に基づき得られる電圧値又は電流値（図１では電圧Ｖ１）と比較して、比較結果に基づき入力クロック周波数判定信号６２を生成する。
【００２６】
基準電圧出力回路４０は、基準電圧を出力する。周波数電圧変換回路３０は、入力クロック信号の周波数に応じて入力クロック変換電圧を生成して出力する。
【００２７】
また入力クロック周波数判定信号生成回路５０は、周波数電圧変換回路３０から出力された前記入力クロック変換電圧Ｖ１と、基準電圧出力回路１０から出力された基準電圧Ｖ２とを比較して、比較結果に基づき入力クロック周波数判定信号６２を生成するようにしてもよい。
【００２８】
前記基準電圧出力回路４０が、前記入力クロック周波数判定信号６２に基づき、出力する基準電圧を第１の基準電圧値ＶＲＥＦ１（入力クロックが第１の周波数帯域に属する場合に設定される電圧値）又は第２の基準電圧値ＶＲＥＦ２（入力クロックが第２の周波数帯域に属する場合に設定される電圧値）のいずれかに切り替えるよう構成してもよい。ここにおいて第１の基準電圧VREF1＜第２の基準電圧VREF2となる。
【００２９】
ここで基準電圧出力回路４０は、基準電圧発生回路４２と、スイッチ回路４４を含むように構成することが出来る。基準電圧発生回路４２は、第１の基準電圧値ＶＲＥＦ１及び第２の基準電圧値ＶＲＥＦ２を生成してスイッチ回路４４に出力する。スイッチ回路４４は、前記入力クロック周波数判定信号６２に基づき、出力電圧を第１の基準電圧値ＶＲＥＦ１又は第２の基準電圧値ＶＲＥＦ２に切り替える。
【００３０】
分周回路２０は、入力クロック信号を分周して分周クロック１（N-CK1）、分周クロック２（N-CK2）を出力する。そして周波数電圧変換回路３０が、分周クロック１（N-CK1）、分周クロック２（N-CK2）に基づき入力クロック変換電圧Ｖ１を生成するようにしてもよい。
【００３１】
また入力クロック周波数判定信号生成回路５０が、コンパレータ５２とＤフィリップフロップ５４を含むように構成してもよい。コンパレータ５２は入力クロック変換電圧Ｖ１と基準電圧Ｖ２を比較して比較信号COMPを出力する。Ｄフィリップフロップ５４は比較信号COMPと分周クロック２（N-CK2）に基づき、入力クロック周波数判定信号６２を出力するように構成してもよい。
【００３２】
このような構成をとることで、本実施の形態の入力周波数判定回路（半導体回路）１０は、入力クロック信号CKINが第１の周波数帯域（ロースピードモード）にある時は、入力クロック信号CKINが所与の第２の基準周波数（図２のFDET-L）より速くなった場合に、入力クロック信号CKINが第１の周波数帯域（ロースピードモード）から第２周波数帯域（ハイスピードモード）に変化したと判断し、図２のａ→ｂ→ｃに沿って入力数端数判定信号の電位のレベルが変化する。
【００３３】
また入力クロック信号CKINが第２の周波数帯域（ハイスピードモード）にある時は、入力クロック信号CKINが所与の第１の基準周波数（図２のFDET-H）より遅くなった場合に、入力クロック信号CKINが第２の周波数帯域（ハイスピードモード）から第１周波数帯域（ロースピードモード）に変化したと判断し、図２のｃ→ｄ→ａに沿って入力数端数判定信号の電位のレベルが変化する。
【００３４】
すなわち、入力クロック信号が現在ロースピードである場合には図２のａ→ｂ→ｃに沿って入力数端数判定信号の電位のレベルが変化し、入力クロック信号CKINが現在ハイスピードである場合には図２のｃ→ｄ→ａに沿って入力数端数判定信号の電位のレベルが変化するヒステリシス特性が得られる。
【００３５】
図３〜図６は、図１の入力周波数判定回路の動作タイミングを示すタイミングチャート図である。
【００３６】
図３は第１の基準周波数より遅い周波数の入力クロック信号CKINが入力される場合の入力周波数判定回路の動作タイミングを示すタイミングチャート図である。
【００３７】
図３に示すように入力クロック信号CKIN（１１０）は基準周波数より遅い周波数で、電位レベルが変化する。
【００３８】
時刻t1の分周クロック１（N-CK1）のたち下がりから図１の周波数電圧変換回路のキャパシタC1のチャージが開始され、電位V1はランプ状に上昇する。そして時刻t3の分周クロック１（N-CK1）のたち上がりによりキャパシタC1のチャージが停止され、電位V1の上昇は停止する。
【００３９】
さらに時刻t4の分周クロック２（N-CK2）のたち上がりによりキャパシタC1のはディスチャージされ、電位V1はＬレベルとなる。
【００４０】
この間、図１のコンパレータ５２は入力クロック変換電圧V1（１４０）と第１の基準電圧VREF1を比較し、入力クロック変換電圧V1（１４０）が第１の基準電圧VREF1より大きい時に比較信号COMP（１５０）をＬレベルにし、入力クロック変換電圧V1（１４０）が第１の基準電圧VREF1以下の時に比較信号COMP（１５０）をＨレベルにする。ここで第１の基準電圧VREF1は第１の基準周波数に対応して設定された電圧値である。
【００４１】
時刻t1〜時刻t2の間は入力クロック変換電圧V1（１４０）≦第１の基準電圧VREF1であるため、比較信号COMP（１５０）はＨレベルとなり、時刻t2から時刻t4の間は入力クロック変換電圧V1（１４０）＞第１の基準電圧VREF1であるため、比較信号COMP（１５０）はＬレベルとなる。
【００４２】
図１のＤフィリップフロップ５４は比較信号COMP（１５０）と分周クロック２（N-CK2）１３０に基づき、入力クロック周波数判定信号FB（６２）を出力する。
【００４３】
図３では分周クロック２（N-CK2）１３０が立ち上がるタイミングでＤフィリップフロップ５４に保持されている値はＬレベル（例えば分周クロック２（N-CK2）１３０が立ち上がるタイミングt4においては比較信号COMPはＬレベルとなっている（１５２参照））なので、入力クロック周波数判定信号FB（６２）はＬレベルとなっている。
【００４４】
図４は入力クロック信号CKINが基準周波数より遅い周波数から基準周波数より速い周波数に変化する場合の入力周波数判定回路の動作タイミングを示すタイミングチャート図である。
【００４５】
図４に示すように入力クロック信号CKIN（１１０）は、基準周波数より速い周波数で、電位レベルが変化する。
【００４６】
時刻t1の分周クロック１（N-CK1）のたち下がりから図１の周波数電圧変換回路のキャパシタC1のチャージが開始され、電位V1はランプ状に上昇する。そして時刻t2の分周クロック１（N-CK1）のたち上がりによりキャパシタC1のチャージが停止され、電位V1の上昇は停止する。
【００４７】
さらに時刻t3の分周クロック２（N-CK2）のたち上がりによりキャパシタC1のはディスチャージされ、電位V1はＬレベルとなる。
【００４８】
この間、図１のコンパレータ５２は入力クロック変換電圧V1（１４０）と第１の基準電圧VREF1を比較し、入力クロック変換電圧V1（１４０）が第１の基準電圧VREF1より大きい時に比較信号COMP（１５０）をＬレベルにし、入力クロック変換電圧V1（１４０）が第１の基準電圧VREF1以下の時に比較信号COMP（１５０）をＨレベルにする。ここで第１の基準電圧VREF1は第１の基準周波数に対応して設定された電圧値である。
【００４９】
時刻t1〜時刻t3の間は入力クロック変換電圧V1（１４０）≦第１の基準電圧VREF1であるため、比較信号COMP（１５０）はＨレベルとなる。
【００５０】
図１のＤフィリップフロップ５４は比較信号COMP（１５０）と分周クロック２（N-CK2）１３０に基づき、入力クロック周波数判定信号FB（６２）を出力する。
【００５１】
図４では分周クロック２（N-CK2）１３０が立ち上がるタイミングでＤフィリップフロップ５４に保持されている値はＨレベル（例えば分周クロック２（N-CK2）１３０が立ち上がるタイミングt３においては比較信号COMPはＨレベルとなっている（１５４参照））なので、入力クロック周波数判定信号FB（６２）はＨレベルとなっている。
【００５２】
図５は基準周波数より速い周波数の入力クロック信号CKINが入力される場合の入力周波数判定回路の動作タイミングを示すタイミングチャート図である。
【００５３】
図５に示すように入力クロック信号CKIN（１１０）は基準周波数より遅い周波数で、電位レベルが変化する。
【００５４】
時刻t1の分周クロック１（N-CK1）のたち下がりから図１の周波数電圧変換回路のキャパシタC1のチャージが開始され、電位V1はランプ状に上昇する。そして時刻t2の分周クロック１（N-CK1）のたち上がりによりキャパシタC1のチャージが停止され、電位V1の上昇は停止する。
【００５５】
さらに時刻t3の分周クロック２（N-CK2）のたち上がりによりキャパシタC1のはディスチャージされ、電位V1はＬレベルとなる。
【００５６】
この間、図１のコンパレータ５２は入力クロック変換電圧V1（１４０）と第２の基準電圧VREF2を比較し、入力クロック変換電圧V1（１４０）が第２の基準電圧VREF2より大きい時に比較信号COMP（１５０）をＬレベルにし、入力クロック変換電圧V1（１４０）が第２の基準電圧VREF2以下の時に比較信号COMP（１５０）をＨレベルにする。ここで第２の基準電圧VREF2は第２の基準周波数に対応して設定された電圧値である。
【００５７】
時刻t1〜時刻t3の間は入力クロック変換電圧V1（１４０）≦第２の基準電圧VREF2であるため、比較信号COMP（１５０）はＨレベルとなる。
【００５８】
図１のＤフィリップフロップ５４は比較信号COMP（１５０）と分周クロック２（N-CK2）１３０に基づき、入力クロック周波数判定信号FB（６２）を出力する。
【００５９】
図５では分周クロック２（N-CK2）１３０が立ち上がるタイミングでＤフィリップフロップ５４に保持されている値はＨレベル（例えば分周クロック２（N-CK2）１３０が立ち上がるタイミングt３においては比較信号COMPはＨレベルとなっている（１５４参照））なので、入力クロック周波数判定信号FB（６２）はＨレベルとなっている。
【００６０】
図６は入力クロック信号CKINが基準周波数より速い周波数から基準周波数より遅い周波数に変化する場合の入力周波数判定回路の動作タイミングを示すタイミングチャート図である。
【００６１】
図６に示すように入力クロック信号CKIN（１１０）は、基準周波数より速い周波数で、電位レベルが変化する。
【００６２】
時刻t1の分周クロック１（N-CK1）のたち下がりから図１の周波数電圧変換回路のキャパシタC1のチャージが開始され、電位V1はランプ状に上昇する。そして時刻t3の分周クロック１（N-CK1）のたち上がりによりキャパシタC1のチャージが停止され、電位V1の上昇は停止する。
【００６３】
さらに時刻t4の分周クロック２（N-CK2）のたち上がりによりキャパシタC1はディスチャージされ、電位V1はＬレベルとなる。
【００６４】
この間、図１のコンパレータ５２は入力クロック変換電圧V1（１４０）と第２の基準電圧VREF2を比較し、入力クロック変換電圧V1（１４０）が第２の基準電圧VREF2より大きい時に比較信号COMP（１５０）をＬレベルにし、入力クロック変換電圧V1（１４０）が第２の基準電圧VREF2以下の時に比較信号COMP（１５０）をＨレベルにする。ここで第２の基準電圧VREF2は第２の基準周波数に対応して設定された電圧値である。
【００６５】
時刻t1〜時刻t2の間は入力クロック変換電圧V1（１４０）≦第２の基準電圧VREF2であるため、比較信号COMP（１５０）はＨレベルとなり、時刻t2から時刻t4の間は入力クロック変換電圧V1（１４０）＞第２の基準電圧VREF2であるため、比較信号COMP（１５０）はＬレベルとなる。
【００６６】
図１のＤフィリップフロップ５４は比較信号COMP（１５０）と分周クロック２（N-CK2）１３０に基づき、入力クロック周波数判定信号FB（６２）を出力する。
【００６７】
図６では分周クロック２（N-CK2）１３０が立ち上がるタイミングでＤフィリップフロップ５４に保持されている値はＬレベル（例えば分周クロック２（N-CK2）１３０が立ち上がるタイミングt4においては比較信号COMPはＬレベルとなっている（１５６参照））なので、入力クロック周波数判定信号FB（６２）はＬレベルとなる。
【００６８】
また本実施の形態の半導体回路に、前記周波数判定回路の出力する入力クロック周波数判定信号を受けて、入力電圧と発振周波数の変換特性（生成パターン）を切り替える電圧制御発振回路（ＶＣＯ）を含むようにしてもよい。
【００６９】
図７は本実施の形態の電圧制御発振回路（ＶＣＯ）の一例を示すブロック図であり、図８（Ａ）（Ｂ）は電圧制御発振回路（ＶＣＯ）の入力電圧から発振周波数への変換特性（生成パターン）について説明するための図である。
【００７０】
電圧制御発振回路（ＶＣＯ）２６０は、前記周波数判定回路の出力する入力クロック周波数判定信号ＨＳを受けて、入力電圧と発振周波数の変換特性（生成パターン）を切り替えて、発振を行うように構成することが出来る。
【００７１】
電圧制御発振回路（ＶＣＯ）２６０は、図７に示すように電圧変換回路２６２とＶＣＯ発振回路２６４を含むように構成してもよい。
【００７２】
電圧変換回路２６２は、入力クロック周波数信号HSに基づき選択した変換パターンを用いて、バイアス電圧VCをバイアス電圧PBに変換する。
【００７３】
ここで図８（Ａ）の３２０はロースピードモードの時のバイアス電圧VCからバイアス電圧PBへの変換特性を示す変換曲線であり、３１０はハイスピードモードの時のバイアス電圧VCからバイアス電圧PBへの変換特性を示す変換曲線である。
【００７４】
図７の電圧変換回路２６２は、入力周波数判定信号ＨＳがＨレベルである場合には図８（Ａ）の変換曲線３１０に従って入力バイアス電圧VCをバイアス電圧PBに変換して出力する。また入力周波数判定信号ＨＳがＬレベルである場合には図８（Ａ）の変換曲線３２０に従って入力したバイアス電圧VCをバイアス電圧PBに変換して出力する。
【００７５】
図８（Ｂ）の３３０は、バイアス電圧PBを出力クロックf0に変換する際の変換特性を示す変換曲線である。図７のＶＣＯ発振回路２６４は、８（Ｂ）の変換曲線３３０に従って入力したバイアス電圧PBを周波数f0の出力クロックに変換して出力する。
【００７６】
図９は第２の実施の形態の半導体回路の一例を示すブロック図である。
【００７７】
第２の実施の形態の半導体回路２００は、例えば入力周波数判定回路２２０、位相検出回路２３０，チャージポンプ回路２４０、ループフィルタ回路２５０、電圧制御発振回路２６０、分周回路２７０を含む。入力周波数判定回路２２０、位相検出回路２３０，チャージポンプ回路２４０、ループフィルタ回路２５０、電圧制御発振回路２６０、分周回路２７０は、ＰＬＬ（Phase Locked Loop）回路を構成する。
【００７８】
第２の実施の形態の半導体回路２００には、所与の周波数の入力クロック信号CKIN（２１０）が外部から入力される。この入力クロック信号CKIN（２１０）は入力周波数判定回路２２０及び位相検出回路２３０に供給される。
【００７９】
入力周波数判定回路２２０は、所与の周波数の入力クロック信号CKIN（２１０）が基準周波数で分割された２つの周波数帯域（ＨスピードモードとＬスピードモード）のいずれに属するかを表す制御信号ＨＳを出力する回路である。入力周波数判定回路２２０は、入力クロック信号CKIN（２１０）の周波数が基準周波数より下の帯域に属する場合にはＬレベルの制御信号ＨＳを出力し、入力クロック信号CKIN（２１０）の周波数が基準周波数より上の帯域に属する場合にはＨレベルの制御信号ＨＳをする。ここで入力周波数判定回路２２０は例えば図１で説明した回路により構成することが出来る。
【００８０】
また電圧制御発振回路２６０は、例えば図７で説明した回路により構成することが出来る。
【００８１】
図１０は本実施の形態の画像信号受信装置の一例について説明するための図である。
【００８２】
本実施の形態の画像信号受信装置４１０は、例えばＴＦＴパネル４４０等に内蔵されたＤＶＩ（Digital Visual Interface）レシーバー等である。ＤＶＩ（Digital Visual Interface）とは、デジタルディスプレイ向けのデジタル伝送インターフェース規格である。データフォーマットには，ＴＭＤＳ（Transition Mimimized Differential Signaling）方式を採用している。
【００８３】
本実施の形態の画像信号受信装置４１０は、ＰＬＬ回路４２０を含む。ＰＬＬ回路４２０は例えば図９の半導体回路２００で説明した構成を有しており、図１で説明した入力周波数判定回路を含む。
【００８４】
ＴＦＴパネル４４０は、例えばＰＣ４３０等から画像信号４３２（例えばＲＧＢやＹＵＶデータ）と入力クロック信号CKIN４３４を受信する。
【００８５】
本実施の形態の画像信号受信装置４１０は、入力クロック信号CKIN４３４を受け取り、入力クロック信号CKIN４３４の周波数が、基準周波数で分割された２つの周波数帯域（ハイスピードモードとロースピードモード）のいずれに属するかを判断して判断結果に基づき、ＶＣＯ等変換動作の設定を行う。
【００８６】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【図面の簡単な説明】
【図１】 本実施の形態の入力周波数判定回路（半導体回路）の一例である。
【図２】 本実施の形態の入力周波数判定回路（半導体回路）の入出力特性を示した図である。
【図３】 本実施の形態の入力周波数判定回路の動作タイミングを示すタイミングチャート図である。
【図４】 本実施の形態の入力周波数判定回路の動作タイミングを示すタイミングチャート図である。
【図５】 本実施の形態の入力周波数判定回路の動作タイミングを示すタイミングチャート図である。
【図６】 本実施の形態の入力周波数判定回路の動作タイミングを示すタイミングチャート図である。
【図７】 本実施の形態の電圧制御発振回路（ＶＣＯ）の一例を示すブロック図である。
【図８】 図８（Ａ）（Ｂ）は電圧制御発振回路（ＶＣＯ）の入力電圧から発振周波数への変換特性（生成パターン）について説明するための図である。
【図９】 第２の実施の形態の半導体回路の一例を示すブロック図である。
【図１０】 本実施の形態の画像信号受信装置の一例について説明するための図である。
【符号の説明】
１０ 入力周波数判定回路、 ２０ 分周回路、 ３０ 周波数電圧変換回路、４０ 基準電圧出力回路、 ４２ 基準電圧発生回路、 ４４ スイッチ回路、５０ 入力クロック周波数判定信号生成回路、 ５２ コンパレータ、
５４ Ｄフィリップフロップ回路、 ６２ 入力クロック周波数判定信号、
２００ 半導体回路、 ２２０ 入力周波数判定回路、 ２３０ 位相検出回路、 ２４０ チャージポンプ回路、 ２５０ ループフィルタ回路、 ２６０ 電圧制御発振回路、 ２７０ 分周回路、 ４１０ 画像信号受信装置、 ４２０ ＰＬＬ回路、 ４４０ ＴＦＴパネル
Claims (8)
- 入力クロック信号を受信し、所与の基準周波数によって周波数帯域を第１の周波数帯域と前記第１の周波数帯域より速い周波数帯域である第２の周波数帯域に分割し、前記入力クロック信号の属する周波数帯域いずれの周波数帯域に属するか判定する入力周波数判定回路を含む半導体回路であって、
前記入力周波数判定回路は、
前記第１の周波数帯域と前記第２の周波数帯域の境界の周波数より低い第１の基準周波数に対応した第１の基準値と、前記境界の周波数より高い第２の基準周波数に対応した第２の基準値とを切り替えて出力する基準値出力回路と、
前記第１の基準値又は前記第２の基準値と前記入力クロック信号に対応した電圧又は電流とに基づき比較結果を出力するコンパレータを含み、前記コンパレータの出力に基づき入力クロック周波数判定信号を生成する入力クロック周波数判定信号生成回路と、
を含み、
前記基準値出力回路は、
前記入力クロック周波数判定信号に基づき、前記第１の基準値と前記第２の基準値を切り替えて出力することを特徴とする半導体回路。 - 請求項１において、
前記入力クロック周波数判定信号生成回路の出力する前記入力クロック周波数判定信号を受けて、入力電圧と発振周波数の変換特性を切り替える電圧制御発振回路を含むことを特徴とする半導体回路。 - 請求項１又は２において、
前記入力クロック周波数判定信号生成回路の出力する前記入力クロック周波数判定信号を用いて出力信号を生成するＰＬＬ回路を含むことを特徴とする半導体回路。 - 請求項３において、
前記ＰＬＬ回路は、
前記入力クロック周波数判定信号生成回路の出力する前記入力クロック周波数判定信号を受けて、入力電圧と発振周波数の変換特性を切り替える電圧制御発振回路を含むことを特徴とする半導体回路。 - 請求項３又は４において、
前記ＰＬＬ回路は、
位相検出回路が出力する信号に基づく電位を、前記入力クロック周波数判定信号に応じた特性で生成して出力するチャージポンプ回路を含むことを特徴とする半導体回路。 - 請求項３乃至５のいずれかにおいて、
前記ＰＬＬ回路は、
チャージポンプ回路が出力する電位を、前記入力クロック周波数判定信号に応じた濾波して出力するループフィルタ回路を含むことを特徴とする半導体回路。 - 請求項１乃至６のいずれかにおいて、
前記入力クロック信号は、画像信号を受信する際の基準クロック信号であることを特徴とする半導体回路。 - 請求項１乃至７のいずれかに記載の半導体回路を含むことを特徴とする画像信号受信装置。
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