JP4265575B2

JP4265575B2 - 半導体チップおよび電子機器

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Description

本発明は、電子基板、電子基板の製造方法および電子機器に関するものである。

携帯電話やパーソナルコンピュータ等の電子機器には、電子回路が形成された半導体チップ（電子基板）が搭載されている。この半導体チップは、抵抗やコイル、キャパシタ等の受動素子とともに利用される場合がある。そこで、半導体チップを実装する基板にキャパシタを製造する技術が提案されている（例えば、特許文献１ないし特許文献３参照）。また半導体チップ上にＭＯＳキャパシタを製造する技術が提案されている（例えば、特許文献４参照）。
特開２０００−３４０９５５号公報特開２０００−３５３８７５号公報特開２００１−１５６４５６号公報特開平２−１６２８２０号公報

しかしながら、半導体チップを実装する基板にキャパシタを製造する技術では、半導体チップ上のトランジスタから離れてキャパシタが配置されるため、応答特性や高周波特性を確保することが困難である。また、半導体チップ上にＭＯＳキャパシタを製造する技術では、ゲート膜を誘電層として利用するので、キャパシタの容量値を確保することが困難である。さらに、キャパシタ形成領域にはトランジスタが形成できないため、キャパシタ形成領域の占有面積が必要で、キャパシタ形成した半導体チップはチップサイズが大きくなってしまう課題があった。

本発明は、上記課題を解決するためになされたものであって、電気特性に優れ、キャパシタ形成してもチップサイズが大きくならない電子基板およびその製造方法の提供を目的とする。また電気特性に優れた電子機器の提供を目的とする。

上記目的を達成するため、本発明に係る電子基板は、電子回路が形成された電子基板の表面に応力緩和層が形成され、前記応力緩和層の表面に前記電子回路の接続端子の再配置配線が形成されてなる電子基板であって、前記応力緩和層の裏面側に形成された第１電極と、前記応力緩和層の表面側に形成された第２電極との間に、誘電体材料が配置されて、キャパシタが形成されていることを特徴とする。また前記誘電体材料は、前記応力緩和層であることが望ましい。
この構成によれば、再配置配線の形成工程において、メッキやフォトリソグラフィ等を利用して、第２電極を正確に形成することが可能になる。よって、所望の特性を備えたキャパシタを形成することができる。また電子基板の電子回路に近接してキャパシタが配置されるので、キャパシタの応答特性や高周波特性を確保することができる。さらに応力緩和層を誘電層として利用するので、キャパシタの容量値を自在に設定することができる。したがって、電気特性に優れた電子基板を提供することができる。さらに、キャパシタ形成領域にもトランジスタが形成できるため、キャパシタ形成領域の占有面積が必要なく、キャパシタ形成した半導体チップはチップサイズが大きくならない効果がある。

また、前記第１電極と前記第２電極との間に、複数の前記応力緩和層が配置されていてもよい。
この構成によれば、キャパシタの容量値をより自在に設定することができるので、電気特性に優れた電子基板を提供することができる。

また、前記第２電極の表面に、突起電極が形成されていることが望ましい。
この構成によれば、キャパシタから突起電極までの配線長が最短となり、インピーダンスマッチングに有利となる。したがって、電気特性に優れた電子基板を提供することができる。

また、前記電子基板と前記応力緩和層との間に、前記電子基板のパッシベーション膜が形成され、前記第１電極は、前記パッシベーション膜の裏面側に形成されていることが望ましい。
また、前記第１電極は、前記電子回路の前記接続端子であってもよい。
これらの構成によれば、電子回路からキャパシタまでの配線長が最短となり、配線による寄生容量やスタブ等を最小にすることができる。したがって、電気特性に優れた電子基板を提供することができる。

また、前記応力緩和層は、前記誘電体材料にセラミクスの粉末を分散させた材料からなることが望ましい。
高誘電体材料であるセラミクスの粉末を分散させることにより、キャパシタの誘電率を向上させることが可能になる。したがって、電気特性に優れた電子基板を提供することができる。

また、前記誘電体材料は、感光性を有する樹脂材料であることが望ましい。
この構成によれば、フォトリソグラフィを用いて応力緩和層を正確に形成することが可能になり、所望の特性を備えたキャパシタを形成することができる。したがって、電気特性に優れた電子基板を提供することができる。

一方、本発明に係る電子基板の製造方法は、電子回路が形成された電子基板の表面に応力緩和層が形成され、前記応力緩和層の表面に前記電子回路の接続端子の再配置配線が形成され、前記応力緩和層の裏面側に形成された第１電極と、前記応力緩和層の表面側に形成された第２電極との間に、誘電体材料が配置されて、キャパシタが形成されてなる電子基板の製造方法であって、前記応力緩和層の形成工程において、前記誘電体材料として前記応力緩和層を配置することを特徴とする。また前記再配置配線の形成工程において、前記第２電極を形成することを特徴とする。
この構成によれば、再配置配線の形成工程において、メッキやフォトリソグラフィ等を利用して、第２電極を正確に形成することが可能になる。また応力緩和層を誘電層として利用するので、キャパシタの容量値を自在に設定することができる。したがって、所望の特性を備えたキャパシタを形成することが可能になり、電気特性に優れた電子基板を提供することができる。また、低コストでキャパシタを形成することができる。さらに、キャパシタ形成領域にもトランジスタが形成できるため、キャパシタ形成領域の占有面積が必要なく、キャパシタ形成した半導体チップはチップサイズが大きくならない効果がある。

また、本発明に係る他の電子基板の製造方法は、電子回路が形成された電子基板の表面に応力緩和層が形成され、前記応力緩和層の表面に前記電子回路の接続端子の再配置配線が形成され、前記応力緩和層の裏面側に形成された第１電極と、前記応力緩和層の表面側に形成された第２電極との間に、誘電体材料からなる前記応力緩和層が配置されて、キャパシタが形成されてなる電子基板の製造方法であって、前記第２電極をトリミングして、前記キャパシタの特性を調整する工程を有することを特徴とする。
この構成によれば、所望の特性を備えたキャパシタを形成することが可能になり、電気特性に優れた電子基板を提供することができる。

一方、本発明に係る電子機器は、上述した電子基板を備えたことを特徴とする。
この構成によれば、電気特性に優れた電子機器を提供することができる。

以下、本発明の実施形態につき、図面を参照して説明する。なお、以下の説明に用いる各図面では、各部材を認識可能な大きさとするため、各部材の縮尺を適宜変更している。
（第１実施形態）
本実施形態に係る半導体チップ（電子基板）は、電子回路が形成された半導体チップの表面に応力緩和層が形成され、その応力緩和層の表面に電子回路の接続端子の再配置配線が形成されたものである。そこで最初に、接続端子の再配置配線および応力緩和層について説明する。

（再配置配線）
図１は再配置配線の説明図であり、図１（ａ）は半導体チップの平面図であり、図１（ｂ）は図１（ａ）のＢ−Ｂ線における側面断面図である。図１（ｂ）に示すように、電子回路が形成された半導体チップの表面には、電子回路を保護するためのパッシベーション膜８が形成されている。また半導体チップの表面には、電子回路を外部に電気的接続するための接続端子６２が形成されている。なお接続端子６２の表面には、パッシベーション膜８の開口部が形成されている。

図１（ａ）に示すように、半導体チップ１の周縁部に沿って、複数の接続端子６２が整列配置されている。なお半導体チップの小型化により、隣接する接続端子６２間のピッチは非常に狭くなっている。この半導体チップ１を相手側基板に実装すると、隣接する接続端子６２間に短絡が発生するおそれがある。そこで接続端子６２間のピッチを広げるため、接続端子６２の再配置配線６４が形成されている。

具体的には、半導体チップ１の表面中央部に、複数のパッド６３がマトリクス状に配列形成されている。そのパッド６３に対して、接続端子６２の再配置配線６４が接続されている。これにより、狭ピッチの接続端子６２が中央部に引き出されて広ピッチ化されている。このような半導体チップの形成には、ウェハの状態において一括して再配置配線および樹脂封止を行なってから個々の半導体チップに分離する、Ｗ−ＣＳＰ（Wafer level Chip Scale Package）技術が利用されている。

このＷ−ＣＳＰ技術を用いて半導体チップを形成する場合には、半導体チップを実装する相手側基板と半導体チップとの熱膨張係数の差によって生ずる応力を緩和する必要がある。そこで図１（ｂ）に示すように、感光性ポリイミドやＢＣＢ（ベンゾシクロブテン）、フェノールノボラック樹脂等の感光性樹脂からなる応力緩和層３０が、半導体チップの表面中央部に形成されている。そして、その応力緩和層３０の表面に、上述したパッド６３が形成されている。

パッド６３の表面にはバンプ７８が形成されている。このバンプ７８は、例えばハンダバンプであり、印刷法等によって形成されている。そしてこのバンプ７８が、相手側基板の接続端子に対して、リフローやＦＣＢ（Flip Chip Bonding）等により実装される。なお異方導電性フィルム等を介して、半導体チップ１のパッド６３を相手側基板の接続端子に実装することも可能である。

（キャパシタを備えた電子基板）
図２は、第１実施形態に係る半導体チップの側面断面図である。第１実施形態に係る半導体チップ（電子基板）は、応力緩和層３０の裏面に形成された第１電極１０と、応力緩和層の表面に形成された第２電極２０との間に、誘電体材料からなる応力緩和層３０が配置されて、キャパシタＣが形成されたものである。

接続端子１１の表面から半導体チップ１の表面中央部に向かって、Ｃｕ等の導電性材料からなる第１層配線１２が延設されている。この第１層配線１２の先端部は、応力緩和層３０を挟んで第２層配線２２と対向するように配置されている。なお第１層配線１２は後述する下地層の表面に形成されているが、図２では下地層の記載を省略している。

その第１層配線１２の先端部を覆うように、応力緩和層３０が形成されている。応力緩和層３０は、上記のように感光性ポリイミドやＢＣＢ（ベンゾシクロブテン）、フェノールノボラック樹脂等の誘電体材料で構成されている。

その応力緩和層３０の表面に、Ｃｕ等の導電性材料からなる第２層配線２２が形成されている。この第２層配線２２は上述したパッド状に形成され、応力緩和層３０を挟んで第１層配線１２の先端部と対向するように配置されている。なお第２層配線２２は後述する下地層の表面に形成されているが、図２では下地層の記載を省略している。

そして、半導体チップ１の表面に垂直な方向から見た場合（平面視）において、第１層配線１２と第２層配線２２とが重なる領域（重畳領域）に、キャパシタＣが形成されている。すなわち、重畳領域における第１層配線１２が第１電極１０として機能し、重畳領域における第２層配線２２が第２電極２０として機能する。その第１電極１０と第２電極２０との間に、誘電体材料からなる応力緩和層３０が配置されて、キャパシタＣが形成されている。

なおパッド状に形成された第２層配線２２の表面には、上述したバンプ（突起電極）２８が形成されている。これにより、半導体チップの電子回路と相手側基板との間に、キャパシタＣが配置されることになる。そして、第２電極２０の表面にバンプ２８が形成されているので、キャパシタＣからバンプ２８までの配線長が最短になり、インピーダンスマッチングに有利となる。

なお、応力緩和層３０を構成する誘電体材料に、高誘電材料であるセラミクスの粉末を分散（混練）させてもよい。具体的には、ＴｉＢａＯ_３やＡｌ_２Ｏ_３等のセラミクスの粉末を採用する。なお粉末の分散比率や粒度分布を調整すれば、所望の容量特性および高周波特性を備えたキャパシタを得ることができる。例えば、粒度の小さい粉末を細密充填させることにより、キャパシタの誘電率を向上させることができる。また、異なる種類の高誘電材料を混入させてもよい。例えば、正の温度特性を持つ材料と負の温度特性を持つ材料とを適切な比率で混ぜ合わせることにより、見かけ上の温度特性をフラットにすることができる。さらに、複数種類の樹脂を使用することにより、樹脂の粘度を調整することが可能になる。これに加えて、樹脂の塗布方法を適当に選択すれば、応力緩和層３０の膜厚制御を容易に行うことができる。
なお、第１電極１０と第２電極２０との間に、応力緩和層３０とは別の誘電体材料層を形成してもよい。その誘電体材料層として、例えばゾルゲル法により高誘電率のセラミクス材料層を形成することが望ましい。この構成によれば、キャパシタの誘電率をさらに向上させることができる。

（電子基板の製造方法）
次に、上述した半導体チップの製造方法につき、図３および図４を用いて説明する。
図３および図４は、本実施形態に係る半導体チップの製造方法の工程図である。ここでは、図３（ａ）に示すように、電子回路が形成された半導体チップの表面に、電子回路を保護するためのパッシベーション膜８と、電子回路を外部に電気的接続するための接続端子１１とが形成され、接続端子１１の表面にパッシベーション膜８の開口部が形成された状態から説明する。

まず図３（ａ）に示すように、半導体チップ１の表面全体に下地膜１４を形成する。この下地膜１４は、下層のバリア層と上層のシード層とで構成する。シード層は、第１層配線を電解メッキ法で形成する際の電極として機能するものであり、Ｃｕ等により厚さ数１００ｎｍ程度に形成する。バリア層は、Ａｌ等からなる接続端子へのＣｕの拡散を防止するものであり、ＴｉＷやＴｉＮ等により厚さ１００ｎｍ程度に形成する。これらの各層は、真空蒸着やスパッタリング、イオンプレーティング等のＰＶＤ（Physical Vapor Deposition）法、またはＩＭＰ（イオンメタルプラズマ）法を用いて形成することが可能である。

次に図３（ｂ）に示すように、下地膜１４の表面にレジスト９０を塗布し、フォトリソグラフィを行って、第１層配線の形成領域にレジスト９０の開口部を形成する。
次に図３（ｃ）に示すように、下地膜１４のシード層を電極として電解Ｃｕメッキを行い、レジスト９０の開口部にＣｕを埋め込んで第１層配線１２を形成する。

次に図３（ｄ）に示すように、レジストを剥離する。
次に図３（ｅ）に示すように、第１層配線１２をマスクとして、下地膜１４をエッチングする。このエッチングには、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）等を利用することが可能である。なお第１層配線１２および下地膜１４のシード層は共にＣｕで構成されているが、第１層配線１２は下地膜１４のシード層より十分に厚いので、エッチングによりシード層を完全に除去することができる。

次に図４（ａ）に示すように、第１層配線１２の先端部を覆うように応力緩和層３０を形成する。応力緩和層３０は、印刷法やフォトリソグラフィを用いて半導体チップ１の表面中央部に形成する。なお応力緩和層３０を構成する誘電体材料として、感光性を有する樹脂材料を採用すれば、フォトリソグラフィを用いて簡単かつ正確に応力緩和層３０をパターニングすることができる。

次に図４（ｂ）に示すように、応力緩和層３０の表面に第２層配線２２およびその下地層２４を形成する。その具体的な方法は、上述した第１層配線１２およびその下地膜１４の形成方法と同様である。なお形成された第２層配線２２をレーザ等でトリミングすることにより、キャパシタ特性のチューニングを行うことも可能である。
次に図４（ｃ）に示すように、第２層配線２２の表面にハンダボールを搭載してバンプ２８を形成する。

ところで第２層配線２２は、図１に示す再配置配線６４の形成工程において、再配置配線６４と同時に形成することができる。すなわち、メッキやフォトリソグラフィ等を利用して、図４（ｃ）に示す第２電極２０を正確に形成することが可能になる。よって、所望の特性を備えたキャパシタＣを形成することができる。また半導体チップ１の電子回路に近接してキャパシタＣが配置されるので、キャパシタＣの応答特性や高周波特性を確保することができる。さらに応力緩和層３０を誘電層として利用するので、キャパシタＣの容量値を自在に設定することができる。したがって、電気特性に優れた半導体チップ１を提供することができる。
また再配置配線と同時に第２電極２０を形成し、さらに応力緩和層３０を誘電層として利用するので、低コストでキャパシタＣを形成することができる。加えて、キャパシタ形成領域にもトランジスタが形成できるため、キャパシタ形成領域の占有面積が必要なく、キャパシタ形成した半導体チップはチップサイズが大きくならない効果がある。

（第２実施形態）
図５（ａ）は、第２実施形態に係る半導体チップの側面断面図である。第２実施形態では、接続端子１１がキャパシタＣの第１電極１０として機能する点で、接続端子から延設された第１層配線が第１電極として機能する第１実施形態とは異なっている。なお第１実施形態と同様の構成となる部分については、その説明を省略する。

第２実施形態では、接続端子１１を覆うように応力緩和層３０が形成されている。そのため、応力緩和層３０の一部を半導体チップ１の表面周縁部に延設するか、または予め接続端子１１を半導体チップ１の表面中央部寄りに形成しておく。その応力緩和層３０の表面に、第１実施形態と同様に第２層配線２２が形成されている。

そして、平面視において接続端子１１と第２層配線２２とが重なる領域（重畳領域）に、キャパシタＣが形成されている。すなわち、重畳領域における接続端子１１が第１電極１０として機能し、重畳領域における第２層配線２２が第２電極２０として機能する。その第１電極１０と第２電極２０との間に、誘電体材料からなる応力緩和層３０が配置されて、キャパシタＣが形成されている。

第２実施形態では、接続端子１１がキャパシタＣの第１電極１０として機能するので、半導体チップの電子回路に含まれるトランジスタの直近にキャパシタＣを形成することが可能になる。そのため、トランジスタからキャパシタまでの配線長が最短となり、配線による寄生容量やスタブ等を最小にすることができる。特に、高周波領域での電気特性（ロス、ノイズ輻射）が向上するので、キャパシタの放充電特性が向上し、キャパシタを小型化することが可能になる。したがって、システム全体の電気特性の向上および小型化を実現することができる。

図５（ｂ）は、第２実施形態に係る半導体チップの変形例である。この変形例では、半導体チップの電子回路の内部配線１１ａが、パッシベーション膜８の裏面側に形成されている。そして、平面視において内部配線１１ａと第２層配線２２とが重なる領域（重畳領域）に、キャパシタＣが形成されている。すなわち、重畳領域における内部配線１１ａが第１電極１０として機能し、重畳領域における第２層配線２２が第２電極２０として機能する。その第１電極１０と第２電極２０との間に、応力緩和層３０およびパッシベーション膜８が配置されて、キャパシタＣが形成されている。
この変形例では、内部配線１１ａの表面におけるパッシベーション膜８を開口する必要がないので、製造コストを低減することができる。

（第３実施形態）
図６（ａ）は、第３実施形態に係る半導体チップの側面断面図である。第３実施形態では、複数の応力緩和層を誘電層に利用してキャパシタＣが形成されている点で、一つの応力緩和層を誘電層に利用してキャパシタＣが形成されている第１実施形態とは異なっている。なお第１実施形態と同様の構成となる部分については、その説明を省略する。

第３実施形態では、半導体チップ１の表面中央部に第１応力緩和層３１が形成され、その第１応力緩和層３１の表面に第２応力緩和層３２が形成されている。そして、第１応力緩和層３１の裏面に第１層配線１２が形成され、第２応力緩和層３２の表面に第２層配線２２が形成されている。

そして、平面視において第１層配線１２と第２層配線２２とが重なる領域（重畳領域）に、キャパシタＣが形成されている。すなわち、重畳領域における第１層配線１２が第１電極１０として機能し、重畳領域における第２層配線２２が第２電極２０として機能する。その第１電極１０と第２電極との間に、誘電体材料からなる第１応力緩和層３１および誘電体材料からなる第２応力緩和層３２が配置されて、キャパシタＣが形成されている。

このように、複数の応力緩和層を形成すれば、キャパシタの容量値を自在に設定することができる。例えば、第１応力緩和層３１および第２応力緩和層３２を誘電層に利用した第３実施形態では、第１応力緩和層３１のみを誘電層に利用した第１実施形態と比べて、容量値の小さなキャパシタを形成することができる。
また、誘電率の異なる複数の応力緩和層を形成すれば、キャパシタの容量をより自在に設定することができる。例えば、図６（ｂ）に示すように薄肉の第２応力緩和層３２のみを誘電層に利用すれば、厚肉の第１応力緩和層３１のみを誘電層に利用した第１実施形態と比べて、容量値の大きなキャパシタを形成することができる。

なお図６（ａ）の第１層配線１２に代えて、図５（ａ）に示すように、接続端子１１を第１電極１０として機能させてもよい。また図５（ｂ）に示すように、内部配線１１ａを第１電極１０として機能させてもよい。

（第４実施形態）
図７は、第４実施形態に係る半導体チップの側面断面図である。第４実施形態では、半導体チップの電子回路の内部にキャパシタが配置されている点で、半導体チップの電子回路と相手側基板との間にキャパシタが配置されている第１実施形態とは異なっている。なお第１実施形態と同様の構成となる部分については、その説明を省略する。

第４実施形態では、第１接続端子１１の表面から第１層配線１２が延設されている。その第１層配線１２の先端部を覆うように、応力緩和層３０が形成されている。そして、第１接続端子１１とは別の第２接続端子２１から、応力緩和層３０の表面にかけて、第２層配線２２が延設されている。

そして、平面視において第１層配線１２と第２層配線２２とが重なる領域（重畳領域）に、キャパシタＣが形成されている。すなわち、重畳領域における第１層配線１２が第１電極１０として機能し、重畳領域における第２層配線２２が第２電極２０として機能する。その第１電極１０と第２電極との間に、誘電体材料からなる応力緩和層３０が配置されて、キャパシタＣが形成されている。これにより、いずれも電子回路から引き出された第１接続端子１１と第２接続端子２１との間に、キャパシタＣが配置された状態となっている。このように、電子回路と相手側基板との間だけでなく、電子回路の内部にもキャパシタＣを配置することができる。

なお第１層配線１２に代えて、図５（ａ）に示すように、接続端子１１を第１電極１０として機能させてもよい。また図５（ｂ）に示すように、内部配線１１ａを第１電極１０として機能させてもよい。また図６（ａ）に示すように、複数の応力緩和層３１，３２を誘電層に利用してもよい。

（第５実施形態）
図８は、第５実施形態に係る半導体チップの側面断面図である。
第５実施形態に係る半導体チップは、図１に示す再配置配線構造に対して、図５（ａ）に示すキャパシタ構造を付加したものである。これにより、図８に示すように、半導体チップ１の第１接続端子１１および第２接続端子２１が、相手側基板の一つの実装端子（不図示）に接続されるようになっている。そして、その実装端子と第１接続端子１１との間に、キャパシタＣが配置された状態となっている。
このように、上記各実施形態の構造を組み合わせることにより、様々な態様でキャパシタを配置することができる。

（電子機器）
次に、上述した半導体チップ（電子基板）を備えた電子機器の例につき、図９を用いて説明する。
図９は、携帯電話の斜視図である。上述した半導体チップは、携帯電話３００の筐体内部に配置されている。

なお、上述した半導体装置は、携帯電話以外にも種々の電子機器に適用することができる。例えば、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）およびエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型またはモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置などの電子機器に適用することが可能である。

なお、本発明の技術範囲は、上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において、上述した実施形態に種々の変更を加えたものを含む。すなわち、実施形態で挙げた具体的な材料や層構成などはほんの一例に過ぎず、適宜変更が可能である。

例えば、上記各実施形態では半導体チップの表面にキャパシタを形成したが、半導体チップの裏面にキャパシタを形成して、貫通電極により表面との導通を確保してもよい。また上記各実施形態では、電子回路が形成された半導体チップにキャパシタを形成したが、絶縁材料からなる電子基板にキャパシタを形成してもよい。

再配置配線の説明図である。第１実施形態に係る半導体チップの側面断面図である。第１実施形態に係る半導体チップの製造方法の工程図である。第１実施形態に係る半導体チップの製造方法の工程図である。第２実施形態に係る半導体チップの側面断面図である。第３実施形態に係る半導体チップの側面断面図である。第４実施形態に係る半導体チップの側面断面図である。第５実施形態に係る半導体チップの側面断面図である。携帯電話の斜視図である。

符号の説明

Ｃ‥キャパシタ１０‥第１電極２０‥第２電極３０‥応力緩和層

Claims

電子回路が形成された半導体チップの表面に応力緩和層が形成され、前記応力緩和層の表面に前記電子回路の接続端子の再配置配線が形成されてなる半導体チップであって、
前記応力緩和層の前記電子回路側に形成された第１電極と、前記応力緩和層を挟んで前記電子回路の反対側に形成された第２電極との間に、前記応力緩和層が配置されて、キャパシタが形成され、
前記電子回路と前記応力緩和層との間に、前記半導体チップのパッシベーション膜が形成され、
前記第１電極は、前記パッシベーション膜の前記電子回路側に形成されていることを特徴とする半導体チップ。
前記第１電極は、前記電子回路の前記接続端子であることを特徴とする請求項１に記載の半導体チップ。
前記第１電極と前記第２電極との間に、複数の前記応力緩和層が配置されていることを特徴とする請求項１または請求項２に記載の半導体チップ。
前記第２電極の表面に、突起電極が形成されていることを特徴とする請求項１ないし請求項３のいずれかに記載の半導体チップ。
前記応力緩和層は、誘電体材料にセラミクスの粉末を分散させた材料からなることを特徴とする請求項１ないし請求項４のいずれかに記載の半導体チップ。
前記誘電体材料は、感光性を有する樹脂材料であることを特徴とする請求項５に記載の半導体チップ。
請求項１ないし請求項６のいずれかに記載の半導体チップを備えたことを特徴とする電子機器。