JP4331773B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP4331773B2
JP4331773B2 JP2007071926A JP2007071926A JP4331773B2 JP 4331773 B2 JP4331773 B2 JP 4331773B2 JP 2007071926 A JP2007071926 A JP 2007071926A JP 2007071926 A JP2007071926 A JP 2007071926A JP 4331773 B2 JP4331773 B2 JP 4331773B2
Authority
JP
Japan
Prior art keywords
semiconductor device
region
groove
silicon carbide
crystal defects
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007071926A
Other languages
English (en)
Other versions
JP2008235505A (ja
Inventor
一英 阿部
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lapis Semiconductor Co Ltd
Original Assignee
Oki Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Semiconductor Co Ltd filed Critical Oki Semiconductor Co Ltd
Priority to JP2007071926A priority Critical patent/JP4331773B2/ja
Priority to US12/073,492 priority patent/US7718515B2/en
Publication of JP2008235505A publication Critical patent/JP2008235505A/ja
Application granted granted Critical
Publication of JP4331773B2 publication Critical patent/JP4331773B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/202—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials
    • H10P30/204—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials into Group IV semiconductors
    • H10P30/2042—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials into Group IV semiconductors into crystalline silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/21—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping of electrically active species
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P36/00—Gettering within semiconductor bodies
    • H10P36/20—Intrinsic gettering, i.e. thermally inducing defects by using oxygen present in the silicon body
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices

Landscapes

  • Crystals, And After-Treatments Of Crystals (AREA)

Description

この発明は、炭化珪素(ＳｉＣ)膜を有する半導体基板を用いて製造される半導体装置及び、その製造方法に関する。
自動車や電車のモーター制御などのパワーエレクトロニクスの分野で使用されるＳｉを用いたパワーデバイスは、その絶縁耐性が性能限界に近づきつつある。このため、Ｓｉよりもワイドギャップで、絶縁破壊電界の大きい材料が求められている。形成炭化珪素（ＳｉＣ）、ＧａＮ、ダイヤモンドは、いずれもＳｉに比べてバンドギャップ、絶縁破壊電界が大きい。さらに、これらの材質は、高温安定、飽和ドリフト速度が大きいなどの利点を有している。
ＳｉＣの物性をＳｉと比較すると、バンドギャップが約２〜３倍、絶縁破壊電界が約１桁大きく、飽和ドリフト速度も数倍大きい。さらに、他のワイドギャップ半導体と比べてＳｉＣは、熱酸化によりＳｉＯ２を形成できることから、Ｓｉ系プロセスとの整合性にも優れる。また、ＳｉＣは不純物ドーピングによるｐ，ｎ伝導型の制御も可能なことから、実用化の点で有利である。
ＳｉＣ単結晶のエピタキシャル成長としては、化学的気相成長法（ＣＶＤ）や昇華法などが用いられている。ＣＶＤ成長工程は、ホットウォールＣＶＤ炉により、ＳｉＨ４やＣ３Ｈ８、Ｈ２を用いて、１５００℃以上の温度で行われる。また、昇華法では、坩堝に閉じ込めたＳｉＣ粉末を２０００℃近くまで加熱して基板上にＳｉＣを成長させる。昇華法は、ＣＶＤ法に比べて成長速度が速い利点がある。
ＳｉＣエピタキシャル膜は種々の方法で成膜可能であるが、要求される素子性能に対して欠陥低減が不十分である。転移に代表される結晶欠陥は、耐圧など素子特性劣化の要因となっている。そのため、種々の工夫が成されている。特開２００５−３５０２７８号公報がその一例である。
特開２００５−３５０２７８号公報
ＳｉＣ素子を形成する過程において、ドーパントの活性化などで１２００〜１８００℃程度の高温熱処理が必要になる。再結晶化により欠陥の少ない高品質な領域にまで欠陥が拡大することが懸念され、ひいては素子歩留まりの低下を生じる可能性がある。
また、半導体ウエハの大口径化（例えば、６インチ）が要求される現状では、エピタキシャル成長されたＳｉＣ膜を備えるＳｉＣ基板の反りが大きな問題となる。1μｍ以下のパターニングのためにはステッパー（縮小投影露光装置）を用いる必要があり、ＳｉＣ基板の数十μｍ以上の大きなそりは微細パターン形成を困難にする。
本発明は上記のような状況に鑑みてなされたものであり、ウエハの反りを低減可能な半導体装置の構造及び、その製造方法を提供することを目的とする。
本発明の他の目的は、ＳｉＣ素子形成工程を経ても高品質な素子形成領域を維持できる半導体装置の構造及び、その製造方法を提供することにある。
上記目的を達成するために、本発明の第１の態様は、炭化珪素(ＳｉＣ)膜を有する半導体基板を用いて製造される半導体装置の製造方法において、半導体ウエハ上に炭化珪素膜を形成する工程と；前記半導体ウエハの変形状態を確認する工程と；前記半導体ウエハの変形状態に応じて定められる形状の溝を前記炭化珪素膜に形成する工程とを含むことを特徴とする。
ここで、前記半導体ウエハに一方向に延びる隆起状の反りがある場合には、前記溝は、前記反りの延びる長手方向と略垂直に延びるスリット状の複数の溝とすることが好ましい。すなわち、ウエハ１０の反りのない方向と溝の短辺とが平行（長辺とが垂直）とすることが好ましい。
また、前記半導体ウエハの中央付近に凹状又は凸状の反りがある場合には、前記溝は、第一の方向に延びる第一の溝と、前記第一の方向と直交する第二の方向に延びる第二の溝とから構成することが好ましい。
本発明の第２の態様は、表面に炭化珪素(ＳｉＣ)膜を有する半導体ウエハを用いて製造される半導体装置において、前記炭化珪素膜には溝が形成されている。そして、前記溝は、前記ウエハ上における一方向に延びる隆起状の反りの長手方向と略垂直に延びるスリット状の複数の溝であることを特徴とする。
本発明の第３の態様は、表面に炭化珪素(ＳｉＣ)膜を有する半導体ウエハを用いて製造される半導体装置において、前記炭化珪素膜には溝が形成されている。そして、前記溝は、第一の方向に延びる第一の溝と、前記第一の方向と直交する第二の方向に延びる第二の溝であることを特徴とする。
前記溝は、前記炭化珪素膜の結晶欠陥が集約された領域の周囲、或いは、前記炭化珪素膜中の結晶欠陥が集約された領域を除去するように形成することが好ましい。
前記結晶欠陥が集約された領域は、１０４個／ｃｍ２以上の欠陥を有する領域とすることができる。
前記結晶欠陥が集約された領域は、所定の方法により意図的に形成することができる。炭化珪素単結晶は、成長面の調整によって、転位等の結晶欠陥を集約させることができる。これらの結晶欠陥は成長中においてさらに集約させることができる。このため、集約される領域以外の箇所は、転位等の結晶欠陥が少ない高品質な領域となる。
上記のような構成の本発明によれば、半導体ウエハ上の炭化珪素膜中の応力が解放され、ウエハの反り（変形）を低減することが可能となる。なお、ウエハの反り形状については、実際に計測する他、シミュレーションによって予め確認し、その形状に応じて最適な溝の形状及び方向を定めることが可能である。
また、前記炭化珪素膜の結晶欠陥が集約された領域の周囲に形成することにより、結晶欠陥が集約された領域と欠陥の少ない高品質な領域が空間的に切り離される。あるいは、炭化珪素膜において結晶欠陥が集約された領域を除去するように当該炭化珪素膜に溝を形成することにより、ドーパント活性化などの高温熱処理を施しても、ＳｉＣ層再結晶化時の結晶欠陥が集約された領域の影響による欠陥拡大（伝播）を抑制することが可能となる。
図１は、本発明の実施例にかかる半導体ウエハ１０の一部構成を示す概略平面図である。図１において、符号１０３は結晶欠陥が集約された領域を示す。結晶欠陥には、マイクロパイプ、螺旋転位、刃状転位などが含まれる。結晶欠陥が集約された領域１０３は、所定の方法により意図的に形成することができる。炭化珪素単結晶は、成長面の調整によって、転位等の結晶欠陥を集約させることができる。これらの結晶欠陥は成長中においてさらに集約させることができる。このため、集約される領域以外の箇所は、転位等の結晶欠陥が少ない高品質な領域となる。
図２（Ａ）は、表面に炭化珪素(ＳｉＣ)膜を有する半導体ウエハ１０に対して、一方向（Ｘ方向）に延びる隆起状（鞍状）の反りが形成されている状態を示す。図２（Ｂ）は、図２（Ａ）に示す反り形状の場合に炭化珪素膜（１０２）に形成される溝１０７の配置を示す図であり、図１の点線円３００に概ね対応するものである。溝１０７は、反りの延びる長手方向と略垂直に延びるスリット状の複数の溝である。すなわち、ウエハ１０の反りのない方向Ｘと溝の短辺とが平行（長辺とが垂直）となる。
以下、炭化珪素膜１０２に結晶欠陥集約領域１０３を意図的に形成した場合について説明するが、炭化珪素膜１０２に結晶欠陥集約領域を意図的に形成しない場合にも本実施例を適用することができる。この場合には、結晶欠陥集約領域とは関係なく、反りの方向に応じて溝１０７の形状及び方向決定する。
最初に、本発明の第一の実施例について説明する。ここでは、非ＤｉＭＯＳＦＥＴ(Double-Implanted
MOSFET)形成領域に近接する位置に溝が形成された炭化珪素(ＳｉＣ)基板上にエピタキシャル成長されたＳｉＣ膜を備えるＤｉＭＯＳ製造方法の一部について説明する。
まず、図３(Ａ)に示す工程で、炭化珪素(ＳｉＣ)層１０２が形成されたＳｉＣ基板１０１を用意する。ＳｉＣ層１０２はＳｉＣ基板１０１上にエピタキシャル成長されており、例えば、厚み１５μｍとなるように設定されている。エピタキシャル層表面は、化学的機械研磨(ＣＭＰ)等によりエッチバックされ、平坦な表面が形成されている。
ここで、ＳｉＣ層１０２中にはマイクロパイプ、螺旋転位、刃状転位などの結晶欠陥が形成される。これらの結晶欠陥が集約された領域を符号１０３（図３（Ｂ））で示す。また、結晶欠陥が集約された領域１０３は、所定の方法により意図的に形成することができる。炭化珪素単結晶は、成長面の調整によって、転位等の結晶欠陥を集約させることができる。これらの結晶欠陥は成長中においてさらに集約させることができる。このため、集約される領域以外の箇所は、転位等の結晶欠陥が少ない高品質な領域となる。
次に、図３（Ｃ）に示す工程で、ＳｉＣ層１０２の表面に溝形成用マスクとなる厚さ２μｍの酸化膜１０５を形成する。その後、フォトリソグラフィ工程により、図４（Ｄ）に示すように、レジスト１０６のパターンニングを行なう。なお、酸化膜１０５の形成に際しては、炉温度７００℃の設定でＳｉ（ＯＣ２Ｈ５）４ガスを用い、減圧雰囲気下で化学気相成長（ＣＶＤ）を行なう。領域１０３は１箇所のみならず、密集して複数個所存在する場合もある。そのときは、複数個ある領域１０３の最外箇所に近接する位置に開口部分を形成する。なお、領域１０３の幅は１００μｍ程度とすることができる。
次に、酸化膜１０５をマスクとして溝形成するために、レジストマスク１０６を用いて、ＣＨＦ３，ＣＦ４，Ａｒを用いたプラズマエッチングを行ない、酸化膜マスク１０５ａを形成する（図４（Ｅ））。
続いて、他のエッチング装置にウエハ１０を搬送し、酸化膜マスク１０５ａを用いて、ＳＦ６を用いたプラズマエッチングを行う。そして、非ＤｉＭＯＳ形成領域であるＳｉＣ層１０２中に、例えば幅が２μｍ、深さが１５μｍ程度の溝１０７を形成する（図４（Ｆ））。以上より、結晶欠陥が集約された領域１０３と欠陥の少ない高品質な領域が溝１０７により隔てられる。
その後、アッシングによるレジスト除去、酸化膜マスク１０５ａのＨＦ除去により、図５（Ｇ）に示す構造を形成する。
次に、図５（Ｈ）に示す工程で、溝１０７が形成されたＳｉＣ層１０２上に、厚さ１．５μｍの酸化膜１０８を形成する。酸化膜１０８の形成は、ＴＥＯ２／Ｏ２／Ａｒ＝１００／１０００／１００ｓｃｃｍの流量を用いて、基板温度４００℃、ＲＦパワー４００Ｗ設定としてプラズマＣＶＤで行った。熱ＣＶＤに代えて、プラズマＣＶＤを用いることで厚膜を高いスループットで形成可能である。ただし、プラズマＣＶＤで形成した酸化膜は被覆性が悪く、溝１０７内部には空洞が形成される。
次に、図５（Ｉ）に示す工程で、酸化膜１０８はＣＭＰにより削られ、溝１０７の中のみに残される。
次に、溝１０７が形成されたＳｉＣ層形成基板上に、ドーパント注入用マスクとなる厚さ２μｍの酸化膜１０９を形成する。酸化膜１０９の形成方法、および条件は酸化膜１０５と同様である。次に、公知のフォトリソグラフィ、およびドライエッチング技術により、ドーパント注入を行う所定領域の酸化膜１０９を開口する（図５（Ｊ））。続いて、ｎ型ドーパントであれば窒素（Ｎ）、リン（Ｐ）、ｐ型のドーパントであればアルミニウム（Ａｌ）あるいはホウ素（Ｂ）を数十ｋＶ〜数ＭＶのエネルギーにて複数回の多段注入を行う。
不純物の注入終了後は、図６（Ｋ）に示すように、ドーパント注入用マスク１０９をＨＦ除去して、マスク形成〜マスク除去の工程を繰り返すことにより、ウエル領域、あるいはソース領域が形成される。ドーパント注入後の活性化熱処理は、各ドーパント毎、もしくは全ての注入終了後に一括して実施される。処理条件は、Ａｒ雰囲気にて１２００〜１８００℃の温度で１〜３０秒とする。この処理により、ドーパントの電気的活性化、および注入層のダメージが回復する。なお、上記工程中のドーパント注入用マスクを除去するときに、図５（Ｉ）の工程をスキップして、酸化膜で溝を塞いでも良い。
以上示したように、エピタキシャル成長されたＳｉＣ膜１０２に一定方向に並行な溝を形成することにより、膜１０２中の応力が解放され、ＳｉＣ基板１０１（１０）の反りを低減することが可能となる。
図７は、表面に炭化珪素(ＳｉＣ)膜を有する半導体ウエハに対して、中央付近に凹状又は凸状の反りが形成されている場合に炭化珪素膜に形成される溝の配置を示す図であり、図１の点線円を拡大して示したものである。なお、溝１０７の形成方法は上述したとおりである。
次に、本発明の第二の実施例について説明する。本実施例においては、エピタキシャル成長ＳｉＣ膜を備える炭化珪素(ＳｉＣ)基板上において、非ＤｉＭＯＳ(Double-Implanted MOSFET)形成領域に位置する結晶欠陥が集約された領域をドライエッチングによって除去する。図８（Ａ）〜図１０（Ｉ）は、本発明の第二実施例にかかる半導体装置の製造工程を示す断面である。なお、炭化珪素膜（２０２）に形成される溝（２０７）の形状については、第１実施例と同様である。
まず、図８（Ａ）に示す工程で、炭化珪素(ＳｉＣ)層２０２が形成されたＳｉＣ基板２０１を用意する。ＳｉＣ層２０２はＳｉＣ基板２０１上にエピタキシャル成長されており、例えば、厚み１５μｍとなるように設定される。エピタキシャル層２０２の表面は、化学的機械研磨(ＣＭＰ)等によりエッチバックされ、平坦な表面が形成されている。
ここで、ＳｉＣ層２０２中にはマイクロパイプ、螺旋転位、刃状転位などの結晶欠陥が形成される。これらの結晶欠陥が集約された領域を符号２０３（図１及び図８（Ｂ））で示す。また、結晶欠陥が集約された領域２０３は、所定の方法により意図的に形成することができる。炭化珪素単結晶は、成長面の調整によって、転位等の結晶欠陥を集約させることができる。これらの結晶欠陥は成長中においてさらに集約させることができる。このため、集約される領域以外の箇所は、転位等の結晶欠陥が少ない高品質な領域となる。この時、結晶欠陥が集約された領域２０３を観察すると、図１に示すようになる。
次に、図８（Ｃ）に示すように、ＳｉＣ基板２０１上に形成されたＳｉＣ層２０２の表面に溝形成用マスクとなる厚さ２μｍの酸化膜２０５を形成する。酸化膜２０５の形成に際しては、炉温度７００℃設定でＳｉ(ＯＣ２Ｈ５）４ガスを用い、減圧雰囲気下で化学気相成長（ＣＶＤ）を行う。
次に、図９（Ｄ）に示すように、フォトリソグラフィ工程によりレジスト２０６のパターンニングを行なう。このとき、パターニングによる開口部分２０６ａは結晶欠陥が集約された領域２０３も含むものとする。結晶欠陥が集約された領域２０３の幅は、例えば１０μｍ程度である。次に、図９（Ｅ）に示す工程で、レジストマスク２０６を用い、ＣＨＦ３，ＣＦ４，Ａｒを用いたプラズマエッチングにより酸化膜マスク２０５ａを形成する。
その後、他のエッチング装置にウエハ１０を搬送し、酸化膜マスク２０５ａを用いて、ＳＦ６を用いたプラズマエッチングを行い、図９（Ｆ）に示すように、非ＤｉＭＯＳ形成領域であるＳｉＣ層２０２中に、例えば幅が１２μｍ、深さが１５μｍ程度の溝２０７を形成する。これにより、マイクロパイプ、螺旋転位、刃状転位などの欠陥の少ない高品質な領域のみが溝２０７を隔てて残される。続いて、アッシングによるレジスト除去、酸化膜マスク２０５ａのＨＦ除去を行う。
次に、図１０（Ｇ）に示す工程で、溝２０７が形成されたＳｉＣ層形成基板上に、ドーパント注入用マスクとなる厚さ２μｍの酸化膜２０８を形成する。酸化膜２０８の形成方法、および条件は酸化膜２０５と同様である。
つぎに、公知のフォトリソグラフィ、およびドライエッチング技術により、ドーパント注入を行う所定領域の酸化膜を開口する（図１０（Ｈ））。続いて、ｎ型ドーパントであれば窒素（Ｎ）、リン（Ｐ）、ｐ型のドーパントであればアルミニウム（Ａｌ）あるいはホウ素（Ｂ）を数十ｋＶ〜数ＭＶのエネルギーにて複数回の多段注入を行う（図１０（Ｈ））。
不純物の注入終了後は、図１０（Ｉ）に示すように、ドーパント注入用マスク２０８をＨＦ除去して、マスク形成〜マスク除去の工程を繰り返すことにより、ウエル、あるいはソースが形成される。ドーパント注入後の活性化熱処理は、各ドーパント毎、もしくは全ての注入終了後に一括して実施される。処理条件は、Ａｒ雰囲気にて１２００〜１８００℃の温度で１１〜３０秒とする。この処理により、ドーパントの電気的活性化、および注入層のダメージが回復する。
図１１は、本発明に適用可能な溝の形状例を示す部分平面図である。シリコンウエハ１０が鞍状（尾根状）に反る場合には、溝（短片方向を鞍状方向と垂直）は基板に対して一方向に形成すればよいが、シリコンウエハ１０の中心付近が凹又は凸状となる場合には、図１１（Ａ），（Ｂ）に示すように、溝３０７を０°、９０°と交互に形成することが好ましい。
上述した実施例においては、非ＤｉＭＯＳ(Double-Implanted MOSFET)形成領域に近接する位置に溝が形成されているが、それ以外の任意の位置に溝を形成することもできる。また、本発明においては、溝の代わりに図１１（Ｃ）に示すような孔４０７を形成してもよい。この場合、孔の形状は丸に限らず多角形状でもよい。あるいは、半導体ウエハ１０の変形を抑制できれば、炭化珪素膜１０２を貫通しない窪みとすることもできる。
以上示したように、エピタキシャル成長された炭化珪素膜に０°、９０°の溝３０７を形成することにより、シリコンウエハ１０の中心付近が凹又は凸状となる場合にも、炭化珪素膜中の応力が解放され、シリコンウエハの反りを低減することが可能となる。
以上、本発明の実施例について説明したが、本発明はこれらの実施例に何ら限定されるものではなく、特許請求の範囲に示された技術的思想の範疇において変更可能なものである。
図１は、本発明の実施例にかかる半導体ウエハ１０の構成を示す概略平面図である。 図２（Ａ）は、表面に炭化珪素(ＳｉＣ)膜を有する半導体ウエハに対して、一方向に延びる隆起状（鞍状）の反りが形成されている状態を示す。図２（Ｂ）は、図２（Ａ）に示す反り形状の場合に炭化珪素膜に形成される溝の配置を示す図であり、図１の点線円を拡大して示したものである。 図３（Ａ）−（Ｃ）は、本発明の第一実施例にかかる半導体装置の製造工程を示す断面である。 図４（Ｄ）−（Ｆ）は、本発明の第一実施例にかかる半導体装置の製造工程を示す断面である。 図５（Ｇ）−（Ｉ）は、本発明の第一実施例にかかる半導体装置の製造工程を示す断面である。 図５（Ｊ），（Ｋ）は、本発明の第一実施例にかかる半導体装置の製造工程を示す断面である。 図７は、表面に炭化珪素(ＳｉＣ)膜を有する半導体ウエハに対して、中央付近に凹状又は凸状の反りが形成されている場合に炭化珪素膜に形成される溝の配置を示す図であり、図１の点線円を拡大して示したものである。 図８（Ａ）−（Ｃ）は、本発明の第二実施例にかかる半導体装置の製造工程を示す断面である。 図９（Ｄ）−（Ｆ）は、本発明の第二実施例にかかる半導体装置の製造工程を示す断面である。 図１０（Ｇ）−（Ｉ）は、本発明の第二実施例にかかる半導体装置の製造工程を示す断面である。 図１１は、本発明に適用可能な溝の形状例を示す部分平面図である。
符号の説明
１０ 半導体ウエハ
１０１，２０１ ＳｉＣ基板
１０２，２０２ ＳｉＣ層（エピタキシャル成長膜）
１０３，２０３ 結晶欠陥集約領域
１０７，２０７，３０７ 溝

Claims (20)

  1. 炭化珪素(ＳｉＣ)膜を有する半導体基板を用いて製造される半導体装置の製造方法において、
    半導体ウエハ上に炭化珪素膜を形成する工程と；
    前記半導体ウエハの変形状態を確認する工程と；
    前記半導体ウエハの変形状態に応じて定められる形状の溝を前記炭化珪素膜に形成する工程とを含むことを特徴とする半導体装置の製造方法。
  2. 前記半導体ウエハに一方向に延びる隆起状の反りがある場合には、前記溝は、前記反りの延びる長手方向と略垂直に延びるスリット状の複数の溝とすることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記半導体ウエハの中央付近に凹状又は凸状の反りがある場合には、前記溝は、第一の方向に延びる第一の溝と、前記第一の方向と直交する第二の方向に延びる第二の溝とからなることを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記溝は、前記炭化珪素膜の結晶欠陥が集約された領域の周囲に形成されることを特徴とする請求項１，２又は３に記載の半導体装置の製造方法。
  5. 前記溝は、前記炭化珪素膜中の結晶欠陥が集約された領域を除去するように形成されることを特徴とする請求項１，２又は３に記載の半導体装置の製造方法。
  6. 前記結晶欠陥が集約された領域は、１０４個／ｃｍ２以上の欠陥を有する領域であることを特徴とする請求項４又は５に記載の半導体装置の製造方法。
  7. 前記結晶欠陥が集約された領域は、所定の方法により意図的に形成されることを特徴とする請求項４，５又は６に記載の半導体装置の製造方法。
  8. 前記結晶欠陥は、少なくとも、マイクロパイプ、螺旋転位、刃状転位のうちの１種類を含むことを特徴とする請求項４，５，６又は７に記載の半導体装置の製造方法。
  9. 表面に炭化珪素(ＳｉＣ)膜を有する半導体ウエハを用いて製造される半導体装置において、
    前記炭化珪素膜には溝が形成され、
    前記溝は、前記ウエハ上における一方向に延びる隆起状の反りの長手方向と略垂直に延びるスリット状の複数の溝であることを特徴とする半導体装置。
  10. 前記溝は、前記炭化珪素膜の結晶欠陥が集約された領域の周囲に形成されていることを特徴とする請求項９に記載の半導体装置。
  11. 前記結晶欠陥が集約された領域は、１０４個／ｃｍ２以上の欠陥を有する領域であることを特徴とする請求項１０に記載の半導体装置。
  12. 前記結晶欠陥が集約された領域は、所定の方法により意図的に形成された領域であることを特徴とする請求項１０又は１１に記載の半導体装置。
  13. 前記結晶欠陥は、少なくとも、マイクロパイプ、螺旋転位、刃状転位のうちの１種類を含むことを特徴とする請求項１０，１１又は１２に記載の半導体装置。
  14. 前記溝は、前記炭化珪素膜中の結晶欠陥が集約された領域を除去するように形成されていることを特徴とする請求項１０，１１，１２又は１３に記載の半導体装置。
  15. 表面に炭化珪素(ＳｉＣ)膜を有する半導体ウエハを用いて製造される半導体装置において、
    前記炭化珪素膜の結晶欠陥が集約された領域の周囲に溝が形成され、
    前記溝は、第一の方向に延びる第一の溝と、前記第一の方向と直交する第二の方向に延びる第二の溝であることを特徴とする半導体装置。
  16. 前記第一の溝と前記第二の溝とは交互に配置されることを特徴とする請求項１５に記載の半導体装置。
  17. 前記結晶欠陥が集約された領域は、１０４個／ｃｍ２以上の欠陥を有する領域であることを特徴とする請求項１５又は１６に記載の半導体装置。
  18. 前記結晶欠陥が集約された領域は、所定の方法により意図的に形成された領域であることを特徴とする請求項１５、１６又は１７に記載の半導体装置。
  19. 前記結晶欠陥は、少なくとも、マイクロパイプ、螺旋転位、刃状転位のうちの１種類を含むことを特徴とする請求項１５，１６，１７又は１８に記載の半導体装置。
  20. 前記溝は、前記炭化珪素膜中の結晶欠陥が集約された領域を除去するように形成されることを特徴とする請求項１５，１６，１７，１８又は１９に記載の半導体装置。
JP2007071926A 2007-03-20 2007-03-20 半導体装置及びその製造方法 Expired - Fee Related JP4331773B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2007071926A JP4331773B2 (ja) 2007-03-20 2007-03-20 半導体装置及びその製造方法
US12/073,492 US7718515B2 (en) 2007-03-20 2008-03-06 Method for fabricating semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007071926A JP4331773B2 (ja) 2007-03-20 2007-03-20 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2008235505A JP2008235505A (ja) 2008-10-02
JP4331773B2 true JP4331773B2 (ja) 2009-09-16

Family

ID=39775165

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007071926A Expired - Fee Related JP4331773B2 (ja) 2007-03-20 2007-03-20 半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US7718515B2 (ja)
JP (1) JP4331773B2 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5240658B2 (ja) * 2008-10-31 2013-07-17 信越半導体株式会社 化合物半導体エピタキシャルウェーハの製造方法、化合物半導体エピタキシャルウェーハ及び発光素子
JP2011060901A (ja) * 2009-09-08 2011-03-24 Sumitomo Electric Ind Ltd 半導体装置および半導体装置の製造方法
TWI562195B (en) 2010-04-27 2016-12-11 Pilegrowth Tech S R L Dislocation and stress management by mask-less processes using substrate patterning and methods for device fabrication
CN103109350A (zh) * 2010-09-30 2013-05-15 飞思卡尔半导体公司 处理半导体晶片的方法、半导体晶片以及半导体器件
TW201430957A (zh) * 2013-01-25 2014-08-01 Anpec Electronics Corp 半導體功率元件的製作方法
JP6197461B2 (ja) * 2013-08-06 2017-09-20 住友電気工業株式会社 炭化珪素半導体基板およびその製造方法、ならびに炭化珪素半導体装置の製造方法
CN109205549A (zh) * 2017-07-03 2019-01-15 无锡华润上华科技有限公司 双空腔结构的制备方法
CN109238518B (zh) * 2018-09-17 2021-11-05 胡耿 微小极间距电容式力敏传感器及其制造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10125905A (ja) 1996-10-17 1998-05-15 Denso Corp 半導体基板および半導体基板のそり矯正方法
JP4459723B2 (ja) 2004-06-08 2010-04-28 株式会社デンソー 炭化珪素単結晶、炭化珪素基板およびその製造方法

Also Published As

Publication number Publication date
US7718515B2 (en) 2010-05-18
US20080233716A1 (en) 2008-09-25
JP2008235505A (ja) 2008-10-02

Similar Documents

Publication Publication Date Title
JP4331773B2 (ja) 半導体装置及びその製造方法
JP5393772B2 (ja) 炭化珪素半導体装置の製造方法
JP6085371B2 (ja) 半導体デバイス用基板
US10522667B2 (en) Silicon carbide epitaxial wafer, silicon carbide insulated gate bipolar transistor, and method of manufacturing the same
US8435866B2 (en) Method for manufacturing silicon carbide substrate
US20080318438A1 (en) Method for manufacturing sic semiconductor device
JP6051524B2 (ja) 半導体基板及び半導体基板の製造方法
JP2015503215A (ja) 炭化ケイ素エピタキシャル成長法
EP2551891B1 (en) Semiconductor device and method for producing same
US20100093161A1 (en) Method for manufacturing semiconductor device
CN101542688A (zh) 碳化硅半导体元件的制造方法
JP2008311541A (ja) 炭化珪素半導体基板の製造方法
JP2008205296A (ja) 炭化珪素半導体素子及びその製造方法
JP3956487B2 (ja) 炭化けい素半導体素子の製造方法
JP2004363326A (ja) 炭化珪素半導体素子の製造方法
KR20110120335A (ko) 탄화규소 기판의 제조 방법
JP4546982B2 (ja) 半導体装置の製造方法
TWI750847B (zh) 半導體晶圓及其製造方法
JPH10125905A (ja) 半導体基板および半導体基板のそり矯正方法
WO2014030453A1 (ja) 炭化珪素半導体装置の製造方法
JP2005116896A (ja) 半導体装置およびその製造方法
WO2008015766A1 (fr) Procédé pour récupérer une tension directe d'un dispositif à semi-conducteurs bipolaire, procédé de réduction de défaut de laminage et dispositif à semi-conducteurs bipolaire
JP2014075475A (ja) 炭化珪素半導体装置の製造方法
JP2009218272A (ja) 化合物半導体基板およびその製造方法
JP2017220653A (ja) 炭化珪素半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080926

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20090107

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090212

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090217

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090414

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20090414

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090526

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090618

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 4331773

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120626

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120626

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130626

Year of fee payment: 4

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees