JP4334844B2 - デバイス用溝構造体の製造方法 - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明はダマシン構造等の溝配線要素を形成するためのデバイス用溝構造体の製造方法に関する。
【0002】
【従来の技術】
半導体デバイスの製造工程においては、多層配線の形成にシングルダマシン法やデュアルダマシン法が広く用いられている。図8はシングルダマシン法による多層配線の形成工程の一例を示す説明図である。最初に、半導体ウエハ(以下「ウエハ」という)Wに形成された絶縁層91の表面部分にバリアメタル92を介して銅等からなる下部配線93を形成し、次いで、下部配線93を含む絶縁層91の表面に絶縁膜94を形成する。続いて絶縁膜94上に反射防止膜(BARC;Bottom Anti-Reflective Corting)95を形成し、さらにその上にレジスト膜96を形成する(図8(a))。
【0003】
レジスト膜96を所定の回路パターンで露光処理し、さらに現像処理して、レジスト膜96に所定の回路パターンを形成する(図8(b))。こうして得られたウエハWを、絶縁膜94にビアホール94aが形成されて下部配線93が露出するまでエッチング処理する(図8(c))。その後、レジスト膜96を溶剤によって溶解除去する(図8(d))。次に、ビアホール94aに導電性材料94bが埋め込まれるように導電性薄膜を形成し、さらにCMP(Chemical Mechanical Polishing)法等による平坦化処理を行う。このときに反射防止膜(BARC)95も除去される。こうして下部配線93とビアホール94a内の導電性材料94bとが導通した溝配線が形成される(図8(e))(例えば、特開2000−232106号公報参照)。
【0004】
【特許文献1】
特開2000−232106号公報
【0005】
このようなダマシン法を用いた近年の半導体デバイスの開発においては、処理の高速化と低消費電力化等を目的として、絶縁膜94として低誘電率の絶縁膜(low−k膜またはlow−ε膜)が用いられるようになっている。
【0006】
【発明が解決しようとする課題】
しかしながら、近年のLSI等の半導体デバイスの開発においては、さらなる演算処理の高速化等を目標として、従来のlow−k膜よりもさらに比誘電率を低下させた多孔質low−k膜を絶縁膜94として使用する試みが行われている。ところが、上述したダマシン法にしたがって、多孔質low−k膜を形成し、さらにビアホールの形成を行った場合には、その後にレジスト膜を薬液によって除去する際に多孔質low−k膜が浸食され、ビアホールの形状を保持できなくなる等の問題が生ずる場合がある。
【0007】
また、レジスト膜を除去する別の方法として、レジスト膜96をアッシングにより除去する方法があるが、このアッシングによっても多孔質low−k膜はダメージを受け、その誘電率が大きくなってしまう問題が発生する。また、アッシング処理は、スループットが低いという問題もある。
【0008】
本発明はかかる事情に鑑みてなされたものであり、絶縁層に損傷を与えずに形状の整った溝配線要素を有するデバイスを容易に製造することができるデバイス用溝構造体の製造方法を提供することを目的とする。また、本発明はスループットを向上させるデバイス用溝構造体の製造方法を提供することを目的とする。
【0009】
【課題を解決するための手段】
本発明によれば、配線のための溝を有するデバイス用溝構造体の製造方法であって、基板上に絶縁膜を形成する工程と、前記絶縁膜上に所定の液体に溶解する犠牲膜を形成する工程と、前記犠牲膜上に所定のパターンを有するエッチングマスクを形成する工程と、前記所定のパターンを有するエッチングマスクが形成されたデバイス用構造体をエッチング処理し、前記犠牲膜、及び前記絶縁膜にかけて配線のための溝を形成する工程と、前記絶縁膜を浸食しない液体、又は雰囲気で前記配線のための溝が形成されたデバイス用構造体を処理し、前記エッチングマスクに孔及びクラックを発生させる工程と、前記犠牲膜を溶解し易く、前記絶縁膜を溶解し難い液体を用いて前記犠牲膜を溶解し、前記エッチングマスクを前記配線のための溝が形成されたデバイス用構造体から剥離する工程と、を有し、前記絶縁膜は多孔質低誘電体材料であり、前記絶縁膜を浸食しない液体、又は雰囲気で前記配線のための溝が形成されたデバイス用構造体を処理する工程は、前記配線のための溝が形成されたデバイス用構造体を過酸化水素の薬液、又はアミン系の薬液で処理する工程を有することを特徴とするデバイス用溝構造体の製造方法、もしくは前記絶縁膜は緻密質低誘電体材料であり、前記絶縁膜を浸食しない液体、又は雰囲気で前記配線のための溝が形成されたデバイス用構造体を処理する工程は、前記配線のための溝が形成されたデバイス用構造体をオゾンと水蒸気を含む処理ガスで処理する工程を有することを特徴とするデバイス用溝構造体の製造方法、が提供される。
【0010】
また、本発明によれば、配線のための溝を有するデバイス用溝構造体の製造方法であって、基板上に絶縁膜を形成する工程と、前記絶縁膜上に所定の液体に溶解する犠牲膜を形成する工程と、前記犠牲膜上に反射防止膜を形成する工程と、前記反射防止膜上にレジスト膜を形成する工程と、前記レジスト膜を所定のパターンで露光し、その後に現像処理して、前記レジスト膜に所定の回路パターンを形成する工程と、前記所定の回路パターンを有するレジスト膜が形成されたデバイス用構造体をエッチング処理し、前記反射防止膜、前記犠牲膜、及び前記絶縁膜にかけて配線のための溝を形成する工程と、前記絶縁膜を浸食しない液体、又は雰囲気で前記配線のための溝が形成されたデバイス用構造体を処理し、前記レジスト膜及び前記反射防止膜に孔及びクラックを発生させる工程と、前記犠牲膜を溶解し易く、前記絶縁膜を溶解し難い液体を用いて前記犠牲膜を溶解し、前記レジスト膜及び前記レジスト膜を前記配線のための溝が形成されたデバイス用構造体から剥離する工程と、を有し、前記絶縁膜は多孔質低誘電体材料であり、前記絶縁膜を浸食しない液体、又は雰囲気で前記配線のための溝が形成されたデバイス用構造体を処理する工程は、前記配線のための溝が形成されたデバイス用構造体を過酸化水素の薬液、又はアミン系の薬液で処理する工程を有することを特徴とするデバイス用溝構造体の製造方法、もしくは前記絶縁膜は緻密質低誘電体材料であり、前記絶縁膜を浸食しない液体、又は雰囲気で前記配線のための溝が形成されたデバイス用構造体を処理する工程は、前記配線のための溝が形成されたデバイス用構造体をオゾンと水蒸気を含む処理ガスで処理する工程を有することを特徴とするデバイス用溝構造体の製造方法、が提供される。
【0011】
このようなデバイス用溝構造体の製造方法によれば、エッチング処理後に犠牲膜を溶解することによって、絶縁膜に損傷を与えることなく、絶縁膜上の不用な膜を簡単に剥離することができる。これにより形状精度の高い配線のための溝を形成することができる。また、処理のスループットが向上し、生産コストを下げることができる。
【0012】
【発明の実施の形態】
以下に本発明の実施の形態について図面を参照しながら詳細に説明する。ここでは、多孔質な低誘電率の絶縁膜(多孔質low−k膜)にダマシン構造の溝配線要素が形成された半導体デバイスを製造する場合について説明することとする。図1は、多孔質low−k膜の形成や多孔質low−k膜へのビアホールの形成に用いられるダマシン形成システムの概略構成を示す説明図であり、図2は図1に示すダマシン形成システムが備えているSODシステムの概略平面図であり、図3はSODシステムの概略側面図であり、図4はSODシステム内に装着された処理ユニット群の側面図である。
【0013】
このダマシン形成システムは、SODシステム1と、レジスト塗布/現像システム2と、露光装置3と、エッチャー4と、洗浄システム5と、レジスト変質システム6から構成されており、これらシステムと装置の間でウエハWを搬送することができるようになっている。SODシステム1は、後に詳細に説明するように、ウエハWに多孔質low−k膜や犠牲膜を形成するために用いられる。
【0014】
レジスト塗布/現像システム2は、ウエハWにフォトレジスト液を塗布してレジスト膜を成膜するレジスト塗布処理ユニットと、ウエハWに反射防止膜(BARC)を成膜するBARC塗布処理ユニットと、露光装置3において所定のパターンで露光されたレジスト膜を現像処理する現像処理ユニットと、レジスト膜が成膜されたウエハWや露光処理されたウエハW、現像処理が施されたウエハW、反射防止膜が成膜されたウエハWをそれぞれ熱的に処理する熱的処理ユニット等を有している。
【0015】
露光装置3は、レジスト膜が形成されたウエハWに所定の回路パターンを露光する。エッチャー4は、ウエハW上に形成された種々の膜にエッチング処理を施すために用いられる。また洗浄システム5は、半導体デバイスの製造工程で不用となったレジスト膜や反射防止膜(BARC)等をウエハWから剥離するレジスト除去ユニットやエッチング後の残渣を除去する残渣除去ユニット等を備えている。
【0016】
レジスト変質システム6は、洗浄システム5のレジスト除去ユニットにおいてレジスト膜や反射防止膜(BARC)等をウエハWから剥離する際の前処理を行う2種類の処理ユニットを具備している。その一方は、ウエハWをオゾンガス(O)と水蒸気との混合ガスで処理して、レジスト膜や反射防止膜(BARC)等に損傷を与え、レジスト除去ユニットで使用される洗浄液が犠牲膜へ浸透し易くなるように処理するVOSユニットである。他方は、ウエハWを所定の薬液で処理することによってレジスト膜や反射防止膜(BARC)等に損傷を与え、レジスト除去ユニットで使用される洗浄液が犠牲膜へ浸透し易くなるように処理する薬液処理ユニットである。
【0017】
SODシステム1についてより詳細に説明する。SODシステム1は、大略的に、処理部7と、サイドキャビネット8と、キャリアステーション(CSB)9とを有している。処理部7には、図2および図3に示すように、手前側上部に塗布処理ユニット(SCT)11・12が設けられている。塗布処理ユニット(SCT)11・12は、ウエハWにスピンコートにより塗布膜を形成するために、ウエハWを略水平に保持するスピンチャックと、スピンチャックを鉛直方向軸回りに回転させる回転機構と、スピンチャックに保持されたウエハWに薬液を供給する薬液供給装置を有する。
【0018】
例えば、塗布処理ユニット(SCT)11は多孔質low−k膜の塗布形成に用いられ、塗布処理ユニット(SCT)12は犠牲膜の塗布形成に用いられる。ここで犠牲膜とは、他の膜の特性に悪影響を与えることなく、処理工程を円滑に進めるため一時的に形成される膜であって、所定の処理が終了した後に除去される膜をいう。なお、レジスト塗布/現像システム2が備えるレジスト塗布処理ユニットとBARC塗布処理ユニットは、これら塗布処理ユニット(SCT)11・12と同様の構成を有する。
【0019】
これら塗布処理ユニット(SCT)11・12の下方には塗布処理ユニット(SCT)11・12で用いられる薬液やこの薬液を塗布処理ユニット(SCT)11・12へ送るためのポンプ等を内蔵したケミカルユニット13・14が設けられている。
【0020】
処理部7の中央部には、図2に示すように、複数の処理ユニットを多段に積層してなる処理ユニット群16・17が設けられ、これらの間に、昇降して半導体ウエハ(ウエハ)Wを搬送するための主ウエハ搬送装置18が設けられている。
【0021】
主ウエハ搬送装置18は、Z方向に延在し、垂直壁51a・51bおよびこれらの間の側面開口部51cを有する筒状支持体51と、その内側に筒状支持体51に沿ってZ方向に昇降自在に設けられたウエハ搬送体52とを有している。筒状支持体51はモータ53の回転駆動力によって回転可能となっており、それに伴ってウエハ搬送体52も一体的に回転されるようになっている。
【0022】
ウエハ搬送体52は、搬送基台54と、搬送基台54に沿って前後に移動可能な3本のウエハ搬送アーム55・56・57とを備えており、ウエハ搬送アーム55〜57は、筒状支持体51の側面開口部51cを通過可能な大きさを有している。これらウエハ搬送アーム55〜57は、搬送基台54内に内蔵されたモータおよびベルト機構によりそれぞれ独立して進退移動することが可能となっている。ウエハ搬送体52は、モータ58によってベルト59を駆動させることにより昇降するようになっている。なお、符号40は駆動プーリー、41は従動プーリーである。
【0023】
左側の処理ユニット群16は、図4に示すように、その上側から順に低温用のホットプレートユニット(LHP)19と、2個のキュア(硬化)処理ユニット(DLC)20と、2個のエージングユニット(DAC)21とが積層されて構成されている。また右側の処理ユニット群17は、その上から順に2個のベーク処理ユニット(DLB)22と、低温用のホットプレートユニット(LHP)23と、2個のクーリングプレートユニット(CPL)24と、受渡ユニット(TRS)25と、クーリングプレートユニット(CPL)26とが積層されて構成されている。なお、受渡ユニット(TRS)25は、クーリングプレートの機能を兼ね備えることが可能である。また、ベーク処理ユニット(DLB)22に代えて高温用のホットプレートユニット(OHP)を設けることができる。
【0024】
サイドキャビネット8は、バブラー(Bub)27と各ユニットから排出される排気ガスの洗浄のためのトラップ(TRAP)28を有している。またバブラー(Bub)27の下方には、電力供給源(図示せず)と、純水やアンモニア(NH)ガス等を貯留するための薬液室(図示せず)と、SODシステムにおいて使用された処理液の廃液を排出するためのドレイン29とが設けられている。
【0025】
キャリアステーション(CSB)9は、ウエハWが収容されたカセットを載置する載置台(図示せず)と、この載置台に載置されたカセットと処理部7に設けられた受渡ユニット(TRS)25との間でウエハWの搬送を行うウエハ搬送装置(図示せず)を有している。
【0026】
上記のように構成されたSODシステムにおいて、シルク法およびスピードフィルム法によりウエハWにlow−k膜を形成する場合には、一般的には、ウエハWを、クーリングプレートユニット(CPL)24・26、塗布処理ユニット(SCT)12(アドヒージョンプロモータの塗布)、低温用のホットプレートユニット(LHP)19・23、塗布処理ユニット(SCT)11(本薬液の塗布)、低温用のホットプレートユニット(LHP)19・23、ベーク処理ユニット(DLB)22(または高温用のホットプレートユニット(OHP))、キュア処理ユニット(DLC)20の順序で搬送し、処理する。
【0027】
このように構成されたダマシン形成システムを用いて、シングルダマシン構造の溝配線要素を備える半導体デバイスを製造する方法について以下に説明する。図5は半導体デバイスの製造工程の一実施形態を示すフローチャートである。また、図6はウエハWにシングルダマシン構造の溝配線要素が形成される過程を示した概略説明図である。
【0028】
最初に、ウエハWに形成された絶縁膜60の表面部分にパターニングされた下部配線61をバリアメタル層61aを介して形成する(ステップ1、図6(a))。
【0029】
下部配線61の材質に限定はないが、一般的には、銅(Cu)配線またはアルミニウム(Al)配線である。また、下部配線61はウエハWに直接に設けられた配線に限られず、例えば、ダマシン構造を有する溝配線要素の表面側に形成されたトレンチであってもよい。
【0030】
次に、SODシステム1を用いて、下部配線61を含む絶縁膜60上に多孔質low−k膜62を形成する(ステップ2、図6(b))。具体的には、塗布処理ユニット(SCT)11に設けられたスピンチャックにウエハWを保持し、このウエハWの表面に薬液を供給してスピンチャックを回転させることによってウエハWの表面に薬液を拡げて塗布膜を形成し、次いでこのウエハWを低温用のホットプレートユニット(LHP)19・23、ベーク処理ユニット(DLB)22、キュア処理ユニット(DLC)20の順序で搬送し、各ユニットにおいて熱処理する。薬液を塗布して形成された塗布膜を熱処理する過程で、塗布膜は多孔質化され、多孔質low−k膜62が得られる。
【0031】
なお、ベーク処理ユニット(DLB)22における処理温度は、低温用のホットプレートユニット(LHP)19・23における処理温度よりも高く、キュア処理ユニット(DLC)20における処理温度よりも低くなるようにする。つまり、low−k膜の熱処理は、低温で蒸発する成分から順に蒸発させることによって行う。これにより多孔質low−k膜62の性状を良好な状態とすることができる。
【0032】
続いて、多孔質low−k膜62の表面に犠牲膜63を形成する(ステップ3、図6(c))。犠牲膜63の形成は、SODシステム1に備えられた犠牲膜塗布処理ユニットを用いて行われる。具体的には、塗布処理ユニット(SCT)12に設けられたスピンチャックにウエハWを保持し、このウエハWの表面に薬液を供給し、スピンチャックを回転させることによってウエハWの表面に薬液を拡げて塗布膜を形成し、次いでこのウエハWを低温用のホットプレートユニット(LHP)19・23、ベーク処理ユニット(DLB)22の順序で搬送し、各ユニットにおいて熱処理する。犠牲膜63の材料としては、SiO系材料またはゼラチン等の水溶性材料が好適に用いられる。
【0033】
なお、犠牲膜63の熱処理は、後に犠牲膜63の表面に形成する反射防止膜(BARC)64の薬液塗布時および塗布膜の熱処理時に、犠牲膜63と反射防止膜(BARC)64との間に混合中間層が形成されることのないように、反射防止膜(BARC)64の熱処理温度と同等またはそれ以上の温度で行うことが好ましい。
【0034】
また、後述するように、犠牲膜63はビアホール62aの形成後に所定の洗浄液によって溶解される必要がある。このために、犠牲膜63を形成する際の熱処理の後において、犠牲膜63は所定の洗浄液に対する溶解性を保持していることが必要である。さらに、犠牲膜63の材料としてSiO系材料を使用し、かつ、多孔質low−k膜62もSiO系材料である場合には、犠牲膜63は所定の洗浄液に溶解し易いが、多孔質low−k膜62はその洗浄液に溶解し難くなるような、犠牲膜材料と洗浄液との組合せを選択する。
【0035】
また、犠牲膜63としてゼラチン膜を用いる場合には、ゼラチンが溶解している水溶液(ゼラチン水溶液)は、その温度が所定の温度よりも低くなるとゲル化して流動性が低下することに注意する必要がある。つまり、ゼラチン水溶液をウエハWにスピンコートして均一な厚みのゼラチン膜を形成する際には、ゼラチン水溶液の温度が所定値よりも低くならないように、ゼラチン水溶液および/またはウエハWの温度管理を十分に行うことが好ましい。
【0036】
犠牲膜63が形成されたウエハWはレジスト塗布/現像システム2に搬送されて、そこで犠牲膜63上に反射防止膜(BARC)64が形成される(ステップ4、図6(d))。この反射防止膜(BARC)64の形成手法は、犠牲膜63の形成手法と同様である。
【0037】
次に、反射防止膜(BARC)64上にレジスト膜65をスピンコートにより形成し(ステップ5、図6(e))、さらにレジスト膜に所定の回路パターンを形成する(ステップ6、図6(f))。続いて、ウエハWはエッチャー4に搬送されて、そこでエッチング処理が行われる(ステップ7、図6(g))。こうして、下部配線61に達するビアホール62aが形成される。
【0038】
エッチング処理の終了したウエハWは、レジスト変質システム6へ搬送される。レジスト変質システム6では、例えば、薬液処理ユニットを用いて、多孔質low−k膜62を浸食しない所定濃度の過酸化水素水等の薬液でウエハWを処理する。これによってレジスト膜65や反射防止膜(BARC)64に孔やクラックが発生する(ステップ8、図6(h))。この孔やクラックは、所定の洗浄液でウエハWを処理する次工程(ステップ9)の際に、洗浄液を犠牲膜63へ浸透させて犠牲膜63の溶解を促進する役割を果たす。
【0039】
このステップ8の処理は、複数枚のウエハWを薬液に浸漬して所定時間保持する方法や、1枚のウエハWを略水平姿勢に保持してウエハWの表面に薬液を液盛りし、所定時間保持する方法、回転するウエハW(1枚または複数を問わない)に薬液をスプレー噴射して処理する方法等が用いられる。これらの各方法においては、例えば50℃〜60℃に加温された薬液を用いることも好ましく、これによりスループットを向上させることができる。
【0040】
次に、ウエハWはレジスト変質システム6から洗浄システム5に搬送される。洗浄システム5においては、犠牲膜63を洗浄液で溶解することによって犠牲膜63上に形成された反射防止膜(BARC)64とレジスト膜65をウエハWから剥離させる(ステップ9)。洗浄液はレジスト膜65と反射防止膜(BARC)64に形成された孔等から犠牲膜63へと浸透して犠牲膜63を溶解し、また、犠牲膜63の側面(エッチング処理によって形成された溝側)から犠牲膜63を溶解する。これにより、ステップ8の処理が終了したウエハWは、図6(i)に示すように、多孔質low−k膜62にビアホール62aが形成された状態となる。
【0041】
このステップ9の処理において、犠牲膜63がSiO系の膜である場合には、例えば、希フッ酸、フッ化アンモニウム系薬液、燐酸アンモニウム系薬液、蓚酸アンモニウム系薬液、酢酸アンモニウム系薬液のいずれかが洗浄液として好適に使用される。
【0042】
一方、犠牲膜63がゼラチン膜等の水溶性の膜である場合には、洗浄液として純水を使用することができる。洗浄液として純水を用いた場合には、純水は希フッ酸等の薬液よりも低コストであるために、処理コストを低減することができる。また純水は有害物質を含まないために処理上も安全である。さらに、洗浄液(純水)に混入した反射防止膜(BARC)64とレジスト膜65は水に溶解しないために、これらをフィルターや沈降槽により分離することが容易である。これにより分離されたレジスト膜65等の廃棄処理を、環境に配慮しながら、容易に行うことができる。純水の代わりとして、活性化された水やオゾン水等の機能水を用いることも好ましい。これにより犠牲膜63の溶解を速めることができる。
【0043】
ステップ9の処理は、ステップ8の処理と同様に、複数のウエハWを同時に処理するバッチ式で行ってもよく、ウエハWを1枚ずつ処理する枚葉式で行ってもよい。つまり、バッチ式処理の場合には、例えば、略平行に所定間隔で並べられたウエハWを、洗浄液が貯留されたタンクの中へ収容して所定時間保持することにより、犠牲膜63を溶解する方法を用いることができる。これにより反射防止膜(BARC)64とレジスト膜65がウエハWから剥離する。ここで、タンク内の洗浄液には超音波を印加したり、洗浄液を撹拌等することも好ましい。
【0044】
また、枚葉式処理の場合には、ウエハWの表面に洗浄液のパドルを形成して所定時間保持し、その後にウエハWを回転させながら洗浄液を噴射する方法や、常にウエハWに洗浄液をスプレー噴射しながらウエハWを回転させる方法等を用いることによって、犠牲膜63を溶解して反射防止膜(BARC)64を除去することができる。この枚葉式処理の場合には、反射防止膜(BARC)64が除去された後に連続してウエハWの水洗処理とスピン乾燥処理を行うことができる。
【0045】
このようにして犠牲膜63を溶解し、反射防止膜(BARC)64を剥離させる方法を使用した場合には、レジスト膜65と反射防止膜(BARC)64を1つの処理で同時に除去することができるために、スループットを向上させることができる。また、多孔質low−k膜62に損傷を与えないために、ビアホール62aの形状精度を高く保持することができる。
【0046】
なお、犠牲膜63が水溶性であり、かつ、先のレジスト変質システム6におけるステップ8の処理において過酸化水素水を用いる場合には、ステップ8とステップ9は共に水系の処理液を使用することになるために、洗浄システム5において過酸化水素水と純水との供給を切り替えることができるようにしておけば、ウエハWをエッチャー4から洗浄システム5へ搬送し、そこでステップ8の処理とステップ9の処理を連続して行うことも可能である。この場合には、ダマシン形成システムのフットプリントが縮小される。
【0047】
ステップ9の処理が終了したウエハWにはその後に水洗処理と乾燥処理が施される(ステップ10)。次いで、ステップ9の終了したウエハWに対しては、ビアホール62aの内壁にCVD法等によりバリアメタル層(図示せず)を形成し、その後にCVD法等を用いてビアホール62aに導電性材料が埋め込まれるように薄膜を形成し、さらにCMP法等による平坦化処理を行う(ステップ11)。こうして下部配線61とビアホール62aとが導通するプラグ69が形成される(図6(j))。
【0048】
次に、本発明をデュアルダマシン法に適用した場合について説明する。図7はデュアルダマシン法による溝配線要素の形成工程を示す説明図である。図7(a)は先に図6(i)に示した状態と同じであり、多孔質low−k膜62にビアホール62aが形成された状態を示している。この状態から、デュアルダマシン法では、ビアホール62aを導電性材料で埋設せずに、多孔質low−k膜62上に犠牲膜71を形成する(図7(b))。このとき犠牲膜71はビアホール62aをも覆う。
【0049】
続いて、犠牲膜71上に反射防止膜(BARC)72を形成し、さらにその上にレジスト膜73を形成した後に、レジスト膜73を所定のパターンで露光、現像してパターニングする(図7(c))。次に、多孔質low−k膜62の上部が一定高さだけ削られるようにウエハWをエッチング処理する(図7(d))。
【0050】
次いで、例えば、過酸化水素水でウエハWを処理して、レジスト膜65と反射防止膜(BARC)64に孔等を形成した後に、ウエハWを所定の洗浄液で処理することによって犠牲膜71を溶解すると、図7(e)に示すように、反射防止膜(BARC)72とレジスト膜73がウエハWから剥離し、かつ、ビアホール62b内からも犠牲膜71が除去される。こうして、ビアホール62aとトレンチ62bが形成される。
【0051】
続いてウエハWを水洗処理し、乾燥処理した後に、ビアホール62aおよびトレンチ62bの内壁にCVD法等によりバリアメタル層(図示せず)を形成し、その後にメッキとPVD法等を用いてビアホール62aおよびトレンチ62bが導電性材料で埋め込まれるように薄膜を形成し、さらにCMP法等による平坦化処理を行う。これにより下部配線61とビアホール62aおよびトレンチ62bが導通するプラグ69´が形成される(図7(f))。
【0052】
上述した図7(a)から図7(e)に示す状態に至るまでの従来の処理工程は、犠牲膜71を形成することなく、絶縁膜62上に反射防止膜(BARC)72とレジスト膜73を形成してレジスト膜73をパターニングし、その後にエッチング処理、薬液によるレジスト膜73の除去、酸素励起プラズマによるアッシング処理による反射防止膜(BARC)72の除去、を行うというものであった。このような方法では、エッチング後のビアホール62a内にポリマー残渣が発生し、またアッシング処理時にビアホール62a周りの多孔質low−k膜62が損傷を受ける等の問題がある。
【0053】
しかし、上述した犠牲膜71を用いる方法によれば、アッシング処理を行わないために多孔質low−k膜62のビアホール62a周りが損傷することがない。これによりビアホール62aとトレンチ62bを寸法精度よく形成することができる。これによりひいてはデバイスの品質を高く保持することができる。
【0054】
以上、本発明の実施の形態について説明してきたが、本発明はこのような形態に限定されるものではない。例えば、上記説明においては、洗浄液による犠牲膜の溶解速度を速め、また、犠牲膜を均一に除去するために、犠牲膜を洗浄液によって溶解する処理の前に、レジスト膜と反射防止膜(BARC)を過酸化水素水で処理する場合について説明したが、犠牲膜の溶解が犠牲膜の側面から進むことによって十分にレジスト膜と反射防止膜(BARC)とを剥離させることができる場合には、過酸化水素水等による処理を省いてもよい。
【0055】
また、絶縁膜として多孔質low−k膜を形成した場合について説明したが、絶縁膜は従来から使用されている緻密質のlow−k膜であってもよい。緻密質のlow−k膜としては、ポリオルガノシロキサン架橋ビスベンゾシクロブテン樹脂(BCB)やDowChemical社製のSiLK(商品名)、Honeywell社製のFLARE(商品名)等のポリアリレンエーテル樹脂(PAE)、メチルシルセスキオキサン(MSQ)等の有機ポリシロキサン樹脂等を挙げることができる。
【0056】
このような緻密質のlow−k膜を用いた場合であっても、レジスト膜を溶剤によって除去していた従来の処理に代えて本発明を用いることにより、レジスト膜と反射防止膜(BARC)の除去を同時に行う処理を行うことができる。これにより、ビアホールに導電性材料を埋設した後のエッチング処理においては、従来必要とされていた反射防止膜(BARC)の除去処理を行う必要がなくなるために、スループットを向上させることができる。
【0057】
また、緻密質のlow−k膜を用いた場合には、過酸化水素水等の薬液による処理に代えて、オゾンガスと水蒸気の混合ガス雰囲気でウエハWを処理することによって、レジスト膜と反射防止膜(BARC)に孔を形成することが可能である。これによって、その後の洗浄処理では、レジスト膜と反射防止膜(BARC)に形成された孔から犠牲膜への洗浄液の浸透が促進され、犠牲膜の溶解が速められる。また、犠牲膜の剥離ムラの発生を防止することができる。なお、一般的に多孔質のlow−k膜はオゾンガスと水蒸気の混合ガス雰囲気に晒されると劣化するが、オゾンガスと水蒸気の混合ガスに対して耐食性を有する多孔質low−k膜であれば、同処理方法を用いることができる。
【0058】
上記説明では、レジスト膜と反射防止膜(BARC)に孔等を形成する薬液として過酸化水素水を例示したが、同処理に用いるその他の薬液として、アミン系薬液を挙げることができる。但し、一般的に多孔質low−k膜はアミン系薬液に溶解し易いために、アミン系薬液は、緻密質low−k膜等のアミン系薬液に対して耐食性を有する絶縁膜が設けられた場合に用いられる。
【0059】
また、上記説明においては、多孔質low−k膜をスピンコート法によって形成した場合を示したが、多孔質low−k膜等の絶縁膜は、CVD法等の別の方法によって形成してもよい。また、犠牲膜や反射防止膜(BARC)の成膜には、スピンコート以外の塗布方法を用いてもよい。上記説明においてはレジスト膜の下地に反射防止膜(BARC)を形成した形態について説明したが、犠牲膜上に反射防止膜(BARC)を形成することなく、犠牲膜上に直接にレジスト膜を形成する工程を用いてもよい。基板は半導体ウエハに限定されるものではなく、各種基板、例えば、LCDガラス基板やセラミックス基板であってもよい。
【0060】
【発明の効果】
上述の通り、本発明によれば、ダマシン構造等の溝配線要素を形成する際に、絶縁膜に損傷を与えることなく、ビアホールの形状精度を保持したまま、絶縁膜上の不用な膜を簡単に剥離することができる。これにより形状精度に優れた溝配線を形成することが可能となり、製造されるデバイスの信頼性が高められる。また不良品の発生を抑制することもできる。さらに、処理のスループットを向上させることができるために生産コストを下げることができる等、本発明は種々の顕著な効果を奏する。
【図面の簡単な説明】
【図1】絶縁膜の形成等に用いられるダマシン形成システムの概略構成を示す説明図。
【図2】ダマシン形成システムが備えているSODシステムの概略平面図。
【図3】SODシステムの概略側面図。
【図4】SODシステム内に装着された処理ユニット群の側面図。
【図5】ウエハへ溝配線要素を形成する工程の一実施形態を示すフローチャート。
【図6】ウエハへ溝配線要素を形成する工程の一実施形態を示す説明図。
【図7】ウエハへ溝配線要素を形成する工程の別の実施形態を示す説明図。
【図8】従来のダマシン法による半導体デバイスの製造工程の一例を示す説明図。
【符号の説明】
1;SODシステム
2;レジスト塗布/現像システム
3;露光装置
4;エッチャー
5;洗浄システム
11・12;塗布処理ユニット(SCT)
61;下部配線
62;多孔質low−k膜
62a;ビアホール
62b;トレンチ
63;犠牲膜
64;反射防止膜(BARC)
65;レジスト膜
69・69´;プラグ
W;ウエハ

Claims (7)

  1. 配線のための溝を有するデバイス用溝構造体の製造方法であって、
    基板上に絶縁膜を形成する工程と、
    前記絶縁膜上に所定の液体に溶解する犠牲膜を形成する工程と、
    前記犠牲膜上に所定のパターンを有するエッチングマスクを形成する工程と、
    前記所定のパターンを有するエッチングマスクが形成されたデバイス用構造体をエッチング処理し、前記犠牲膜、及び前記絶縁膜にかけて配線のための溝を形成する工程と、
    前記絶縁膜を浸食しない液体、又は雰囲気で前記配線のための溝が形成されたデバイス用構造体を処理し、前記エッチングマスクに孔及びクラックを発生させる工程と、
    前記犠牲膜を溶解し易く、前記絶縁膜を溶解し難い液体を用いて前記犠牲膜を溶解し、前記エッチングマスクを前記配線のための溝が形成されたデバイス用構造体から剥離する工程と、
    を有し、
    前記絶縁膜は多孔質低誘電体材料であり、前記絶縁膜を浸食しない液体、又は雰囲気で前記配線のための溝が形成されたデバイス用構造体を処理する工程は、前記配線のための溝が形成されたデバイス用構造体を過酸化水素の薬液、又はアミン系の薬液で処理する工程を有することを特徴とするデバイス用溝構造体の製造方法。
  2. 配線のための溝を有するデバイス用溝構造体の製造方法であって、
    基板上に絶縁膜を形成する工程と、
    前記絶縁膜上に所定の液体に溶解する犠牲膜を形成する工程と、
    前記犠牲膜上に所定のパターンを有するエッチングマスクを形成する工程と、
    前記所定のパターンを有するエッチングマスクが形成されたデバイス用構造体をエッチング処理し、前記犠牲膜、及び前記絶縁膜にかけて配線のための溝を形成する工程と、
    前記絶縁膜を浸食しない液体、又は雰囲気で前記配線のための溝が形成されたデバイス用構造体を処理し、前記エッチングマスクに孔及びクラックを発生させる工程と、
    前記犠牲膜を溶解し易く、前記絶縁膜を溶解し難い液体を用いて前記犠牲膜を溶解し、前記エッチングマスクを前記配線のための溝が形成されたデバイス用構造体から剥離する工程と、
    を有し、
    前記絶縁膜は緻密質低誘電体材料であり、前記絶縁膜を浸食しない液体、又は雰囲気で前記配線のための溝が形成されたデバイス用構造体を処理する工程は、前記配線のための溝が形成されたデバイス用構造体をオゾンと水蒸気を含む処理ガスで処理する工程を有することを特徴とするデバイス用溝構造体の製造方法。
  3. 配線のための溝を有するデバイス用溝構造体の製造方法であって、
    基板上に絶縁膜を形成する工程と、
    前記絶縁膜上に所定の液体に溶解する犠牲膜を形成する工程と、
    前記犠牲膜上に反射防止膜を形成する工程と、
    前記反射防止膜上にレジスト膜を形成する工程と、
    前記レジスト膜を所定のパターンで露光し、その後に現像処理して、前記レジスト膜に所定の回路パターンを形成する工程と、
    前記所定の回路パターンを有するレジスト膜が形成されたデバイス用構造体をエッチング処理し、前記反射防止膜、前記犠牲膜、及び前記絶縁膜にかけて配線のための溝を形成する工程と、
    前記絶縁膜を浸食しない液体、又は雰囲気で前記配線のための溝が形成されたデバイス用構造体を処理し、前記レジスト膜及び前記反射防止膜に孔及びクラックを発生させる工程と、
    前記犠牲膜を溶解し易く、前記絶縁膜を溶解し難い液体を用いて前記犠牲膜を溶解し、前記レジスト膜及び前記レジスト膜を前記配線のための溝が形成されたデバイス用構造体から剥離する工程と、
    を有し、
    前記絶縁膜は多孔質低誘電体材料であり、前記絶縁膜を浸食しない液体、又は雰囲気で前記配線のための溝が形成されたデバイス用構造体を処理する工程は、前記配線のための溝が形成されたデバイス用構造体を過酸化水素の薬液、又はアミン系の薬液で処理する工程を有することを特徴とするデバイス用溝構造体の製造方法。
  4. 配線のための溝を有するデバイス用溝構造体の製造方法であって、
    基板上に絶縁膜を形成する工程と、
    前記絶縁膜上に所定の液体に溶解する犠牲膜を形成する工程と、
    前記犠牲膜上に反射防止膜を形成する工程と、
    前記反射防止膜上にレジスト膜を形成する工程と、
    前記レジスト膜を所定のパターンで露光し、その後に現像処理して、前記レジスト膜に所定の回路パターンを形成する工程と、
    前記所定の回路パターンを有するレジスト膜が形成されたデバイス用構造体をエッチング処理し、前記反射防止膜、前記犠牲膜、及び前記絶縁膜にかけて配線のための溝を形成する工程と、
    前記絶縁膜を浸食しない液体、又は雰囲気で前記配線のための溝が形成されたデバイス用構造体を処理し、前記レジスト膜及び前記反射防止膜に孔及びクラックを発生させる工程と、
    前記犠牲膜を溶解し易く、前記絶縁膜を溶解し難い液体を用いて前記犠牲膜を溶解し、前記レジスト膜及び前記レジスト膜を前記配線のための溝が形成されたデバイス用構造体から剥離する工程と、
    を有し、
    前記絶縁膜は緻密質低誘電体材料であり、前記絶縁膜を浸食しない液体、又は雰囲気で前記配線のための溝が形成されたデバイス用構造体を処理する工程は、前記配線のための溝が形成されたデバイス用構造体をオゾンと水蒸気を含む処理ガスで処理する工程を有することを特徴とするデバイス用溝構造体の製造方法。
  5. 前記犠牲膜はSiO系薄膜であり、かつ、前記犠牲膜を溶解し易く、前記絶縁膜を溶解し難い液体は、希フッ酸、フッ化アンモニウム系薬液、燐酸アンモニウム系薬液、蓚酸アンモニウム系薬液、酢酸アンモニウム系薬液のいずれかであることを特徴とする請求項1から請求項4のいずれか1項に記載のデバイス用溝構造体の製造方法。
  6. 前記犠牲膜はゼラチン膜であり、前記犠牲膜を溶解し易く、前記絶縁膜を溶解し難い液体は水、又は機能水であることを特徴とする請求項1から請求項4のいずれか1項に記載のデバイス用溝構造体の製造方法。
  7. 前記配線のための溝が形成されたデバイス用構造体は半導体ウエハであり、前記絶縁膜は前記半導体ウエハの表面に形成された金属薄膜の回路パターン上に形成されていることを特徴とする請求項1から請求項6のいずれか1項に記載のデバイス用溝構造体の製造方法。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100598038B1 (ko) * 2004-02-25 2006-07-07 삼성전자주식회사 다층 반사 방지막을 포함하는 고체 촬상 소자 및 그 다층반사 방지막의 제조 방법
US7286833B2 (en) * 2004-02-27 2007-10-23 Airespace, Inc. Selective termination of wireless connections to refresh signal information in wireless node location infrastructure
US7205938B2 (en) * 2004-03-05 2007-04-17 Airespace, Inc. Wireless node location mechanism responsive to observed propagation characteristics of wireless network infrastructure signals
US7433696B2 (en) * 2004-05-18 2008-10-07 Cisco Systems, Inc. Wireless node location mechanism featuring definition of search region to optimize location computation
JP4553113B2 (ja) * 2004-06-10 2010-09-29 信越化学工業株式会社 多孔質膜形成用組成物、パターン形成方法、及び多孔質犠性膜
US7482281B2 (en) 2005-09-29 2009-01-27 Tokyo Electron Limited Substrate processing method
US7511317B2 (en) * 2006-06-09 2009-03-31 International Business Machines Corporation Porous silicon for isolation region formation and related structure
US7678199B2 (en) * 2006-09-06 2010-03-16 Tokyo Electron Limited Substrate cleaning method
US7829369B2 (en) * 2007-07-12 2010-11-09 Aptina Imaging Corporation Methods of forming openings
US20090241995A1 (en) * 2008-03-31 2009-10-01 Tokyo Electron Limited Substrate cleaning method and apparatus
JP5381388B2 (ja) * 2009-06-23 2014-01-08 東京エレクトロン株式会社 液処理装置
DE102009044390B4 (de) * 2009-11-02 2014-06-26 Hanwha Q.CELLS GmbH Herstellungsverfahren und Herstellungsvorrichtung zur Herstellung eines Halbleiterkristallkörpers
KR101884824B1 (ko) 2011-09-07 2018-08-03 삼성디스플레이 주식회사 박막 트랜지스터 및 그 제조 방법

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5151388A (en) * 1991-05-07 1992-09-29 Hughes Aircraft Company Flip interconnect
IT1255297B (it) * 1992-05-26 1995-10-26 Marco Rigamonti Films o lastre antigoccia a base di polimeri acrilici e processo per la loro preparazione
US5464480A (en) * 1993-07-16 1995-11-07 Legacy Systems, Inc. Process and apparatus for the treatment of semiconductor wafers in a fluid
US6245155B1 (en) * 1996-09-06 2001-06-12 Arch Specialty Chemicals, Inc. Method for removing photoresist and plasma etch residues
US7064088B2 (en) * 1998-02-05 2006-06-20 Asm Japan K.K. Method for forming low-k hard film
US6881683B2 (en) * 1998-02-05 2005-04-19 Asm Japan K.K. Insulation film on semiconductor substrate and method for forming same
US6514880B2 (en) * 1998-02-05 2003-02-04 Asm Japan K.K. Siloxan polymer film on semiconductor substrate and method for forming same
US6030541A (en) * 1998-06-19 2000-02-29 International Business Machines Corporation Process for defining a pattern using an anti-reflective coating and structure therefor
US6083835A (en) * 1998-07-24 2000-07-04 Taiwan Semiconductor Manufacturing Company Self-passivation of copper damascene
JP3869566B2 (ja) * 1998-11-13 2007-01-17 三菱電機株式会社 フォトレジスト膜除去方法および装置
JP3671389B2 (ja) * 1999-12-03 2005-07-13 三菱電機株式会社 基板処理方法および装置
US6340822B1 (en) * 1999-10-05 2002-01-22 Agere Systems Guardian Corp. Article comprising vertically nano-interconnected circuit devices and method for making the same
US6355555B1 (en) * 2000-01-28 2002-03-12 Advanced Micro Devices, Inc. Method of fabricating copper-based semiconductor devices using a sacrificial dielectric layer
US6815329B2 (en) * 2000-02-08 2004-11-09 International Business Machines Corporation Multilayer interconnect structure containing air gaps and method for making
US6663786B2 (en) * 2001-06-14 2003-12-16 International Business Machines Corporation Structure having embedded flush circuitry features and method of fabricating
KR100490575B1 (ko) * 2001-08-03 2005-05-17 야마하 가부시키가이샤 귀금속 박막 패턴 형성방법
US6555467B2 (en) * 2001-09-28 2003-04-29 Sharp Laboratories Of America, Inc. Method of making air gaps copper interconnect

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