JP4337906B2

JP4337906B2 - 固体撮像素子およびカメラシステム

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Publication number: JP4337906B2
Application number: JP2007126150A
Authority: JP
Inventors: 博貴宇井
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2007-05-10
Filing date: 2007-05-10
Publication date: 2009-09-30
Anticipated expiration: 2027-05-10
Also published as: JP2008283501A; TWI393437B; CN101304493B; US7944492B2; US20080278615A1; CN101304493A; KR101461152B1; TW200904167A; KR20080099801A

Description

本発明は、ＣＭＯＳイメージセンサに代表される固体撮像素子およびカメラシステムに関するものである。

近年、ＣＣＤに代わる固体撮像素子（イメージセンサ）として、ＣＭＯＳイメージセンサが注目を集めている。
これは、ＣＣＤ画素の製造に専用プロセスを必要とし、また、その動作には複数の電源電圧が必要であり、さらに複数の周辺ＩＣを組み合わせて動作させる必要があるため、システムが非常に複雑化するといった処々の問題を、ＣＭＯＳイメージセンサが克服しているからである。

ＣＭＯＳイメージセンサは、その製造には一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いることが可能であり、また単一電源での駆動が可能、さらにＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができるため、周辺ICの数を減らす事ができるといった、大きなメリットを複数持ち合わせている。

ＣＣＤの出力回路は、浮遊拡散層（ＦＤ：Floating Diffusion)を有するＦＤアンプを用いた１チャネル（ｃｈ）出力が主流である。
これに対して、ＣＭＯＳイメージセンサは各画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。

以下に、一般的なＣＭＯＳイメージセンサについて説明する。

図１は、４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素例を示す図である。

この画素１は、光電変換素子としてたとえばフォトダイオード１１を有し、この１個のフォトダイオード１１に対して、転送トランジスタ１２、増幅トランジスタ１３、選択トランジスタ１４、リセットトランジスタ１５の４つのトランジスタを能動素子として有する。

フォトダイオード１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１２は、フォトダイオード１１とフローティングディフュージョンＦＤとの間に接続され、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に駆動信号が与えられることで、フォトダイオード１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。

フローティングディフュージョンＦＤには、増幅トランジスタ１３のゲートが接続されている。増幅トランジスタ１３は、選択トランジスタ１４を介して信号線ＬＳＧＮに接続され、画素部外の定電流源とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通してアドレス信号が選択トランジスタ１４のゲートに与えられ、選択トランジスタ１４がオンすると、増幅トランジスタ１３はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を信号線ＬＳＧＮに出カする。信号線ＬＳＧＮを通じて、各画素から出力された電圧は、画素出力データ並直列処理部に出カされる。

リセットトランジスタ１５は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートにリセット信号が与えられることで、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。

図２は、図１の画素を２次元アレイ状に配置したＣＭＯＳイメージセンサ（固体撮像素子）の一般的な構成例を示す図である。

図２のＣＭＯＳイメージセンサ２０は、画素アレイ部２１、アドレスデコーダ２２、画素駆動パルス発生回路２３、レベルシフタ群２４、画素出力データ並直列処理部２５、出力回路部２６、センサ制御部２７、および外部電源（電池）２８，２９を有する。

ＣＭＯＳイメージセンサ２０においては、電源２８からチップ内部のアドレスデコーダ２２、画素駆動パルス発生回路２３、画素出力データ並直列処理部２５、出力回路部２６、およびセンサ制御部２７に電源電圧ＶＤＤが供給される。また、電源２９からレベルシフタ群２４および画素アレイ部２１に電源電圧ＶＤＤが供給される。

ＣＭＯＳイメージセンサ２０においては、センサ制御部２７が、アクセスする画素アレイ行を指定するアドレスを生成し、そのアドレスがアドレスデコーダ２２に送られる。
アドレスデコーダ２２は指定された画素行に対応する出力をアクティブにし、アドレスデコーダから指定された行に対し、画素駆動パルス発生回路２３から行毎の画素リセットパルスＬＲＳＴ、画素読み出しパルスＬＴｘ、ＬＳＥＬが画素１に供給され、画素１からの画像出力が行毎に信号線ＬＳＧＮを介して画素出力データ並直列処理部２５に転送される。
次に、画素出力データ並直列処理部２５から、1画素ずつ画像データが出力され、出力回路部２６を通ってチップ外部に画像データが出力される。
センサ制御部２７は、これらの一連の動作を制御する制御論理回路である。

画素をリセットするときは、転送トランジスタ１２をオンし、光電変換素子１１にたまった電荷をはきすて、次に転送トランジスタ１２をオフし、光電変換素子１１が光信号を電荷に変換し、蓄積する。
読み出し時には、リセットトランジスタ１５をオンしてフローティングディフュージョンＦＤをリセットし、リセットトランジスタ１５をオフし、そのときのフローティングディフュージョンＦＤの電圧を増幅トランジスタ１３、選択トランジスタ１４を通して出力する。このときの出力をＰ相出力と呼ぶことにする。
次に、転送トランジスタ１２をオンして光電変換素子１１に蓄積された電荷をフローティングディフュージョンＦＤに転送し、そのときのフローティングディフュージョンＦＤの電圧を増幅トランジスタ１３で出力する。このときの出力をＤ相出力とする。
Ｄ相出力とＰ相出力の差分を画像信号とすることで、画素ごとの出力のＤＣ成分のばらつきだけでなく、フローティングディフュージョンのＦＤリセットノイズも画像信号から除去することができる。
これらの動作は、たとえば転送トランジスタ１２、選択トランジスタ１４およびリセットトランジスタ１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。

図２に示すように、ＣＭＯＳイメージセンサ２０では画素アレイ部２１だけでなく、周辺に多数の回路が必要になる。これらの周辺回路が発生する熱により、画素の光電変換素子１１のリーク（暗電流と呼ぶ）が大きくなる可能性がある。暗電流により、画素の出力信号が増大し、そのばらつきにより、固定パターンノイズと呼ばれるざらついた画像になることが知られている。周辺回路の熱が画素の暗電流増大を招かないように設計する必要がある。
しかし、長時間の信号蓄積を行う場合、周辺回路の熱による暗電流も蓄積されてしまうため、より周辺回路の熱の問題が大きくなる。そのような場合、イメージセンサは信号を出力しないので、画素に信号を蓄積する状態のまま、回路動作を停止することで消費電流を抑制することもできる。

ところが、トランジスタＴｒの微細化が進むにつれてトランジスタＴｒのオフリークが増加しつつある。
しかも、ＣＭＯＳイメージセンサ２０ではチップ上に機能を集積するため、トランジスタＴｒ数が増加し、チップ全体のリーク電流はさらに増加する。
このため、回路動作を停止してもリーク電流による発熱が画像に影響を与えるレベルに達する状況もおこりうる。
しかも、今後さらにＣＭＯＳイメージセンサの高機能化のために、より高機能を集積するための製造プロセスの微細化が進めばリーク電流は増大し、特に高速動作をさせる場合にはリーク電流の抑制が困難になる。また、集積されるトランジスタＴｒ数が増大すれば、さらに発熱は大きくなる。
その結果、デジタルスチルカメラ（以下、DSC）、特にバルブモード等長時間蓄積動作が必要なデジタル一眼レフカメラ（以下、D-SLR）においては、周辺回路のリーク電流による発熱の増大が問題となる。

トランジスタＴｒのリーク電流を抑制する技術として、トランジスタＴｒの動作速度が遅くていい場合には基板バイアスを変調して、トランジスタＴｒの閾値電圧を上げてリーク電流を抑制する技術がある。
しかしこの技術では、トランジスタＴｒのソース電源と基板を固定する電源を別電源にしなければならないし、基盤バイアスを変調する仕組みが必要であり、チップ、システムともに設計が困難になるという欠点がある。

本発明は、設計の複雑化を招くことなく、消費電力の削減を図ることが可能な固体撮像素子およびカメラシステムを提供することにある。

本発明の第１の観点の固体撮像素子は、光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機構を有する画素回路を少なくとも一つ含む画素部と、上記画素部の信号蓄積および出力を行うように駆動可能な画素駆動部と、上記画素駆動部を通した上記画素部へのアクセスに関連する処理を行う少なくとも一つの他回路部と、少なくとも上記画素回路における信号蓄積時において、画素回路が電気信号を蓄積する状態に保たれるように上記画素駆動部を制御し、上記他回路部が少なくとも非動作状態となるように上記他回路部への電源電圧の供給を制御する制御部と、を有し、上記画素部の画素回路は、少なくとも受光量に応じた信号電荷を生成する光電変換部と、上記光電変換部によって生成された信号電荷を取り出すための電荷取り出し部と、上記光電変換部によって生成された信号電荷を上記電荷取り出し部に転送する転送トランジスタと、を含み、上記制御部は、上記画素回路の信号蓄積時において、上記他回路部の上記画素駆動部を通した上記画素部へのアクセスに関連する処理にかかわらず、上記画素回路の上記転送トランジスタをオフ状態に保持して電荷蓄積状態に保持するように制御し、上記他回路部が少なくとも非動作状態になるように上記他回路部への電源電圧の供給を制御する。

好適には、上記制御部は、上記画素回路における信号蓄積時において、上記画素駆動部に電源電圧を供給し、上記他回路部への電源電圧の供給を停止する。

好適には、上記制御部は、上記画素回路における信号蓄積時において、上記画素駆動部に電源電圧を供給し、上記他回路部への電源電圧を少なくとも非動作状態となるように低下させて供給する。

好適には、上記画素駆動部は、上記制御部から制御信号を受けて、上記画素回路の信号蓄積時において、上記他回路部の上記画素駆動部を通した上記画素部へのアクセスに関連する処理にかかわらず、上記画素回路の上記転送トランジスタをオフ状態に保持して電荷蓄積状態に保持する。

好適には、上記画素部、上記画素駆動部、および上記他回路部は集積化され、上記制御信号は、外部から供給される。

好適には、上記画素部、上記画素駆動部、および上記他回路部は集積化され、上記制御信号は、集積化回路内で保持される。

好適には、電源電圧の供給が停止された回路の電源電圧供給前の状態を記録するメモリ部を有し、上記制御部は、上記メモリ部を、他回路部が電源電圧の供給が制御されて非動作状態にあるときにもその記録内容を保持可能に制御する。

好適には、上記画素回路の電荷取り出し部は、取り出した電荷に応じた信号を信号線に出力する能動素子を含み、上記制御部は、上記信号蓄積期間において、上記能動素子が接続された電源ラインと上記信号線とを同電位に保持する。

本発明の第２の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、上記固体撮像素子の出力画像信号を処理する信号処理回路と、を有し、上記固体撮像素子は、光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機構を有する画素回路を少なくとも一つ含む画素部と、上記画素部の信号蓄積および出力を行うように駆動可能な画素駆動部と、上記画素駆動部を通した上記画素部へのアクセスに関連する処理を行う少なくとも一つの他回路部と、少なくとも上記画素回路における信号蓄積時において、画素回路が電気信号を蓄積する状態に保たれるように上記画素駆動部を制御し、上記他回路部が少なくとも非動作状態となるように上記他回路部への電源電圧の供給を制御する制御部と、を有し、上記画素部の画素回路は、少なくとも受光量に応じた信号電荷を生成する光電変換部と、上記光電変換部によって生成された信号電荷を取り出すための電荷取り出し部と、上記光電変換部によって生成された信号電荷を上記電荷取り出し部に転送する転送トランジスタと、を含み、上記制御部は、上記画素回路の信号蓄積時において、上記他回路部の上記画素駆動部を通した上記画素部へのアクセスに関連する処理にかかわらず、上記画素回路の上記転送トランジスタをオフ状態に保持して電荷蓄積状態に保持するように制御し、上記他回路部が少なくとも非動作状態になるように上記他回路部への電源電圧の供給を制御する。

本発明によれば、画素回路における信号蓄積時において、画素駆動部は電源電圧が供給され動作状態に保持され、他回路部は電源電圧の供給が停止され、あるいは電源電圧が低く設定されて供給され、非動作状態に保持される。

本発明によれば、設計の複雑化を招くことなく、消費電力の削減を図ることができる。特に、信号蓄積中の消費電力をトランジスタのオフ時のリークも含めて削減することができる。

以下、本発明の実施の形態を図面に関連付けて説明する。

＜第１実施形態＞
図３は、本発明の第１の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。

本ＣＭＯＳイメージセンサ１００は、画素アレイ部１０１、アドレスデコーダ１０２、画素駆動パルス発生回路１０３、画素駆動部１０４、画素出力データ並直列処理部１０５、出力回路部１０６、センサ制御部１０７、外部電源（電池）１０８，１０９、およびスイッチ１１０，１１１を有する。
これらの構成要素のうち、画素アレイ部１０１、アドレスデコーダ１０２、画素駆動パルス発生回路１０３、画素駆動部１０４、画素出力データ並直列処理部１０５、出力回路部１０６、およびセンサ制御部１０７がＩＣチップ１１２に集積化されている。

そして、本実施形態においては、画素駆動部１０４を除く画素アレイ部１０１、アドレスデコーダ１０２、画素駆動パルス発生回路１０３、画素出力データ並直列処理部１０５、出力回路部１０６、センサ制御部１０７のうちのひとつあるいは複数あるいは全てが他回路部に相当する。
また、外部電源（電池）１０８，１０９、スイッチ１１０，１１１、図示しないコントローラ、あるいはセンサ制御部１０７により制御部が構成される。

ＩＣチップ１１２には、電源１０８による電源電圧ＶＤＤ１が供給される電源端子ＴＶ１〜ＴＶ５、電源１０９による電源電圧ＶＤＤ２が供給される電源端子ＴＶ６，ＴＶ７、接地電位ＧＮＤに接続される電源端子ＴＧ１〜ＴＧ６、たとえば制御信号ＳＣＴＬが供給される入力端子ＴＩ１、および出力端子ＴＯ１が形成されている。

ＩＣチップ１１２において、電源端子ＴＶ１はアドレスデコーダ１０２および画素駆動パルス発生回路１０３の電源端子Ｐｏｗに接続され、電源端子ＴＶ２は画素駆動部１０４の電源端子Ｐｏｗに接続され、電源端子ＴＶ３は出力回路部１０６の電源端子Ｐｏｗに接続され、電源端子ＴＶ４は画素出力データ並直列処理部１０５の電源端子Ｐｏｗに接続され、電源端子ＴＶ５はセンサ制御部１０７の電源端子Ｐｏｗに接続されている。
また、電源端子ＴＶ６は画素駆動部１０４内に設けられるレベルシフタ群１０４１の電源端子Ｐｏｗ２に接続され、電源端子ＴＶ７は画素アレイ部１０１の各電源ラインＬＶＤＤに接続されている。

画素アレイ部１０１は複数の画素回路１０１Ａがマトリクス状に配列されている。なお、図３においては、図面に簡単化のため３行３列の画素配列として示している。

図３においては、４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示している。

この画素回路１０１Ａは、光電変換素子としてたとえばフォトダイオード１２１を有し、この１個のフォトダイオード１２１に対して、転送トランジスタ１２２、増幅トランジスタ１２３、選択トランジスタ１２４、リセットトランジスタ１２５の４つのトランジスタを能動素子として有する。

フォトダイオード１２１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１２２は、フォトダイオード１２１とフローティングディフュージョンＦＤとの間に接続され、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に駆動信号が与えられることで、フォトダイオード１２１で光電変換された電子をフローティングディフュージョンＦＤに転送する。

フローティングディフュージョンＦＤには、増幅トランジスタ１２３のゲートが接続されている。増幅トランジスタ１２３は、選択トランジスタ１２４を介して信号線ＬＳＧＮに接続され、画素部外の定電流源とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通してアドレス信号が選択トランジスタ１２４のゲートに与えられ、選択トランジスタ１２４がオンすると、増幅トランジスタ１２３はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を信号線ＬＳＧＮに出カする。信号線ＬＳＧＮを通じて、各画素から出力された電圧は、画素出力データ並直列処理部１０５に出カされる。
これらの動作は、たとえば転送トランジスタ１２２、選択トランジスタ１２４およびリセットトランジスタ１２５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。

画素アレイ部１０１に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬは、画素駆動部１０４により駆動される。

画素駆動部１０４は、各リセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬが接続される制御線のドライバであるレベルシフタを複数含むレベルシフタ群（ドライバ群）１０４１と、レベルシフタ群１０４１の各レベルシフタＬＳの駆動を制御するための制御論理回路群１０４２により構成されている。

レベルシフタ群１０４１は、画素配列の各行ごとにリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬの各々が接続される３つのレベルシフタＬＳ１、ＬＳ２、ＬＳ３が配置されている。
このレベルシフタ群（ドライバ群）１０４１は、電源端子ＴＶ６を介して電源１０９による電源電圧ＶＤＤ２がパワーオン時は、アドレスデコーダ等の他の素子が電源電圧ＶＤＤ１の供給が停止されている場合であってもパワーオンでかつ動作状態に保持される。

制御論理回路群１０４２は、レベルシフタ群１０４１の各レベルシフタＬＳの入力を制御するＮＯＲゲートＮＲが各レベルシフタＬＳの配列に対応させて複数配列されている。
各ＮＯＲゲートＮＲの出力は対応するドライバであるレベルシフタＬＳの入力に接続され、第１入力端子が画素駆動パルス発生回路１０３による駆動パルスの供給ラインにそれぞれ接続され、第２入力端子がＩＣチップ１１２の入力端子ＴＩ１に共通に接続されている。
この入力端子ＴＩ１には、たとえば図示しないコントローラによる制御信号ＳＣＴＬが供給される。
制御信号ＳＣＴＬがハイレベルで供給されると、画素駆動パルス発生回路１０３からのパルス信号にかかわらず、少なくとも転送制御線ＬＴｘをローレベルとすることができ、画素回路１０１Ａを電荷（信号）蓄積状態に保持することが可能となっている。

スイッチ１１０は、固定接点ａがＩＣチップ１１２の電源端子ＴＶ１，ＴＶ３，ＴＶ４，ＴＶ５に接続され、作動接点ｂが電源１０８の正極および電源端子ＴＶ２に接続され、作動接点ｃが電源１０８の負極および電源端子ＴＧ１〜ＴＧ６に接続されている。
スイッチ１１０は、たとえば図示しないコントローラ（あるいはセンサ制御部１０７）による切り替え信号ＳＷに応じて固定接点ａを作動接点ｂまたはｃに接続する。

具体的には、スイッチ１１０は、通常の全体的な動作時には固定接点ａと作動接点ｂとを接続するように切り替え信号ＳＷが供給され、これにより、電源端子ＴＶ１〜ＴＶ５を介してＩＣチップ１１２のアドレスデコーダ１０２、画素駆動パルス発生回路１０３、画素駆動部１０４、画素出力データ並直列処理部１０５、出力回路部１０６、およびセンサ制御部１０７に電源１０８による電源電圧ＶＤＤ１が供給される。
スイッチ１１０は、画素アレイ部１０１における電荷蓄積期間には固定接点ａと作動接点ｃとを接続するように切り替え信号ＳＷが供給され、これにより、電源端子ＴＶ１，ＴＶ３，ＴＶ４，ＴＶ５が接地電位に接続され、ＩＣチップ１１２のアドレスデコーダ１０２、画素駆動パルス発生回路１０３、画素出力データ並直列処理部１０５、出力回路部１０６、およびセンサ制御部１０７への電源１０８による電源電圧ＶＤＤ１が停止される。

スイッチ１１１は、固定接点ａがＩＣチップ１１２の電源端子ＴＶ７に接続され、作動接点ｂが電源１０９の正極および電源端子ＴＶ６に接続され、作動接点ｃが電源１０８の負極に接続されている。
スイッチ１１１は、たとえば図示しないコントローラ（あるいはセンサ制御部１０７）による切り替え信号ＳＷに応じて固定接点ａを作動接点ｂまたはｃに接続する。

具体的には、スイッチ１１１は、通常の全体的な動作時には固定接点ａと作動接点ｂとを接続するように切り替え信号ＳＷが供給され、これにより、電源端子ＴＶ６,ＴＶ７を介してＩＣチップ１１２の画素駆動部１０４内のレベルシフタ群１０４１および画素アレイ部１０１の各電源ラインＬＶＤＤに電源１０９による電源電圧ＶＤＤ２が供給される。
スイッチ１１１は、画素アレイ部１０１における電荷蓄積期間には固定接点ａと作動接点ｃとを接続するように切り替え信号ＳＷが供給され、これにより、電源端子ＴＶ７が接地電位に接続され、ＩＣチップ１１２の画素アレイ部１０１の各電源ラインへの電源１０９による電源電圧ＶＤＤ２の供給が停止され、画素アレイ部１０１の各電源ラインＬＶＤＤは接地電位に保持される。

このようなＣＭＯＳイメージセンサ１００においては、通常動作時には、スイッチ１１０には、通常の全体的な動作時には固定接点ａと作動接点ｂとを接続するように切り替え信号ＳＷが供給され、これにより、電源端子ＴＶ１〜ＴＶ５を介してＩＣチップ１１２のアドレスデコーダ１０２、画素駆動パルス発生回路１０３、画素駆動部１０４、画素出力データ並直列処理部１０５、出力回路部１０６、およびセンサ制御部１０７に電源１０８による電源電圧ＶＤＤ１が供給される。
同様に、スイッチ１１１にも、固定接点ａと作動接点ｂとを接続するように切り替え信号ＳＷが供給され、これにより、電源端子ＴＶ６,ＴＶ７を介してＩＣチップ１１２の画素駆動部１０４内のレベルシフタ群１０４１および画素アレイ部１０１の各電源ラインＬＶＤＤに電源１０９による電源電圧ＶＤＤ２が供給される。
このような状態において、センサ制御部１０７が、アクセスする画素アレイ行を指定するアドレスを生成し、そのアドレスがアドレスデコーダ１０２に送られる。
アドレスデコーダ１０２は指定された画素行に対応する出力をアクティブにし、アドレスデコーダから指定された行に対し、画素駆動パルス発生回路１０３から行毎の画素リセットパルスＬＲＳＴ、画素読み出しパルスＬＴｘ、ＬＳＥＬが画素回路１０１Ａに供給され、画素回路１０１Ａからの画像出力が行毎に信号線ＬＳＧＮを介して画素出力データ並直列処理部１０５に転送される。
次に、画素出力データ並直列処理部１０から、１画素ずつ画像データが出力され、出力回路部１０６を通ってチップ外部に画像データが出力される。

また、制御信号ＳＣＴＬがハイレベルで入力端子ＴＩ１に供給されると、画素駆動部１０４において、制御信号ＳＣＴＬがハイレベルで供給されると、画素駆動パルス発生回路１０３からのパルス信号にかかわらず、少なくとも転送制御線ＬＴｘをローレベルとすることができ、画素回路１０１Ａが電荷（信号）蓄積状態に固定される。
このとき、上述したように、画素アレイ部１０１における電荷蓄積期間において、スイッチ１１０には、画素アレイ部１０１における電荷蓄積期間には固定接点ａと作動接点ｃとを接続するように切り替え信号ＳＷが供給され、これにより、電源端子ＴＶ１，ＴＶ３，ＴＶ４，ＴＶ５が接地電位に接続され、ＩＣチップ１１２のアドレスデコーダ１０２、画素駆動パルス発生回路１０３、画素出力データ並直列処理部１０５、出力回路部１０６、およびセンサ制御部１０７への電源１０８による電源電圧ＶＤＤ１が停止される。
同様に、スイッチ１１１には、固定接点ａと作動接点ｃとを接続するように切り替え信号ＳＷが供給され、これにより、電源端子ＴＶ７が接地電位に接続され、ＩＣチップ１１２の画素アレイ部１０１の各電源ラインへの電源１０９による電源電圧ＶＤＤ２の供給が停止され、画素アレイ部１０１の各電源ラインＬＶＤＤは接地電位に保持される。
このように、画素駆動部１０４以外の回路への電源供給を停止しても、画素は蓄積状態に保たれる。このとき、チップ全体で発生するリーク電流は画素駆動部１０４部分でのリーク電流のみとなる。

以上説明したように、本実施形態によれば、長時間蓄積時に、ＣＭＯＳイメージセンサ上に集積された回路のオフリークに起因する発熱を抑制し、この発熱による暗電流発生、すなわち画質の劣化を抑制できる。
また、一般的な基板バイアス効果を利用したオフリークの抑制技術に比べて、電源のオン、オフのみで適用でき、チップの回路構成，システム構成ともにより容易に設計が可能である。

＜第２実施形態＞
図４は、本発明の第２の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。

本第２の実施形態に係るＣＭＯＳイメージセンサ１００Ａが第１の実施形態に係るＣＭＯＳイメージセンサ１００と異なる点は、スイッチ１１０，１１１を設ける代わりに、可変電源１１３，１１４を設けたことにある。
具体的には、固定電源１０８が電源電圧ＶＤＤ１を電源端子ＴＶ２に供給し、固定電源１０９が電源電圧ＶＤＤ２を電源端子ＴＶ６に供給し、可変電源１１３が可変電源電圧ＶＤＤ３を電源端子ＴＶ１，Ｔ３，ＴＶ４，ＴＶ５に供給し、可変電源１１４が可変電源電圧ＶＤＤ４を電源端子ＴＶ７に供給する。
そして、可変電源１１３，１１４は、たとえば図示しないコントローラから制御信号ＳＣＴＬ２を受けて、通常動作時には通常の電源電圧ＶＤＤを供給し、電荷蓄積期間には電圧供給対象に、ＶＤＤ／２等の電源電圧により低い電源電圧、より具体的には、ＩＣチップ１１２のアドレスデコーダ１０２、画素駆動パルス発生回路１０３、画素出力データ並直列処理部１０５、出力回路部１０６、およびセンサ制御部１０７が非動作状態に保持され、さらに好適には、各部を構成するトランジスタのリーク電流を抑止できる程度の低い電圧として供給する。

この場合も、制御信号ＳＣＴＬがハイレベルで入力端子ＴＩ１に供給されると、画素駆動部１０４において、制御信号ＳＣＴＬがハイレベルで供給されると、画素駆動パルス発生回路１０３からのパルス信号にかかわらず、少なくとも転送制御線ＬＴｘをローレベルとすることができ、画素回路１０１Ａが電荷（信号）蓄積状態に固定される。
このとき、画素駆動部１０４以外のアドレスデコーダ１０２、画素駆動パルス発生回路１０３、画素出力データ並直列処理部１０５、出力回路部１０６、およびセンサ制御部１０７への電源電圧を低下させても画素は蓄積状態に保たれる。
本第２の実施形態においても、電源電圧を下げることによりリーク電流を抑制する効果が得られる。完全に電源供給が停止される第１の実施形態に比べて、電源供給再開時の復帰が速やかになり、一部の回路についてはその機能を継続させることも可能となる。

＜第３実施形態＞
図５は、本発明の第３の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。

本第３の実施形態に係るＣＭＯＳイメージセンサ１００Ｂが第１の実施形態に係るＣＭＯＳイメージセンサ１００と異なる点は、制御信号ＳＣＴＬをＩＣチップ１１２の外部のコントローラから与える代わりに、この信号をＩＣチップ１１２内で生成可能に構成したことにある。

具体的には、常時固定電源１０８から電源電圧ＶＤＤ１が供給されている画素駆動部１０４Ｂ内にメモリ１０４３が配置され、このメモリ１０４３に画素を蓄積状態に保つ情報を保持させるように構成されている。
この場合、このメモリ１０４３にも電源電圧は供給され続けることになる。
たとえば、正常な電源電圧ＶＤＤ３が供給されているセンサ制御部１０７によりメモリ１０４３の情報（１または０）が制御される。

本第３の実施形態によれば、上述した第１の実施形態と同様の効果を得ることができる。
なお、この構成は、第２の実施形態にも適用可能である。

＜第４実施形態＞
図６は、本発明の第４の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。

本第４の実施形態に係るＣＭＯＳイメージセンサ１００Ｃが第１の実施形態に係るＣＭＯＳイメージセンサ１００と異なる点は、常時電源電圧ＶＤＤ１が供給される電源端子ＴＶ２に電源端子Ｐｏｗが接続された状態保持メモリ１１５を設けたことにある。
図６の例ではセンサ制御部１０７が状態保持メモリ１１５を持つ場合であって、状態保持メモリ１１５は電源電圧を供給され続ける。
状態保持メモリ１１５をＩＣチップ１１２Ｃ内に設けた理由を以下に示す。

第１の実施形態において、画素駆動部以外の回路部分は電源電圧の供給が停止された際に、電源電圧の供給が停止されたブロックが動作状態を規定する情報も失われる。このため、電源電圧の供給再開後、再び動作を指定するなど、動作状態を復帰させることから始める必要があり、復帰に時間を要する場合がある。
そこで、本第２の実施形態においては、動作を指定する状態保持メモリ１１５には電源電圧を供給しておき、動作の再指定を不要とすることで、電源電圧の供給再開後、チップ動作開始までの時間を短縮することができる。

＜第５実施形態＞
図７は、本発明の第５の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。

本第５の実施形態のＣＭＯＳイメージセンサ１００Ｄにおいては、アドレスデコーダの代わりにシフトレジスタ１１６を設けて、画素駆動部１０４はレベルシフタ群（ドライバ群）１０４１Ａのみで構成さ、入力端子ＴＩ１から供給される制御信号ＳＣＴＬを画素駆動パルス発生回路１０３Ｄに入力させ、さらに、シフトレジスタ１１６、画素駆動パルス発生回路１０３Ｄに電源１０８による電源電圧ＶＤＤ１が常時供給されるように構成したことにある。

上述した第１〜第４の実施形態においては、指定された画素行の選択はアドレスデコーダで行っていたが、本第５の実施形態では、画素行の選択をシフトレジスタ１１６で行う。
画素駆動パルス発生回路１０３Ｄは、指定された行に対して駆動パルスを発生するので、アドレスデコーダの場合は指定された行のみ駆動パルスが供給される。
シフトレジスタ１１６の場合、シフトイン信号に“1”を送り続けることで、全行を指定することができる。画素駆動パルス発生回路１０３Ｄに、指定行を蓄積状態に制御する指示を行う制御信号ＳＣＴＬを入力端子ＴＩ１を介して外部から与えれば、全行の画素を蓄積状態に固定することができる。
したがって、本第５の実施形態では、シフトレジスタ１１６、画素駆動パルス発生回路１０３Ｄには電源電圧を供給し続けている。

＜第６実施形態＞
図８は、本発明の第６の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。

本第６の実施形態においては、電荷蓄積期間中など、信号線ＬＳＧＮに画素出力を読み出さない場合に、画素アレイ部１０１の電源ラインＬＶＤＤと信号線ＬＳＧＮの電位を同電位となるように構成したことにある。

この例では、電源ラインＬＶＤＤと信号線ＬＳＧＮとの間にスイッチ１１７を設けているが、図８の例はあくまでも一例であり、画素出力データ並直列処理部１０５側に信号線ＬＳＧＮの電位を電源ラインＬＶＤＤと同電位とする構成を付加する等、種々の態様が可能である。

画素回路１０１Ａでは、増幅トランジスタ１２３，選択トランジスタ１２４を通じて、電源ラインＬＶＤＤと出力信号線ＬＳＧＮのと間でオフリークが発生する可能性がある。
１画素あたりのオフリークは小さくても、画素数の増大につれ画素アレイ全体では無視できないリークになるおそれがある。
そこで、たとえば長時間蓄積中など、画素出力を読み出さない待機期間においては、画素電源の制御だけでなく、画素電源ラインＬＶＤＤと出力信号線ＬＳＧＮを同電位に制御することによって、このオフリークを回避できる。

以上説明したように、本実施形態によれば、長時間蓄積時に、ＣＭＯＳイメージセンサ上に集積された回路のオフリークに起因する発熱を抑制し、この発熱による暗電流発生、すなわち画質の悪化を抑制できる。
また、一般的な基板バイアス効果を利用したオフリークの抑制技術に比べて、電源のオン、オフあるいは電圧制御のみで適用でき、チップの回路構成，システム構成ともにより容易に設計が可能である。

また、第３、第４、第５の実施形態において、メモリやシフトレジスタは電源電圧が供給され続けるが、これらの場合も第２の実施形態のようにメモリやシフトレジスタがその保持する内容を失わない範囲で電源電圧を低下させることで、メモリやシフトレジスタ部のリークも抑制することができる。

また、第１〜第６の実施形態においては、基本的に、画素駆動部、特にレベルシフタ群１０４１以外に回路群に供給される電源電圧を同様に供給停止、あるいは電源電圧低下を行っているが、チップ内の電源系をより細かく分類し、その各々に対して個別に同様の制御を行うこともできる。

なお、各実施形態に係るＣＭＯＳイメージセンサは、特に限定されないが、たとえば
列並列型のアナログ−デジタル変換装置（以下、ＡＤＣ（Analog digital converter)と略す）を搭載したＣＭＯＳイメージセンサとして構成することも可能である。

このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。

図９は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。

本カメラシステム２００は、図９に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）１００，１００Ａ〜１００Ｅが適用可能な撮像デバイス２１０と、この撮像デバイス２１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ２２０と、撮像デバイス２１０を駆動する駆動回路(ＤＲＶ)２３０と、撮像デバイス２１０の出力信号を処理する信号処理回路(ＰＲＣ)２４０と、を有する。

駆動回路２３０は、撮像デバイス２１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス２１０を駆動する。

また、信号処理回路２４０は、撮像デバイス２１０の出力信号に対してＣＤＳ(Correlated Double Sampling;相関二重サンプリング)などの信号処理を施す。
信号処理回路２４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路４４で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。

上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス３１として、先述した撮像素子１００，１００Ａ〜１００Ｅを搭載することで、低消費電力で、高精度なカメラが実現できる。

４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素例を示す図である。図１の画素を２次元アレイ状に配置したＣＭＯＳイメージセンサ（固体撮像素子）の一般的な構成例を示す図である。本発明の第１の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。本発明の第２の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。本発明の第３の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。本発明の第４の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。本発明の第５の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。本発明の第６の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。

符号の説明

１００，１００Ａ〜１００Ｅ・・・固体撮像素子、１０１・・・画素アレイ部、１０１Ａ・・・画素、１０２・・・アドレスデコーダ、１０３・・・画素駆動パルス発生回路、１０４・・・画素駆動部、１０４１・・・レベルシフタ群（ドライバ群）、１０４３・・・目メモリ、１０５・・・画素出力データ並直列処理部、１０６・・・出力回路部、１０７・・・センサ制御部、１０８，１０９・・・外部電源（電池）、１１０，１１１・・・スイッチ、１１２・・・ＩＣチップ、１１３，１１４・・・可変電源、１１５・・・状態保持メモリ、１１６・・・シフトレジスタ、２００・・・カメラシステム、２１０・・・撮像デバイス、２２０・・・駆動回路、２３０・・・レンズ、２４０・・・信号処理回路。

Claims

光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機構を有する画素回路を少なくとも一つ含む画素部と、
上記画素部の信号蓄積および出力を行うように駆動可能な画素駆動部と、
上記画素駆動部を通した上記画素部へのアクセスに関連する処理を行う少なくとも一つの他回路部と、
少なくとも上記画素回路における信号蓄積時において、画素回路が電気信号を蓄積する状態に保たれるように上記画素駆動部を制御し、上記他回路部が少なくとも非動作状態となるように上記他回路部への電源電圧の供給を制御する制御部と、を有し、
上記画素部の画素回路は、少なくとも
受光量に応じた信号電荷を生成する光電変換部と、
上記光電変換部によって生成された信号電荷を取り出すための電荷取り出し部と、
上記光電変換部によって生成された信号電荷を上記電荷取り出し部に転送する転送トランジスタと、を含み、
上記制御部は、
上記画素回路の信号蓄積時において、上記他回路部の上記画素駆動部を通した上記画素部へのアクセスに関連する処理にかかわらず、上記画素回路の上記転送トランジスタをオフ状態に保持して電荷蓄積状態に保持するように制御し、上記他回路部が少なくとも非動作状態になるように上記他回路部への電源電圧の供給を制御する
固体撮像素子。
上記制御部は、
上記画素回路における信号蓄積時において、上記画素駆動部に電源電圧を供給し、上記他回路部への電源電圧の供給を停止する
請求項１記載の固体撮像素子。
上記制御部は、
上記画素回路における信号蓄積時において、上記画素駆動部に電源電圧を供給し、上記他回路部への電源電圧を少なくとも非動作状態となるように低下させて供給する
請求項１記載の固体撮像素子。
上記画素駆動部は、
上記制御部から制御信号を受けて、上記画素回路の信号蓄積時において、上記他回路部の上記画素駆動部を通した上記画素部へのアクセスに関連する処理にかかわらず、上記画素回路の上記転送トランジスタをオフ状態に保持して電荷蓄積状態に保持する
請求項１記載の固体撮像素子。
上記画素部、上記画素駆動部、および上記他回路部は集積化され、
上記制御信号は、外部から供給される
請求項４記載の固体撮像素子。
上記画素部、上記画素駆動部、および上記他回路部は集積化され、
上記制御信号は、集積化回路内で保持される
請求項４記載の固体撮像素子。
電源電圧の供給が停止された回路の電源電圧供給前の状態を記録するメモリ部を有し、
上記制御部は、
上記メモリ部を、他回路部が電源電圧の供給が制御されて非動作状態にあるときにもその記録内容を保持可能に制御する
請求項１から６のいずれか一に記載の固体撮像素子。
上記画素回路の電荷取り出し部は、取り出した電荷に応じた信号を信号線に出力する能動素子を含み、
上記制御部は、
上記信号蓄積期間において、上記能動素子が接続された電源ラインと上記信号線とを同電位に保持する
請求項１から７のいずれか一に記載の固体撮像素子。
固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、
上記固体撮像素子の出力画像信号を処理する信号処理回路と、を有し、
上記固体撮像素子は、
光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機構を有する画素回路を少なくとも一つ含む画素部と、
上記画素部の信号蓄積および出力を行うように駆動可能な画素駆動部と、
上記画素駆動部を通した上記画素部へのアクセスに関連する処理を行う少なくとも一つの他回路部と、
少なくとも上記画素回路における信号蓄積時において、画素回路が電気信号を蓄積する状態に保たれるように上記画素駆動部を制御し、上記他回路部が少なくとも非動作状態となるように上記他回路部への電源電圧の供給を制御する制御部と、を有し、
上記画素部の画素回路は、少なくとも
受光量に応じた信号電荷を生成する光電変換部と、
上記光電変換部によって生成された信号電荷を取り出すための電荷取り出し部と、
上記光電変換部によって生成された信号電荷を上記電荷取り出し部に転送する転送トランジスタと、を含み、
上記制御部は、
上記画素回路の信号蓄積時において、上記他回路部の上記画素駆動部を通した上記画素部へのアクセスに関連する処理にかかわらず、上記画素回路の上記転送トランジスタをオフ状態に保持して電荷蓄積状態に保持するように制御し、上記他回路部が少なくとも非動作状態になるように上記他回路部への電源電圧の供給を制御する
カメラシステム。