JP4338548B2 - パワーオンリセット回路および半導体集積回路 - Google Patents

Description

本発明は、半導体記憶装置等の半導体集積回路に関し、特に半導体集積回路の内部回路ブロックを半導体集積回路の電源投入時（パワーオン時）にリセットするためのパワーオンリセット信号を生成するパワーオンリセット回路に関する。

図１９は従来の半導体記憶装置の構成図である。図１９において、従来の半導体記憶装置は、パワーオンリセット回路１００と、内部電源回路２と、制御回路３と、入力回路４とを備えている。パワーオンリセット回路１００，内部電源回路２，制御回路３，入力回路４には、外部から電源ＶＣＣが供給され、入力回路４には、外部からクロックＥＣＬＫが入力される。

図１９において、パワーオンリセット回路１００は、電源ＶＣＣを入力とし、電源ＶＣＣの投入時（パワーオン時）の電源ＶＣＣの立上がりを受けて、パワーオン時のリセット（パワーオンリセット）のためのパワーオンリセット信号ＰＷＲＯＫを生成し、このパワーオンリセット信号ＰＷＲＯＫを内部電源回路２および制御回路３等の内部回路ブロックに供給する。このパワーオンリセット回路１００は、例えば図２の回路１１と同様の構成であり、出力信号ＰＷＲＯＫ１の出力端子からパワーオンリセット信号ＰＷＲＯＫを出力する。

内部電源回路２は、電源ＶＣＣを入力とし、内部電源回路２内および制御回路３内等で使用される内部電源を生成し、制御回路３等に供給する内部回路ブロックであり、パワーオンリセット信号ＰＷＲＯＫによりパワーオンリセットされる。また、制御回路３は、電源ＶＣＣと、内部電源回路２からの内部電源と、入力回路４からの内部クロックＩＣＬＫとを入力とし、記憶回路ブロックを制御する内部回路ブロックであり、内部電源回路２と同じ上記パワーオンリセット信号ＰＷＲＯＫによってパワーオンリセットされる。また、入力回路４は、電源ＶＣＣと外部入力クロックＥＣＬＫとを入力とし、制御回路３等で使用される内部クロックＩＣＬＫを生成し、制御回路３等に供給するＰＬＬ回路等を含む内部回路ブロックであり、パワーオンリセットは必要としない。この入力回路４のＰＬＬ回路は、外部入力クロックＥＣＬＫと内部クロックＩＣＬＫとを位相合せして、内部クロックＩＣＬＫを確定させる。

図２０は上記従来の半導体記憶装置のパワーオンリセット動作を説明するタイミングチャートであり、（ａ）は電源ＶＣＣの電圧波形、（ｂ）はパワーオンリセット信号ＰＷＲＯＫの波形、（ｃ）は内部電源回路２および制御回路３の内部信号の波形、（ｄ）は外部入力クロックＥＣＬＫの波形、（ｅ）は入力回路４の内部信号である内部クロックＩＣＬＫの波形である。

電源投入されて電源ＶＣＣの電圧が立上がると（図２０（ａ）参照）、この電源ＶＣＣの立上がりに追従してパワーオンリセット信号ＰＷＲＯＫが“Ｌ”（Lowレベル）から“Ｈ”（Highレベル）となり（図２０（ｂ）参照）、このパワーオンリセット信号ＰＷＲＯＫによって内部電源回路２内の各種直流内部電源および制御回路３内の各種内部信号のパワーオンリセットがなされ、このパワーオンリセットによって不定であった上記直流内部電源および制御回路３内の内部信号が確定する（図２０（ｃ）参照）。また、電源投入されると、入力回路４のＰＬＬ回路では、外部入力クロックＥＣＬＫ（図２０（ｄ）参照）に対する内部クロックＩＣＬＫの位相合せがなされ、やがて不定であった内部クロックＩＣＬＫが確定する（図２０（ｅ）参照）。

入力回路４内のＰＬＬ回路は、例えば図３のＰＬＬ回路７０のような構成であり、電源ＶＣＣが投入されると、分周クロックＢＬＣＫの位相を外部入力クロックＥＣＬＫの位相に同期（ロック）させるように位相引き込み動作をし、分周クロックＢＣＬＫの位相が外部入力クロックＥＣＬＫの位相に同期する（ロックされる）ことにより、位相引き込みが完了し、電圧制御発振器７４の出力クロックである内部クロックＩＣＬＫが確定する。

また、内部電源回路２内および制御回路３内においてパワーオンリセット信号ＰＷＲＯＫによってリセットされる入力セット回路は、リセット信号が“Ｌ”の期間にリセット、リセット信号が“Ｈ”の期間にセットとなるフリップフロップ回路等である。

制御回路３の入力セット回路は、例えば図４の入力セット回路８１において、入力信号ＰＷＲＯＫ２をパワーオンリセット回路１００からのパワーオンリセット信号ＰＷＲＯＫとしたものである。このような制御回路３の入力セット回路８１において、初期設定でノードｎｄ８１を“Ｈ”とする必要がある場合には、内部クロックＩＣＬＫの確定後の内部クロックＩＣＬＫ＝“Ｈ”であるタイミングでパワーオンリセット信号ＰＷＲＯＫが“Ｌ”から“Ｈ”になる必要がある。

なお、従来の他の半導体装置としては、例えば、内部回路ブロックの入力および出力にリセット可能なラッチ回路を設け、パワーオン時にこれらのラッチ回路をリセットする半導体装置がある（例えば、特許文献１または２参照）。

特開２０００−２９９４３６号公報 特開２００２−５０２００号公報

しかしながら図１９の従来の半導体記憶装置では、入力回路４の上記ＰＬＬ回路において内部クロックＩＣＬＫが確定するまでの時間が長くなり、図２０（ｃ），（ｅ）のように、ＰＬＬ回路の出力信号である内部クロックＩＣＬＫの確定タイミングが、制御回路３のパワーオンリセットのタイミングとなるパワーオンリセット信号ＰＷＲＯＫの立上がりタイミングよりも遅くなる場合には、制御回路３の上記入力セット回路において、内部クロックＩＣＬＫの確定前の内部クロックＩＣＬＫ＝“Ｌ”のときにパワーオンリセット信号ＰＷＲＯＫが“Ｌ”から“Ｈ”になり、ノードｎｄ８１を“Ｈ”に初期設定できず、従って制御回路３のパワーオンリセット時に、不確定の内部クロックＩＣＬＫが制御回路３に入力され、制御回路３のリセットができないという課題があった。

このように、パワーオンリセット回路と、パワーオンリセットが不要な内部回路ブロック（例えば入力回路４）と、上記パワーオンリセットが不要な内部回路ブロックの出力信号を使用して動作し、かつパワーオンリセットを必要とする内部回路ブロック（例えば制御回路３）と、上記出力信号を使用しないがパワーオンリセットを必要とする内部回路ブロック（例えば内部電源回路２）を備えた従来の半導体集積回路では、パワーオンリセットが必要な全ての内部回路ブロックを１つのパワーオンリセット信号によって電源の立上がりに追従した同じタイミングでリセットするので、パワーオンリセットを必要としない他の内部回路ブロックの出力信号を使用して動作し、かつパワーオンリセットを必要とする内部回路ブロックのリセットができない場合があるという課題があった。

本発明は、このような課題を解決するためになされたものであり、パワーオンリセットが不要な第１の内部回路ブロックの出力信号を使用して動作し、かつパワーオンリセットを必要とする第２の内部回路ブロックを確実にパワーオンリセットができるパワーオンリセット回路を提供することを目的とする。

本発明のパワーオンリセット回路は、
半導体集積回路の内部回路ブロックを電源投入時にリセットするためのパワーオンリセット信号を、電源の立上がりに応じて生成して上記内部回路ブロックに出力するパワーオンリセット回路において、
上記内部回路ブロックが、上記リセットが不要な第１の内部回路ブロックと、
上記第１の内部回路ブロックの出力信号を使用して動作し、かつ上記リセットが必要な第２の内部回路ブロックとを含み、
上記電源の立上がりに追従するタイミングで立上がる第１のパワーオンリセット信号を生成する第１のパワーオンリセット回路と、
上記第２の内部回路ブロックに、上記第１のパワーオンリセット信号よりも遅れたタイミングで立上がる第２のパワーオンリセット信号を出力する第２のパワーオンリセット回路とを備え、
上記第２のパワーオンリセット回路は、上記第１のパワーオンリセット信号が立上がり、かつ上記第１の内部回路ブロックの出力信号が確定したことを通知する信号が入力されたら、上記第２のパワーオンリセット信号を出力し、
上記内部回路ブロックが、他の内部回路ブロックの出力信号を使用せず、かつ上記リセットが必要な第３の内部回路ブロックをさらに含み、
上記第３の内部回路ブロックは、上記第１のパワーオンリセット信号でリセットされる
ことを特徴とする。

本発明によれば、第１の内部回路ブロックの出力信号を使用して動作する第２の内部回路ブロックを確実にパワーオンリセットできるという効果がある。

実施の形態１
図１は本発明の実施の形態１の半導体記憶装置の構成図である。図１において、実施の形態１の半導体記憶装置は、パワーオンリセット回路１０と、電源回路２と、制御回路３と、入力回路４とを備えている。

［内部電源回路２］
内部電源回路２は、電源ＶＣＣを入力とし、内部電源回路２内および制御回路３内等で使用される複数の内部電源を生成し、それらの内部電源を制御回路３等に供給する内部回路ブロックであり、電源ＶＣＣの投入時（パワーオン時）に、パワーオンリセット回路１０からの第１のパワーオンリセット信号ＰＷＲＯＫ１によってリセットされる。この内部電源回路２は、他の内部回路ブロックの出力信号を使用せず、かつパワーオンリセットを必要とする内部回路ブロックである。

［制御回路３］
制御回路３は、電源ＶＣＣと、内部電源回路２からの内部電源と、入力回路４内のＰＬＬ回路からの内部クロックＩＣＬＫとを入力として、記憶回路ブロックを制御する内部回路ブロックであり、パワーオン時に、パワーオンリセット回路１０からの第２のパワーオンリセット信号ＰＷＲＯＫ２によってリセットされる。この制御回路３は、他の内部回路ブロックの出力信号である内部クロックＩＣＬＫを使用して動作し、かつパワーオンリセットを必要とする内部回路ブロックであって、内部クロックＩＣＬＫが確定した後にパワーオンリセットされる必要がある。

［入力回路４］
入力回路４は、電源ＶＣＣと、外部入力クロックＥＣＬＫとを入力として、制御回路３内等で使用される内部クロックＩＣＬＫを生成し、制御回路３等に供給するＰＬＬ回路等を含む内部回路ブロックであり、パワーオン時にはリセットされない。この入力回路４は、パワーオンリセットが不要な内部回路ブロックである。入力回路４内のＰＬＬ回路は、外部入力クロックＥＣＬＫと内部クロックＩＣＬＫとを位相合せして、内部クロックＩＣＬＫを確定させる。

［パワーオンリセット回路１０］
実施の形態１のパワーオンリセット回路１０は、第１のパワーオンリセット回路１１と、第２のパワーオンリセット回路１２とを備えており、上記従来のパワーオンリセット回路１００（図１９参照）において、パワーオンリセット信号ＰＷＲＯＫを第１のパワーオンリセット信号ＰＷＲＯＫ１とし、第２のパワーオンリセット信号ＰＷＲＯＫ２を生成する第２のパワーオンリセット回路１２を設けたものであり、第１のパワーオンリセット回路１１の構成は、上記従来のパワーオンリセット回路１００と同様である。

［第１のパワーオンリセット回路１１］
図２はパワーオンリセット回路１０の回路図である。図２において、第１のパワーオンリセット回路１１は、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５と、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５と、インバータＩＶ１，ＩＶ２とによって構成されている。

第１のパワーオンリセット回路１１において、ＰＭＯＳトランジスタＰ１のソース電極およびバルクは電源ＶＣＣに接続され、ドレイン電極はノードｎｄ１に接続され、ゲート電極は電源（グランド）ＶＳＳに接続されている。ＮＭＯＳトランジスタＮ１のソース電極およびバルクは電源ＶＳＳに接続され、ドレイン電極およびゲート電極はノードｎｄ１に接続されている。ＰＭＯＳトランジスタＰ２のゲート電極は電源ＶＣＣに接続され、ソース電極およびドレイン電極ならびにバルクはノードｎｄ１に接続されている。ＮＭＯＳトランジスタＮ２のゲートはノードｎｄ２に接続され、ソース電極およびドレイン電極ならびにバルクは電源ＶＳＳに接続されている。

ＰＭＯＳトランジスタＰ３，Ｐ４，Ｐ５およびＮＭＯＳトランジスタＮ３，Ｎ４，Ｎ５のゲート電極はノードｎｄ１に共通接続され、ＰＭＯＳトランジスタＰ３，Ｐ４，Ｐ５のバルクは電源ＶＣＣに共通接続され、ＮＭＯＳトランジスタＮ３，Ｎ４，Ｎ５のバルクは電源ＶＳＳに共通接続されている。ＰＭＯＳトランジスタＰ３のソース電極は電源ＶＣＣに接続され、ＰＭＯＳトランジスタＰ３のドレイン電極はＰＭＯＳトランジスタＰ４のソース電極に接続され、ＰＭＯＳトランジスタＰ４のドレイン電極はＰＭＯＳトランジスタＰ５のソース電極に接続され、ＰＭＯＳトランジスタＰ５のドレイン電極およびＮＭＯＳトランジスタＮ５のドレイン電極はノードｎｄ２に接続され、ＮＭＯＳトランジスタＮ５のソース電極はＮＭＯＳトランジスタＮ４のドレイン電極に接続され、ＮＭＯＳトランジスタＮ４のソース電極はＮＭＯＳトランジスタＮ３のドレイン電極に接続され、ＮＭＯＳトランジスタＮ３のソース電極は電源ＶＳＳに接続されている。

インバータＩＶ１の入力端子はノードｎｄ２に接続され、インバータＩＶ１の出力端子はインバータＩＶ２の入力端子に接続され、インバータＩＶ２の出力端子はパワーオンリセット回路１０の第１のパワーオンリセット信号ＰＷＲＯＫ１の出力端子に接続されている。

このように構成された第１のパワーオンリセット回路１１は、電源ＶＣＣの立上がりに追従するタイミングで立上がる第１のパワーオンリセット信号ＰＷＲＯＫ１を生成する。この第１のパワーオンリセット信号ＰＷＲＯＫ１は、第２のパワーオンリセット回路１２に入力されるとともに、内部電源回路２等の内部回路ブロックに供給される。内部電源回路２等の内部回路ブロックは、第１のパワーオンリセット信号ＰＷＲＯＫ１の立上がりでパワーオンリセットされる。

［第２のパワーオンリセット回路１２］
第２のパワーオンリセット回路１２は、ｎ段のＣＭＯＳ回路によって構成されている。第ｋ（ｋは１からｎまでの任意の整数）段のＣＭＯＳ回路は、ＰＭＯＳトランジスタＰＤｋと、ＮＭＯＳトランジスタＮＤｋ，ＮＳｋと、抵抗Ｒｋとによって構成されている。

第２のパワーオンリセット回路１２の第ｋ段のＣＭＯＳ回路において、ＰＭＯＳトランジスタＰＤｋのソース電極は電源ＶＣＣに接続され、ＰＭＯＳトランジスタＰＤｋのゲート電極はＮＭＯＳトランジスタＮＤｋのゲートに接続され、ＰＭＯＳトランジスタＰＤｋのドレイン電極は抵抗Ｒｋを介してＮＭＯＳトランジスタＮＤｋのドレイン電極に接続され、ＮＭＯＳトランジスタＮＤｋのソース電極は電源ＶＳＳに接続されている。ＮＭＯＳトランジスタＮＳｋのゲート電極はＰＭＯＳトランジスタＰＤｋのドレイン電極に接続され、ソース電極およびドレイン電極は電源ＶＳＳに接続されている。

そして、ＰＭＯＳトランジスタＰＤｋおよびＮＭＯＳトランジスタＮＤｋのゲート電極は前段のＰＭＯＳトランジスタＰＤ（ｋ−１）のドレイン電極に接続され、ＰＭＯＳトランジスタＰＤｋのドレイン電極は後段のＰＭＯＳトランジスタＰＤ（ｋ＋１）およびＮＭＯＳトランジスタＮＤ（ｋ＋１）のゲートに接続されており、第１段のＰＭＯＳトランジスタＰＤ１およびＮＭＯＳトランジスタＮＤ１のゲートには、第１のパワーオンリセット信号ＰＷＲＯＫ１が入力され（これらのゲートは第１のパワーオンリセット回路１１のインバータＩＶ２の出力端子に接続され）、第ｎ段のＰＭＯＳトランジスタＰＤｎのドレイン電極はパワーオンリセット回路１０の第２のパワーオンリセット信号ＰＷＲＯＫ２の出力端子に接続されている。

このように構成された実施の形態１の第２のパワーオンリセット回路１２は、第１のパワーオンリセット信号ＰＷＲＯＫ１を遅延して、第１のパワーオンリセット信号ＰＷＲＯＫ１よりも遅いタイミングで立上がる第２のパワーオンリセット信号ＰＷＲＯＫ２を生成する遅延回路である。この第２のパワーオンリセット信号ＰＷＲＯＫ２は、制御回路３等の内部回路ブロックに供給される。制御回路３等の内部回路ブロックは、第１のパワーオンリセット信号ＰＷＲＯＫ２の立上がりでパワーオンリセットされる。

［入力回路４内のＰＬＬ回路］
図３（ａ）は入力回路４内のＰＬＬ回路の構成図である。図３（ａ）において、ＰＬＬ回路７０は、位相比較器７１と、電荷ポンプ７２と、ループフィルタ７３と、電圧制御発振器７４と、分周器７５とによって構成されている。

位相比較器７１は、分周器７５からの分周クロックＢＣＬＫの位相を外部入力クロックＥＣＬＫの位相と比較して比較信号を電荷ポンプ７２に出力し、電荷ポンプ７２は、上記比較信号に応じた電流をループフィルタ７３に出力し、ループフィルタ７３は、電荷ポンプ７２の出力電流に応じた制御電圧を電圧制御発振器７４に出力し、電圧制御発振器７４は、上記制御電圧に応じた周波数のクロックを分周器７５に出力し、分周器７５は、電圧制御発振器７４の出力クロックを分周してその分周クロックＢＣＬＫを位相比較器７１に出力する。

このように構成されたＰＬＬ回路では、電源ＶＣＣが投入されると、分周クロックＢＬＣＫの位相を外部入力クロックＥＣＬＫの位相に同期（ロック）させるように位相引き込み動作をし、分周クロックＢＣＬＫの位相が外部入力クロックＥＣＬＫの位相にロックされることにより、電圧制御発振器７４の出力クロックである内部クロックＩＣＬＫが確定する。

位相比較器７１は、内部クロックＩＣＬＫが確定すると、内部クロック確定信号ＬＣＫＯＫを出力する。図３（ｂ）は内部クロック確定信号ＬＣＫＯＫの生成を説明するタイミングチャートである。位相比較器７１において、内部信号である信号Ａは、外部入力クロックＥＣＬＫの立下がりで立上がるパルス幅Ｔ１のワンショットパルスである。この信号Ａが“Ｈ”（Highレベル）の間に内部クロックＩＣＬＫが“Ｌ”（Lowレベル）になると、内部信号である信号ＬＣＫＯＫ１が“Ｈ”になり、さらにこの信号ＬＣＫＯＫ１が“Ｈ”でかつ信号Ａが“Ｈ”の間に内部クロックＩＣＬＫが“Ｌ”になると、内部クロック確定信号ＬＣＫＯＫが“Ｈ”になる。このように、２回の位相比較において位相が合う（２回とも信号Ａが“Ｈ”の間に内部クロックＩＣＬＫが立下がる）ことにより、内部クロック確定信号ＬＣＫＯＫが立上がり、内部クロックＩＣＬＫの確定を通知する。

［制御回路３の入力セット回路］
図４は制御回路３の入力セット回路の回路構成図である。図４において、制御回路３の入力セット回路８１は、ＮＡＮＤゲートＮＡ８１，ＮＡ８２と、インバータＩＶ８１，ＩＶ８２とによって構成されている。ＮＡＮＤゲートＮＡ８１には、入力回路４のＰＬＬ回路（図３（ａ）参照）からの内部クロックＩＣＬＫと、ＮＡＮＤゲートＮＡ８２の出力信号とが入力され、ＮＡＮＤゲートＮＡ８２には、パワーオンリセット回路１０からの第２のパワーオンリセット信号ＰＷＲＯＫ２と、ＮＡＮＤゲートＮＡ８１の出力信号とが入力される。そして、ＮＡＮＤゲートＮＡ８１の出力信号はインバータＩＶ８１に入力され、インバータＩＶ８１の出力信号は、ノードｎｄ８１を介して制御回路３の内部回路８２に入力される。

図５は本発明の実施の形態１の半導体記憶装置のパワーオンリセット動作を説明するタイミングチャートであり、（ａ）は電源ＶＣＣの電圧波形、（ｂ）は第１のパワーオンリセット信号ＰＷＲＯＫ１の波形、（ｃ）は第２のパワーオンリセット信号ＰＷＲＯＫ２の波形、（ｄ）は内部電源回路２の内部信号である直流内部電源の電圧波形、（ｅ）は制御回路３の内部信号の波形、（ｆ）は外部入力クロックＥＣＬＫの波形、（ｇ）は入力回路４の内部信号である内部クロックＩＣＬＫの波形である。

電源投入されて電源ＶＣＣの電圧が立上がると（図５（ａ）参照）、第１のパワーオンリセット回路１１によって電源ＶＣＣの立上がりに追従して第１のパワーオンリセット信号ＰＷＲＯＫ１が“Ｌ”（Lowレベル）から“Ｈ”（Highレベル）となる（図５（ｂ）参照）。この第１のパワーオンリセット信号ＰＷＲＯＫ１の立上がり変化によって内部電源回路２内の各種直流内部電源のパワーオンリセットがなされ、このパワーオンリセットによって、不定であった上記直流内部電源が確定する（図５（ｄ）参照）。

また、電源ＶＣＣの電圧が立上がると（図５（ａ）参照）、入力回路４のＰＬＬ回路では、外部入力クロックＥＣＬＫ（図５（ｆ）参照）に対する内部クロックＩＣＬＫの位相合せがなされ、やがて不定であった内部クロックＩＣＬＫが確定する（図５（ｇ）参照）。

上記第１のパワーオンリセット信号ＰＷＲＯＫ１を第２のパワーオンリセット回路１２で遅延させた第２のパワーオンリセット信号ＰＷＲＯＫ２は、上記第１のパワーオンリセット信号ＰＷＲＯＫ１よりも遅れたタイミングで“Ｌ”から“Ｈ”となる（図５（ｃ）参照）。この第２のパワーオンリセット信号ＰＷＲＯＫ２の立上がり変化によって制御回路３内の各種内部信号のパワーオンリセットがなされ、このパワーオンリセットによって、不定であった制御回路３内の上記内部信号が確定する（図５（ｅ）参照）。

図４の制御回路３の入力セット回路８１において、初期設定でノードｎｄ８１を“Ｈ”とする必要がある場合には、内部クロックＩＣＬＫの確定後の内部クロックＩＣＬＫ＝“Ｈ”であるタイミングで第２のパワーオンリセット信号ＰＷＲＯＫ２が“Ｌ”から“Ｈ”になる必要がある。

この実施の形態１では、第２のパワーオンリセット回路１２において、第１のパワーオンリセット信号ＰＷＲＯＫ１を遅延させて、第１のパワーオンリセット信号ＰＷＲＯＫ１よりもリセットタイミングが遅い第２のパワーオンリセット信号ＰＷＲＯＫ２を生成し、この第２のパワーオンリセット信号ＰＷＲＯＫ２によって制御回路３をパワーオンリセットするので、制御回路３のパワーオンリセット時には、内部クロックＩＣＬＫは確定している。

このように、内部回路ブロック（内部電源回路２，制御回路３）に応じて異なったタイミングのリセット信号（第１のパワーオンリセット信号ＰＷＲＯＫ１，第２のパワーオンリセット信号ＰＷＲＯＫ２）を出力する。

以上のように実施の形態１によれば、出力確定までに時間を要するような入力回路４においての内部クロックＩＣＬＫの確定後に立上がる第２のパワーオンリセット信号ＰＷＲＯＫ２を、第１のパワーオンリセット信号ＰＷＲＯＫ１を第２のパワーオンリセット回路１２によって遅延させて生成し、この第２のパワーオンリセット信号ＰＷＲＯＫ２によって制御回路３をリセットすることにより、内部クロックＩＣＬＫの確定後に制御回路３を確実にリセットすることが可能になる。

また、内部クロックＩＣＬＫの確定を待つ必要がなく、内部電源の発生に時間のかかる電源回路２については、電源ＶＣＣの立上がりに追従するタイミングで立上がる第１のパワーオンリセット信号ＰＷＲＯＫ１によって制御回路３よりも前のタイミングでリセットするので、電源投入から動作開始可能となるまでの時間が長くなるのを防止できる。

実施の形態２
図６は本発明の実施の形態２の半導体記憶装置の構成図であり、図１と同様のものには同じ符号を付してある。図６において、実施の形態２の半導体記憶装置は、パワーオンリセット回路２０と、電源回路２と、制御回路３と、入力回路４とを備えており、上記実施の形態１の半導体記憶装置（図１参照）において、パワーオンリセット回路１０をパワーオンリセット回路２０としたものである。

［パワーオンリセット回路２０］
図７はパワーオンリセット回路２０の構成図である。この実施の形態２のパワーオンリセット回路２０は、第１のパワーオンリセット回路１１と、第２のパワーオンリセット回路２２とを備えており、上記実施の形態１のパワーオンリセット回路１０（図１および図２参照）において、第２のパワーオンリセット回路１２を第２のパワーオンリセット回路２２としたものである。

［第２のパワーオンリセット回路２２］
図７において、第２のパワーオンリセット回路２２は、遅延回路２２１，２２２と、ヒューズトリミング回路２２３と、セレクト回路２２４とを備えている。

遅延回路２２１，２２２は、それぞれ上記実施の形態１の第２のパワーオンリセット回路（遅延回路）１２（図２参照）と同様に、ｎ段のＣＭＯＳ回路によって構成されている。遅延回路２２１と２２２は縦続接続されており、遅延回路２２１での信号遅延時間および遅延回路２２２での信号遅延時間を同じＴＤとすると、遅延回路２２１は第１のパワーオンリセット回路１１から入力された第１のパワーオンリセット信号ＰＷＲＯＫ１を時間ＴＤ遅延して出力信号ＤＬ１を出力する。遅延回路２２２は遅延回路２２１から入力された信号ＤＬ１をさらに時間ＴＤ遅延して出力信号ＤＬ２を出力する。従って、信号ＤＬ１は第１のパワーオンリセット信号ＰＷＲＯＫ１を時間ＴＤ遅延した信号であり、信号ＤＬ２は第１のパワーオンリセット信号ＰＷＲＯＫ１を時間２×ＴＤ遅延した信号である。

図８はヒューズトリミング回路２２３の回路図である。図８において、ヒューズトリミング回路２２３は、ＰＭＯＳトランジスタＰ１１，Ｐ１２と、ヒューズＦＳ１と、インバータＩＶ１１，ＩＶ１２とによって構成されている。

ヒューズトリミング回路２２３において、ＰＭＯＳトランジスタＰ１１，Ｐ１２のソース電極は電源ＶＣＣに共通接続され、ＰＭＯＳトランジスタＰ１１，Ｐ１２のドレイン電極はノードｎｄ１１に共通接続されている。ヒューズＦＳ１はノードｎｄ１１とグランド電源ＶＳＳの間に設けられている。ＰＭＯＳトランジスタＰ１１のゲート電極はヒューズトリミング回路の入力端子ｉｎに接続されており、ＰＭＯＳトランジスタＰ１２のゲート電極はヒューズトリミング回路の出力端子ｏｕｔに接続されている。インバータＩＶ１１の入力端子はノードｎｄ１１に接続されており、インバータＩＶ１１の出力端子およびインバータＩＶ１２の入力端子はヒューズトリミング回路の出力端子ｏｕｔに接続されており、インバータＩＶ１１の出力端子はヒューズトリミング回路の出力端子ｏｕｔｂに接続されている。ヒューズトリミング回路２２３の入力端子ｉｎには第１のパワーオンリセット信号ＰＷＲＯＫ１が入力され、出力端子ｏｕｔからは信号Ｆ１が出力され、出力端子ｏｕｔｂからは信号Ｆ１ｂが出力される。

図７において、セレクタ回路２２４は、ＡＮＤゲートＡＮ１，ＡＮ２と、ＯＲゲートＯＲ１とによって構成されている。

セレクタ回路２２４において、ＡＮＤゲートＡＮ１は、ヒューズトリミング回路２２３の出力信号Ｆ１と、遅延回路２２１の出力信号ＤＬ１とを入力とし、ＡＮＤゲートＡＮ２は、ヒューズトリミング回路２２３の出力信号Ｆ１ｂと、遅延回路２２２の出力信号ＤＬ２とを入力としている。ＯＲゲートＯＲ１は、ＡＮＤゲートＡＮ１の出力信号およびＡＮＤゲートＡＮ２の出力信号を入力として、第２のパワーオンリセット信号ＰＷＲＯＫ２をパワーオンリセット回路２０の出力端子に出力する。

このように構成された実施の形態２の第２のパワーオンリセット回路２２は、第１のパワーオンリセット回路１１からの第１のパワーオンリセット信号ＰＷＲＯＫ１をあらかじめ設定および調整された遅延時間で遅延して、第１のパワーオンリセット信号ＰＷＲＯＫ１よりも遅いタイミングで立上がる第２のパワーオンリセット信号ＰＷＲＯＫ２を生成する回路であって、上記実施の形態１の第２のパワーオンリセット回路１２（図２参照）において、第２のパワーオンリセット信号ＰＷＲＯＫ２の遅延時間をヒューズトリミング回路２２３によって設定および調整可能にしたものである。この第２のパワーオンリセット信号ＰＷＲＯＫ２は、制御回路３等の内部回路ブロックに供給される。制御回路３等の内部回路ブロックは、第１のパワーオンリセット信号ＰＷＲＯＫ２の立上がりでパワーオンリセットされる。

ヒューズトリミング回路２２３のヒューズＦＳ１を切らない場合には、ノードｎｄ１１は“Ｌ”に固定されるので、電源ＶＣＣが立上がると、インバータＩＶ１１，ＩＶ１２によって、信号Ｆ１＝“Ｈ”，Ｆ１ｂ＝“Ｌ”となる。なお、この場合に、さらに第１のパワーオンリセット信号ＰＷＲＯＫ１が立上がると、ＰＭＯＳトランジスタＰ１１，Ｐ１２はともにオフする。従って、セレクタ回路２２４において、遅延回路２２１の出力信号ＤＬ１はＡＮＤゲートＡＮ１から出力されるが、遅延回路２２２の出力信号ＤＬ２はＡＮＤゲートＡＮ２から出力されず、信号ＤＬ１が有効となり、この遅延回路２２１のみを通過した信号ＤＬ１が第２のパワーオンリセット信号ＰＷＲＯＫ２として出力される。この場合の第２のパワーオンリセット信号ＰＷＲＯＫ２は、第１のパワーオンリセット信号ＰＷＲＯＫ１の立上がりから時間ＴＤ遅延して立上がる信号である。

また、ヒューズトリミング回路２２３のヒューズＦＳ１を切った場合には、電源ＶＣＣが立上がると、ＰＭＯＳトランジスタＰ１１がオンして、ノードｎｄ１１が“Ｈ”になるので、インバータＩＶ１１，ＩＶ１２によって、信号Ｆ１＝“Ｌ”，Ｆ１ｂ＝“Ｈ”となる。なお、この場合には、第１のパワーオンリセット信号ＰＷＲＯＫ１が立上がると、ＰＭＯＳトランジスタＰ１１はオフするが、ＰＭＯＳトランジスタＰ１２はオンしたままであり、このＰＭＯＳトランジスタＰ１２によってノードｎｄ１１は“Ｈ”に保持される。従って、セレクタ回路２２４において、遅延回路２２２の出力信号ＤＬ２はＡＮＤゲートＡＮ２から出力されるが、遅延回路２２１の出力信号ＤＬ１はＡＮＤゲートＡＮ１から出力されず、信号ＤＬ２が有効となり、この遅延回路２２１および２２２を通過した信号ＤＬ２が第２のパワーオンリセット信号ＰＷＲＯＫ２として出力される。この場合の第２のパワーオンリセット信号ＰＷＲＯＫ２は、第１のパワーオンリセット信号ＰＷＲＯＫ１の立上がりから時間２×ＴＤ遅延して立上がる信号である。

以上のように実施の形態２によれば、ヒューズトリミング回路２２３のヒューズを切ることで第２のパワーオンリセット信号ＰＷＲＯＫ２の遅延時間を設定および調整可能としたことにより、ＰＰＬ回路の安定時間のバラツキ等の調整が可能となる。

なお、上記実施の形態２では、同じ遅延幅を有する２つの遅延回路を設けたが、互いに異なる遅延幅を有する複数の遅延回路を設けることで、より調整幅が大きく、精度のある調整をすることができる。なお、３つ以上の遅延回路を設ける場合には、例えば遅延回路の数と同数のヒューズトリミング回路を設け、セレクタ回路を遅延回路の数と同数のＭＯＳスイッチで構成する。

実施の形態３
図９は本発明の実施の形態３の半導体記憶装置の構成図であり、図１と同様のものには同じ符号を付してある。図９において、実施の形態３の半導体記憶装置は、パワーオンリセット回路３０と、電源回路２と、制御回路３と、入力回路４とを備えており、上記実施の形態１の半導体記憶装置（図１参照）において、パワーオンリセット回路１０をパワーオンリセット回路３０としたものである。

［パワーオンリセット回路３０］
図１０はパワーオンリセット回路３０の回路図である。この実施の形態３のパワーオンリセット回路３０は、第１のパワーオンリセット回路１１と、第２のパワーオンリセット回路３２とを備えており、上記実施の形態１のパワーオンリセット回路１０（図１および図２参照）において、第２のパワーオンリセット回路１２を第２のパワーオンリセット回路３２としたものである。

［第２のパワーオンリセット回路３２］
図１０において、第２のパワーオンリセット回路３２は、分周回路３２１と、ヒューズトリミング回路３２２，３２３と、セレクタ回路３２４と、出力ラッチ回路３２８とを備えている。

ヒューズトリミング回路３２２，３２３の構成は、それぞれ上記実施の形態２のヒューズトリミング回路２２３（図７，図８参照）と同様である。ヒューズトリミング回路３２２の出力端子ｏｕｔからはヒューズ信号Ｆ１が出力され、出力端子ｏｕｔｂからはヒューズ信号Ｆ１ｂが出力される。ヒューズトリミング回路３２３の出力端子ｏｕｔからはヒューズ信号Ｆ２が出力され、出力端子ｏｕｔｂからはヒューズ信号Ｆ２ｂが出力される。

分周回路３２１は、発振（ＯＳＣ）回路３２５と、フリッププロップ（ＦＦ）回路３２６，３２７と、第１のパワーオンリセット信号ＰＷＲＯＫ１の反転信号である第１のパワーオンリセット信号ＰＷＲＯＫ１ｂを出力するインバータＩＶ６１とを備えている。ＯＳＣ回路３２５およびＦＦ回路３２６，３２７は縦続接続されており、ＦＦ回路３２６はＯＳＣ回路３２５から入力された信号ＯＳＣ１を２分周して信号ＦＦ１を出力し、ＦＦ回路３２７はＦＦ回路３２６から入力された信号ＦＦ１をさらに２分周して信号ＦＦ２を出力する。

図１１はＯＳＣ回路３２５の回路構成図である。図１１において、ＯＳＣ回路３２５は、ＰＭＯＳトランジスタＰ２１と、ＮＭＯＳトランジスタＮ２１，Ｎ２２と、インバータＩＶ２１，ＩＶ２２，ＩＶ２３，ＩＶ２４と、抵抗Ｒ２１とによって構成されたリング発振回路である。

ＯＳＣ回路３２５において、ＰＭＯＳトランジスタＰ２１のソース電極は電源ＶＣＣに接続され、ドレイン電極はノードｎｄ２１に接続され、ゲート電極はノードｎｄ２２に接続されている。ＮＭＯＳトランジスタＮ２１のソース電極はグランド電源ＶＳＳに接続され、ドレイン電極は抵抗Ｒ２１を介してノードｎｄ２１に接続され、ゲート電極はノードｎｄ２２に接続されている。ＮＭＯＳトランジスタＮ２２のゲート電極はノードｎｄ２１に接続され、ソース電極およびドレイン電極はグランド電源ＶＳＳに接続されている。

インバータＩＶ２１の入力端子はノードｎｄ２１に接続され、インバータＩＶ２１の出力端子はノードｎｄ２３に接続されている。インバータＩＶ２４の入力端子はノードｎｄ２３に接続され、インバータＩＶ２４の出力端子はノードｎｄ２２に接続されている。インバータＩＶ２２の入力端子はノードｎｄ２３に接続され、インバータＩＶ２２の出力端子はインバータＩＶ２３の入力端子に接続され、インバータＩＶ２３の出力端子はＯＳＣ回路の出力端子ｏｕｔに接続されている。ＯＳＣ回路の出力端子ｏｕｔからは信号ＯＳＣ１が出力される。

このように構成されたＯＳＣ回路３２５は、電源ＶＣＣが投入されてからしばらくすると設定周波数で発振を開始し、その設定周波数の信号ＯＳＣ１を出力する。なお、このＯＳＣ回路３２５の発振開始タイミングは、第１のパワーオンリセット信号ＰＷＲＯＫ１の立上がりタイミング以降とすることが望ましく、ＰＭＯＳトランジスタＰ２１のソース電極に第１のパワーオンリセット信号ＰＷＲＯＫ１を供給する構成とすることも可能である。

ＦＦ回路３２６，３２７は同じ構成である。図１２（ａ）はＦＦ回路３２６（３２７）の回路図であり、図１２（ｂ）は図１２（ａ）のＦＦ回路のシンボルマークである。図１２において、ＦＦ回路３２６（３２７）は、インバータＩＶ３１，ＩＶ３２，ＩＶ３３，ＩＶ３４と、トライステイトインバータＴＩＶ３１，ＴＩＶ３２，ＴＩＶ３３，ＴＩＶ３４と、ＮＯＲゲートＮＲ３１，ＮＲ３２とによって構成されたＤフリップフロップ（Ｄ−ＦＦ）回路である。トライステイトインバータは、例えば、第１の制御端子が“Ｌ”，第２の制御端子が“Ｈ”のときには、入力信号の反転信号を出力し、第１の制御端子が“Ｈ”，第２の制御端子が“Ｌ”のときには、出力端子をハイインピーダンスにする。

図１２（ａ）のＦＦ回路において、インバータＩＶ３１の入力端子はＦＦ回路の入力端子ｉｎに接続され、インバータＩＶ３１の出力端子はインバータＩＶ３２の入力端子ならびにトライステイトインバータＴＩＶ３１，ＴＩＶ３４の第１の制御端子およびトライステイトインバータＴＩＶ３２，ＴＩＶ３３の第２の制御端子に接続されている。インバータＩＶ３２の出力端子はトライステイトインバータＴＩＶ３１，ＴＩＶ３４の第２の制御端子およびトライステイトインバータＴＩＶ３２，ＴＩＶ３３の第１の制御端子に接続されている。

ＮＯＲゲートＮＲ３１の第１の入力端子はＦＦ回路のリセット入力端子ｒｅｓｅｔに接続され、ＮＯＲゲートＮＲ３１の第２の入力端子はトライステイトインバータＴＩＶ３１，ＴＩＶ３２の出力端子に接続され、ＮＯＲゲートＮＲ３１の出力端子はトライステイトインバータＴＩＶ３２，ＴＩＶ３３の入力端子に接続されている。ＮＯＲゲートＮＲ３２の第１の入力端子はＦＦ回路のリセット入力端子ｒｅｓｅｔに接続され、ＮＯＲゲートＮＲ３２の第２の入力端子はトライステイトインバータＴＩＶ３３，ＴＩＶ３４の出力端子に接続され、ＮＯＲゲートＮＲ３２の出力端子はトライステイトインバータＴＩＶ３２およびインバータＩＶ３３の入力端子に接続されている。

インバータＩＶ３３の出力端子はトライステイトインバータＴＩＶ３１およびインバータＩＶ３４の入力端子に接続されており、インバータＩＶ３４の出力端子はＦＦ回路の出力端子ｏｕｔに接続されている。ＦＦ回路３２６の入力端子ｉｎにはＯＳＣ回路３２５の出力信号ＯＳＣ１が入力され、ＦＦ回路３２６の出力端子ｏｕｔからは信号ＯＳＣ１の２分周信号ＦＦ１が出力される。また、ＦＦ回路３２７の入力端子ｉｎにはＦＦ回路３２６の出力信号ＦＦ１が入力され、ＦＦ回路３２７の出力端子ｏｕｔからは信号ＦＦ１の２分周信号（信号ＯＳＣ１の４分周信号）ＦＦ２が出力される。また、ＦＦ回路３２６，３２７のリセット入力端子ｒｅｓｅｔには第１のパワーオンリセット信号ＰＷＲＯＫ１ｂがリセット信号として入力される。

図１０において、セレクタ回路３２４は、ＭＯＳスイッチＭ６１，Ｍ６２を備えている。ＭＯＳスイッチＭ６１は、ＦＦ回路３２６から出力される信号ＦＦ１のノードと、ノードｎｄ６１との間に設けられており、ＮＭＯＳゲートにはヒューズトリミング回路３２２からのヒューズ信号Ｆ１が入力され、ＰＭＯＳゲートにはヒューズトリミング回路３２２からのヒューズ信号Ｆ１ｂが入力される。ＭＯＳスイッチＭ６２は、ＦＦ回路３２７から出力される信号ＦＦ２のノードと、ノードｎｄ６１との間に設けられており、ＮＭＯＳゲートにはヒューズトリミング回路３２３からのヒューズ信号Ｆ２が入力され、ＰＭＯＳゲートにはヒューズトリミング回路３２３からのヒューズ信号Ｆ２ｂが入力される。

出力ラッチ回路３２８は、ＮＡＮＤゲートＮＡ６１，ＮＡ６２と、インバータＩＶ６２，ＩＶ６３とを備えている。ＮＡＮＤゲートＮＡ６１には、第１のパワーオンリセット回路１１からの第１のパワーオンリセット信号ＰＷＲＯＫ１と、ＮＡＮＤゲートＮＡ６２の出力信号とが入力され、ＮＡＮＤゲートＮＡ６１の出力信号はインバータＩＶ６３に入力され、インバータＩＶ６３の出力信号は第２のパワーオンリセット信号ＰＷＲＯＫ２の出力端子から出力される。インバータＩＶ６２にはノードｎｄ６１の信号が入力され、ＮＡＮＤゲートＮＡ６２には、インバータＩＶ６２の出力信号と、ＮＡＮＤゲートＮＡ６１の出力信号とが入力される。

このように構成された実施の形態３の第２のパワーオンリセット回路３２は、第１のパワーオンリセット回路１１からの第１のパワーオンリセット信号ＰＷＲＯＫ１よりもあらかじめ設定および調整された期間遅いタイミングで立上がる第２のパワーオンリセット信号ＰＷＲＯＫ２を分周回路３２１および出力ラッチ回路３２８によって生成する回路であって、上記実施の形態２の第２のパワーオンリセット回路２２（図７参照）において、第２のパワーオンリセット信号ＰＷＲＯＫ２の遅延タイミングを分周回路３２１によって生成するものである。この第２のパワーオンリセット信号ＰＷＲＯＫ２は、制御回路３等の内部回路ブロックに供給される。制御回路３等の内部回路ブロックは、第１のパワーオンリセット信号ＰＷＲＯＫ２の立上がりでパワーオンリセットされる。

ヒューズトリミング回路３２２のヒューズＦＳ１を切らず、ヒューズトリミング回路３２３のヒューズＦＳ１を切る場合には、電源ＶＣＣが立上がると、信号Ｆ１＝“Ｈ”，Ｆ１ｂ＝“Ｌ”，Ｆ２＝“Ｌ”，Ｆ２ｂ＝“Ｈ”となるので、ＭＯＳスイッチＭ６１＝ＯＮ，Ｍ６２＝ＯＦＦとなり、ＦＦ回路３２６の出力信号ＦＦ１がノードｎｄ６１に出力される。

また、ヒューズトリミング回路３２３のヒューズＦＳ１を切らず、ヒューズトリミング回路３２２のヒューズＦＳ１を切る場合には、電源ＶＣＣが立上がると、信号Ｆ１＝“Ｌ”，Ｆ１ｂ＝“Ｈ”，Ｆ２＝“Ｈ”，Ｆ２ｂ＝“Ｌ”となるので、ＭＯＳスイッチＭ６１＝ＯＦＦ，Ｍ６２＝ＯＮとなり、ＦＦ回路３２７の出力信号ＦＦ２がノードｎｄ６１に出力される。

出力ラッチ回路３２８において、電源ＶＣＣの投入から信号ＦＦ１またはＦＦ２が最初に立上がるまでの間は、ノードｎｄ６１は“Ｌ”であり、インバータＩＶ６２の出力信号は“Ｌ”であるので、電源ＶＣＣの投入から第１のパワーオンリセット信号ＰＷＲＯＫ１が立上がるまでの第１のパワーオンリセット信号ＰＷＲＯＫ１＝“Ｌ”では、ＮＡＮＤゲート６１の出力信号は“Ｌ”、ＮＡＮＤゲート６２の出力信号は“Ｈ”であり、インバータＩＶ６３の出力信号である第２のパワーオンリセット信号ＰＷＲＯＫ２は“Ｌ”である。そして、第１のパワーオンリセット信号ＰＷＲＯＫ１が立上がっても、ＮＡＮＤゲート６２の出力信号が“Ｌ”なので、ＮＡＮＤゲート６２の出力信号は“Ｈ”のまま変化せず、従って第２のパワーオンリセット信号ＰＷＲＯＫ２は“Ｌ”のままである。

第１のパワーオンリセット信号ＰＷＲＯＫ１の立上がり後、ノードｎｄ６１の信号ＦＦ１またはＦＦ２が最初に立上がると、ＮＡＮＤゲート６２の２つの入力信号がともに“Ｈ”となるので、ＮＡＮＤゲート６２の出力信号は“Ｈ”から“Ｌ”になり、これによってＮＡＮＤゲート６１の出力信号は“Ｌ”から“Ｈ”になるので、第２のパワーオンリセット信号ＰＷＲＯＫ２は“Ｌ”から“Ｈ”に立上がる。この後、信号ＦＦ１またはＦＦ２が立下がっても、ＮＡＮＤゲート６２の出力信号は“Ｈ”、ＮＡＮＤゲート６１の出力信号は“Ｌ”に保持され、第２のパワーオンリセット信号ＰＷＲＯＫ２は“Ｈ”のまま保持される。

図１３は本発明の実施の形態３の半導体記憶装置のパワーオンリセット動作を説明するタイミングチャートであり、（ａ）は電源ＶＣＣの電圧波形、（ｂ）は第１のパワーオンリセット信号ＰＷＲＯＫ１の波形、（ｃ）は内部電源回路２の内部信号である直流内部電源の電圧波形、（ｄ）はＯＳＣ回路３２５の出力信号ＯＳＣ１の波形、（ｅ）はＦＦ回路３２６の出力信号ＦＦ１（信号ＯＳＣ１の２分周信号）の波形、（ｆ）はＦＦ回路３２７の出力信号ＦＦ２（信号ＯＳＣ１の４分周信号）の波形、（ｇ）は第２のパワーオンリセット信号ＰＷＲＯＫ２の波形、（ｈ）は制御回路３の内部信号の波形、（ｉ）は入力回路４の内部信号である内部クロックＩＣＬＫの波形である。この図１３では、分周回路３２１から出力される複数の分周信号の内、信号ＯＳＣ１の４分周信号である信号ＦＦ２を出力回路３２８でラッチして第２のパワーオンリセット信号ＰＷＲＯＫ２を生成している。

電源投入されて電源ＶＣＣの電圧が立上がると（図１３（ａ）参照）、第１のパワーオンリセット回路１１によって電源ＶＣＣの立上がりに追従して第１のパワーオンリセット信号ＰＷＲＯＫ１が“Ｌ”から“Ｈ”となる（図１３（ｂ）参照）。この第１のパワーオンリセット信号ＰＷＲＯＫ１の立上がり変化によって内部電源回路２内の各種直流内部電源のパワーオンリセットがなされ、このパワーオンリセットによって、不定であった上記直流内部電源が確定する（図５（ｃ）参照）。

また、電源ＶＣＣの電圧が立上がると（図１３（ａ）参照）、入力回路４のＰＬＬ回路では、内部クロックＩＣＬＫの位相引き込み動作がなされ、やがて不定であった内部クロックＩＣＬＫが確定する（図１３（ｉ）参照）。

また、第２のパワーオンリセット回路３２の分周回路３２１では、電源投入からしばらくすると、ＯＳＣ回路３２５が発振動作を開始して発振信号ＯＳＣ１を出力し（図１３（ｄ）参照）、ＦＦ回路３２６は、発振信号ＯＳＣ１の最初の立下がりタイミングで、この発振信号ＯＳＣ１を２分周した分周信号ＦＦ１を出力し（図１３（ｅ）参照）、ＦＦ回路３２７は、分周信号ＦＦ１の最初の立下がりタイミングで、この分周信号ＦＦ１をさらに２分周した（上記発振信号ＯＳＣ１を４分周した）分周信号ＦＦ２を出力する（図１３（ｆ）参照）。

ＦＦ回路３２７から出力された発振信号ＯＳＣ１の４分周信号ＦＦ２は、セレクタ回路３２４から出力ラッチ回路３２８に入力され、この分周信号ＦＦ２の最初の立上がりで、第２のパワーオンリセット信号ＰＷＲＯＫ２は、“Ｌ”から“Ｈ”となり、その後は出力ラッチ回路３２８によって“Ｈ”に保持される（図１３（ｇ）参照）。この第２のパワーオンリセット信号ＰＷＲＯＫ２の立上がり変化によって制御回路３内の各種内部信号のパワーオンリセットがなされ、このパワーオンリセットによって、不定であった制御回路３内の上記内部信号が確定する（図１３（ｈ）参照）。

以上のように実施の形態３によれば、上記実施の形態２と同様に、ヒューズトリミング回路３２２，３２３のヒューズを切ることで、ＰＰＬ回路の安定時間のバラツキ等の調整が可能となる。

さらに、通常の遅延回路では、抵抗素子がレイアウト的に大きくなり、遅延回路を複数要するような数［ｍｓ］単位の遅延量を確保することが難しいが、この実施の形態３では、分周回路３２１においての分周信号から第１のパワーオンりせっと信号ＰＷＲＯＫ１の遅延信号となる第２のパワーオンりせっと信号ＰＷＲＯＫ２を生成しているので、抵抗素子がレイアウト的に大きくならずに、数［ｍｓ］単位の遅延量を容易に確保することが可能となる。

また、分周回路３２１については、従来の分周回路（例えばSELF REFRESH回路等）に第２のパワーオンリセット信号ＰＷＲＯＫ２の生成のための論理回路を追加することで、電源投入時はリセット用の分周回路として流用も可能であり、レイアウトの面積縮小に有効である。

実施の形態４
図１４は本発明の実施の形態４の半導体記憶装置の構成図であり、図１と同様のものには同じ符号を付してある。図１４において、実施の形態４の半導体記憶装置は、パワーオンリセット回路４０と、電源回路２と、制御回路３と、入力回路４とを備えており、上記実施の形態１の半導体記憶装置（図１参照）において、パワーオンリセット回路１０をパワーオンリセット回路４０としたものである。

［パワーオンリセット回路４０］
この実施の形態４のパワーオンリセット回路４０は、第１のパワーオンリセット回路１１と、第２のパワーオンリセット回路４２とを備えており、上記実施の形態１のパワーオンリセット回路１０（図１および図２参照）において、第２のパワーオンリセット回路１２を第２のパワーオンリセット回路４２としたものである。

［第２のパワーオンリセット回路４２］
第２のパワーオンリセット回路４２は、ＮＡＮＤゲートＮＡ４１と、インバータＩＶ４１とによって構成されている。

ＮＡＮＤゲートＮＡ４１には第１のパワーオンリセット回路１１からの第１のパワーオンリセット信号ＰＷＲＯＫ１および入力回路４のＰＰＬ回路（図３（ａ）参照）からの内部クロック確定信号ＬＣＫＯＫ（図３（ｂ）参照）が入力され、ＮＡＮＤゲートＮＡ４１の出力信号はインバータＩＶ４１に入力される。そして、インバータＩＶ４１の出力端子から第２のパワーオンリセット信号ＰＷＲＯＫ２が出力される。上記の内部クロック確定信号ＬＣＫＯＫは、内部クロックＩＣＬＫが確定（ロック）したことを通知する信号であって、内部クロックＩＣＬＫが確定すると“Ｌ”から“Ｈ”になる。

このように構成された実施の形態４の第２のパワーオンリセット回路４２は、第１のパワーオンリセット信号ＰＷＲＯＫ１よりも遅いタイミングであって、入力回路４のＰＰＬ回路から内部クロック確定信号ＬＣＫＯＫが入力されたタイミングで立上がる第２のパワーオンリセット信号ＰＷＲＯＫ２を生成する論理積回路である。この第２のパワーオンリセット信号ＰＷＲＯＫ２は、制御回路３等の内部回路ブロックに供給される。制御回路３等の内部回路ブロックは、第１のパワーオンリセット信号ＰＷＲＯＫ２の立上がりでパワーオンリセットされる。

図１５は本発明の実施の形態４の半導体記憶装置のパワーオンリセット動作を説明するタイミングチャートであり、（ａ）は電源ＶＣＣの電圧波形、（ｂ）は第１のパワーオンリセット信号ＰＷＲＯＫ１の波形、（ｃ）は内部電源回路２の内部信号である直流内部電源の電圧波形、（ｄ）は入力回路４のＰＬＬ回路からの内部クロック確定信号ＬＣＫＯＫの波形、（ｅ）は第２のパワーオンリセット信号ＰＷＲＯＫ２の波形、（ｆ）は制御回路３の内部信号の波形、（ｇ）は入力回路４の内部信号である内部クロックＩＣＬＫの波形である。

電源投入されて電源ＶＣＣの電圧が立上がると（図１５（ａ）参照）、第１のパワーオンリセット回路１１によって電源ＶＣＣの立上がりに追従して第１のパワーオンリセット信号ＰＷＲＯＫ１が“Ｌ”から“Ｈ”となる（図１５（ｂ）参照）。この第１のパワーオンリセット信号ＰＷＲＯＫ１の立上がり変化によって内部電源回路２内の各種直流内部電源のパワーオンリセットがなされ、このパワーオンリセットによって、不定であった上記直流内部電源が確定する（図１５（ｃ）参照）。

また、電源ＶＣＣの電圧が立上がると（図１５（ａ）参照）、入力回路４のＰＬＬ回路では、内部クロックＩＣＬＫの位相引き込み動作がなされ、やがて不定であった内部クロックＩＣＬＫが確定する（図１５（ｇ）参照）。

内部クロックＩＣＬＫが確定（ロック）すると、入力回路４のＰＬＬ回路から出力される内部クロック確定信号ＬＣＫＯＫが“Ｌ”から“Ｈ”となる（図１５（ｄ）参照）。このとき、第１のパワーオンリセット信号ＰＷＲＯＫ１はすでに立上がって“Ｈ”になっているので、内部クロック確定信号ＬＣＫＯＫが“Ｈ”になると、ＮＡＮＤゲートＮＡ４１の出力信号が“Ｈ”から“Ｌ”となり、これによってインバータＩＶ４１の出力信号である第２のパワーオンリセット信号ＰＷＲＯＫ２が“Ｌ”から“Ｈ”となる（図１５（ｅ）参照）。この第２のパワーオンリセット信号ＰＷＲＯＫ２の立上がり変化によって制御回路３内の各種内部信号のパワーオンリセットがなされ、このパワーオンリセットによって、不定であった制御回路３内の上記内部信号が確定する（図１５（ｆ）参照）。

以上のように実施の形態４によれば、第２のパワーオンリセット回路４２において、第１のパワーオンリセット回路１１から出力された第１のパワーオンリセット信号ＰＷＲＯＫ１と、入力回路４内のＰＬＬ回路から出力された内部クロック確定信号ＬＣＫＯＫとの論理積をとって第２のパワーオンリセット信号ＰＷＲＯＫ２を出力することにより、より確実に制御回路３のリセットをすることができ、より少ない素子数で２つのパワーオンリセット信号の生成を実現可能である。

実施の形態５
図１６は本発明の実施の形態５の半導体記憶装置の構成図であり、図１と同様のものには同じ符号を付してある。図１６において、実施の形態５の半導体記憶装置は、パワーオンリセット回路５０と、電源回路２と、制御回路３と、入力回路４とを備えている。

内部電源回路２は、第１電源ＶＣＣ１および第２のＶＣＣ２を入力とし、内部電源回路２内および制御回路３内等で使用される内部電源を生成し、制御回路３等に供給する内部回路ブロックであり、電源ＶＣＣ１，ＶＣＣ２の投入時（パワーオン時）に、パワーオンリセット回路５０からの第１のパワーオンリセット信号ＰＷＲＯＫ３によってリセットされる。この内部電源回路２は、他の内部回路ブロックの出力信号を使用せず、かつパワーオンリセットを必要とする内部回路ブロックである。

制御回路３は、第１電源ＶＣＣ１および第２電源ＶＣＣ２と、内部電源回路２からの内部電源と、入力回路４からの内部クロックＩＣＬＫとを入力として、記憶回路ブロックを制御する内部回路ブロックであり、パワーオン時に、パワーオンリセット回路５０からの第２のパワーオンリセット信号ＰＷＲＯＫ４によってリセットされる。この制御回路３は、他の内部回路ブロックの出力信号である内部クロックＩＣＬＫを使用して動作し、かつパワーオンリセットを必要とする内部回路ブロックであって、内部クロックＩＣＬＫが確定した後にパワーオンリセットされる必要がある。

入力回路４は、第１電源ＶＣＣ１と、外部入力クロックＥＣＬＫとを入力として、制御回路３内等で使用される内部クロックＩＣＬＫを生成し、制御回路３等に供給するＰＬＬ回路等を含む内部回路ブロックであり、パワーオン時にはリセットされない。この入力回路４は、パワーオンリセットが不要な内部回路ブロックである。入力回路４内のＰＬＬ回路は、外部入力クロックＥＣＬＫと内部クロックＩＣＬＫとを位相合せして、内部クロックＩＣＬＫを確定させる。

［パワーオンリセット回路５０］
パワーオンリセット回路５０は、第１電源ＶＣＣ１のパワーオンリセット回路（ＶＣＣ１パワーオンリセット回路）５１と、第２電源ＶＣＣ２のパワーオンリセット回路（ＶＣＣ２パワーオンリセット回路）５２と、論理積回路５３と、遅延回路５４とを備えている。

［ＶＣＣ１パワーオンリセット回路５１，ＶＣＣ２パワーオンリセット回路５２］
図１７（ａ）はＶＣＣ１パワーオンリセット回路５１（ＶＣＣ２パワーオンリセット回路５２）の回路図であり、図２と同様のものには同じ符号を付してある。ＶＣＣ１パワーオンリセット回路５１およびＶＣＣ２パワーオンリセット回路５２は、上記実施の形態１の第１のパワーオンリセット回路１１と同様の構成である。

図１７（ａ）において、ＶＣＣ１パワーオンリセット回路５１は、上記実施の形態１の第１のパワーオンリセット回路１１（図２参照）において、電源ＶＣＣを第１電源ＶＣＣ１とし、この第１電源ＶＣＣ１の立上がりに追従して立上がる第１電源ＶＣＣ１のパワーオンリセット信号（ＶＣＣ１パワーオンリセット信号）ＰＷＲＯＫ２１を出力する回路である。

同様に、ＶＣＣ２パワーオンリセット回路５２は、上記実施の形態１の第１のパワーオンリセット回路１１（図２参照）において、電源ＶＣＣを第２電源ＶＣＣ２とし、この第２電源ＶＣＣ２の立上がりに追従して立上がる第２電源ＶＣＣ２のパワーオンリセット信号（ＶＣＣ２パワーオンリセット信号）ＰＷＲＯＫ２２を出力する回路である。

［論理積回路５３］
論理積回路５３は、ＮＡＮＤゲート５１と、インバータＩＶ５１とによって構成されている。ＮＡＮＤゲートＮＡ５１にはＶＣＣ１パワーオンリセット回路５１からのＶＣＣ１パワーオンリセット信号ＰＷＲＯＫ２１およびＶＣＣ２パワーオンリセット回路５２からのＶＣＣ２パワーオンリセット信号ＰＷＲＯＫ２２が入力され、ＮＡＮＤゲートＮＡ５１の出力信号はインバータＩＶ５１に入力される。そして、インバータＩＶ５１の出力端子から第１のパワーオンリセット信号ＰＷＲＯＫ３が出力される。この第１のパワーオンリセット信号ＰＷＲＯＫ３は、内部回路２および遅延回路５４に入力される。

［遅延回路５４］
図１７（ｂ）は遅延回路５４の回路図であり、図２と同様のものには同じ符号を付してある。遅延回路５４は、上記実施の形態１の第２のパワーオンリセット回路１２と同様の構成である。この遅延回路５４は、上記実施の形態１の第２のパワーオンリセット回路１２（図２参照）において、論理積回路５３からの第１のパワーオンリセット信号ＰＷＲＯＫ３を入力として、この第１のパワーオンリセット信号ＰＷＲＯＫ３を遅延して第２のパワーオンリセット信号ＰＷＲＯＫ４を生成し、この第２のパワーオンリセット信号ＰＷＲＯＫ４を制御回路３に出力する回路である。なお、図１７（ｂ）において、電源ＶＣＣは、第１電源ＶＣＣまたは第２電源ＶＣＣ２である。

このように構成された実施の形態５のパワーオンリセット回路５０において、ＶＣＣ１パワーオンリセット回路５１と、ＶＣＣ２パワーオンリセット回路５２と、論理積回路５３とは、第１電源ＶＣＣ１と第２電源ＶＣＣ２の内で立上がりの遅い方の電源の立上がりに追従して立上がる第１のパワーオンリセット信号ＰＷＲＯＫ３を生成する第１のパワーオンリセット回路を構成している。また、遅延回路５４は、第１のパワーオンリセット信号ＰＷＲＯＫ３を遅延して第２のパワーオンリセットＰＷＲＯＫ２を生成する第２のパワーオンリセット回路に相当している。

図１８は本発明の実施の形態５の半導体記憶装置のパワーオンリセット動作を説明するタイミングチャートであり、（ａ）は第１電源ＶＣＣ１の電圧波形、（ｂ）はＶＣＣ１パワーオンリセット信号ＰＷＲＯＫ２１の波形、（ｃ）は第２電源ＶＣＣ２の電圧波形、（ｄ）はＶＣＣ２パワーオンリセット信号ＰＷＲＯＫ２２の波形、（ｅ）は第１のパワーオンリセット信号ＰＷＲＯＫ３の波形、（ｆ）は第２のパワーオンリセット信号ＰＷＲＯＫ４の波形、（ｇ）は制御回路３の内部信号の波形、（ｈ）は入力回路４の内部信号である内部クロックＩＣＬＫの波形である。この図１８は第１電源ＶＣＣ１よりも第２電源ＶＣＣ２の立上がりが遅い場合の例であるが、第１電源ＶＣＣ１と第２電源ＶＣＣ２の内で早く立上がる方の電源は、両電源の電源電圧等による。

電源投入されて第１電源ＶＣＣ１の電圧が立上がると（図１８（ａ）参照）、ＶＣＣ１パワーオンリセット回路５１によってＶＣＣ１パワーオンリセット信号ＰＷＲＯＫ２１が“Ｌ”から“Ｈ”となる（図１８（ｂ）参照）。しかし、このときには、ＶＣＣ２パワーオンリセット信号ＰＷＲＯＫ２２は“Ｌ”のままなので（図１８（ｄ）参照）、第１のパワーオンリセット信号ＰＷＲＯＫ３は“Ｌ”のままである（図１８（ｅ）参照）。

また、第１電源ＶＣＣ１の電圧が立上がると（図１８（ａ）参照）、入力回路４のＰＬＬ回路では、内部クロックＩＣＬＫの位相引き込み動作がなされ、やがて不定であった内部クロックＩＣＬＫが確定する（図１８（ｈ）参照）。

第１電源ＶＣＣ１の電圧の立上がりよりも遅れて、第２電源ＶＣＣ２の電圧が立上がると（図１８（ｃ）参照）、ＶＣＣ２パワーオンリセット回路５２によってＶＣＣ２パワーオンリセット信号ＰＷＲＯＫ２２が“Ｌ”から“Ｈ”となる（図１８（ｄ）参照）。このとき、ＶＣＣ１パワーオンリセット信号ＰＷＲＯＫ２１はすでに立上がって“Ｈ”になっているので（図１８（ｂ）参照）、ＶＣＣ２パワーオンリセット信号ＰＷＲＯＫ２２が“Ｈ”になると、ＮＡＮＤゲートＮＡ５１の出力信号が“Ｈ”から“Ｌ”となり、これによってインバータＩＶ５１の出力信号である第１のパワーオンリセット信号ＰＷＲＯＫ３が“Ｌ”から“Ｈ”となる（図１８（ｅ）参照）。

この第１のパワーオンリセット信号ＰＷＲＯＫ３の立上がり変化によって内部電源回路２内の各種直流内部電源のパワーオンリセットがなされ、このパワーオンリセットによって、不定であった内部電源回路２内の上記直流内部電源が確定する。

上記第１のパワーオンリセット信号ＰＷＲＯＫ３を遅延回路５４で遅延させた第２のパワーオンリセット信号ＰＷＲＯＫ４は、上記第１のパワーオンリセット信号ＰＷＲＯＫ３よりも遅れたタイミングで“Ｌ”から“Ｈ”となる（図１８（ｆ）参照）。この第２のパワーオンリセット信号ＰＷＲＯＫ４の立上がり変化によって制御回路３内の各種内部信号のパワーオンリセットがなされ、このパワーオンリセットによって、不定であった制御回路３内の上記内部信号が確定する（図１８（ｇ）参照）。

以上のように実施の形態５によれば、内部電源回路２や制御回路３が立上がりタイミングが異なる複数の電源を入力とする場合に、立上がりの早い方の電源に追従して立上がるパワーオンリセット信号では、立上がりの遅い方の電源が立上っていないため、遅い方の電源を使用している回路のリセットがなされないが、それぞれの電源ごとにパワーオンリセット回路を設け、それぞれのパワーオンリセット回路から出力されたパワーオンリセット信号の論理積をとることにより、最も遅いパワーオンリセット信号を用いて、電源回路２および制御回路３を確実にパワーオンリセットすることが可能となる。

本発明の実施の形態１の半導体記憶装置の構成図である。 本発明の実施の形態１においてのパワーオンリセット回路の回路図である。 本発明の実施の形態１においての入力回路内のＰＬＬ回路を説明する図である。 本発明の実施の形態１においての制御回路の入力セット回路の回路構成図である。 本発明の実施の形態１の半導体記憶装置の動作を説明するタイミングチャートである。 本発明の実施の形態２の半導体記憶装置の構成図である。 本発明の実施の形態２においてのパワーオンリセット回路の回路図である。 本発明の実施の形態２のパワーオンリセット回路においてのヒューズトリミング回路の回路図である。 本発明の実施の形態３の半導体記憶装置の構成図である。 本発明の実施の形態３においてのパワーオンリセット回路の回路図である。 本発明の実施の形態３のパワーオンリセット回路においてのＯＳＣ回路の回路図である。 本発明の実施の形態３においてのＦＦ回路の回路図である。 本発明の実施の形態３の半導体記憶装置の動作を説明するタイミングチャートである。 本発明の実施の形態４の半導体記憶装置の構成図である。 本発明の実施の形態４の半導体記憶装置の動作を説明するタイミングチャートである。 本発明の実施の形態５の半導体記憶装置の構成図である。 本発明の実施の形態５においてのパワーオンリセット回路の回路図である。 本発明の実施の形態５の半導体記憶装置の動作を説明するタイミングチャートである。 従来の半導体記憶装置の構成図である。 従来の半導体記憶装置の動作を説明するタイミングチャートである。

符号の説明

２ 電源回路
３ 制御回路
４ 入力回路
１０ パワーオンリセット回路
１１ 第１のパワーオンリセット回路
１２ 第２のパワーオンリセット回路
２０ パワーオンリセット回路
２２ 第２のパワーオンリセット回路
２２１，２２２ 遅延回路
２２３ ヒューズトリミング回路
２２４ セレクト回路
３０ パワーオンリセット回路
３２ 第２のパワーオンリセット回路
３２１ 分周回路
３２２，３２３ ヒューズトリミング回路
３２４ セレクタ回路
３２５ ＯＳＣ回路
３２６，３２７ ＦＦ回路
３２８ 出力ラッチ回路
４０ パワーオンリセット回路
４２ 第２のパワーオンリセット回路
５０ パワーオンリセット回路
５１ ＶＣＣ１パワーオンリセット回路
５２ ＶＣＣ２パワーオンリセット回路
５３ 論理積回路
５４ 遅延回路
７０ ＰＬＬ回路
７１ 位相比較器
７２ 電荷ポンプ
７３ ループフィルタ
７４ 電圧制御発振器
７５ 分周器

Claims (2)

1. 半導体集積回路の内部回路ブロックを電源投入時にリセットするためのパワーオンリセット信号を、電源の立上がりに応じて生成して上記内部回路ブロックに出力するパワーオンリセット回路において、
   上記内部回路ブロックが、上記リセットが不要な第１の内部回路ブロックと、
   上記第１の内部回路ブロックの出力信号を使用して動作し、かつ上記リセットが必要な第２の内部回路ブロックとを含み、
   上記電源の立上がりに追従するタイミングで立上がる第１のパワーオンリセット信号を生成する第１のパワーオンリセット回路と、
   上記第２の内部回路ブロックに、上記第１のパワーオンリセット信号よりも遅れたタイミングで立上がる第２のパワーオンリセット信号を出力する第２のパワーオンリセット回路とを備え、
   上記第２のパワーオンリセット回路は、上記第１のパワーオンリセット信号が立上がり、かつ上記第１の内部回路ブロックの出力信号が確定したことを通知する信号が入力されたら、上記第２のパワーオンリセット信号を出力し、
   上記内部回路ブロックが、他の内部回路ブロックの出力信号を使用せず、かつ上記リセットが必要な第３の内部回路ブロックをさらに含み、
   上記第３の内部回路ブロックは、上記第１のパワーオンリセット信号でリセットされる
   ことを特徴とするパワーオンリセット回路。
2. 請求項１に記載のパワーオンリセット回路を備えたことを特徴とする半導体集積回路。

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