JP4339317B2 - クロック乗換装置、及び試験装置 - Google Patents

Description

本発明は、クロック乗換装置に関する。特に本発明は、伝送クロックに同期して与えられる入力データを、伝送クロックと位相の異なる内部クロックに同期して出力するクロック乗換装置に関する。

文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の記載の一部とする。
特願２００３−２８４５３９ 出願日 平成１５年７月３１日

半導体試験装置等の試験装置は、半導体等の被試験デバイスに試験パターンを与え、当該試験パターンに基づいて被試験デバイスが出力した出力信号を受け取り、受け取った出力信号と期待値とを比較することにより、被試験デバイスの良否を判定する。被試験デバイスが出力する出力信号は、電源変動や温度変動、ＬＳＩ、基板、及びケーブルの製造バラツキ等に起因する遅延量のバラツキを含んでいる。そのため、試験装置は、被試験デバイスが出力した出力信号を、ノイズの少ない試験装置の内部クロックに乗せ換えて受け取る。また、被試験デバイスは、試験装置の内部クロックとは異なるクロックで動作しているので、被試験デバイスからの出力信号を受け取る場合、被試験デバイスのクロックの位相と試験装置の内部クロックの位相との同期を合わせるイニシャライズを行う必要がある。従来、部品の配置及び配線を最適化する、若しくはインターリーブ回路又は可変遅延回路を用いることにより、異なる位相のクロック間で信号の受け渡しを行っていた。

現時点で先行技術文献の存在を認識していないので、先行技術文献に関する記載を省略する。

しかし、近年の半導体デバイス等の動作クロックの高速化に伴い、データの受け渡しの際のセットアップ・ホールドタイムの裕度が少なくなっており、部品の配置及び配線のみでクロックの乗せ換えを保証することは困難になってきている。また、インターリーブ回路を用いてクロックの乗せ換えを行う場合、全ての信号ラインにインターリーブ回路を設ける必要があり、回路規模が増大し、消費電力も増大していた。更に、可変遅延回路を用いてクロックの乗せ換えを行う場合、全ての信号ラインに可変遅延回路を設け、全ての可変遅延回路に遅延量を設定しなければならないため、イニシャライズに時間がかかっていた。

そこで本発明は、上記の課題を解決することのできるクロック乗換装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記課題を解決するために、本発明の第１の形態においては、伝送クロックに同期して与えられる入力データを、伝送クロックと位相の異なる内部クロックに同期して出力するクロック乗換装置であって、それぞれの立ち上がりエッジ、又はそれぞれの立ち下がりエッジが、対応する入力データのアイ開口の略中央となる比較クロックを、伝送クロックに基づいて生成する比較クロック生成部と、内部クロックの位相が比較クロックの位相と略同一となるように、内部クロックの位相を制御するイニシャライズ部と、イニシャライズ部が位相を制御した内部クロックと、入力データとを受け取り、当該入力データを当該内部クロックに同期させ、出力データとして出力するデータ出力部とを備える。

クロック乗換装置は、伝送クロックの立ち上がりエッジ又は立ち下がりエッジに同期して、入力データを取り込むことにより、伝送クロックの立ち上がりエッジ又は立ち下がりエッジに同期して変化する入力データを生成し、データ出力部へ出力する入力データ取込部を更に備え、比較クロック生成部は、伝送クロックを半周期遅延させることにより、それぞれの立ち上がりエッジ、又はそれぞれの立ち下がりエッジが、入力データ取込部が出力した入力データのアイ開口の略中央となる比較クロックを生成する。

イニシャライズ部は、データ出力部が出力した出力データを、比較クロックに同期して取り込み、取り込んだ出力データと、予め格納している出力データの期待値とを比較することにより、出力データのパス又はフェイルを判定する判定部と、判定部が判定した判定結果に基づいて、位相を設定する位相設定信号を生成する位相制御部と、位相制御部が生成した位相設定信号に基づいて、内部クロックの位相を設定し、位相を設定した内部クロックに応じてデータ出力部に出力データを出力させ、出力データを、設定した内部クロックの位相に対応して判定部に判定させる位相設定部とを備え、位相制御部は、位相設定信号を順次変更することにより、位相設定部に内部クロックの位相を順次変更させ、変更されたそれぞれの位相に対応する判定部の判定結果を受け取り、判定結果がパスからフェイルに変化した場合、位相設定信号の変更を停止することにより内部クロックの位相を比較クロックの位相と略同一とする。

位相設定部は、周波数が内部クロックの整数倍である基準クロックを生成する基準クロック生成部と、基準クロック生成部が生成した基準クロックを分周することにより内部クロックと略同一の周波数である分周基準クロックと、分周基準クロックを反転させた反転分周基準クロックと、分周基準クロック及び反転分周基準クロックの位相を基準クロックの一周期分それぞれ遅延させた複数の位相遅延基準クロックとを生成する位相変化クロック生成部と、位相制御部から受け取る位相設定信号に基づいて、位相変化クロック生成部が生成した分周基準クロック、反転分周基準クロック、及びそれぞれの位相遅延基準クロックのいずれかを選択し、内部クロックとしてデータ出力部へ出力する位相変化クロック選択部とを備える。

位相設定部は、内部クロックに同期して変化する入力データ選択信号を更に生成し、クロック乗換装置は、伝送クロックを分周した分周伝送クロックの、立ち上がりエッジで入力データを取り込み、分周伝送クロックの立ち上がりエッジに同期して入力データを出力する立上取込部と、分周伝送クロックの、立ち下がりエッジで入力データを取り込み、分周伝送クロックの立ち下がりエッジに同期して入力データを出力する立下取込部と、立上取込部及び立下取込部がそれぞれ出力する入力データを、分周伝送クロックと略同一の周期で変化する入力データ選択信号に同期して交互に選択し、選択した入力データをデータ出力部へ出力する入力データ選択部とを更に備え、比較クロック生成部は、伝送クロックを一周期分遅延させることにより、立上取込部が出力した入力データ、及び立下取込部が出力した入力データのそれぞれのアイ開口に対して、交互に略中央となる比較クロックを生成する。

位相設定部は、周波数が内部クロックの整数倍である基準クロックを生成する基準クロック生成部と、基準クロック生成部が生成した基準クロックを分周することにより内部クロックと略同一の周波数である分周基準クロックと、分周基準クロックを反転させた反転分周基準クロックと、分周基準クロック及び反転分周基準クロックの位相を基準クロックの一周期分それぞれ遅延させた複数の位相遅延基準クロックとを生成する位相変化クロック生成部と、位相制御部から受け取る位相設定信号に基づいて、位相変化クロック生成部が生成した分周基準クロック、反転分周基準クロック、及び複数の位相遅延基準クロックのいずれかを選択し、内部クロックとしてデータ出力部へ出力する位相変化クロック選択部と、位相変化クロック生成部が生成した分周基準クロック、反転分周基準クロック、及び複数の位相遅延基準クロックをそれぞれ分周した分周位相変化クロックをそれぞれ生成し、位相制御部から受け取る位相設定信号に基づいて、複数の分周位相変化クロックのいずれかを選択し、選択分周位相変化クロックとして出力する分周位相変化クロック選択部と、位相制御部から受け取る位相設定信号に基づいて、分周位相変化クロック選択部が出力した選択分周位相変化クロック、及び選択分周位相変化クロックの反転のいずれかを入力データ選択信号として、入力データ選択部へ与える選択信号生成部とを備える。

本発明の第２の形態においては、出力信号と、出力信号に同期した伝送クロックとを出力する電子デバイスを試験する試験装置であって、電子デバイスを試験するための試験パターンを生成する試験パターン生成部と、所望のタイミングを発生するタイミング発生器と、試験パターン及びタイミング発生器が発生したタイミングに基づいて、電子デバイスに入力する試験信号を成形する波形成形部と、伝送クロック及び出力信号を受け取り、受け取った出力信号を、伝送クロックと位相の異なる当該試験装置の内部クロックに同期させるクロック乗換部と、クロック乗換部が内部クロックに同期させた出力信号に基づいて、電子デバイスの良否を判定する試験判定部とを備え、クロック乗換部は、それぞれのクロック立ち上がりエッジ、又はそれぞれのクロック立ち下がりエッジが、対応する出力信号のアイ開口の略中央となる比較クロックを、伝送クロックに基づいて生成する比較クロック生成部と、内部クロックの位相が比較クロックの位相と略同一となるように、内部クロックの位相を制御するイニシャライズ部と、イニシャライズ部が位相を制御した内部クロックと、出力信号とを受け取り、当該出力信号を当該内部クロックに同期させて出力するデータ出力部とを有する試験装置を提供する。

尚、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又、発明となりうる。

本発明に係るクロック乗換装置によれば、クロックの位相を制御回路により合わせ込めるため、パターン長、ケーブル長、及びプロセスバラツキを考慮する必要がなくなり、インターリーブ回路の相数を少なくすることができる。従って、設計工数を減少させ、消費電力を削減することができる。また、信号ライン毎に可変遅延回路を設ける必要がないので、イニシャライズにかかる時間を削減することができる。

本発明の一実施形態に係る試験システム１０の構成の一例を示す図である。 クロック乗換部２０６の構成の一例を示す図である。 クロック乗換部２０６の動作の一例を説明するためのタイミングチャートである。 １ｗａｙ処理におけるクロック乗換部２０６の回路構成の一例を示す図である。 クロック乗換部２０６のイニシャライズ動作の一例を示すフローチャートである。 ＣＬＫＡの位相とＣＬＫＢ２の位相とが最もずれた場合のクロック乗換部２０６のイニシャライズ動作を説明するタイミングチャートである。 ＣＬＫＡの位相とＣＬＫＢ２の位相とが半周期ずれた場合のクロック乗換部２０６のイニシャライズ動作を説明するタイミングチャートである。 ＣＬＫＡの位相とＣＬＫＢ２の位相とが最も接近した場合のクロック乗換部２０６のイニシャライズ動作を説明するタイミングチャートである。 ２ｗａｙ処理におけるクロック乗換部２０６の回路構成の一例を示す図である。 ＣＬＫＡの位相とＣＬＫＢ２の位相とが最もずれた場合のクロック乗換部２０６のイニシャライズ動作を説明するタイミングチャートである。 ＣＬＫＡの位相とＣＬＫＢ２の位相とが最も接近した場合のクロック乗換部２０６のイニシャライズ動作を説明するタイミングチャートである。

符号の説明

１０・・・試験システム、１００・・・被試験デバイス、１０２・・・内部回路、１０４・・・クロック生成部、２００・・・試験装置、２０２・・・試験パターン生成部、２０４・・・試験判定部、２０６・・・クロック乗換部、２１０・・・入力データ取込部、２１２、２２２、２４２、２７４、２７６、２８２、２８４、２８６、４０２、４０４、４０６、４０８、４３０、４３２・・・フリップフロップ、２２０・・・データ出力部、２３０・・・比較クロック生成部、２３２、２７２・・・インバータ、２４０・・・出力データ判定部、２４４・・・判定部、２４６・・・ＡＮＤゲート、２５０・・・位相制御部、２６０・・・位相設定部、２６２・・・基準クロック生成部、２６４・・・位相変化クロック選択部、２６６・・・位相変化クロック生成部、２６８、２８８、４１０・・・マルチプレクサ、４００・・・選択信号生成部、４１２・・・排他的論理和回路

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲に係る発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の一実施形態に係る試験システム１０の構成の一例を示す図である。試験システム１０は、被試験デバイス１００及び試験装置２００を備える。被試験デバイス１００は、試験されるべき半導体回路等の電子デバイスである。試験装置２００は、被試験デバイス１００に対して試験パターンを与え、当該試験パターンに基づく被試験デバイス１００の出力信号を受け取り、当該出力信号を期待値と比較することにより、被試験デバイス１００の良否を判定する。

被試験デバイス１００は、内部回路１０２及びクロック生成部１０４を備える。クロック生成部１０４は、内部回路１０２を動作させるクロックを生成し、内部回路１０２へ出力する。また、クロック生成部１０４は、生成したクロックを伝送クロックとして試験装置２００へ出力する。また、クロック生成部１０４は、試験装置２００からの制御信号に応じて、伝送クロックを生成する。内部回路１０２は、試験装置２００から受け取った試験パターンに基づいて所定の処理を行い、処理結果を出力信号として、伝送クロックに同期して試験装置２００へ出力する。ここで、同期するとは、位相の異なる略同一周期の信号において、互いの信号の位相を合わせることを意味する。

試験装置２００は、タイミング発生器２０１、試験パターン生成部２０２、波形成形部２０３、試験判定部２０４、及びクロック乗換部２０６を備える。試験パターン生成部２０２は、被試験デバイス１００を試験するための試験パターンを生成する。タイミング発生器２０１は、所望のタイミングを発生する。例えばタイミング発生器２０１は、所望の周波数のクロックを生成する。波形成形部２０３は、試験パターン及びタイミング発生器２０１が発生したタイミングに基づいて、被試験デバイス１００に入力するべき試験信号を成形する。例えば、試験パターンはデジタルデータにより示されるパターンであって、波形成形部２０３は、当該試験パターンのデータに応じた電圧を、タイミング発生器２０１から与えられるクロックに応じて出力する。また、試験パターン生成部２０２は、生成した試験パターンに対する被試験デバイス１００の出力信号の期待値を生成し、試験判定部２０４へ与える。

クロック乗換部２０６は、伝送クロックと、伝送クロックに同期して出力される内部回路１０２の出力信号とを受け取る。そして、クロック乗換部２０６は、受け取った出力信号を、伝送クロックと位相の異なる試験装置２００の内部クロックに同期して、出力信号を試験判定部２０４へ送る。本実施形態のクロック乗換部２０６は、被試験デバイス１００から受け取った出力信号を、被試験デバイス１００の伝送クロックとは位相が異なる試験装置２００の内部クロックに乗せ換える。

尚、他の形態として、クロック乗換部２０６は、被試験デバイス１００の内部に設けられてもよい。この場合、位相の異なるクロックで動作する複数の被試験デバイス１００間において、一方の被試験デバイス１００の伝送クロックに同期して出力された出力信号を、他方の被試験デバイス１００のクロックに乗せ換えることができる。更に他の形態として、クロック乗換部２０６は、位相の異なるクロックで動作する複数のブロックを有するデバイスにおいて、それぞれのブロックの内部に設けられてもよい。この場合も、同一デバイス内において、一方のブロックの伝送クロックに同期して出力された出力信号を、他方のブロックのクロックに乗せ換えることができる。

図２は、クロック乗換部２０６の構成の一例を示す図である。クロック乗換部２０６は、入力データ取込部２１０、データ出力部２２０、比較クロック生成部２３０、出力データ判定部２４０、位相制御部２５０、及び位相設定部２６０を備える。入力データ取込部２１０は、クロック生成部１０４から入力される伝送クロックであるＣＬＫＡの立ち上がりエッジ又は立ち下がりエッジに同期して、内部回路１０２から入力されたデータであるＩＮＤＡＴＡを取り込むことにより、伝送クロックの立ち上がりエッジ又は立ち下がりエッジに同期して変化する入力データであるＩＮＤＡＯＵＴを生成し、データ出力部２２０へ出力する。

データ出力部２２０は、試験装置２００の内部クロックと同一周期のクロックであるＣＬＫＢ２に同期してＩＮＤＡＯＵＴを取り込み、ＣＬＫＢ２の立ち上がりエッジ又は立ち下がりエッジに同期して変化するデータであるＯＵＴＤＡＴＡを出力する。ＣＬＫＢ２の位相は、その立ち上がりエッジ又は立ち下がりエッジがＩＮＤＡＯＵＴのアイ開口の略中央となるように、予めイニシャライズされる。ここで、ＩＮＤＡＯＵＴのアイ開口とは、隣り合うデータ遷移期間の間の期間である。データ遷移期間とは、それぞれのＣＬＫＡの立ち上がりエッジ又は立ち下がりエッジに対応しているＩＮＤＡＯＵＴのそれぞれのデータにおいて、隣り合うデータの間にあるデータが遷移する期間である。

イニシャライズ後の通常動作において、データ出力部２２０は、ＣＬＫＡに対して所定の位相に設定されたＣＬＫＢ２に同期してＩＮＤＡＯＵＴを取り込み、ＯＵＴＤＡＴＡを試験判定部２０４へ出力する。このような動作により、ＩＮＤＡＴＡに対してＣＬＫＡのタイミングが変動し、ＣＬＫＢ２に対してＩＮＤＡＯＵＴのタイミングが変動する場合、データ出力部２２０は、ＩＮＤＡＯＵＴのタイミングの変動に対して最も余裕のある位置でＩＮＤＡＯＵＴを取り込むことができる。

次にイニシャライズの動作を説明する。位相制御部２５０は、ＣＬＫＢ２の位相を設定する位相設定信号であるＩＮＩＴを生成する。そして、位相制御部２５０は、位相設定部２６０にＩＮＩＴを与えることによりＣＬＫＢ２の位相を設定する。また、位相制御部２５０は、クロック生成部１０４及び位相設定部２６０に制御信号を与え、ＣＬＫＡ及びＣＬＫＢ２を発生させる。

位相設定部２６０は、基準クロック生成部２６２、位相変化クロック選択部２６４、及び位相変化クロック生成部２６６を備える。基準クロック生成部２６２は、位相制御部２５０からの制御信号を受け取ることにより、周波数がＣＬＫＢ２の整数倍の基準クロックであるＣＬＫＢを生成する。位相変化クロック生成部２６６は、基準クロック生成部２６２が生成するＣＬＫＢを分周し、分周したクロックを反転及び／又は遅延させることにより、位相が互いに異なる複数のＣＬＫＢ２を生成する。位相変化クロック選択部２６４は、位相制御部２５０から受け取るＩＮＩＴの値に基づいて、位相変化クロック生成部２６６が生成した複数のＣＬＫＢ２のいずれかを選択することにより、データ出力部２２０に与えるＣＬＫＢ２の位相を設定する。

比較クロック生成部２３０は、受け取ったＣＬＫＡを半周期遅延させることにより、それぞれの立ち上がりエッジ、又はそれぞれの立ち下がりエッジが、ＩＮＤＡＯＵＴのアイ開口の略中央となる比較クロックであるＲＤＣＬＫを生成する。出力データ判定部２４０は、データ出力部２２０が出力したＯＵＴＤＡＴＡを、ＲＤＣＬＫに同期して取り込み、取り込んだＯＵＴＤＡＴＡと、予め格納している期待値とを比較することにより、取り込んだＯＵＴＤＡＴＡのパス又はフェイルを判定する。

位相制御部２５０は、位相変化クロック選択部２６４に設定するＣＬＫＢ２の位相を順次変更することにより、出力データ判定部２４０の判定結果がパスからフェイルに変化する位相を検出する。位相制御部２５０は、出力データ判定部２４０の判定結果がパスからフェイルに変化する位相を検出した場合、位相変化クロック選択部２６４に設定する位相の変更を停止し、イニシャライズ動作を終了する。

このようなイニシャライズ動作を行うことにより、ＩＮＤＡＴＡに対してＣＬＫＡのタイミングが変動し、ＣＬＫＢ２に対してＩＮＤＡＯＵＴのタイミングが変動する場合、データ出力部２２０は、ＩＮＤＡＯＵＴのタイミングの変動に対して最も余裕のある位置でＩＮＤＡＯＵＴを取り込むことができる。

尚、出力データ判定部２４０、位相制御部２５０、及び位相設定部２６０は、イニシャライズ部の一例である。また、他の例として、イニシャライズ部は、試験装置２００の外部に設けられてもよい。また、本例において、ＣＬＫＢは、クロック乗換部２０６が受け取るＣＬＫＡに比べてノイズ等が少なく、ピーキングにより方形波に近い波形である。

図３は、クロック乗換部２０６の動作の一例を説明するためのタイミングチャートである。（ａ）は、ＩＮＤＡＴＡ、ＣＬＫＡ、ＩＮＤＡＯＵＴ、及びＲＤＣＬＫの関係を示す。（ｂ）は、出力データ判定部２４０がパスの判定を行った場合のＩＮＤＡＯＵＴ、ＣＬＫＢ２、ＯＵＴＤＡＴＡ、ＲＤＣＬＫ、ＲＤＴ、及び期待値の関係を示す。（ｃ）は、出力データ判定部２４０がフェイルの判定を行った場合のＩＮＤＡＯＵＴ、ＣＬＫＢ２、ＯＵＴＤＡＴＡ、ＲＤＣＬＫ、ＲＤＴ、及び期待値の関係を示す。本例において、入力データ取込部２１０は、ＣＬＫＡの立ち上がりエッジのタイミングでＩＮＤＡＴＡを取り込み、データ出力部２２０は、ＣＬＫＢ２の立ち上がりエッジのタイミングでＩＮＤＡＯＵＴを取り込み、出力データ判定部２４０は、ＲＤＣＬＫの立ち上がりエッジのタイミングでＯＵＴＤＡＴＡを取り込む。尚、ＲＤＴは、ＲＤＣＬＫの立ち上がりエッジのタイミングで取り込まれたＯＵＴＤＡＴＡである。

（ａ）において、比較クロック生成部２３０がＣＬＫＡを半周期遅延させるので、ＲＤＣＬＫの立ち上がりエッジは、ＩＮＤＡＯＵＴのアイ開口の略中央に発生する。（ｂ）において、データ出力部２２０は、ＲＤＣＬＫに対して位相が所定量進んでいるＣＬＫＢ２に同期して、ＩＮＤＡＯＵＴを取り込み、ＯＵＴＤＡＴＡを出力する。そして、出力データ判定部２４０は、取り込んだＲＤＴを期待値と比較する。本例において、ＣＬＫＢ２の位相がＲＤＣＬＫに対して進んでいるので、ＲＤＴは、期待値と一致し、パスと判定される。

（ｃ）において、出力データ判定部２４０は、ＲＤＣＬＫに対して位相が所定量遅れているＣＬＫＢ２に同期して、ＩＮＤＡＯＵＴを取り込み、ＯＵＴＤＡＴＡを出力する。そして、出力データ判定部２４０は、取り込んだＲＤＴを期待値と比較する。本例において、ＣＬＫＢ２の位相がＲＤＣＬＫに対して遅れているので、ＲＤＴは、期待値に対してＲＤＣＬＫの一周期分遅れて出力される。従って、ＲＤＴは、期待値と一致せず、フェイルと判定される。このように、ＣＬＫＢ２の位相をＲＤＣＬＫの位相に同期させるイニシャライズにおいて、ＣＬＫＢ２の位相をＲＤＣＬＫに対して遅延させる方向へ連続的に変化させることにより、ＣＬＫＢ２とＲＤＣＬＫとが一致する位相を境界として、出力データ判定部２４０の判定結果がパスからフェイルに変化する。

位相制御部２５０は、ＩＮＩＴの値を変更することにより、位相設定部２６０にＣＬＫＢ２の位相をＲＤＣＬＫに対して遅らせる方向へ順次変更させる。そして、位相制御部２５０は、変更されたそれぞれの位相に対応する出力データ判定部２４０の判定結果を受け取り、判定結果がパスからフェイルに変化した場合、ＩＮＩＴの値の変更を停止する。これにより、位相制御部２５０は、ＣＬＫＢ２の位相をＲＤＣＬＫの位相と略同一とする。この場合、ＣＬＫＢ２の立ち上がりエッジがＩＮＤＡＯＵＴのアイ開口の略中央に位置する。これにより、イニシャライズ後にＣＬＫＡのタイミングが変動し、ＣＬＫＢ２に対してＩＮＤＡＯＵＴのタイミングが変動する場合、データ出力部２２０は、ＩＮＤＡＯＵＴのタイミングの変動に対して最も余裕のある位置でＩＮＤＡＯＵＴを取り込むことができる。

尚、ＣＬＫＢ２の位相の変化を細かく制御することにより、ＲＤＣＬＫの位相とＣＬＫＢ２の位相とを精度良く合わせることができる。また、ＣＬＫＢ２の位相を変化させる場合の分解能は、ＣＬＫＡのそれぞれ立ち上がりエッジに対応するＩＮＤＡＴＡのデータ区間、並びにＩＮＤＡＴＡに対するＣＬＫＡのタイミングの変動、及びＣＬＫＡに対するＣＬＫＢのタイミングの変動を含むバラツキに対して、以下の関係を満たす必要がある。
データ区間 − バラツキ ＞ 分解能
これにより、ＣＬＫＢ２の位相を変化させた場合に、それぞれのデータ区間から上記バラツキを差し引いた区間に、ＣＬＫＢ２のそれぞれ立ち上がりエッジが少なくとも１回発生する。

図４は、１ｗａｙ処理におけるクロック乗換部２０６の回路構成の一例を示す図である。クロック乗換部２０６は、複数のフリップフロップ（２１２、２２２）及びインバータ２３２を備える。フリップフロップ２１２は、ＣＬＫＡの立ち上がりエッジのタイミングでＩＮＤＡＴＡを取り込み、ＩＮＤＡＯＵＴを出力する。フリップフロップ２２２は、ＣＬＫＢ２の立ち上がりエッジのタイミングでＩＮＤＡＯＵＴを取り込み、ＯＵＴＤＡＴＡを出力する。インバータ２３２は、ＣＬＫＡを反転させることによりＣＬＫＡを半周期遅延させたＲＤＣＬＫを生成する。

尚、複数のフリップフロップ（２１２、２２２）は、それぞれ図２で説明した入力データ取込部２１０及びデータ出力部２２０の一例である。インバータ２３２は、比較クロック生成部２３０の一例である。また、本例において、ＣＬＫＡは、周波数が例えば２６６ＭＨｚであり、デューティー比が５０％である。また、本例において、ＣＬＫＢは、周波数が例えば５３３ＭＨｚであり、デューティー比が５０％である。

出力データ判定部２４０は、フリップフロップ２４２、判定部２４４、及びＡＮＤゲート２４６を備える。フリップフロップ２４２は、ＲＤＣＬＫの立ち上がりエッジでＯＵＴＤＡＴＡを取り込む。ＡＮＤゲート２４６は、フリップフロップ２４２が取り込んだＯＵＴＤＡＴＡを受け取り、判定部２４４から受け取るＤＩＡＧ信号に応じて取り込んだＯＵＴＤＡＴＡをＲＤＴとして判定部２４４に送る。判定部２４４は、ＡＮＤゲート２４６から受け取ったＲＤＴを期待値と比較することにより、パス又はフェイルを判定する。

位相変化クロック生成部２６６は、インバータ２７２及び複数のフリップフロップ（２７４、２７６）を備える。フリップフロップ２７４のＸＱ端子は、フリップフロップ２７４のＤ端子と接続される。フリップフロップ２７４は、クロック入力端子に基準クロック生成部２６２が生成したＣＬＫＢを受け取る。そして、フリップフロップ２７４は、ＣＬＫＢの立ち上がりエッジを受け取る度に、Ｄ端子のステートをＱ端子に反映し、Ｄ端子のステートの反転をＸＱ端子に反映させる。これにより、フリップフロップ２７４は、ＣＬＫＢの周波数を２分周した分周基準クロックを生成し、Ｑ端子から出力する。また、フリップフロップ２７４は、Ｑ端子に生成された分周基準クロックを反転させた反転分周基準クロックを生成し、ＸＱ端子から出力する。

フリップフロップ２７６のＸＱ端子は、フリップフロップ２７６のＤ端子と接続されており、インバータ２７２を介して、クロック入力端子に基準クロック生成部２６２が生成したＣＬＫＢの反転を受け取る。そして、フリップフロップ２７６は、クロック入力端子に立ち上がりエッジを受け取る度に、Ｄ端子のステートをＱ端子に反映し、Ｄ端子のステートの反転をＸＱ端子に反映させる。これにより、フリップフロップ２７６は、フリップフロップ２７４のＱ端子から出力される分周基準クロックを、ＣＬＫＢの半周期分遅延させた位相遅延基準クロックを生成し、Ｑ端子から出力する。また、フリップフロップ２７６は、フリップフロップ２７４のＸＱ端子から生成される反転分周基準クロックを、ＣＬＫＢの半周期分遅延させた位相遅延基準クロックを生成し、ＸＱ端子から出力する。

位相設定部２６０は、マルチプレクサ２６８を備える。マルチプレクサ２６８は、位相変化クロック選択部２６４の一例である。マルチプレクサ２６８は、複数のフリップフロップ（２７４、２７６）がそれぞれ生成した、分周基準クロック、反転分周基準クロック、及び複数の位相遅延基準クロックを端子０から３に受け取る。そして、位相設定部２６０は、位相制御部２５０から受け取るＩＮＩＴの値に基づいた端子のクロックを、ＣＬＫＢ２としてフリップフロップ２２２へ出力する。

位相制御部２５０は、複数のフリップフロップ（２１２、２２２、２４２）をリセットするＩＣＬＲ、及び複数のフリップフロップ（２７４、２７６）をリセットするＤＶＲＳＴを更に生成する。また、位相制御部２５０は、前回の判定部２４４の判定結果を保持し、今回の判定結果と比較することにより、判定結果のパスからフェイルへの変化を検出する。

尚、ＣＬＫＡとＣＬＫＢとが同一の周波数の場合、位相変化クロック生成部２６６のインバータ２７２及び複数のフリップフロップ（２７４、２７６）に代えて、可変遅延回路を用いることにより、可変遅延回路に設定された遅延量に応じて、ＩＮＤＡＯＵＴに対してＣＬＫＢ２の位相を調整することができる。

図５は、クロック乗換部２０６のイニシャライズ動作の一例を示すフローチャートである。まず、位相制御部２５０は、前回の判定結果をフェイルに、ＩＮＩＴの値を０にそれぞれ初期化する（Ｓ１００）。次に、位相制御部２５０は、クロック生成部１０４及び基準クロック生成部２６２に制御信号を与え、ＣＬＫＡ及びＣＬＫＢをそれぞれ停止させる（Ｓ１０２）。そして、位相制御部２５０は、ＤＶＲＳＴを生成し、複数のフリップフロップ（２７４、２７６）をリセットする（Ｓ１０４）。次に、位相制御部２５０は、ＩＮＩＴの値が４であるか否かを判定する（Ｓ１０６）。ＩＮＩＴの値が４でない場合（Ｓ１０６：Ｎｏ）、位相制御部２５０は、設定された値のＩＮＩＴを位相設定部２６０に送る（Ｓ１１０）。

ＩＮＩＴの値が４である場合（Ｓ１０６：Ｙｅｓ）、位相制御部２５０は、ＩＮＩＴの値を０に設定する（Ｓ１０８）。そして、位相制御部２５０は、設定された値のＩＮＩＴを位相設定部２６０に送る（Ｓ１１０）。次に、位相制御部２５０は、クロック生成部１０４及び基準クロック生成部２６２に制御信号を与えることにより、ＣＬＫＡ及びＣＬＫＢを再び発生させる（Ｓ１１２）。次に、位相制御部２５０は、ＩＣＬＲを生成し、複数のフリップフロップ（２１２、２２２、２４２）をリセットする（Ｓ１１４）。そして、位相制御部２５０は、試験周期信号（ＰＥＲＩＯＤ）の発生を基準として、クロック生成部１０４にＣＬＫＡを、例えば２クロック出力させ、ＣＬＫＡを再び停止させる（Ｓ１１６）。

判定部２４４は、ＤＩＡＧをｈｉｇｈにすることにより、ＲＤＴを受け取る。そして、判定部２４４は、受け取ったＲＤＴと期待値と比較することにより、ＲＤＴがパスか否かを判定する（Ｓ１１８）。ＲＤＴがパスと判定された場合（Ｓ１１８：Ｙｅｓ）、位相制御部２５０は、前回の判定結果をパスに設定し（Ｓ１２０）、ＩＮＩＴの値に１加えて（Ｓ１２４）、再びＣＬＫＡ及びＣＬＫＢを停止させる（Ｓ１０２）。

ＲＤＴがパスと判定されなかった場合（Ｓ１１８：Ｎｏ）、位相制御部２５０は、前回のＲＤＴの判定結果がパスか否かを判定する（Ｓ１２２）。前回のＲＤＴの判定結果がパスでなかった場合（Ｓ１２２：Ｎｏ）、ＩＮＩＴの値に１加えて（Ｓ１２４）、再びＣＬＫＡ及びＣＬＫＢを停止させる（Ｓ１０２）。前回のＲＤＴの判定結果がパスであった場合（Ｓ１２２：Ｙｅｓ）、本フローチャートに示すクロック乗換部２０６のイニシャライズ動作が終了する。

図６は、ＣＬＫＡの位相とＣＬＫＢ２の位相とが最もずれた場合のクロック乗換部２０６のイニシャライズ動作を説明するタイミングチャートである。本図において、ＯＵＴＤＡＴＡに付した○は、パスを示し、●はフェイルを示す。本例において、位相制御部２５０がＩＮＩＴの値を１から２に変化させることによりＣＬＫＢ２の位相を変化させた場合に、判定部２４４の判定は、パスからフェイルに変化している。位相制御部２５０は、ＩＮＩＴの値を２に設定してイニシャライズ動作を終了する。

図７は、ＣＬＫＡの位相とＣＬＫＢ２の位相とが半周期ずれた場合のクロック乗換部２０６のイニシャライズ動作を説明するタイミングチャートである。本例において、１回目のＩＮＩＴの値が０の場合、位相制御部２５０は、ＲＤＴのフェイルを検出する。しかし、位相制御部２５０は、前回のＲＤＴの判定結果をフェイルで初期化しているので、判定結果のパスからフェイルへの変化を検出しない。そして、位相制御部２５０は、ＩＮＩＴの値が３の場合、パスの判定を判定部２４４から受け取る。その後、位相制御部２５０は、ＩＮＩＴの値が０の場合のＲＤＴの判定結果を受け取ることにより、判定結果のパスからフェイルへの変化を検出する。位相制御部２５０は、ＩＮＩＴの値を０に設定してイニシャライズ動作を終了する。

図８は、ＣＬＫＡの位相とＣＬＫＢ２の位相とが最も接近した場合のクロック乗換部２０６のイニシャライズ動作を説明するタイミングチャートである。本例において、位相制御部２５０がＩＮＩＴの値を２から３に変化させることによりＣＬＫＢ２の位相を変化させた場合に、判定部２４４の判定が、パスからフェイルに変化している。位相制御部２５０は、ＩＮＩＴの値を３に設定してイニシャライズ動作を終了する。図６から図８のいずれの場合も、イニシャライズ終了後には、ＩＮＤＡＯＵＴのアイ開口の略中央にＣＬＫＢ２の立ち上がりエッジが位置する。

図９は、２ｗａｙ処理におけるクロック乗換部２０６の回路構成の一例を示す図である。位相設定部２６０は、ＣＬＫＢ２に同期して変化する入力データ選択信号を更に出力する。本例において、ＣＬＫＡ及びＣＬＫＢ２の周波数は２６６ＭＨｚ、ＣＬＫＢの周波数は１．０６６ＧＨｚ、入力データ選択信号の周波数は１３３ＭＨｚである。本例において、ＣＬＫＢの周波数は、ＣＬＫＢ２の周波数の４倍である。本例において、ＣＬＫＡ、ＣＬＫＢ、ＣＬＫＢ２、及び入力データ選択信号は、デューティー比が５０％である。また、本例において、位相制御部２５０が生成するＩＮＩＴは３ビットである。ＩＮＩＴの３ビットの値は、位相設定部２６０によって８通りの位相に設定されるそれぞれの入力データ選択信号のいずれかに対応する。ＩＮＩＴの下位２ビットの値は、位相設定部２６０によって４通りの位相に設定されるそれぞれのＣＬＫＢ２のいずれかに対応する。

入力データ取込部２１０は、複数のフリップフロップ（２８２、２８４、２８６）及びマルチプレクサ２８８を備える。フリップフロップ２８２のＸＱ端子は、フリップフロップ２８２のＤ端子と接続される。フリップフロップ２８２は、クロック入力端子にＣＬＫＡを受け取る。そして、フリップフロップ２８２は、ＣＬＫＡの立ち上がりエッジを受け取る度に、Ｄ端子のステートをＱ端子に反映し、Ｄ端子のステートの反転をＸＱ端子に反映させる。これにより、フリップフロップ２８２は、ＣＬＫＡを２分周したクロックであるＤＩＶＣＬＫＡ０をフリップフロップ２８４のクロック入力端子へ、ＤＩＶＣＬＫＡ０を半周期遅らせたクロックであるＤＩＶＣＬＫＡ１をフリップフロップ２８６のクロック入力端子へそれぞれ与える。

フリップフロップ２８４は、ＤＩＶＣＬＫＡ０の立ち上がりエッジのタイミングでＩＮＤＡＴＡを取り込み、ＤＩＶＣＬＫＡ０の立ち上がりエッジに同期してＩＮＤＡＯＵＴ０を出力する。フリップフロップ２８６は、ＤＩＶＣＬＫＡ１の立ち上がりエッジのタイミングでＩＮＤＡＴＡを取り込み、ＤＩＶＣＬＫＡ１の立ち上がりエッジに同期してＩＮＤＡＯＵＴ１を出力する。このように、フリップフロップ２８４及びフリップフロップ２８６は、ＣＬＫＡの半分の周波数であるＤＩＶＣＬＫＡ０及びＤＩＶＣＬＫＡ１の立ち上がりエッジのタイミングで、交互にＩＮＤＡＴＡを取り込み、ＩＮＤＡＯＵＴ０及びＩＮＤＡＯＵＴ１をそれぞれ出力する。

マルチプレクサ２８８は、位相設定部２６０から受け取る入力データ選択信号に同期して、入力データ選択信号がｈｉｇｈステートの場合にＩＮＤＡＯＵＴ１を、入力データ選択信号がｌｏｗステートの場合にＩＮＤＡＯＵＴ０を選択し、ＩＮＤＡＯＵＴとして出力する。尚、入力データ選択信号は、ＤＩＶＣＬＫＡ０及びＤＩＶＣＬＫＡ１と略同一の周期で変化する。ここで、入力データ選択信号の位相は、立ち上がりエッジ及び立ち下がりエッジがＩＮＤＡＯＵＴ０及びＩＮＤＡＯＵＴ１のアイ開口の略中央となるように予めイニシャライズされる。また、ＣＬＫＢ２の位相は、立ち上がりエッジが交互にＩＮＤＡＯＵＴ０及びＩＮＤＡＯＵＴ１のアイ開口の略中央となるように予めイニシャライズされる。

イニシャライズ後の通常動作時において、マルチプレクサ２８８は、入力データ選択信号に同期して、ＩＮＤＡＯＵＴ０及びＩＮＤＡＯＵＴ１を交互に選択し、ＩＮＤＡＯＵＴとしてフリップフロップ２２２へ出力する。フリップフロップ２２２はＣＬＫＢ２に同期してＩＮＤＡＯＵＴを取り込み、ＯＵＴＤＡＴＡを試験判定部２０４へ出力する。このような動作により、イニシャライズ後にＣＬＫＡのタイミングが変動し、入力データ選択信号の立ち上がりエッジ及び立ち下がりエッジに対して、ＩＮＤＡＯＵＴ０及びＩＮＤＡＯＵＴ１のタイミングが変動する場合、マルチプレクサ２８８は、ＩＮＤＡＯＵＴ０及びＩＮＤＡＯＵＴ１のタイミングの変動に対して最も余裕のある位置で、ＩＮＤＡＯＵＴを出力することができる。同様に、フリップフロップ２２２は、ＩＮＤＡＯＵＴ０及びＩＮＤＡＯＵＴ１のタイミングの変動に対して最も余裕のある位置でＩＮＤＡＯＵＴを取り込むことができる。

比較クロック生成部２３０は、ＣＬＫＡを一周期分遅延させることにより、ＩＮＤＡＯＵＴ０及びＩＮＤＡＯＵＴ１のそれぞれのアイ開口に対して、交互に略中央となるＲＤＣＬＫを生成する。位相変化クロック生成部２６６は、複数のフリップフロップ（４３０、４３２）を備える。フリップフロップ４３０のＤ端子は、フリップフロップ４３２のＸＱ端子に接続され、フリップフロップ４３０のＱ端子は、フリップフロップ４３２のＤ端子に接続される。それぞれのフリップフロップ４３０及びフリップフロップ４３２は、基準クロック生成部２６２が生成したＣＬＫＢをクロック入力端子にそれぞれ受け取る。

フリップフロップ４３０は、ＣＬＫＢの立ち上がりエッジを受け取る度にＤ端子のステートをＱ端子に反映させ、Ｑ端子からＣＬＫＢを４分周した分周基準クロックを出力し、ＸＱ端子から分周基準クロックを反転させた反転分周基準クロックを出力する。また、フリップフロップ４３２は、Ｑ端子からフリップフロップ４３０のＱ端子の分周基準クロックを、ＣＬＫＢの一周期分遅らせた位相遅延基準クロックを出力する。また、フリップフロップ４３２は、ＸＱ端子からフリップフロップ４３０のＸＱ端子の反転分周基準クロックを、ＣＬＫＢの一周期分遅らせた位相遅延基準クロックを出力する。

マルチプレクサ２６８は、複数のフリップフロップ（４３０、４３２）がそれぞれ生成した分周基準クロック、反転分周基準クロック、及び複数の位相遅延基準クロックを端子０から３にそれぞれ受け取る。そして、マルチプレクサ２６８は、位相制御部２５０から受け取るＩＮＩＴの下位２ビットの値に応じた端子のクロックを、ＣＬＫＢ２としてフリップフロップ２２２へ出力する。

位相設定部２６０は、選択信号生成部４００を更に備える。選択信号生成部４００は、複数のフリップフロップ（４０２、４０４、４０６、４０８）、マルチプレクサ４１０、及び排他的論理和回路４１２を備える。フリップフロップ４０２のＸＱ端子は、フリップフロップ４０２のＤ端子と接続される。フリップフロップ４０２は、フリップフロップ４３０が生成した分周基準クロックをクロック入力端子に受け取る。そして、フリップフロップ４０２は、分周基準クロックの立ち上がりエッジを受け取る度に、Ｄ端子のステートをＱ端子に反映し、Ｄ端子のステートの反転をＸＱ端子に反映させる。これにより、フリップフロップ４０２は、分周基準クロックを２分周したクロックを生成し、マルチプレクサ４１０の端子０へ送る。

同様に、フリップフロップ４０４は、フリップフロップ４３２のＱ端子から出力された位相遅延基準クロックを２分周したクロックを生成し、マルチプレクサ４１０の端子１へ送る。フリップフロップ４０６は、フリップフロップ４３０のＸＱ端子から出力された反転分周基準クロックを２分周したクロックを生成し、マルチプレクサ４１０の端子２へ送る。フリップフロップ４０８は、フリップフロップ４３２のＸＱ端子から出力された位相遅延基準クロックを２分周したクロックを生成し、マルチプレクサ４１０の端子３へ送る。

マルチプレクサ４１０は、位相制御部２５０から受け取るＩＮＩＴの下位２ビットの値に基づいた端子のクロックを排他的論理和回路４１２へ出力する。位相制御部２５０から受け取るＩＮＩＴの上位１ビットの値が０の場合、排他的論理和回路４１２は、マルチプレクサ４１０の出力を入力データ選択信号としてマルチプレクサ２８８へ出力し、ＩＮＩＴの上位１ビットの値が１の場合、マルチプレクサ４１０の出力を反転させて、入力データ選択信号としてマルチプレクサ２８８へ出力する。尚、複数のフリップフロップ（４０２、４０４、４０６、４０８）及びマルチプレクサ４１０は、分周位相変化クロック選択部の一例である。また、排他的論理和回路４１２は、選択信号生成部の一例である。

ここで、イニシャライズの動作において、マルチプレクサ２６８は、位相制御部２５０からＩＮＩＴの下位２ビットの値に応じて、複数のフリップフロップ（４３０、４３２）がそれぞれ生成した分周基準クロック、反転分周基準クロック、及び複数の位相遅延基準クロックのいずれかを、ＣＬＫＢ２として出力する。マルチプレクサ４１０は、位相制御部２５０からＩＮＩＴの下位２ビットの値に応じて、マルチプレクサ２６８が選択したクロックを２分周したクロックを選択し、排他的論理和回路４１２へ出力する。排他的論理和回路４１２は、位相制御部２５０からＩＮＩＴの上位１ビットの値に応じて、マルチプレクサ４１０から受け取ったクロックを反転させてマルチプレクサ２６８に与える。

そして、位相制御部２５０は、クロック生成部１０４及び基準クロック生成部２６２に制御信号を与え、ＣＬＫＡ及びＣＬＫＢを発生させる。フリップフロップ２８４及びフリップフロップ２８６は、ＣＬＫＡの半分の周波数であるＤＩＶＣＬＫＡ０及びＤＩＶＣＬＫＡ１の立ち上がりエッジのタイミングで、交互にＩＮＤＡＴＡをそれぞれ取り込み、ＩＮＤＡＯＵＴ０及びＩＮＤＡＯＵＴ１をそれぞれ出力する。そして、マルチプレクサ２８８は、ＣＬＫＡに対して所定の位相に設定された入力データ選択信号に同期して、ＩＮＤＡＯＵＴ０及びＩＮＤＡＯＵＴ１を交互に選択し、ＩＮＤＡＯＵＴとしてフリップフロップ２２２へ出力する。フリップフロップ２２２は、ＣＬＫＡに対して所定の位相に設定されたＣＬＫＢ２に同期してＩＮＤＡＯＵＴを取り込み、ＯＵＴＤＡＴＡを出力する。

フリップフロップ２４２は、ＲＤＣＬＫに同期してＯＵＴＤＡＴＡを取り込む。判定部２４４は、ＤＩＡＧ信号をＡＮＤゲート２４６に与えることにより、フリップフロップ２４２が取り込んだＯＵＴＤＡＴＡをＲＤＴとして受け取る。そして、判定部２４４は、ＲＤＴと期待値とを比較し、ＲＤＴのパス又はフェイルを判定する。位相制御部２５０は、出力データ判定部２４０が取り込んだＯＵＴＤＡＴＡを判定した結果を受け取る。位相制御部２５０は、複数のマルチプレクサ（２６８、４１０）及び排他的論理和回路４１２に設定するＩＮＩＴの値を順次変更することにより、ＣＬＫＢ２及び入力データ選択信号の位相を順次変更する。これにより、位相制御部２５０は、出力データ判定部２４０の判定結果がパスからフェイルに変化するＣＬＫＢ２の位相を検出する。

位相制御部２５０は、出力データ判定部２４０の判定結果がパスからフェイルに変化する位相を検出した場合、位相変化クロック選択部２６４に設定するＣＬＫＢ２の位相の変更を停止し、イニシャライズ動作を終了する。イニシャライズ動作終了後は、設定されたＩＮＩＴの値に対応する位相の入力データ選択信号に同期して、マルチプレクサ２８８は、ＩＮＤＡＯＵＴ０及びＩＮＤＡＯＵＴ１を交互に選択し、ＩＮＤＡＯＵＴを出力する。また、設定されたＩＮＩＴの値に対応する位相のＣＬＫＢ２に同期して、フリップフロップ２２２は、ＩＮＤＡＯＵＴを取り込み、当該ＣＬＫＢ２に同期してＯＵＴＤＡＴＡを試験判定部２０４へ出力する。従って、本例においても、ＣＬＫＢ２の立ち上がりエッジを、ＩＮＤＡＯＵＴ０及びＩＮＤＡＯＵＴ１のそれぞれのアイ開口の略中央に合わせることができる。

尚、本例においても、図５において説明したイニシャライズ動作を適用することができる。この場合、ステップ１０６において、位相制御部２５０は、ＩＮＩＴの値が７であるか否かを判定する。また、ステップ１１６において、位相制御部２５０は、ＰＥＲＩＯＤの発生を基準として、クロック生成部１０４にＣＬＫＡを、例えば３クロック出力させ、ＣＬＫＡを再び停止させる。

尚、ＣＬＫＡとＣＬＫＢとが同一の周波数の場合、位相変化クロック生成部２６６及び選択信号生成部４００に可変遅延回路を用いることにより、ＣＬＫＢの位相調整が可能となる。インターリーブ回路を用いてマージンを確保できる場合は、入力データ選択信号として、ＣＬＫＢとＣＬＫＢの反転とを切り換えることにより、ＣＬＫＢ２の位相調整が可能となる。

図１０は、ＣＬＫＡの位相とＣＬＫＢ２の位相とが最もずれた場合のクロック乗換部２０６のイニシャライズ動作を説明するタイミングチャートである。本例において、位相制御部２５０は、ＰＥＲＩＯＤの発生を基準として、クロック生成部１０４にＣＬＫＡを、例えば３クロック出力させ、ＣＬＫＡを停止させる。そして判定部２４４は、取り込んだＲＤＴを期待値と比較してパス又はフェイルを判定する。本図において、位相制御部２５０がＩＮＩＴの値を３から４に変化させることによりＣＬＫＢ２の位相を変化させた場合、判定部２４４の判定結果が、パスからフェイルに変化している。位相制御部２５０は、ＩＮＩＴの値を４に設定してイニシャライズ動作を終了する。

ＩＮＩＴの値が４の場合、ＰＥＲＩＯＤ発生後、３クロック目のＣＬＫＡに対応する入力データ選択信号のステートが１となっているので、この場合のＣＬＫＢ２の立ち上がりエッジは、ＩＮＤＡＯＵＴ１に対応する。この場合、ＩＮＤＡＯＵＴ１のアイ開口の略中央にＣＬＫＢ２の立ち上がりエッジが位置している。従って、本例において、ＩＮＩＴの値が４の場合にＣＬＫＢ２の位相が最適となる。

図１１は、ＣＬＫＡの位相とＣＬＫＢ２の位相とが最も接近した場合のクロック乗換部２０６のイニシャライズ動作を説明するタイミングチャートである。本例において、１回目のＩＮＩＴの値が０の場合、位相制御部２５０は、ＲＤＴのフェイルを検出する。しかし、位相制御部２５０は、前回のＲＤＴの判定結果をフェイルで初期化しているので、判定結果のパスからフェイルへの変化を検出しない。そして、位相制御部２５０は、ＩＮＩＴの値が５の場合、パスの判定結果を判定部２４４から受け取る。その後、位相制御部２５０は、ＩＮＩＴの値が０の場合の判定結果を受け取ることにより、判定結果のパスからフェイルへの変化を検出する。位相制御部２５０は、ＩＮＩＴの値を０に設定してイニシャライズ動作を終了する

ＩＮＩＴの値が０の場合、ＰＥＲＩＯＤ発生後、３クロック目のＣＬＫＡに対応する入力データ選択信号のステートが１となっているので、この場合のＣＬＫＢ２の立ち上がりエッジは、ＩＮＤＡＯＵＴ１に対応する。この場合、ＩＮＤＡＯＵＴ１のアイ開口の略中央にＣＬＫＢ２の立ち上がりエッジが位置している。従って、本例において、ＩＮＩＴの値が０の場合にＣＬＫＢ２の位相が最適となる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に、多様な変更または改良を加えることができる。そのような変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

上記説明から明らかなように、本発明に係るクロック乗換装置によれば、クロックの位相を制御回路により合わせ込めるため、パターン長、ケーブル長、及びプロセスバラツキを考慮する必要がなくなり、インターリーブ回路の相数を少なくすることができる。従って、設計工数を減少させ、消費電力を削減することができる。また、信号ライン毎に可変遅延回路を設ける必要がないので、イニシャライズにかかる時間を削減することができる。

Claims (8)

1. 伝送クロックに同期して与えられる入力データを、前記伝送クロックと位相の異なる内部クロックに同期して出力するクロック乗換装置であって、
   それぞれのクロック立ち上がりエッジ、又はそれぞれのクロック立ち下がりエッジが、対応する前記入力データのアイ開口の略中央となる比較クロックを、前記伝送クロックに基づいて生成する比較クロック生成部と、
   イニシャライズ時に前記内部クロックの位相が前記比較クロックの位相と略同一となるように、前記内部クロックの位相を設定し、イニシャライズ後は、設定された位相で前記内部クロックを出力させるイニシャライズ部と、
   前記イニシャライズ部が位相を制御した前記内部クロックと、前記入力データとを受け取り、当該入力データを当該内部クロックに同期させ、出力データとして出力するデータ出力部と
   を備えるクロック乗換装置。
2. 前記伝送クロックのクロック立ち上がりエッジ又はクロック立ち下がりエッジに同期して、前記入力データを取り込むことにより、前記伝送クロックの立ち上がりエッジ又は立ち下がりエッジに同期して変化する前記入力データを生成し、前記データ出力部へ出力する入力データ取込部を更に備え、
   前記比較クロック生成部は、前記伝送クロックを半周期遅延させることにより、それぞれのクロック立ち上がりエッジ、又はそれぞれのクロック立ち下がりエッジが、前記入力データ取込部が出力した前記入力データのアイ開口の略中央となる前記比較クロックを生成する請求項１に記載のクロック乗換装置。
3. 前記イニシャライズ部は、
   前記データ出力部が出力した前記出力データを、前記比較クロックに同期して取り込み、取り込んだ前記出力データと、予め格納している前記出力データの期待値とを比較することにより、前記出力データのパス又はフェイルを判定する判定部と、
   前記判定部が判定した判定結果に基づいて、位相を設定する位相設定信号を生成する位相制御部と、
   前記位相制御部が生成した前記位相設定信号に基づいて、前記内部クロックの位相を設定し、位相を設定した前記内部クロックに応じて前記データ出力部に前記出力データを出力させ、前記出力データを、設定した前記内部クロックの位相に対応して前記判定部に判定させる位相設定部と
   を備え、
   前記位相制御部は、前記位相設定信号を順次変更することにより、前記位相設定部に前記内部クロックの位相を順次変更させ、変更されたそれぞれの位相に対応する前記判定部の判定結果を受け取り、前記判定結果がパスからフェイルに変化した場合、前記位相設定信号の変更を停止することにより前記内部クロックの位相を前記比較クロックの位相と略同一とする請求項１または２に記載のクロック乗換装置。
4. 前記位相設定部は、
   周波数が前記内部クロックの整数倍である基準クロックを生成する基準クロック生成部と、
   前記基準クロック生成部が生成した前記基準クロックを分周することにより前記内部クロックと略同一の周波数である分周基準クロックと、前記分周基準クロックを反転させた反転分周基準クロックと、前記分周基準クロック及び前記反転分周基準クロックの位相を前記基準クロックの一周期分それぞれ遅延させた複数の位相遅延基準クロックとを生成する位相変化クロック生成部と、
   前記位相制御部から受け取る前記位相設定信号に基づいて、前記位相変化クロック生成部が生成した前記分周基準クロック、前記反転分周基準クロック、及びそれぞれの前記位相遅延基準クロックのいずれかを選択し、前記内部クロックとして前記データ出力部へ出力する位相変化クロック選択部と
   を備える請求項３に記載のクロック乗換装置。
5. 前記イニシャライズ部は、前記内部クロックに同期して変化する入力データ選択信号を更に生成し、
   前記クロック乗換装置は、
   前記伝送クロックを分周した分周伝送クロックの、クロック立ち上がりエッジで前記入力データを取り込み、前記分周伝送クロックのクロック立ち上がりエッジに同期して前記入力データを出力する立上取込部と、
   前記分周伝送クロックの、クロック立ち下がりエッジで前記入力データを取り込み、前記分周伝送クロックのクロック立ち下がりエッジに同期して前記入力データを出力する立下取込部と、
   前記立上取込部及び前記立下取込部がそれぞれ出力する前記入力データを、前記分周伝送クロックと略同一の周期で変化する前記入力データ選択信号に同期して交互に選択し、選択した前記入力データを前記データ出力部へ出力する入力データ選択部と
   を更に備える請求項１から４のいずれかに記載のクロック乗換装置。
6. 前記比較クロック生成部は、前記伝送クロックを一周期分遅延させることにより、前記立上取込部が出力した前記入力データ、及び前記立下取込部が出力した前記入力データのそれぞれのアイ開口に対して、交互に略中央となる前記比較クロックを生成する請求項５に記載のクロック乗換装置。
7. 前記イニシャライズ部は、前記内部クロックに同期して変化する入力データ選択信号を更に生成し、
   前記クロック乗換装置は、
   前記伝送クロックを分周した分周伝送クロックの、クロック立ち上がりエッジで前記入力データを取り込み、前記分周伝送クロックのクロック立ち上がりエッジに同期して前記入力データを出力する立上取込部と、
   前記分周伝送クロックの、クロック立ち下がりエッジで前記入力データを取り込み、前記分周伝送クロックのクロック立ち下がりエッジに同期して前記入力データを出力する立下取込部と、
   前記立上取込部及び前記立下取込部がそれぞれ出力する前記入力データを、前記分周伝送クロックと略同一の周期で変化する前記入力データ選択信号に同期して交互に選択し、選択した前記入力データを前記データ出力部へ出力する入力データ選択部と
   を更に備え、
   前記位相設定部は、
   周波数が前記内部クロックの整数倍である基準クロックを生成する基準クロック生成部と、
   前記基準クロック生成部が生成した前記基準クロックを分周することにより前記内部クロックと略同一の周波数である分周基準クロックと、前記分周基準クロックを反転させた反転分周基準クロックと、前記分周基準クロック及び前記反転分周基準クロックの位相を前記基準クロックの一周期分それぞれ遅延させた複数の位相遅延基準クロックとを生成する位相変化クロック生成部と、
   前記位相制御部から受け取る前記位相設定信号に基づいて、前記位相変化クロック生成部が生成した前記分周基準クロック、前記反転分周基準クロック、及び複数の前記位相遅延基準クロックのいずれかを選択し、前記内部クロックとして前記データ出力部へ出力する位相変化クロック選択部と、
   前記位相変化クロック生成部が生成した前記分周基準クロック、前記反転分周基準クロック、及び複数の前記位相遅延基準クロックをそれぞれ分周した分周位相変化クロックをそれぞれ生成し、前記位相制御部から受け取る前記位相設定信号に基づいて、複数の前記分周位相変化クロックのいずれかを選択し、選択分周位相変化クロックとして出力する分周位相変化クロック選択部と、
   前記位相制御部から受け取る前記位相設定信号に基づいて、前記分周位相変化クロック選択部が出力した前記選択分周位相変化クロック、及び前記選択分周位相変化クロックの反転のいずれかを前記入力データ選択信号として、前記入力データ選択部へ与える選択信号生成部と、を有する請求項３に記載のクロック乗換装置。
8. 出力信号と、前記出力信号に同期した伝送クロックとを出力する電子デバイスを試験する試験装置であって、
   前記電子デバイスを試験するための試験パターンを生成する試験パターン生成部と、
   所定のタイミングを発生するタイミング発生器と、
   前記試験パターン及び前記タイミング発生器が発生したタイミングに基づいて、前記電子デバイスに入力する試験信号を成形する波形成形部と、
   前記伝送クロック及び前記出力信号を受け取り、受け取った出力信号を、伝送クロックと位相の異なる当該試験装置の内部クロックに同期させるクロック乗換部と、
   前記クロック乗換部が前記内部クロックに同期させた前記出力信号に基づいて、前記電子デバイスの良否を判定する試験判定部と
   を備え、
   前記クロック乗換部は、
   それぞれのクロック立ち上がりエッジ、又はそれぞれのクロック立ち下がりエッジが、対応する前記出力信号のアイ開口の略中央となる比較クロックを、前記伝送クロックに基づいて生成する比較クロック生成部と、
   前記内部クロックの位相が前記比較クロックの位相と略同一となるように、前記内部クロックの位相を制御するイニシャライズ部と、
   前記イニシャライズ部が位相を制御した前記内部クロックと、前記出力信号とを受け取り、当該出力信号を当該内部クロックに同期させて出力するデータ出力部と
   を有する試験装置。

Images