JP4354145B2 - 中間周波数又は高周波数用遅延クロックパルス幅調節回路 - Google Patents
中間周波数又は高周波数用遅延クロックパルス幅調節回路 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は概して遅延クロックパルス幅調節回路に関し、より詳細には、遅延コンパレータと、クロック信号のデューティレシオを直流レベルに変換する変換回路からなる遅延クロックパルス幅調節回路に関する。
【０００２】
【従来の技術】
現代の信号処理システムにおいて、クロック信号は不可欠なものである。通信のようないくつかの技術分野の迅速な発達に伴い、クロック信号への要求が高くなってきている。主な要求は下記のように示される。
（１）クロック信号の周波数精度が高いことであり、これは、水晶発振器又は原子クロックを用いて解決される。
（２）クロック信号の長期安定性であり、１年間又は更に長い間にクロック信号の誤差が１秒以下であることが要求され、これは、クロックソースの安定性によって解決される。
（３）クロック信号のデューティレシオの安定性であり、クロック信号のデューティレシオの偏差が大きいほど、通信システムにおける誤差率は大きくなりうる。Ａ／Ｄ変換器では、サンプル／ホールド回路におけるサンプルレートは、設計段階で定義される。クロック信号のデューティレシオが変化すると、いくつかのコンデンサの充電時間が減少するため、変換精度が要求よりも低くなってしまう。
【０００３】
図１は、現在のクロック発生器の概略図である。図１に示されるように、クロック信号のデューティレシオの変化は主に、システム誤差及びランダム誤差といった２つのアスペクトから生じる。システム誤差は、水晶発振器からの出力の電圧振幅の変化、クロックの負荷により生じる高調波、直流トリガレベルの変化、及び温度のドリフトなどを含む。ランダム誤差は主に、水晶発振器の正弦波出力の直流成分の偏差、コンパレータの入力グレードのランダム偏差、及び直流トリガレベルの偏差などから生じる。
【０００４】
分析プロセスを簡潔にするために、全ての誤差を水晶発振器の正弦出力に変換する。また、信号の偏差が小さいと仮定する。即ち、デューティレシオに対する誤差の影響を分析する場合、正弦波の方程式に従って、トリガ時間の変化は下記のようになる。
ΔＶ＝Ｖｓｉｎ（２πｆ×Δｔ） （１）
【０００５】
式中、Ｖは正弦波の振幅、ｆは周波数、そしてΔＶは正弦波の直流成分の変化である。Ｖ＞＞ΔＶであると仮定した場合、式（１）から、正弦関数の近似方程式に従い、トリガ時間の変化を下記のように近似で表すことができる。
Δｔ＝ΔＶ／Ｖ×２πｆ （２）
【０００６】
トリガ時間は、トリガの立上がりに対してもトリガの立下りに対しても同じであるため、式（２）に従い、デューティレシオの変化を下記のように表すことができる。
ΔＤ＝ΔＶ／πＶ （３）
式（３）から、図２に示される信号を得ることができる。
【０００７】
理想的なクロック信号では、ｄｕｔｙ＝ｔ２／（ｔ１＋ｔ２）であるときに、信号の直流レベルが正弦波の直流成分と一致することが図２からわかる。実際のクロック信号では、図２に実線及び点線でそれぞれ示されるように、直流トリガレベルは正弦波の直流成分と一致しない。図２では、水晶発振器によって出力された正弦波の直流成分の変化は負の極性を示しているが、実際には、変化の極性は正にも負にもなりうる。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、中間周波数又は高周波数用のクロック信号回路に用いることのできる遅延クロックパルス幅調節回路を提供することである。この調節回路を用いると、クロック信号のデューティレシオが突然大きく変化することがないため、デジタル信号処理にかかる負担が軽減される。また、この調節回路はサブミクロン規模の集積回路技術にも適しているため、チップ製造処理の際にランダム誤差の及ぼす影響を減少する。結果として、この調節回路により、デジタル−アナログのハイブリッド集積回路のチップは、大きなトラフィック量、低い誤差率、及びクロック信号のデューティレシオの高い安定性、といった要求を満たす。
【０００９】
【課題を解決するための手段】
前述の目的のために、本発明はまず、遅延コンパレータ及び電源を備える中間周波数又は高周波数用遅延クロックパルス幅調節回路を提供する。また、この調節回路は、以下を含むことが重要である：
遅延コンパレータの一方の入力端子は正弦波信号を入力して、遅延コンパレータの他方の入力端子から入力された電圧とこの信号を比較し、定義されたデューティレシオクロック信号を出力する；
変換回路がクロック信号のデューティレシオを直流レベルに変換する。変換回路の入力端子は遅延コンパレータの出力端子に接続されており、変換回路の出力は、クロック信号から変換された直流レベルである。また、変換回路の出力端子は遅延コンパレータの他方の入力端子に接続されている。
【００１０】
変換回路は主に、クロック信号を直流レベルに変換するパルス幅変調（ＰＷＭ）フィルタモジュールからなる。
【００１１】
変換回路は主に、パルス幅変調（ＰＷＭ）フィルタモジュールとローパスフィルタ回路からなる。ＰＷＭフィルタモジュールは、クロック信号を直流レベルに変換する。ローパスフィルタ回路は、ＰＷＭフィルタモジュールから出力された直流レベルをフィルタに通し、遅延コンパレータに入力として出力する。
【００１２】
ローパスフィルタは、トランスコンダクタンス演算増幅器である。
【００１３】
ＰＷＭフィルタモジュールは、入力がクロック信号で出力が逆クロック信号であるインバータと、逆クロック信号によって制御される第1のスイッチと、クロック信号によって制御される第２のスイッチと、一端が電源に接続され、他端が第１のスイッチに接続された第1の電源と、一端が接地に接続され、他端がノードＡに接続された第２の電源と、一端が接地に接続され、他端が第２のスイッチに接続された第３の電源と、一端が第２のスイッチに接続され、他端が電源に接続された第１の電流ミラーと、一端が電源に接続され、他端が出力に接続された第２の電流ミラーと、一端が接地に接続され、他端が出力に接続された電流−電圧変換器と、を含む。
【００１４】
第１のスイッチは一対のＰＭＯＳトランジスタからなるＯＲゲートであり、第２のスイッチは一対のＮＭＯＳトランジスタからなるＯＲゲートである。電流ミラーは２つのＭＯＳトランジスタからなり、一方のＭＯＳトランジスタのドレイン及びゲートは他方のＭＯＳトランジスタのゲートに接続されており、２つのＭＯＳトランジスタのソースは電源に接続されており、他方のＭＯＳトランジスタのドレインは出力である。電流−電圧変換器はコンデンサである。
【００１５】
変換回路は、遅延コンパレータの出力である入力クロック信号が浮動信号であるか否かを検出し、浮動信号に従って電圧差を出力するために使用される検出回路と、遅延コンパレータに入力された閾電圧を検出回路の電圧差出力に従って補正する補正回路と、を少なくとも含む。
【００１６】
検出回路は、入力クロック信号を逆にして逆クロック信号を出力するインバータと、クロック信号及び逆クロック信号によって制御される電流スイッチと、一方の出力が電流スイッチの一方の入力に接続されており、クロック信号が高レベルの際に補正回路のコンデンサを充電する第１の電流ミラー回路と、電流スイッチの他方の入力に接続された第２の電流ミラー回路と、第２の電流ミラー回路に接続されており、クロック信号が低レベルの際に補正回路のコンデンサを放電する第３の電流ミラー回路と、を含む。
【００１７】
また、検出回路は、バイアス電流を電流スイッチに提供するために使用される電源回路を含む。
【００１８】
他の検出回路がある。この検出回路は、入力クロック信号を逆にして逆クロック信号を出力するインバータと、互いに直列接続され、クロック信号及び逆クロック信号によって制御される第１及び第２の電流スイッチと、一端が電源に接続され、他端が第１の電流スイッチに接続されており、クロック信号が高レベルの際に補正回路のコンデンサを充電する第１の電源回路と、一端が第２の電流スイッチに接続され、他端が接地に接続されており、クロック信号が低レベルの際に補正回路のコンデンサを放電する第２の電源回路と、を少なくとも含む。
【００１９】
電流スイッチは、２つのＭＯＳトランジスタからなるＯＲゲートである。電流ミラー回路では、一方のＭＯＳトランジスタのドレイン及びゲートは他方のＭＯＳトランジスタのゲートに接続されており、２つのＭＯＳトランジスタのソースは電源に接続されており、他方のＭＯＳトランジスタのドレインは出力である。
【００２０】
補正回路は、電流−電圧変換回路及び比較回路からなる。この補正回路は、演算増幅器、ＮＭＯＳトランジスタ、及び抵抗からなる電源回路である。電流−電圧変換回路はＭＯＳトランジスタ及びコンデンサからなる。
【００２１】
また、本発明は長遅延処理のために２つのスキームを提供する。
【００２２】
中間周波数又は高周波数用長遅延クロックパルス幅調節回路は、遅延コンパレータと、１種類よりも多くの電源を含む。この調節回路は、以下を含む：
遅延コンパレータの一方の入力は正弦波信号に接続され、直流レベルに接続された他方の入力と比較され、遅延コンパレータの出力は定義されたデューティレシオを有するクロック信号である；
ＰＷＭフィルタモジュールはクロック信号を直流レベルに変換し、ＰＷＭフィルタモジュールの入力は遅延コンパレータの出力に接続されており、出力は遅延コンパレータの他方の入力に接続されている。
【００２３】
ＰＷＭフィルタモジュールは、入力クロック信号を逆にして逆クロック信号を出力するインバータと、逆クロック信号によって制御される第1のスイッチと、クロック信号によって制御される第２のスイッチと、一端が電源に接続され、他端が第１のスイッチに接続された第1の電源と、一端が接地に接続され、他端がノードＡに接続された第２の電源と、一端が接地に接続され、他端が第２の電源に接続された第３の電源と、一端が第２のスイッチに接続され、他端が電源に接続された第１の電流ミラーと、一端が電源に接続され、他端が出力に接続された第２の電流ミラーと、一端が接地に接続され、他端が出力に接続された電流−電圧変換器と、を含む。
【００２４】
第１のスイッチは一対のＰＭＯＳトランジスタからなるＯＲゲートであり、第２のスイッチは一対のＮＭＯＳトランジスタからなるＯＲゲートである。電流ミラーでは、一方のＭＯＳトランジスタのドレイン及びゲートは他方のＭＯＳトランジスタのゲートに接続されており、２つのＭＯＳトランジスタのソースは電源に接続されており、他方のＭＯＳトランジスタのドレインは出力である。電流−電圧変換器はコンデンサである。
【００２５】
中間周波数又は高周波数用長遅延クロックパルス幅調節回路は、遅延コンパレータと、１種類よりも多くの電源を含む。この調節回路は、以下を含む：
遅延コンパレータの一方の入力は正弦波信号に接続され、直流レベルに接続された他方の入力と比較され、遅延コンパレータの出力は定義されたデューティレシオを有するクロック信号である；
ＰＷＭフィルタモジュールはクロック信号を直流レベルに変換し、ＰＷＭフィルタモジュールの入力は遅延コンパレータの出力に接続されている；
ローパスフィルタ回路はＰＷＭフィルタモジュールの出力直流レベルをフィルタに通し、フィルタの出力が遅延コンパレータの入力直流レベルとして使用される。
【００２６】
ローパスフィルタ回路はトランスコンダクタンス演算増幅器である。
【００２７】
ＰＷＭフィルタモジュールは、入力がクロック信号で出力が逆クロック信号であるインバータと、逆クロック信号によって制御される第1のスイッチと、クロック信号によって制御される第２のスイッチと、一端が電源に接続され、他端が第１のスイッチに接続された第1の電源と、一端が接地に接続され、他端がノードＡに接続された第２の電源と、一端が接地に接続され、他端が第２の電源に接続された第３の電源と、一端が第２のスイッチに接続され、他端が電源に接続された第１の電流ミラーと、一端が電源に接続され、他端が出力に接続された第２の電流ミラーと、一端が接地に接続され、他端が出力に接続された電流−電圧変換器と、を含む。
【００２８】
第１のスイッチは一対のＰＭＯＳトランジスタからなるＯＲゲートであり、第２のスイッチは一対のＮＭＯＳトランジスタからなるＯＲゲートである。電流ミラーでは、一方のＭＯＳトランジスタのドレイン及びゲートは他方のＭＯＳトランジスタのゲートに接続されており、２つのＭＯＳトランジスタのソースは電源に接続されており、他方のＭＯＳトランジスタのドレインは出力である。電流−電圧変換器はコンデンサである。
【００２９】
また、本発明は、遅延コンパレータと電源を含む中間周波数又は高周波数用短遅延クロックパルス幅調節回路を提供する。この調節回路は、以下を含む：
遅延コンパレータの一方の入力は正弦波信号に接続され、閾電圧に接続された他方の入力と比較され、遅延コンパレータの出力は定義されたデューティレシオを有するクロック信号である；
検出回路が、遅延コンパレータの出力である入力クロック信号が浮動信号であるか否かを検出し、浮動信号に従って電圧差を出力するために使用される；
補正回路が、検出回路の電圧差の出力に従ってクロック信号を補正するために使用され、その出力端子は遅延コンパレータの他方の入力端子に接続されている。
【００３０】
検出回路は、入力クロック信号を逆にして逆クロック信号を出力するインバータと、クロック信号及び逆クロック信号によって制御される電流スイッチと、電流スイッチの一方の入力に接続されており、クロック信号が高レベルである際に補正回路のコンデンサを充電する第１の電流ミラー回路と、電流スイッチの他方の入力に接続された第２の電流ミラー回路と、第２の電流ミラー回路に接続されており、クロック信号が低レベルである際に補正回路のコンデンサを放電する第３の電流ミラー回路と、を含む。
【００３１】
また、検出回路は、バイアス電流を電流スイッチに提供するために使用される電源回路を含む。
【００３２】
他の検出回路がある。この検出回路は、入力クロック信号を逆にして逆クロック信号を出力するインバータと、互いに直列接続され、クロック信号及び逆クロック信号によって制御される第１及び第２の電流スイッチと、一端が電源に接続され、他端が第１の電流スイッチに接続されており、クロック信号が高レベルの際に補正回路のコンデンサを充電する第１の電源回路と、一端が第２の電流スイッチに接続され、他端が接地に接続されており、クロック信号が低レベルの際に補正回路のコンデンサを放電する第２の電源回路と、を少なくとも含む。
【００３３】
電流スイッチは、２つのＭＯＳトランジスタからなるＯＲゲートである。電流ミラー回路では、一方のＭＯＳトランジスタのドレイン及びゲートは他方のＭＯＳトランジスタのゲートに接続されており、２つのＭＯＳトランジスタのソースは電源に接続されており、他方のＭＯＳトランジスタのドレインは出力である。
【００３４】
補正回路は、電流−電圧変換回路及び比較回路からなる。補正回路は、演算増幅器、ＮＭＯＳトランジスタ、及び抵抗からなる電源回路である。電流−電圧変換回路は、ＭＯＳトランジスタ及びコンデンサからなる。
【００３５】
本発明は、２００ＭＨｚよりも低い周波数を有する長遅延クロック信号のパルス幅の調節に対処することができる。パルス幅変調信号のフィルタリングにより、クロック信号のデューティレシオに比例する直流レベルを得ることができる。一般に、クロック信号は、１０ＭＨｚよりも高いなど、より高い周波数を有するため、本発明はこの要求のためのフィルタを設計している。
【００３６】
本発明の中間周波数又は高周波数用遅延クロックパルス幅調節回路は、正弦波を遅延コンパレータに通し、クロック信号を生成する。遅延コンパレータの出力は、デューティレシオをゆっくりと変えることのできるクロック信号であり、パルス幅変調信号として使用されるこの信号の出力は変換回路に入力される。従って、遅延コンパレータの直流比較レベルは浮動であるが、本発明の回路では、直流比較レベルは固定されている。
【００３７】
調節回路の作動時間の間、遅延コンパレータの直流レベルは、ゆっくりと変化する正弦波の直流成分に従う。遅延コンパレータの直流比較レベルが突然変化した正弦波の直流成分を完全に補償するまで、遅延コンパレータの出力デューティレシオは予め設定された値にゆっくりと近づく。クロック信号のデューティレシオは、予め設定された値に回復する。持続時間は、特定の状況によって数十周期乃至数百周期になりうる。
【００３８】
その結果、本発明の調節回路は、クロック信号のデューティレシオがゆっくりと変化するという問題を解決することができる。デューティレシオの変化はシステム誤差であると共にランダム誤差であり、これらは製造の際のデバイスの不整合、梱包の際の不均一な強度分布、温度の変化、低周波数ノイズなどによって生じる。
【００３９】
上記の説明において、正弦波の直流成分は突然変化するが、この説明は、徐々に変化する状況にも適したものである。
【００４０】
また、本発明の調節回路は、４００ＭＨｚを下回る短遅延クロック信号にも対処することができる。この場合、クロック信号のデューティレシオは定義された値に設定される。定義された値からのあらゆる変化及び偏差が突然の変化であろうと段階的な変化であろうと、これらは検出されて直ちに補正される。補正時間は１乃至２クロック周期である。
【００４１】
デューティレシオの検出回路は、集積回路の応答速度の障害となる問題を解決するために２種類の構造を用いる。そのうちの１つにおいて、補正は、衡平定電流源方法を用いることによって行われる。
【００４２】
本発明の短遅延処理回路では、出力クロック信号は検出回路において直接使用されるため、集積回路の製造によって生じるデバイスの不整合の影響は取り除かれる。
【００４３】
クロック信号のデューティレシオ調節回路は突然の変化に対して迅速に応答するように設計されているが、この回路を徐々に変化する状況において使用することもできる。
【００４４】
要約すると、本発明の中間周波数又は高周波数用遅延クロックパルス幅調節回路は、長遅延又は短遅延クロック信号に対処することができる。調節回路の出力は安定したデューティレシオを有するクロック信号であり、調節回路の設計はサブミクロン規模の集積回路技術に適したものである。その結果、この調節回路によって、デジタル−アナログのハイブリッドシステムは、大きなトラフィック量、低い誤差率、及びクロック信号のデューティレシオの高い安定性、といった要求を満たすことができる。
【００４５】
【発明の実施の形態】
以下、図面及び実施の形態を参照しながら、本発明をより詳しく説明する。
【００４６】
図３は、本発明である、クロック信号のデューティレシオ調節回路のブロック図である。この調節回路は、遅延コンパレータモジュールと、クロック信号のデューティレシオを直流レベルに変換する変換回路からなる。
【００４７】
図３において、Ｖｃｃ及びＧｎｄはそれぞれ電源及び接地である。ＶｉｎＰは、発振器からの正弦波入力である。Ｖｏｕｔはクロック信号出力である。Ｖｒｅｆは参照電圧である。Ｖｂｉａｓ１、Ｖｂｉａｓ２、及びＶｂｉａｓ３は、３つのバイアス電圧入力である。電源Ｖｃｃ及び接地Ｇｎｄはそれぞれ、遅延コンパレータ及び変換回路の電源端子及び接地端子に接続されている。バイアス電圧Ｖｂｉａｓ１は、遅延コンパレータの参照電圧入力端子Ｖｒｅｆに接続されている。参照電圧Ｖｒｅｆ、並びにバイアス電圧Ｖｂｉａｓ２及びＶｂｉａｓ３は、変換回路の対応する端子に接続されている。発振器から出力される正弦波は、遅延コンパレータのＰ端子に接続されている。変換回路の出力端子は遅延コンパレータのＮ端子に接続されており、遅延コンパレータの出力端子は変換回路の入力端子に接続されている。
【００４８】
発振器から出力される正弦波は、遅延コンパレータの入力端子Ｐに接続されている。入力端子Ｐの入力電圧が入力端子Ｎの入力電圧よりも大きい場合、遅延コンパレータの出力は１であり、そうでない場合、遅延コンパレータの出力は０である。クロック信号の出力は変換回路の入力に接続されており、変換回路の出力は遅延コンパレータの入力端子Ｎに接続されているため、この回路は適応型である。
【００４９】
出力が安定している場合、変換回路の出力は設定値であり、デューティレシオは規定された範囲内にある。遅延コンパレータ出力のデューティレシオが何らかの理由で増加すると、変換回路の出力も増加する。従って、遅延コンパレータの閾電圧が変化し、遅延コンパレータの出力端子におけるクロック信号のデューティレシオも変化する。短遅延クロック調節回路のデューティレシオの増加を一例として挙げ、図１４を参照すると、遅延コンパレータ出力のデューティレシオが増加すると、検出回路の出力が増加する。その結果、クロック信号のデューティレシオが減少する。
【００５０】
調整回路は図４に示されるように更に簡略化され、この図は、デバイスの不整合などによって生じる直流電圧の偏差に対する回路の免疫機能を説明するために用いられる。
【００５１】
図４において、全ての回路には電圧偏差がないものとみなされる。生じうる電圧偏差は全てＶｏｓで表される。Ｖｓｉｎは、直流成分を有する正弦波入力である。Ｖｔｈは遅延コンパレータの閾電圧であり、パルスデューティレシオ変換回路の出力である。回路の入力は成形後のクロック信号である。
【００５２】
Ｖｏｓが正である場合、遅延コンパレータの入力端子における信号は上昇する。これにより、クロック信号のデューティレシオが増加する。この増加したデューティレシオクロック信号が変換回路に入力されるため、Ｖｔｈが上昇する。回路が安定した作動状態にある場合、Ｖｔｈの上昇値はＶｏｓを相殺する。従って、このシステムは、製造によって回路に生じるランダム誤差を適合させることができ、レベル偏差に対して免疫がある。
【００５３】
クロック信号のデューティレシオが直流レベルに変換される変換回路の移送関数が、Ｈ（Ｄ）＝Ｖｄｃ＋Ｋ×ΔＶであると仮定する。
式中、Ｖｄｃは直流成分であり、Ｋは変換回路のゲインである。
【００５４】
遅延コンパレータのデューティレシオ移送関数が、Δｄｕｔｙ＝Ｆ（Ｖ）×ΔＶであると仮定する。
【００５５】
上記式において、遅延コンパレータのデューティレシオ応答は線形であり、レベルが定数のときＦ（Ｖ）はデューティレシオ係数であると仮定する。
【００５６】
電圧偏差によって生じるデューティレシオの変化は、Δｄｕｔｙ＝Ｆ（Ｖ）×Ｖｏｓである。
【００５７】
電圧偏差によって生じる遅延コンパレータの閾電圧の変化は、下記の通りである。
Ｖｔｈ＝Ｖｄｃ＋Ｋ×Δｄｕｔｙ＝Ｖｄｃ＋Ｆ（Ｖ）×Ｖｏｓ （４）
【００５８】
式（４）の直流成分を取り除き、電圧偏差に対する応答のみを考慮した場合、４つの状況が生じる。
１．Ｋ×Ｆ（Ｖ）＝１、電圧偏差によって生じたデューティレシオの変化は相殺される
２．Ｋ×Ｆ（Ｖ）＜１、電圧偏差によって生じたデューティレシオの変化は減少する
３．１＜Ｋ×Ｆ（Ｖ）＜２、デューティレシオの変化が減少するだけでなく、変化の極性が逆になる
４．Ｋ×Ｆ（Ｖ）＞２、デューティレシオの変化が増加するだけでなく、変化の極性が逆になる
【００５９】
本発明の調節回路は、電圧偏差によって生じるデューティレシオの変化を相殺するか又は減少させることができることがわかる。
【００６０】
長遅延クロックパルス幅調節回路に対しては一般に２つの実施態様があり、これらを下記の実施の形態１及び実施の形態２において詳しく説明する。
【００６１】
実施の形態１
図５は、実施の形態１のための、クロック信号のデューティレシオ調節回路である。この調節回路は、遅延コンパレータモジュール及びＰＷＭフィルタモジュールからなる。Ｖｃｃ及びＧｎｄはそれぞれ電源及び接地である。ＶｉｎＰは、発振器からの正弦波入力である。Ｖｏｕｔはクロック信号出力である。Ｖｒｅｆは閾電圧である。Ｖｂｉａｓ１、Ｖｂｉａｓ２、及びＶｂｉａｓ３は、３つのバイアス電圧入力である。電源Ｖｃｃ及び接地Ｇｎｄはそれぞれ、遅延コンパレータ及びＰＷＭフィルタモジュールの電源端子及び接地端子に接続されている。バイアス電圧Ｖｂｉａｓ１は、遅延コンパレータの参照電圧入力端子Ｖｒｅｆに接続されている。参照電圧Ｖｒｅｆ、並びにバイアス電圧Ｖｂｉａｓ２及びＶｂｉａｓ３は、ＰＷＭフィルタモジュールの対応する端子に接続されている。発振器から出力される正弦波は、遅延コンパレータのＰ端子に接続されている。ＰＷＭフィルタモジュールの出力端子は遅延コンパレータのＮ端子に接続されており、遅延コンパレータの出力端子はＰＷＭフィルタモジュールの入力端子に接続されている。
【００６２】
調節回路は下記のように作動する。入力端子Ｐの入力電圧が入力端子Ｎの入力電圧よりも大きい場合、遅延コンパレータの出力は１であり、そうでない場合、遅延コンパレータの出力は０である。
【００６３】
遅延コンパレータの出力が安定している場合、ＰＷＭフィルタモジュールの出力は設定値であり、クロック信号のデューティレシオは規定された範囲内にある。遅延コンパレータ出力のデューティレシオが何らかの理由で増加すると、ＰＷＭフィルタモジュールの出力も徐々に増加する。従って、遅延コンパレータの閾電圧が変化し、遅延コンパレータの出力端子におけるクロック信号のデューティレシオも変化する。
【００６４】
本実施の形態では、ＰＷＭフィルタモジュールの出力を（ｎＦレベルよりも大きい）大容量コンデンサに接続することができる。外部接続大容量コンデンサは、クロック信号の振動を減少してシステムの性能を高めることができる。調節回路は単極の電解効果トランジスタ技術によって製造されるが、二極のトランジスタ技術によって製造されてもよい。調節回路が二極トランジスタ技術によって製造される場合、二極トランジスタはｎＡレベルの電流のような更に小さな電流を制御することができるため、約１０ｐＦのコンデンサをフィルタリングに用いることができる。
【００６５】
実施の形態２
図６は、実施の形態２のための、クロック信号のデューティレシオ調節回路である。この調節回路は、遅延コンパレータモジュール、ＰＷＭフィルタモジュール、及び演算トランスコンダクタンス増幅器（Operational Transconductance Amplifier、OTA）からなる。遅延コンパレータは既存の製品であるので、その具体的な説明を省略する。ＯＴＡモジュールの出力インピーダンスは更に高いため、遮断周波数の低いローパスフィルタの形成が更に容易になり、これにより、遅延コンパレータの浮動閾電圧によって生じるデューティレシオの振動を改善することができる。
【００６６】
図６において、Ｖｃｃ及びＧｎｄはそれぞれ電源及び接地である。ＶｉｎＰは、発振器からの正弦波入力である。Ｖｏｕｔはクロック信号である。Ｖｒｅｆは閾電圧である。Ｖｂｉａｓ１、Ｖｂｉａｓ２、及びＶｂｉａｓ３は、３つのバイアス電圧入力である。ＯＴＡの電源及び接地がそれぞれＶｃｃ及びＧｎｄに接続されていること、ＯＴＡのＶｒｅｆ、Ｖｂｉａｓ１、及びＶｂｉａｓ２がそれぞれ対応する電圧に接続されていること、ＰＷＭフィルタモジュールの出力端子がＯＴＡモジュールの入力端子に接続されていること、そしてＯＴＡモジュールの出力端子が遅延コンパレータのＮ端子に接続されていること以外は、調節回路のモジュール間の接続は実施の形態１の回路に類似している。
【００６７】
この調節回路の作動原理も実施の形態１に類似している。入力端子Ｐの入力電圧が入力端子Ｎの入力電圧よりも大きい場合、遅延コンパレータの出力は１であり、そうでない場合、遅延コンパレータの出力は０である。
【００６８】
この回路は強化フィルタシステムを用いているため、制御電流がより小さいＭＯＳトランジスタに対して統合内部フィルタを使用することができる。従って、この調節回路をデジタルＣＭＯＳ技術において用いることができる。
【００６９】
図７は、クロック信号のデューティレシオが直流レベルに変換される変換回路の図である。図７において、第１、第２、及び第３の電源回路であるＭＭ１２’、ＭＭ３’、及びＭＭ６’はそれぞれ電流Ｉ１１、Ｉ１２、及びＩ１５を提供する。トランジスタＭＭ１０’及びＭＭ９’は、それぞれ第１及び第２の電流ミラーである電流Ｉ１３及びＩ１４を用いて電流ミラー回路を構成する。クロック信号Ｖｉｎは、インバータの入力端子に入力される。インバータの出力は逆クロック信号であり、これは電流スイッチ１、即ち第１のスイッチの制御信号である。クロック信号Ｖｉｎは電流スイッチ２、即ち第２のスイッチの制御信号である。Ｖｃｃ及びＧｎｄはそれぞれ電源及び接地である。電源Ｉ１１の一端はＶｃｃに接続されており、他端は電流スイッチ１に接続されている。電源Ｉ１２の一端は接地Ｇｎｄに接続されており、他端はノードＡに接続されている。電源Ｉ１５の一端は接地Ｇｎｄに接続されており、他端はスイッチ２に接続されている。電流ミラーＩ１３の一端はスイッチ２に接続されており、他端はＶｃｃに接続されている。電流ミラーＩ１４の一端はＶｃｃに接続されており、他端は出力に接続されている。抵抗Ｒ１１及びコンデンサＣ１の一端はＧｎｄに接続されており、他端は出力に接続されている。Ｖｏｕｔは変換回路の出力であり、これを、ローパスフィルタの入力（実施の形態２を参照）又はコンパレータのための直流レベル（実施の形態１を参照）として使用することができる。
【００７０】
スイッチ１の制御信号が１である場合、電源Ｉ１１はノードＡに接続され、そうでない場合は接地に短絡される。スイッチ２の制御信号が１である場合、電源Ｉ１５はノードＡに接続され、そうでない場合は電源Ｖｃｃに短絡される。ノードＡに接続される電源Ｉ１２は、電流ミラーＩ１３及びＩ１４のバイアス電流である。
【００７１】
クロック信号入力があると、コンデンサＣ（図７のＣ１）上に変動電圧が生じ、その振幅はクロック信号のデューティレシオに関連する。クロック信号のデューティレシオが定義された値よりも大きい場合、コンデンサ上の電圧は増加する。図２によると、このときコンパレータの参照レベルが増加するため、クロック信号のデューティレシオは定義された値まで低下する。反対に、クロック信号のデューティレシオが定義された値よりも小さい場合、コンデンサ上の電圧が減少し、コンパレータの参照電圧も減少する。図２によると、このとき、クロック信号のデューティレシオは定義された値まで上昇する。
【００７２】
クロック信号の周波数をｆと仮定すると、以下を得ることができる。
ΔＱＣＬＫ＝１＝Ｉ１５×ｔ１、
ΔＱＣＬＫ＝０＝Ｉ１１×ｔ２、
ΔＶｏｕｔ＝（ΔＱＣＬＫ＝１−ΔＱＣＬＫ＝０）／Ｃ
＝（Ｉ１５×ｔ１−Ｉ１１×ｔ２）／Ｃ （５）
Ｄ＝ｔ１／（ｔ１＋ｔ２）
ΔＤ＝Ｋ×ΔＶｏｕｔ （６）
【００７３】
Ｉ１１＝Ｉ１５である場合、式（５）及び（６）から下記を得ることができる。
ΔＤ＝Ｋ×Ｉ１１×（ｔ１−ｔ２）／Ｃ
【００７４】
Ｉ１１＝２×Ｉ１５である場合、下記が得られる。
ΔＤ＝Ｋ×Ｉ１１×（ｔ１−２×ｔ２）／Ｃ
【００７５】
安定した状態ではデューティレシオの変化はゼロであることが、前記式からわかる。Ｉ１１及びＩ１５の異なる比例関係に従って、クロック信号の異なるデューティレシオを得ることができる。Ｉ１１＝Ｉ１５である場合、クロック信号の５０％のデューティレシオが得られ、Ｉ１１＝２×Ｉ１５である場合、デューティレシオは６６．６７％となる。
【００７６】
回路の性能に関する主な問題は、１クロック周期内で、クロック信号の周波数、コンデンサの容量、及び充電電流に関連するコンデンサの充電速度をあまり速くすることができない、ということである。このことは、以下のように説明される。
【００７７】
クロック信号が１０ＭＨｚであり、デューティレシオが５０％であり、即ちＩ１５＝Ｉ１１＝Ｉであり、外部コンデンサが１０ｎＦであると仮定し、これらのパラメータを式（５）に代入すると、下記が得られる。
ΔＶｏｕｔ＝（Ｉ１５×ｔ１−Ｉ１１×ｔ２）／Ｃ＝５０ｎｓ×Ｉ／１０ｎＦ
【００７８】
充電電流が１０μＡである場合、毎回の充電電圧の振幅は５０μＶである。安定した状態では、放電電圧の振幅も５０μＶである。遅延コンパレータの電圧偏差が１ｍＶであり、参照レベルが（３．３Ｖの電源に対して）１．６５Ｖである場合、電圧偏差が小さいため、デューティレシオの制御精度には影響を及ぼさない。
【００７９】
図８を参照すると、長遅延クロック調節回路における、クロック信号のデューティレシオが直流レベルに変換される変換回路が更に説明されている。この変換回路は、ＭＯＳトランジスタ技術によって製造される。図８において、Ｖｃｃは電源、Ｇｎｄは接地、Ｖｂｉａｓ１及びＶｂｉａｓ２は２つのバイアス電圧、Ｖｉｎは入力クロック信号、そしてＶｒｅｆは電源の参照電圧である。演算増幅器が電圧ホロア構造として接続されており、これはトランジスタＭＭ２２及び抵抗Ｒ１２と共に電源回路を構成する。前述のように、トランジスタＭＭ１２は電源Ｉ１１を構成する。トランジスタＭＭ３及びＭＭ４は電源Ｉ１２を構成し、トランジスタＭＭ６は電源Ｉ１５を構成する。トランジスタＭＭ１０及びＭＭ９は、電流Ｉ１３及びＩ１４を有する電流ミラーを構成する。トランジスタＭＭ１１、ＭＭ２４、及びＭＭ２３はそれぞれ電源に電圧及び電流バイアスを提供する。トランジスタＭＭ１３及びＭＭ１４はインバータを構成する。トランジスタＭＭ１及びＭＭ７はスイッチ１を構成し、トランジスタＭＭ８及びＭＭ１３６はスイッチ２を構成する。トランジスタＭＭ１７、ＭＭ８、ＭＭ１９、ＭＭ５、ＭＭ２５、及びＭＭ２０はカスケード回路であり、これらは各回路の性能を高めるのに使用される。抵抗Ｒ１２はバイアス電流を提供し、抵抗Ｒ１１は出力直流電圧を提供する。コンデンサＣ１は、電圧−電流変換デバイスである。
【００８０】
また、前述の変換回路の出力はＯＴＡモジュールの入力に接続されており、ＯＴＡモジュールの出力は遅延コンパレータのＮ端子に接続されており、調節回路も実施の形態２のために構成されている。この調節回路の作動手順を、以下に簡潔に分析する。
【００８１】
トランジスタＭＭ３、ＭＭ４、及びＭＭ６の電流がＩであると仮定すると、クロック信号が１である場合、下記のようになる。
Ｃｌｄｖ／ｄｔ＋Ｖ／Ｒ１１＝２×Ｉ＋Ｉ×Ｄｕｔｙ
【００８２】
クロック信号が０である場合は、下記のようになる。
Ｃｌｄｖ／ｄｔ＋Ｖ／Ｒ１１＝２×Ｉ−Ｉ×（１−Ｄｕｔｙ）
【００８３】
安定した状態において、コンデンサ上の電圧は下記のようになる。
Ｃｌｄｖ／ｄｔ＋Ｖ／Ｒ１１＝２×Ｉ＋Ｉ×（２×Ｄｕｔｙ−１）
【００８４】
クロック信号のデューティレシオが５０％よりも大きい場合、コンデンサ上の電圧は増加する。クロック信号のデューティレシオが５０％未満である場合、コンデンサの電圧は減少する。安定した状態ではｄＶ／ｄｔ＝０であり、デューティレシオはコンデンサ上の電圧と線形の関係で変化することが上記式からからわかる。
【００８５】
図９を参照すると、この図は、長遅延クロックパルス幅の状況のためのクロック信号のデューティレシオ調節手順を示している。
【００８６】
クロック信号のデューティレシオの変化は、温度、梱包の際の不均一な応力分布、低周波数ノイズなどによって生じる。これらの要因は全て滑らかに変化するため、クロック信号のデューティレシオも滑らかに変化する。本発明の回路では、滑らかに変化するデューティレシオを有するこのクロック信号はパルス幅変調信号とみなされる。パルス幅変調信号は、低周波数成分を含む。フィルタを介して、クロック信号のデューティレシオに比例する直流レベルを得ることができる。クロック信号は、一般に１０ＭＨｚを上回る、より高い周波数であるため、フィルタは、前述のフィルタリング要求を満たすように設計されている。
【００８７】
正弦波は、遅延コンパレータを介してクロックパルス信号に変換される。従来の回路では、直流比較レベルは自己間隙(self-bring gap)標準電圧などから生じるような定数であるが、一定の比較レベルでは、デューティレシオの調節の要求を満たすことができない。従って、本発明の回路では、直流比較レベルは浮動である。
【００８８】
本発明の回路では、クロック信号の出力は変換回路、即ちフィルタに直接用いられる。このようにして、製造の際にデバイスの不整合がクロック信号のデューティレシオに及ぼす影響が取り除かれる。
【００８９】
図９は、異なる直流成分及び一定の直流成分を有する２つのクロック信号応答を示している。図９の正弦波の直流成分は突然変化するが、実際には、これを緩やかな変化の状況に用いることもできる。
【００９０】
図９は、正弦波がＴ１時に突然変化することを示している。このとき、遅延コンパレータの直流レベルは直ちにその変化に従わないため、クロック信号のデューティレシオは突然変化する。
【００９１】
クロック信号の元のデューティレシオがＤｕｔｙ＝ｔ２／（ｔ１＋ｔ２）であると仮定する。
【００９２】
突然の変化の後、クロック信号のデューティレシオはＤｕｔｙ’＝ｔ２’／（ｔ１’＋ｔ２’）となる。
【００９３】
Ｔ１時の後、遅延コンパレータの直流レベルは正弦波の直流成分に従い、徐々に変化する。これと同時に、クロック信号の出力端子におけるデューティレシオは予め設定された値に向かって徐々に移動する。Ｔ２時には、直流比較レベルが正弦波の直流成分の変化を完全に補償するため、クロック信号のデューティレシオは予め設定された値に回復する。
【００９４】
また、上記の分析は、正弦波の直流成分における発生や、遅延コンパレータの直流レベルにおける発生に関係なく、温度、デバイスの不整合などによって生じる直流成分の偏差にも適している。
【００９５】
Ｔ１からＴ２時までの持続時間を数十から数百周期とすることができ、この時間は実際の状況に応じて調節が可能である。変化期間が長いとシステムの安定性には有利であるが、変化期間が長すぎると応答速度が遅くなり、他のシステム性能にとって不利になる。
【００９６】
短遅延クロックパルス幅調節回路では、クロック信号のデューティレシオが直流レベルに変換される変換回路は、検出回路及び補正回路といった２つの部分を含む。実施の形態３及び実施の形態４は、検出及び補正回路のための２つの実施スキームとその詳しい説明を設けている。
【００９７】
実施の形態３
図９は、クロック信号のデューティレシオのための検出及び補正回路の概略図である。図９では、Ｖｉｎはクロック信号入力である。Ｖｏｕｔは、クロック信号のデューティレシオのための検出及び補正回路の出力であり、これは遅延コンパレータの閾電圧として用いられる。
【００９８】
検出回路は、電流スイッチ、第１のバイアス回路、並びに第１、第２、及び第３の電流ミラー回路を含む。第１のバイアス回路Ｍ６’はバイアス電流Ｉ１を出力する。第１の電流ミラーはＭ２７’及びＭ２６’からなり、第２の電流ミラーはＭ１０’及びＭ９’からなり、第３の電流ミラーはＭ２８’及びＭ２９’からなる。第１、第２、及び第３の電流ミラー回路の出力電流はそれぞれＩ２及びＩ７、Ｉ３及びＩ４、並びにＩ５及びＩ６である。第１及び第２の電流ミラー回路の入力は電源に接続されており、各電流ミラーの一方の出力は電流スイッチの入力に接続されている。第１の電流ミラーの他方の出力は、ＭＯＳトランジスタＭ３０’のゲートと、コンデンサＣの一端に接続されている。第２の電流ミラーの他方の出力は、第３の電流ミラーの一方の入力端に接続されている。第３の電流ミラーの他方の入力端は、コンデンサＣの一端に接続されている。第１のバイアス回路の入力は、電流スイッチの共通出力に接続されている。第３の電流ミラーの出力、第１のバイアス回路の出力、及びコンデンサＣの他端は接地に接続されている。
【００９９】
補正回路は、電流−電圧変換回路及び比較回路を有する。具体的には、補正回路は、第２のバイアス回路Ｍ２４’、第３のバイアス回路Ｍ３３’、第４の電流ミラー回路、ＭＯＳトランジスタＭ３０’、抵抗Ｒ１及びＲ２、並びにコンデンサＣを含む。第４の電流ミラー回路はＭ３１’及びＭ３２’からなり、これらの出力電流はそれぞれＩ８及びＩ９である。第４の電流ミラーの入力は全て電源に接続されている。第４の電流ミラーの一方の出力はＭＯＳトランジスタＭ３０’のドレインに接続されており、他方の出力は第３のバイアス回路Ｍ３３’の入力に接続されており、ノードは第２のバイアス回路及び抵抗Ｒ２、即ち検出及び補正回路の出力Ｖｏｕｔに接続されている。電流−電圧変換回路は、ＭＯＳトランジスタＭ３０’及びコンデンサＣからなる。コンデンサＣ上の電圧レベルはＭ３０’のゲートを制御し、伝導電流を決定する。
【０１００】
クロック信号がＶｉｎから入力され、Ｉ１の方向が制御される。Ｖｉｎ＝１の場合、Ｉ２＝Ｉ１及びＩ３＝０である。Ｖｉｎ＝０の場合、Ｉ２＝０及びＩ３＝Ｉ１である。ｘ＝ｙ＝１を例として挙げると、この場合、クロック信号のデューティレシオは５０％である。クロック信号のデューティレシオが何らかの理由で増加したと仮定すると、Ｉ１のＩ２及びＩ７との接続時間は、Ｉ１のＩ３及びＩ４との接続時間よりも長い。ここで、Ｉ１は第１のバイアス回路の電流であり、Ｉ２及びＩ７は第１の電流ミラーの電流であり、Ｉ３及びＩ４は第２の電流ミラーの電流である。この場合、１クロック周期の間、Ｉ７から充電されるコンデンサＣ上の電荷はＩ６を介して放電する電荷よりも大きいため、コンデンサＣ上の電圧は徐々に増加する。コンデンサＣの電圧の上昇によってトランジスタＭ３０’のゲート電圧が増加し、その結果、抵抗Ｒ１の装荷電圧が増加する。更に、トランジスタＭ３０’ のチャンネル電流及びＩ８も増加する。Ｉ８及びＩ９は同一電流ミラーの電流であるため、Ｉ９もＩ８と共に増加する。結果として、抵抗Ｒ２上の装荷電圧が増加し、即ちＶｏｕｔが増加する。Ｖｏｕｔは遅延コンパレータの閾電圧であるため、図１４に示されるように、閾電圧が上昇するとデューティレシオの回復が行われる。数周期の調節後、デューティレシオは予め設定された値に調節され、調節手順が終了する。
【０１０１】
クロック信号のデューティレシオの設定は、図１４のｘ、ｙの値に関連する。以下では、デューティレシオとｘ、ｙの値との間の関係を分析し、デューティレシオがｘ及びｙによってのみ定義されることを理解することができる。
【０１０２】
Ｖｉｎ＝１の持続時間をｔ１、Ｖｉｎ＝０の持続時間をｔ２を仮定すると、信号周期はＴ＝ｔ１＋ｔ２である。コンデンサ上の電圧の変化は下記のようになる。
ΔＶ＝（ｔ１×ｙ−ｔ２×ｘ）×Ｉ１／Ｃ
Ｖｏｕｔ＝（Ｉｂｉａｓ−Ｉ１０）×Ｒ２＋Ｒ２×ΔＶ／Ｒ１
ΔＶｏｕｔ＝Ｒ２×ΔＶ／Ｒ１
Ｄ＝ｔ１／（ｔ１＋ｔ２）
【０１０３】
安定した状態では、検出及び補正回路の出力は直流であり、即ち変化は０であるため、クロック信号のデューティレシオはｘ及びｙの関数である。
ΔＶｏｕｔ＝０←→ｔ１×ｙ＝ｔ２×ｘ
Ｄ＝ｔ１／（ｔ１＋ｔ２）＝ｘ／（ｘ＋ｙ）
【０１０４】
ｘ＝ｙの場合、クロック信号のデューティレシオは５０％であり、ｘ＝２ｙの場合、クロック信号のデューティレシオは６６．７％であることを、上記式から得ることができる。この計算は理想的な状態において得られたものであり、実際の回路では、漏れ電流やトランジスタの不整合のために、結果が少し異なる。
【０１０５】
図１０は、クロック信号のデューティレシオのための、二極トランジスタからなる検出及び補正回路の図である。図１０及び図９を比較すると、ＭＯＳトランジスタＭ３０’が二極トランジスタＴ１に置き換えられた以外、他の部分は同一であり、従って再度説明する必要のないことがわかる。
【０１０６】
二極トランジスタは電流によって駆動されるため、制御精度の誤差はＭＯＳトランジスタを用いた場合よりも大きい。
【０１０７】
以下、クロック信号のデューティレシオのための、図９に示されるようなＭＯＳトランジスタからなる検出及び補正回路の具体的な回路を説明する。
【０１０８】
図１１に示されるように、検出回路の部分は、インバータ、一対の電流スイッチ、第１、第２、及び第３の電流ミラー回路、並びに第１のバイアス回路を含む。インバータは、ＰＭＯＳトランジスタＭ１４及びＮＭＯＳトランジスタＭ１３の直列接続によって構成される。トランジスタＭ１３のソースは接地に接続されている。トランジスタＭ１３のドレイン及びゲートはそれぞれトランジスタＭ１４のドレイン及びゲートに接続されている。トランジスタＭ１４のソースは、電源Ｖｃｃに接続されている。電流スイッチは、ＮＭＯＳトランジスタＭ８及びＭ１３６の対からなる。トランジスタＭ８及びＭ１３６のゲートはそれぞれクロック信号入力Ｖｉｎ及び逆クロック信号であるインバータ出力に接続されている。トランジスタＭ８及びＭ１３６のソースは、ＮＭＯＳトランジスタＭ１９のドレインに接続されている。トランジスタＭ８及びＭ１３６のドレインはそれぞれＰＭＯＳトランジスタＭ２７及びＭ１０のドレインに接続されている。第１の電流ミラーはＰＭＯＳトランジスタＭ２７及びＭ２６からなる。トランジスタＭ２７のドレイン及びゲートは、トランジスタＭ２６のゲートに接続されている。Ｍ２６及びＭ２７のソースは電源Ｖｃｃに接続されている。Ｍ２６のドレインは、第３の電流ミラーのトランジスタＭ２８に接続されている。また、トランジスタＭ２８のゲートはトランジスタＭ２９のゲートに接続されており、トランジスタＭ２８及びトランジスタＭ２９のソースは接地に接続されている。第２の電流ミラーはＰＭＯＳトランジスタＭ１０及びＭ９からなり、第３の電流ミラーはＮＭＯＳトランジスタＭ２９及びＭ２８からなる。第２及び第３の電流ミラーの接続は、第１の電流ミラーと同じである。Ｖｂｉａｓ２はゲートバイアス電圧をＭ２０に提供する。ＮＭＯＳトランジスタＭ１９及びＭ６は、第１のバイアス回路を構成する。
【０１０９】
前述のトランジスタＭ８のドレインは電流を補正回路に出力し、出力された電流は、電流−電圧変換器として使用されるコンデンサＣ１を介して接地に接続されている。電流ミラー回路は、クロック信号が１の場合に出力された電流に対して１：１の変換を行い、コンデンサＣ１を充電するために用いられる。ＮＭＯＳトランジスタＭ３４、Ｍ３５及びＭ３６、Ｍ３７は、システムの応答速度を速めるように電流ミラーをバイアスするための定電流源を構成する。ＰＭＯＳトランジスタＭ２５、並びにＮＭＯＳトランジスタＭ１９及びＭ３７はカスコード段階であり、これらのゲートバイアスはＶｂｉａｓによって提供される。このカスコード回路は、チャンネル長変調の影響を有効に減少させることができる。
【０１１０】
以下は、電流−電圧変換回路及び比較回路を有する補正回路の詳細な説明である。第４の電流ミラー回路はＰＭＯＳトランジスタＭ３２及びＭ３１からなる。Ｍ３２のゲートは、Ｍ３１のゲート及びドレインに接続されている。Ｍ３２及びＭ３１のソースは電源Ｖｃｃに接続されている。ＮＭＯＳトランジスタＭ３０及びＭ３３のソースはそれぞれ抵抗Ｒ１４及びＲ１５に接続されており、Ｒ１４及びＲ１５の他端は接地に接続されている。ＮＭＯＳトランジスタＭ３０及びＭ３３は第２のバイアス回路を構成する。トランジスタＭ３３及びＭ３０のドレインは、それぞれトランジスタＭ３２及びＭ３１のドレインに接続されている。Ｍ３３及びＭ３０のゲートはそれぞれＰＭＯＳトランジスタＭ２５のゲート及びＮＭＯＳトランジスタＭ２８のドレインに接続されている。トランジスタＭ３０及びＭ３３は、電圧−電流変換及び比較を行う。抵抗Ｒ１３におけるトランジスタＭ３０及びＭ３３の電流の差は遅延コンパレータの閾電圧を形成し、これはクロック信号のデューティレシオを調節する。
【０１１１】
ＰＭＯＳトランジスタＭ１１、Ｍ２４、及びＭ１２は、バイアス電流を提供する第３のバイアス回路を構成し、これらのソースは全て電源に接続されており、これらのゲート及びＭ１１のドレインはＮＭＯＳトランジスタＭ２２のドレインに共通に接続されている。Ｍ２４及びＭ１２のドレインはそれぞれ抵抗Ｒ１３及びＰＭＯＳトランジスタＭ２５のドレインに接続されている。Ｍ２５のソースはＰＭＯＳトランジスタＭ１２のドレインに接続されている。Ｍ２５のゲート及びドレインはそれぞれ参照電圧Ｖｒｅｆ及びＮＭＯＳトランジスタＭ２３のドレインに接続されている。トランジスタＭ２３のソースは接地に接続されており、そのゲート及びドレインは検出回路のトランジスタＭ６のゲートに接続されている。
【０１１２】
電源回路は、演算増幅器、ＮＭＯＳトランジスタＭ２２、及び抵抗Ｒ１２からなる。演算増幅器のＶｉｎＰ端はＶｒｅｆに接続されており、その出力端ＶｏｕｔはＭ２２のゲートに接続されている。演算増幅器のＶｉｎＮはＭ２２のソース及び抵抗Ｒ１２の一端に接続されている。抵抗Ｒ１２の他端は接地に接続されている。ＰＭＯＳトランジスタＭ２４のドレインは、直流レベル出力Ｖｏｕｔである抵抗Ｒ１３の一端に接続されている。
【０１１３】
前述の回路において、クロック信号はＶｉｎから入力される。クロック信号及び逆クロック信号はそれぞれ、電流スイッチトランジスタＭ８及びＭ１３６を制御する。クロック信号が１である場合、トランジスタＭ２６及びＭ２７は電流の１：１変換及びコンデンサＣ１の充電を行う。クロック信号が０である場合、トランジスタＭ１０、Ｍ９及びＭ２８、Ｍ２９は電流の１：１変換及びコンデンサＣ１の放電を行う。トランジスタＭ３０及びＭ３３は電圧−電流変換及び比較を行う。抵抗Ｒ１３におけるトランジスタＭ３０及びＭ３３の電流差は遅延コンパレータのための閾電圧を形成し、これはクロック信号のデューティレシオを調節する。
【０１１４】
トランジスタＭ６及びＭ１９の電流をＩと仮定すると、クロック信号が１の場合、コンデンサＣ１上の充電電荷は下記のようになる。
Ｃ１×（ｄＶ／ｄｔ）＝Ｉ×Ｄｕｔｙ
【０１１５】
クロック信号が０の場合、コンデンサＣ１の放電電荷は下記のようになる。
Ｃ１×（ｄＶ／ｄｔ）＝Ｉ×（１−Ｄｕｔｙ）
【０１１６】
１クロック信号周期内の純充電電荷は下記のようになる。
Ｃ１×（ｄＶｃ／ｄｔ）＝Ｉ×（２×Ｄｕｔｙ−１） （７）
【０１１７】
クロック信号のデューティレシオが５０％よりも大きい場合、コンデンサ上の電圧が上昇する。クロック信号のデューティレシオが５０％未満である場合、コンデンサ上の電圧が低下する。安定した状態ではＤｕｔｙ＝５０％であり、コンデンサ上の電圧は安定していることが式（７）からわかる。
【０１１８】
システムが安定した状態であり、正弦波が小さな変化を有すると仮定した場合、何が起こるであろうか。これは、回路の小信号作動原理及び関連する式に関する問題である。システムがほぼ安定した状態で小さな変化を有する場合、コンデンサ上の電圧は下記のような小さな変化を有する。
Ｃ１×（ｄＶ／ｄｔ）＝２×Ｉ×ΔＤｕｔｙ
【０１１９】
コンデンサ上の小さな電圧変化により、遅延コンパレータの閾電圧が下記に示されるように変化する。
ΔＶｃｏｍ＝（ΔＶｃ／Ｒ１４）×Ｒ１３
【０１２０】
クロック信号のデューティレシオの変化が、正弦波信号の小さな変化によって生じると仮定する。これにより、クロック信号のデューティレシオが下記のように変化する。
ΔＤｕｔｙ＝ΔＶ／π×Ｖ
式中、Ｖは正弦波信号の振幅である。
【０１２１】
システムが閉ループである場合、正弦波電圧のあらゆる小さな変化は、正負を問わず、遅延コンパレータのＮ入力端における同一極性に小さな変化を生じる。この小さな電圧変化は下記の通りである。
ΔＶｃｏｍ＝Ｋ×ΔＶ
【０１２２】
この式において、システムループゲインは、下記式によって計算されるＫであると仮定する。
Ｋ＝｛２×Ｉ／（ｆ×Ｃ１×Ｒ１４×π×Ｖ）×Ｒ１３｝
【０１２３】
Ｋ値には下記の３つの状況がある。
１．Ｋ＝１であり、この場合、デューティレシオのあらゆる小さな変化が次のク
ロック周期で完全に補償され、デューティレシオは設定値に回復される。
２．Ｋ＜１であり、この場合、デューティレシオの調節は等比級数の比率に従っ
て行われる。各調節精度は９０％であるため、２クロック周期後には１％の調
節精度に達しうる。
３．Ｋ＞１であり、この場合、デューティレシオは過剰調節され、デューティレ
シオは設定値に収束することができない。デューティレシオを増加させると、
第１の調節後にデューティレシオは設定値よりも少なくなってしまい、第２の
調節後にデューティレシオは設定値よりも大きくなってしまう、といったよう
になる。従って、デューティレシオは前後に動く。
【０１２４】
実施の形態４
寄生キャパシタンスは、システム応答速度の障害となるものである。実施の形態４には、応答速度を改善するために、電流変換経路における寄生キャパシタンスの影響を取り除く方法がある。この回路を、１００ＭＨｚ乃至４００ＭＨｚのクロック回路に使用することができる。
【０１２５】
図１２は、クロック信号のデューティレシオに対する寄生キャパシタンスの影響が取り除かれた検出及び補正回路の概略図である。図９と同様に、Ｖｉｎはクロック信号入力で、Ｖｏｕｔは検出及び補正回路の出力であり、これは遅延コンパレータの閾電圧として使用される。
【０１２６】
検出回路は、インバータ、電流スイッチ１、電流スイッチ２、第１の電源回路Ｍ２６’、及び第２の電源回路Ｍ６’を含む。Ｍ２６’の入力は電源に接続されており、Ｍ２６’の出力は電流スイッチ１に接続されている。Ｍ６’の入力は電流スイッチ２に接続されており、Ｍ６’の出力は接地に接続されている。電源回路Ｍ２６’は電流Ｉ１＝ｍ×Ｉを提供し、電源回路Ｍ６’はバイアス電流Ｉ２＝ｎ×Ｉを提供する。電流スイッチ１の一端は接地に接続されており、他端は電流スイッチ２に接続されている。電流スイッチ２の他端は電源Ｖｃｃに接続されている。クロック信号入力Ｖｉｎ及びその逆信号はそれぞれ電流スイッチ１及び電流スイッチ２を制御する。また、電流スイッチ１及び電流スイッチ２の共通ノードは、電流−電圧変換回路において使用されるコンデンサＣの一端に接続されている。
【０１２７】
補正回路は図９と同一であるため、その説明を省略する。
【０１２８】
Ｖｉｎが高電位である場合、スイッチ１がオンになり、電源Ｍ２６’から出力された電流Ｉ１がコンデンサＣを充電し、そうでない場合、電流Ｉ１は接地に接続される。Ｖｉｎが低電位である場合、スイッチ２がオンになり、コンデンサは電源Ｍ６’を介してＩ２の速度で放電し、そうでない場合、電流Ｉ２は電源Ｖｃｃに接続される。
【０１２９】
ｍ＝ｎ＝１、即ちデューティレシオが５０％である例を想定し、前述の回路の作動原理を説明する。
【０１３０】
クロック信号のデューティレシオが何らかの理由で増加したと仮定すると、コンデンサＣ上の各クロック周期における電源Ｍ２６’からの充電電荷は、電源Ｍ６’を介するコンデンサＣの放電電荷よりも大きくなる。残存する実効電荷が増加するため、コンデンサＣ上の電圧が増加する。コンデンサＣはトランジスタＭ３０’のゲートに接続されているため、トランジスタのバイアス電圧が上昇し、抵抗Ｒ１上の装荷電圧が増加し、チャンネル電流が増加し、電源回路Ｍ６’の電流Ｉ２が増加する。Ｍ３２’及びＭ３１’は電流ミラーを構成しているため、電流Ｉ３の増加と共に電流Ｉ４も増加する。電流Ｉ４が増加すると、Ｒ２’上の装荷電圧、即ち出力電圧Ｖｏｕｔが上昇する。電圧Ｖｏｕｔはコンパレータの閾電圧であり、図１４によると、コンパレータの閾電圧の上昇によってデューティレシオが減少する。従って、数クロック周期後、デューティレシオは設定値に回復され、調節が終了する。クロック信号のデューティレシオが減少した場合、その調節は、信号が逆の極性に変化する以外は前述と同様である。
【０１３１】
本実施の形態の回路では、クロック信号のデューティレシオはパラメータｍ及びｎによってのみ定義される。以下、デューティレシオとｍ、ｎ値との関係を分析する。クロック信号の高電位持続時間をｔ１とし、低電位持続時間をｔ２とすると、クロック信号周期はＴ＝ｔ１＋ｔ２である。１クロック信号周期の間、コンデンサ上の電荷の変化は下記のようになる。
ΔＱ＝Ｉ１×ｔ１−Ｉ２×ｔ２＝（ｍ×ｔ１−ｎ×ｔ２）×Ｉ
【０１３２】
ΔＶ＝ΔＱ／Ｃ及びＤ＝ｔ１／（ｔ１＋ｔ２）であるため、安定した状態でのクロック信号のデューティレシオはＤ＝ｎ／（ｎ＋ｍ）になる。
【０１３３】
図１３では、図１２の概略図に関する、ＭＯＳトランジスタからなる具体的な回路が示されている。
【０１３４】
これは、実施の形態４のためのクロック信号の検出及び補正回路である。補正回路は図１１に示される実施の形態３の補正回路と同一であるため、この部分の説明を省略する。
【０１３５】
図１３に示されるように、検出回路は、インバータ、第１の電流スイッチ、第２の電流スイッチ、電流ミラー回路（上述の第１の電源回路に対応）、及びバイアス回路（上述の第２の電源回路に対応）を含む。インバータは、ＣＭＯＳトランジスタＭ１４及びＭ１３からなる。トランジスタＭ１３のソースは接地に接続されており、そのドレイン及びゲートはそれぞれトランジスタＭ１４のドレイン及びゲートに接続されており、トランジスタＭ１４のソースは電源Ｖｃｃに接続されている。第１の電流スイッチ及び第２の電流スイッチはそれぞれ、ＮＭＯＳトランジスタＭ８及びＭ１３６の対とＰＭＯＳトランジスタＭ３４及びＭ３５の対からなっている。ここで、Ｍ３５及びＭ１３６はＯＲゲートを構成しており、これらのゲートはクロック信号Ｖｉｎに接続されている。トランジスタＭ３４及びＭ８は他のＯＲゲートを構成しており、これらのゲートは逆クロック信号に接続されている。トランジスタＭ８及びＭ３４のドレインは互いに接続されている一方、Ｍ３５のドレインは接地に接続されており、Ｍ１３６のソースは電源Ｖｃｃに接続されている。Ｍ８及びＭ１３６のソースは共にＰＭＯＳトランジスタＭ１９のドレインに接続されている。Ｍ３４及びＭ３５のソースは共にＰＭＯＳトランジスタＭ２６のドレインに接続されている。電流ミラー回路はＰＭＯＳトランジスタＭ２６及びＭ２７からなり、Ｍ２６のゲートはＰＭＯＳトランジスタＭ２７のゲート及びドレインに接続されており、Ｍ２７のソースは電源Ｖｃｃに接続されている。Ｍ２７のドレインはＭ３７のドレインに接続されている。バイアス回路はＮＭＯＳトランジスタＭ１９及びＭ６からなる。Ｍ１９及びＭ３７のゲートは共にバイアス電圧Ｖｂｉａｓに接続されており、これらのソースはそれぞれＮＭＯＳトランジスタＭ６及びＭ３６のドレインに接続されている。Ｍ６のゲート及びＭ２３のゲートは共に、補正回路部分のＮＭＯＳトランジスタＭ２３のドレインに接続されている。また、トランジスタＭ８のドレインは補正回路部分のコンデンサＣ１を充電し、Ｃ１を介して接地に接続されている。
【０１３６】
補正回路は、電流の１：１変換及びコンデンサＣ１の充電を行うために使用される。クロック信号が０の場合はトランジスタＭ８及びＭ１３６が電流スイッチであり、クロック信号が１の場合はトランジスタＭ３４及びＭ３５が電流スイッチである。トランジスタＭ３４、Ｍ３５及びＭ３６、Ｍ３７からなるバイアス回路は、システム応答速度を上げるためにバイアスを電流ミラーに提供する。ＰＭＯＳトランジスタＭ２５、並びにＮＭＯＳトランジスタＭ１９及びＭ３７は全てカスコード回路であり、チャンネル長変調の影響を有効に減少させることができる。
【０１３７】
クロック信号のデューティレシオは、温度、梱包の際の不均一に分布した強度、低周波数ノイズなどによって変化する。これらはゆっくりと変化を生じるため、クロック信号のデューティレシオもゆっくりと変化する。改良された回路では、ゆっくりと変化するデューティレシオを有するクロック信号をパルス幅変調（ＰＷＭ）信号とみなす。深刻な電磁干渉、伝播媒体特性の突然の変化など、更に悪い適用環境下では、クロック信号のデューティレシオを迅速に変えることができる。
【０１３８】
本発明の回路では、クロック信号のデューティレシオを定義された値で設定することができ、ゆっくりと変化するか又は急速に変化するあらゆる偏差を１乃至２クロック周期内で検出して補正する。本発明では、実施の形態３及び実施の形態４に示されるように、２種類の検出回路がある。実施の形態３では、補正は衡平定電流源方法を用いることによって行われる。
【０１３９】
本発明の回路では、集積回路の製造によって生じるデバイスの不整合の影響を回避するために、クロック信号は検出回路において直接使用される。
【０１４０】
図１４は、クロック信号の２つの異なる直流成分値が生じた場合のクロック信号応答を示している。図１４において、直流成分は突然変化しているが、回路はゆっくりと変化する状況にも適している。
【０１４１】
図１４において、クロック信号の直流成分は、Ｔ１時に突然正に変わっている。このとき、遅延コンパレータの直流レベルは直ちに変化しないため、クロック信号のデューティレシオは突然変化するが、それは１クロック周期しか続かない。Ｔ２時には、閾電圧が正弦波直流成分の正への変化を補償しているため、クロック信号のデューティレシオは、わずか１クロック周期後には設定値に回復される。
【０１４２】
遅延コンパレータの閾電圧が上昇した後にクロック信号の直流成分が変わらなければ、図１４のＴ２乃至Ｔ３の持続時間に示されるように、遅延コンパレータの閾電圧は変わらない。
【０１４３】
図１４では、Ｔ３時に、クロック信号の直流成分が突然負に変化する。遅延コンパレータの直流レベルはこの変化に直ちに従うことができないため、このとき、クロック信号のデューティレシオは突然変化する。このとき、クロック信号の直流成分は正の偏差から負の偏差に変化したため、調節手順は（検出及び補正回路の実行可能な最大調節ステップ次第で）１乃至２クロック周期続く可能性がある。図１４は、Ｔ３乃至Ｔ４周期及びＴ４乃至Ｔ５周期といった、２つのクロック周期の状況を示している。
【０１４４】
Ｔ５時では、遅延コンパレータの直流レベルの変化は正弦波の直流成分の変化を補償しているため、クロック信号のデューティレシオは設定値に回復する。その後、負の正弦波の直流成分が変わっていなければ、図１４のＴ５時の後に示されるように、遅延コンパレータの直流レベルも不変のままになる。
【０１４５】
実施の形態３及び実施の形態４の前述の説明は、クロック信号のデューティレシオが突然変化した際の調節、という状況下にある。しかしながら、これらの回路は、クロック信号のデューティレシオのゆっくりとした変化に対して調節及び補償を行うこともできる。
【０１４６】
実施の形態３及び実施の形態４ではローパスフィルタがないため、回路の性能は、検出及び調節回路の主要経路におけるデバイスの性能にのみ関連している。
【０１４７】
実施の形態３及び実施の形態４の回路では、デューティレシオと期待値との間の誤差は、指数の法則にならって減少される。毎回の調節振幅が８０％であり、Ｎ回目の調節後、実際のデューティレシオと設定値との間の誤差が（１−８０％）Nであると仮定する。調節誤差が１％として設定されており、毎回の調節振幅が８０％である場合、調節は３クロック周期の間のみ行われる。
【０１４８】
前述の分析は、直流成分の偏差が正弦波側で生じるか遅延コンパレータ側で生じるかに関係なく、直流成分の偏差が温度及びデバイスの不整合などによって生じる状況にも適している。
【０１４９】
実施の形態３及び実施の形態４の回路を、ＣＭＯＳ技術を用いて製造することもできる。従って、デジタルアナログ混合回路におけるクロック信号のデューティレシオ調節問題を解決することもできる。
【０１５０】
要約すると、本発明のデューティレシオ調節回路を、殆ど全てのクロック回路に使用することができる。現代の通信システムでは、ＰＬＬ（位相ロックループ）及び水晶発振器が広く使用されているため、デジタル通信システム、マルチメディアシステムなどを含む多くの分野において本発明の回路を広く使用することができる。本発明の回路は速い応答速度、強力な抗電磁干渉などの特性を有するため、本発明の回路を電子対策設備、レーダーなどに使用することができる。
【０１５１】
上記は全て本発明の実施の形態の説明にすぎず、これらは本発明の保護範囲を限定するために用いられたのではない。
【図面の簡単な説明】
【図１】 クロック信号発生器の原理図である。
【図２】 理想的なクロック信号発生器と実際のクロック信号発生器から出力された２つのクロック信号の図である。
【図３】 遅延クロックパルス幅調節回路のブロック図である。
【図４】 本発明の調節回路のレベル偏差からの免疫を示す図である。
【図５】 本発明の第１の実施の形態における、クロック信号のデューティレシオの調節回路のブロック図である。
【図６】 本発明の第２の実施の形態における、クロック信号のデューティレシオの調節回路のブロック図である。
【図７】 長遅延調節回路においてクロック信号のデューティレシオを直流レベルに変換する変換回路のブロック図である。
【図８】 長遅延調節回路においてクロック信号のデューティレシオを直流レベルに変換する変換回路の詳細図である。
【図９】 長遅延調節回路におけるクロック信号のデューティレシオの調節手順を示す図である。
【図１０】 第３の実施の形態における、クロック信号のデューティレシオの検出及び補正回路（ＭＯＳ）を示すブロック図である。
【図１１】 第４の実施の形態における、クロック信号のデューティレシオの検出及び補正回路（二極）を示すブロック図である。
【図１２】 本発明の第３の実施の形態における、クロック信号のデューティレシオの検出及び補正回路の詳細図である。
【図１３】 寄生コンデンサの影響を取り除くための、クロック信号のデューティレシオの検出及び補正回路を示すブロック図である。
【図１４】 第４の実施の形態における、クロック信号のデューティレシオの検出及び補正回路の詳細図である。
【図１５】 短遅延調節回路においてクロック信号のデューティレシオを迅速に調節する手順を示す図である。
【発明の属する技術分野】
本発明は概して遅延クロックパルス幅調節回路に関し、より詳細には、遅延コンパレータと、クロック信号のデューティレシオを直流レベルに変換する変換回路からなる遅延クロックパルス幅調節回路に関する。
【０００２】
【従来の技術】
現代の信号処理システムにおいて、クロック信号は不可欠なものである。通信のようないくつかの技術分野の迅速な発達に伴い、クロック信号への要求が高くなってきている。主な要求は下記のように示される。
（１）クロック信号の周波数精度が高いことであり、これは、水晶発振器又は原子クロックを用いて解決される。
（２）クロック信号の長期安定性であり、１年間又は更に長い間にクロック信号の誤差が１秒以下であることが要求され、これは、クロックソースの安定性によって解決される。
（３）クロック信号のデューティレシオの安定性であり、クロック信号のデューティレシオの偏差が大きいほど、通信システムにおける誤差率は大きくなりうる。Ａ／Ｄ変換器では、サンプル／ホールド回路におけるサンプルレートは、設計段階で定義される。クロック信号のデューティレシオが変化すると、いくつかのコンデンサの充電時間が減少するため、変換精度が要求よりも低くなってしまう。
【０００３】
図１は、現在のクロック発生器の概略図である。図１に示されるように、クロック信号のデューティレシオの変化は主に、システム誤差及びランダム誤差といった２つのアスペクトから生じる。システム誤差は、水晶発振器からの出力の電圧振幅の変化、クロックの負荷により生じる高調波、直流トリガレベルの変化、及び温度のドリフトなどを含む。ランダム誤差は主に、水晶発振器の正弦波出力の直流成分の偏差、コンパレータの入力グレードのランダム偏差、及び直流トリガレベルの偏差などから生じる。
【０００４】
分析プロセスを簡潔にするために、全ての誤差を水晶発振器の正弦出力に変換する。また、信号の偏差が小さいと仮定する。即ち、デューティレシオに対する誤差の影響を分析する場合、正弦波の方程式に従って、トリガ時間の変化は下記のようになる。
ΔＶ＝Ｖｓｉｎ（２πｆ×Δｔ） （１）
【０００５】
式中、Ｖは正弦波の振幅、ｆは周波数、そしてΔＶは正弦波の直流成分の変化である。Ｖ＞＞ΔＶであると仮定した場合、式（１）から、正弦関数の近似方程式に従い、トリガ時間の変化を下記のように近似で表すことができる。
Δｔ＝ΔＶ／Ｖ×２πｆ （２）
【０００６】
トリガ時間は、トリガの立上がりに対してもトリガの立下りに対しても同じであるため、式（２）に従い、デューティレシオの変化を下記のように表すことができる。
ΔＤ＝ΔＶ／πＶ （３）
式（３）から、図２に示される信号を得ることができる。
【０００７】
理想的なクロック信号では、ｄｕｔｙ＝ｔ２／（ｔ１＋ｔ２）であるときに、信号の直流レベルが正弦波の直流成分と一致することが図２からわかる。実際のクロック信号では、図２に実線及び点線でそれぞれ示されるように、直流トリガレベルは正弦波の直流成分と一致しない。図２では、水晶発振器によって出力された正弦波の直流成分の変化は負の極性を示しているが、実際には、変化の極性は正にも負にもなりうる。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、中間周波数又は高周波数用のクロック信号回路に用いることのできる遅延クロックパルス幅調節回路を提供することである。この調節回路を用いると、クロック信号のデューティレシオが突然大きく変化することがないため、デジタル信号処理にかかる負担が軽減される。また、この調節回路はサブミクロン規模の集積回路技術にも適しているため、チップ製造処理の際にランダム誤差の及ぼす影響を減少する。結果として、この調節回路により、デジタル−アナログのハイブリッド集積回路のチップは、大きなトラフィック量、低い誤差率、及びクロック信号のデューティレシオの高い安定性、といった要求を満たす。
【０００９】
【課題を解決するための手段】
前述の目的のために、本発明はまず、遅延コンパレータ及び電源を備える中間周波数又は高周波数用遅延クロックパルス幅調節回路を提供する。また、この調節回路は、以下を含むことが重要である：
遅延コンパレータの一方の入力端子は正弦波信号を入力して、遅延コンパレータの他方の入力端子から入力された電圧とこの信号を比較し、定義されたデューティレシオクロック信号を出力する；
変換回路がクロック信号のデューティレシオを直流レベルに変換する。変換回路の入力端子は遅延コンパレータの出力端子に接続されており、変換回路の出力は、クロック信号から変換された直流レベルである。また、変換回路の出力端子は遅延コンパレータの他方の入力端子に接続されている。
【００１０】
変換回路は主に、クロック信号を直流レベルに変換するパルス幅変調（ＰＷＭ）フィルタモジュールからなる。
【００１１】
変換回路は主に、パルス幅変調（ＰＷＭ）フィルタモジュールとローパスフィルタ回路からなる。ＰＷＭフィルタモジュールは、クロック信号を直流レベルに変換する。ローパスフィルタ回路は、ＰＷＭフィルタモジュールから出力された直流レベルをフィルタに通し、遅延コンパレータに入力として出力する。
【００１２】
ローパスフィルタは、トランスコンダクタンス演算増幅器である。
【００１３】
ＰＷＭフィルタモジュールは、入力がクロック信号で出力が逆クロック信号であるインバータと、逆クロック信号によって制御される第1のスイッチと、クロック信号によって制御される第２のスイッチと、一端が電源に接続され、他端が第１のスイッチに接続された第1の電源と、一端が接地に接続され、他端がノードＡに接続された第２の電源と、一端が接地に接続され、他端が第２のスイッチに接続された第３の電源と、一端が第２のスイッチに接続され、他端が電源に接続された第１の電流ミラーと、一端が電源に接続され、他端が出力に接続された第２の電流ミラーと、一端が接地に接続され、他端が出力に接続された電流−電圧変換器と、を含む。
【００１４】
第１のスイッチは一対のＰＭＯＳトランジスタからなるＯＲゲートであり、第２のスイッチは一対のＮＭＯＳトランジスタからなるＯＲゲートである。電流ミラーは２つのＭＯＳトランジスタからなり、一方のＭＯＳトランジスタのドレイン及びゲートは他方のＭＯＳトランジスタのゲートに接続されており、２つのＭＯＳトランジスタのソースは電源に接続されており、他方のＭＯＳトランジスタのドレインは出力である。電流−電圧変換器はコンデンサである。
【００１５】
変換回路は、遅延コンパレータの出力である入力クロック信号が浮動信号であるか否かを検出し、浮動信号に従って電圧差を出力するために使用される検出回路と、遅延コンパレータに入力された閾電圧を検出回路の電圧差出力に従って補正する補正回路と、を少なくとも含む。
【００１６】
検出回路は、入力クロック信号を逆にして逆クロック信号を出力するインバータと、クロック信号及び逆クロック信号によって制御される電流スイッチと、一方の出力が電流スイッチの一方の入力に接続されており、クロック信号が高レベルの際に補正回路のコンデンサを充電する第１の電流ミラー回路と、電流スイッチの他方の入力に接続された第２の電流ミラー回路と、第２の電流ミラー回路に接続されており、クロック信号が低レベルの際に補正回路のコンデンサを放電する第３の電流ミラー回路と、を含む。
【００１７】
また、検出回路は、バイアス電流を電流スイッチに提供するために使用される電源回路を含む。
【００１８】
他の検出回路がある。この検出回路は、入力クロック信号を逆にして逆クロック信号を出力するインバータと、互いに直列接続され、クロック信号及び逆クロック信号によって制御される第１及び第２の電流スイッチと、一端が電源に接続され、他端が第１の電流スイッチに接続されており、クロック信号が高レベルの際に補正回路のコンデンサを充電する第１の電源回路と、一端が第２の電流スイッチに接続され、他端が接地に接続されており、クロック信号が低レベルの際に補正回路のコンデンサを放電する第２の電源回路と、を少なくとも含む。
【００１９】
電流スイッチは、２つのＭＯＳトランジスタからなるＯＲゲートである。電流ミラー回路では、一方のＭＯＳトランジスタのドレイン及びゲートは他方のＭＯＳトランジスタのゲートに接続されており、２つのＭＯＳトランジスタのソースは電源に接続されており、他方のＭＯＳトランジスタのドレインは出力である。
【００２０】
補正回路は、電流−電圧変換回路及び比較回路からなる。この補正回路は、演算増幅器、ＮＭＯＳトランジスタ、及び抵抗からなる電源回路である。電流−電圧変換回路はＭＯＳトランジスタ及びコンデンサからなる。
【００２１】
また、本発明は長遅延処理のために２つのスキームを提供する。
【００２２】
中間周波数又は高周波数用長遅延クロックパルス幅調節回路は、遅延コンパレータと、１種類よりも多くの電源を含む。この調節回路は、以下を含む：
遅延コンパレータの一方の入力は正弦波信号に接続され、直流レベルに接続された他方の入力と比較され、遅延コンパレータの出力は定義されたデューティレシオを有するクロック信号である；
ＰＷＭフィルタモジュールはクロック信号を直流レベルに変換し、ＰＷＭフィルタモジュールの入力は遅延コンパレータの出力に接続されており、出力は遅延コンパレータの他方の入力に接続されている。
【００２３】
ＰＷＭフィルタモジュールは、入力クロック信号を逆にして逆クロック信号を出力するインバータと、逆クロック信号によって制御される第1のスイッチと、クロック信号によって制御される第２のスイッチと、一端が電源に接続され、他端が第１のスイッチに接続された第1の電源と、一端が接地に接続され、他端がノードＡに接続された第２の電源と、一端が接地に接続され、他端が第２の電源に接続された第３の電源と、一端が第２のスイッチに接続され、他端が電源に接続された第１の電流ミラーと、一端が電源に接続され、他端が出力に接続された第２の電流ミラーと、一端が接地に接続され、他端が出力に接続された電流−電圧変換器と、を含む。
【００２４】
第１のスイッチは一対のＰＭＯＳトランジスタからなるＯＲゲートであり、第２のスイッチは一対のＮＭＯＳトランジスタからなるＯＲゲートである。電流ミラーでは、一方のＭＯＳトランジスタのドレイン及びゲートは他方のＭＯＳトランジスタのゲートに接続されており、２つのＭＯＳトランジスタのソースは電源に接続されており、他方のＭＯＳトランジスタのドレインは出力である。電流−電圧変換器はコンデンサである。
【００２５】
中間周波数又は高周波数用長遅延クロックパルス幅調節回路は、遅延コンパレータと、１種類よりも多くの電源を含む。この調節回路は、以下を含む：
遅延コンパレータの一方の入力は正弦波信号に接続され、直流レベルに接続された他方の入力と比較され、遅延コンパレータの出力は定義されたデューティレシオを有するクロック信号である；
ＰＷＭフィルタモジュールはクロック信号を直流レベルに変換し、ＰＷＭフィルタモジュールの入力は遅延コンパレータの出力に接続されている；
ローパスフィルタ回路はＰＷＭフィルタモジュールの出力直流レベルをフィルタに通し、フィルタの出力が遅延コンパレータの入力直流レベルとして使用される。
【００２６】
ローパスフィルタ回路はトランスコンダクタンス演算増幅器である。
【００２７】
ＰＷＭフィルタモジュールは、入力がクロック信号で出力が逆クロック信号であるインバータと、逆クロック信号によって制御される第1のスイッチと、クロック信号によって制御される第２のスイッチと、一端が電源に接続され、他端が第１のスイッチに接続された第1の電源と、一端が接地に接続され、他端がノードＡに接続された第２の電源と、一端が接地に接続され、他端が第２の電源に接続された第３の電源と、一端が第２のスイッチに接続され、他端が電源に接続された第１の電流ミラーと、一端が電源に接続され、他端が出力に接続された第２の電流ミラーと、一端が接地に接続され、他端が出力に接続された電流−電圧変換器と、を含む。
【００２８】
第１のスイッチは一対のＰＭＯＳトランジスタからなるＯＲゲートであり、第２のスイッチは一対のＮＭＯＳトランジスタからなるＯＲゲートである。電流ミラーでは、一方のＭＯＳトランジスタのドレイン及びゲートは他方のＭＯＳトランジスタのゲートに接続されており、２つのＭＯＳトランジスタのソースは電源に接続されており、他方のＭＯＳトランジスタのドレインは出力である。電流−電圧変換器はコンデンサである。
【００２９】
また、本発明は、遅延コンパレータと電源を含む中間周波数又は高周波数用短遅延クロックパルス幅調節回路を提供する。この調節回路は、以下を含む：
遅延コンパレータの一方の入力は正弦波信号に接続され、閾電圧に接続された他方の入力と比較され、遅延コンパレータの出力は定義されたデューティレシオを有するクロック信号である；
検出回路が、遅延コンパレータの出力である入力クロック信号が浮動信号であるか否かを検出し、浮動信号に従って電圧差を出力するために使用される；
補正回路が、検出回路の電圧差の出力に従ってクロック信号を補正するために使用され、その出力端子は遅延コンパレータの他方の入力端子に接続されている。
【００３０】
検出回路は、入力クロック信号を逆にして逆クロック信号を出力するインバータと、クロック信号及び逆クロック信号によって制御される電流スイッチと、電流スイッチの一方の入力に接続されており、クロック信号が高レベルである際に補正回路のコンデンサを充電する第１の電流ミラー回路と、電流スイッチの他方の入力に接続された第２の電流ミラー回路と、第２の電流ミラー回路に接続されており、クロック信号が低レベルである際に補正回路のコンデンサを放電する第３の電流ミラー回路と、を含む。
【００３１】
また、検出回路は、バイアス電流を電流スイッチに提供するために使用される電源回路を含む。
【００３２】
他の検出回路がある。この検出回路は、入力クロック信号を逆にして逆クロック信号を出力するインバータと、互いに直列接続され、クロック信号及び逆クロック信号によって制御される第１及び第２の電流スイッチと、一端が電源に接続され、他端が第１の電流スイッチに接続されており、クロック信号が高レベルの際に補正回路のコンデンサを充電する第１の電源回路と、一端が第２の電流スイッチに接続され、他端が接地に接続されており、クロック信号が低レベルの際に補正回路のコンデンサを放電する第２の電源回路と、を少なくとも含む。
【００３３】
電流スイッチは、２つのＭＯＳトランジスタからなるＯＲゲートである。電流ミラー回路では、一方のＭＯＳトランジスタのドレイン及びゲートは他方のＭＯＳトランジスタのゲートに接続されており、２つのＭＯＳトランジスタのソースは電源に接続されており、他方のＭＯＳトランジスタのドレインは出力である。
【００３４】
補正回路は、電流−電圧変換回路及び比較回路からなる。補正回路は、演算増幅器、ＮＭＯＳトランジスタ、及び抵抗からなる電源回路である。電流−電圧変換回路は、ＭＯＳトランジスタ及びコンデンサからなる。
【００３５】
本発明は、２００ＭＨｚよりも低い周波数を有する長遅延クロック信号のパルス幅の調節に対処することができる。パルス幅変調信号のフィルタリングにより、クロック信号のデューティレシオに比例する直流レベルを得ることができる。一般に、クロック信号は、１０ＭＨｚよりも高いなど、より高い周波数を有するため、本発明はこの要求のためのフィルタを設計している。
【００３６】
本発明の中間周波数又は高周波数用遅延クロックパルス幅調節回路は、正弦波を遅延コンパレータに通し、クロック信号を生成する。遅延コンパレータの出力は、デューティレシオをゆっくりと変えることのできるクロック信号であり、パルス幅変調信号として使用されるこの信号の出力は変換回路に入力される。従って、遅延コンパレータの直流比較レベルは浮動であるが、本発明の回路では、直流比較レベルは固定されている。
【００３７】
調節回路の作動時間の間、遅延コンパレータの直流レベルは、ゆっくりと変化する正弦波の直流成分に従う。遅延コンパレータの直流比較レベルが突然変化した正弦波の直流成分を完全に補償するまで、遅延コンパレータの出力デューティレシオは予め設定された値にゆっくりと近づく。クロック信号のデューティレシオは、予め設定された値に回復する。持続時間は、特定の状況によって数十周期乃至数百周期になりうる。
【００３８】
その結果、本発明の調節回路は、クロック信号のデューティレシオがゆっくりと変化するという問題を解決することができる。デューティレシオの変化はシステム誤差であると共にランダム誤差であり、これらは製造の際のデバイスの不整合、梱包の際の不均一な強度分布、温度の変化、低周波数ノイズなどによって生じる。
【００３９】
上記の説明において、正弦波の直流成分は突然変化するが、この説明は、徐々に変化する状況にも適したものである。
【００４０】
また、本発明の調節回路は、４００ＭＨｚを下回る短遅延クロック信号にも対処することができる。この場合、クロック信号のデューティレシオは定義された値に設定される。定義された値からのあらゆる変化及び偏差が突然の変化であろうと段階的な変化であろうと、これらは検出されて直ちに補正される。補正時間は１乃至２クロック周期である。
【００４１】
デューティレシオの検出回路は、集積回路の応答速度の障害となる問題を解決するために２種類の構造を用いる。そのうちの１つにおいて、補正は、衡平定電流源方法を用いることによって行われる。
【００４２】
本発明の短遅延処理回路では、出力クロック信号は検出回路において直接使用されるため、集積回路の製造によって生じるデバイスの不整合の影響は取り除かれる。
【００４３】
クロック信号のデューティレシオ調節回路は突然の変化に対して迅速に応答するように設計されているが、この回路を徐々に変化する状況において使用することもできる。
【００４４】
要約すると、本発明の中間周波数又は高周波数用遅延クロックパルス幅調節回路は、長遅延又は短遅延クロック信号に対処することができる。調節回路の出力は安定したデューティレシオを有するクロック信号であり、調節回路の設計はサブミクロン規模の集積回路技術に適したものである。その結果、この調節回路によって、デジタル−アナログのハイブリッドシステムは、大きなトラフィック量、低い誤差率、及びクロック信号のデューティレシオの高い安定性、といった要求を満たすことができる。
【００４５】
【発明の実施の形態】
以下、図面及び実施の形態を参照しながら、本発明をより詳しく説明する。
【００４６】
図３は、本発明である、クロック信号のデューティレシオ調節回路のブロック図である。この調節回路は、遅延コンパレータモジュールと、クロック信号のデューティレシオを直流レベルに変換する変換回路からなる。
【００４７】
図３において、Ｖｃｃ及びＧｎｄはそれぞれ電源及び接地である。ＶｉｎＰは、発振器からの正弦波入力である。Ｖｏｕｔはクロック信号出力である。Ｖｒｅｆは参照電圧である。Ｖｂｉａｓ１、Ｖｂｉａｓ２、及びＶｂｉａｓ３は、３つのバイアス電圧入力である。電源Ｖｃｃ及び接地Ｇｎｄはそれぞれ、遅延コンパレータ及び変換回路の電源端子及び接地端子に接続されている。バイアス電圧Ｖｂｉａｓ１は、遅延コンパレータの参照電圧入力端子Ｖｒｅｆに接続されている。参照電圧Ｖｒｅｆ、並びにバイアス電圧Ｖｂｉａｓ２及びＶｂｉａｓ３は、変換回路の対応する端子に接続されている。発振器から出力される正弦波は、遅延コンパレータのＰ端子に接続されている。変換回路の出力端子は遅延コンパレータのＮ端子に接続されており、遅延コンパレータの出力端子は変換回路の入力端子に接続されている。
【００４８】
発振器から出力される正弦波は、遅延コンパレータの入力端子Ｐに接続されている。入力端子Ｐの入力電圧が入力端子Ｎの入力電圧よりも大きい場合、遅延コンパレータの出力は１であり、そうでない場合、遅延コンパレータの出力は０である。クロック信号の出力は変換回路の入力に接続されており、変換回路の出力は遅延コンパレータの入力端子Ｎに接続されているため、この回路は適応型である。
【００４９】
出力が安定している場合、変換回路の出力は設定値であり、デューティレシオは規定された範囲内にある。遅延コンパレータ出力のデューティレシオが何らかの理由で増加すると、変換回路の出力も増加する。従って、遅延コンパレータの閾電圧が変化し、遅延コンパレータの出力端子におけるクロック信号のデューティレシオも変化する。短遅延クロック調節回路のデューティレシオの増加を一例として挙げ、図１４を参照すると、遅延コンパレータ出力のデューティレシオが増加すると、検出回路の出力が増加する。その結果、クロック信号のデューティレシオが減少する。
【００５０】
調整回路は図４に示されるように更に簡略化され、この図は、デバイスの不整合などによって生じる直流電圧の偏差に対する回路の免疫機能を説明するために用いられる。
【００５１】
図４において、全ての回路には電圧偏差がないものとみなされる。生じうる電圧偏差は全てＶｏｓで表される。Ｖｓｉｎは、直流成分を有する正弦波入力である。Ｖｔｈは遅延コンパレータの閾電圧であり、パルスデューティレシオ変換回路の出力である。回路の入力は成形後のクロック信号である。
【００５２】
Ｖｏｓが正である場合、遅延コンパレータの入力端子における信号は上昇する。これにより、クロック信号のデューティレシオが増加する。この増加したデューティレシオクロック信号が変換回路に入力されるため、Ｖｔｈが上昇する。回路が安定した作動状態にある場合、Ｖｔｈの上昇値はＶｏｓを相殺する。従って、このシステムは、製造によって回路に生じるランダム誤差を適合させることができ、レベル偏差に対して免疫がある。
【００５３】
クロック信号のデューティレシオが直流レベルに変換される変換回路の移送関数が、Ｈ（Ｄ）＝Ｖｄｃ＋Ｋ×ΔＶであると仮定する。
式中、Ｖｄｃは直流成分であり、Ｋは変換回路のゲインである。
【００５４】
遅延コンパレータのデューティレシオ移送関数が、Δｄｕｔｙ＝Ｆ（Ｖ）×ΔＶであると仮定する。
【００５５】
上記式において、遅延コンパレータのデューティレシオ応答は線形であり、レベルが定数のときＦ（Ｖ）はデューティレシオ係数であると仮定する。
【００５６】
電圧偏差によって生じるデューティレシオの変化は、Δｄｕｔｙ＝Ｆ（Ｖ）×Ｖｏｓである。
【００５７】
電圧偏差によって生じる遅延コンパレータの閾電圧の変化は、下記の通りである。
Ｖｔｈ＝Ｖｄｃ＋Ｋ×Δｄｕｔｙ＝Ｖｄｃ＋Ｆ（Ｖ）×Ｖｏｓ （４）
【００５８】
式（４）の直流成分を取り除き、電圧偏差に対する応答のみを考慮した場合、４つの状況が生じる。
１．Ｋ×Ｆ（Ｖ）＝１、電圧偏差によって生じたデューティレシオの変化は相殺される
２．Ｋ×Ｆ（Ｖ）＜１、電圧偏差によって生じたデューティレシオの変化は減少する
３．１＜Ｋ×Ｆ（Ｖ）＜２、デューティレシオの変化が減少するだけでなく、変化の極性が逆になる
４．Ｋ×Ｆ（Ｖ）＞２、デューティレシオの変化が増加するだけでなく、変化の極性が逆になる
【００５９】
本発明の調節回路は、電圧偏差によって生じるデューティレシオの変化を相殺するか又は減少させることができることがわかる。
【００６０】
長遅延クロックパルス幅調節回路に対しては一般に２つの実施態様があり、これらを下記の実施の形態１及び実施の形態２において詳しく説明する。
【００６１】
実施の形態１
図５は、実施の形態１のための、クロック信号のデューティレシオ調節回路である。この調節回路は、遅延コンパレータモジュール及びＰＷＭフィルタモジュールからなる。Ｖｃｃ及びＧｎｄはそれぞれ電源及び接地である。ＶｉｎＰは、発振器からの正弦波入力である。Ｖｏｕｔはクロック信号出力である。Ｖｒｅｆは閾電圧である。Ｖｂｉａｓ１、Ｖｂｉａｓ２、及びＶｂｉａｓ３は、３つのバイアス電圧入力である。電源Ｖｃｃ及び接地Ｇｎｄはそれぞれ、遅延コンパレータ及びＰＷＭフィルタモジュールの電源端子及び接地端子に接続されている。バイアス電圧Ｖｂｉａｓ１は、遅延コンパレータの参照電圧入力端子Ｖｒｅｆに接続されている。参照電圧Ｖｒｅｆ、並びにバイアス電圧Ｖｂｉａｓ２及びＶｂｉａｓ３は、ＰＷＭフィルタモジュールの対応する端子に接続されている。発振器から出力される正弦波は、遅延コンパレータのＰ端子に接続されている。ＰＷＭフィルタモジュールの出力端子は遅延コンパレータのＮ端子に接続されており、遅延コンパレータの出力端子はＰＷＭフィルタモジュールの入力端子に接続されている。
【００６２】
調節回路は下記のように作動する。入力端子Ｐの入力電圧が入力端子Ｎの入力電圧よりも大きい場合、遅延コンパレータの出力は１であり、そうでない場合、遅延コンパレータの出力は０である。
【００６３】
遅延コンパレータの出力が安定している場合、ＰＷＭフィルタモジュールの出力は設定値であり、クロック信号のデューティレシオは規定された範囲内にある。遅延コンパレータ出力のデューティレシオが何らかの理由で増加すると、ＰＷＭフィルタモジュールの出力も徐々に増加する。従って、遅延コンパレータの閾電圧が変化し、遅延コンパレータの出力端子におけるクロック信号のデューティレシオも変化する。
【００６４】
本実施の形態では、ＰＷＭフィルタモジュールの出力を（ｎＦレベルよりも大きい）大容量コンデンサに接続することができる。外部接続大容量コンデンサは、クロック信号の振動を減少してシステムの性能を高めることができる。調節回路は単極の電解効果トランジスタ技術によって製造されるが、二極のトランジスタ技術によって製造されてもよい。調節回路が二極トランジスタ技術によって製造される場合、二極トランジスタはｎＡレベルの電流のような更に小さな電流を制御することができるため、約１０ｐＦのコンデンサをフィルタリングに用いることができる。
【００６５】
実施の形態２
図６は、実施の形態２のための、クロック信号のデューティレシオ調節回路である。この調節回路は、遅延コンパレータモジュール、ＰＷＭフィルタモジュール、及び演算トランスコンダクタンス増幅器（Operational Transconductance Amplifier、OTA）からなる。遅延コンパレータは既存の製品であるので、その具体的な説明を省略する。ＯＴＡモジュールの出力インピーダンスは更に高いため、遮断周波数の低いローパスフィルタの形成が更に容易になり、これにより、遅延コンパレータの浮動閾電圧によって生じるデューティレシオの振動を改善することができる。
【００６６】
図６において、Ｖｃｃ及びＧｎｄはそれぞれ電源及び接地である。ＶｉｎＰは、発振器からの正弦波入力である。Ｖｏｕｔはクロック信号である。Ｖｒｅｆは閾電圧である。Ｖｂｉａｓ１、Ｖｂｉａｓ２、及びＶｂｉａｓ３は、３つのバイアス電圧入力である。ＯＴＡの電源及び接地がそれぞれＶｃｃ及びＧｎｄに接続されていること、ＯＴＡのＶｒｅｆ、Ｖｂｉａｓ１、及びＶｂｉａｓ２がそれぞれ対応する電圧に接続されていること、ＰＷＭフィルタモジュールの出力端子がＯＴＡモジュールの入力端子に接続されていること、そしてＯＴＡモジュールの出力端子が遅延コンパレータのＮ端子に接続されていること以外は、調節回路のモジュール間の接続は実施の形態１の回路に類似している。
【００６７】
この調節回路の作動原理も実施の形態１に類似している。入力端子Ｐの入力電圧が入力端子Ｎの入力電圧よりも大きい場合、遅延コンパレータの出力は１であり、そうでない場合、遅延コンパレータの出力は０である。
【００６８】
この回路は強化フィルタシステムを用いているため、制御電流がより小さいＭＯＳトランジスタに対して統合内部フィルタを使用することができる。従って、この調節回路をデジタルＣＭＯＳ技術において用いることができる。
【００６９】
図７は、クロック信号のデューティレシオが直流レベルに変換される変換回路の図である。図７において、第１、第２、及び第３の電源回路であるＭＭ１２’、ＭＭ３’、及びＭＭ６’はそれぞれ電流Ｉ１１、Ｉ１２、及びＩ１５を提供する。トランジスタＭＭ１０’及びＭＭ９’は、それぞれ第１及び第２の電流ミラーである電流Ｉ１３及びＩ１４を用いて電流ミラー回路を構成する。クロック信号Ｖｉｎは、インバータの入力端子に入力される。インバータの出力は逆クロック信号であり、これは電流スイッチ１、即ち第１のスイッチの制御信号である。クロック信号Ｖｉｎは電流スイッチ２、即ち第２のスイッチの制御信号である。Ｖｃｃ及びＧｎｄはそれぞれ電源及び接地である。電源Ｉ１１の一端はＶｃｃに接続されており、他端は電流スイッチ１に接続されている。電源Ｉ１２の一端は接地Ｇｎｄに接続されており、他端はノードＡに接続されている。電源Ｉ１５の一端は接地Ｇｎｄに接続されており、他端はスイッチ２に接続されている。電流ミラーＩ１３の一端はスイッチ２に接続されており、他端はＶｃｃに接続されている。電流ミラーＩ１４の一端はＶｃｃに接続されており、他端は出力に接続されている。抵抗Ｒ１１及びコンデンサＣ１の一端はＧｎｄに接続されており、他端は出力に接続されている。Ｖｏｕｔは変換回路の出力であり、これを、ローパスフィルタの入力（実施の形態２を参照）又はコンパレータのための直流レベル（実施の形態１を参照）として使用することができる。
【００７０】
スイッチ１の制御信号が１である場合、電源Ｉ１１はノードＡに接続され、そうでない場合は接地に短絡される。スイッチ２の制御信号が１である場合、電源Ｉ１５はノードＡに接続され、そうでない場合は電源Ｖｃｃに短絡される。ノードＡに接続される電源Ｉ１２は、電流ミラーＩ１３及びＩ１４のバイアス電流である。
【００７１】
クロック信号入力があると、コンデンサＣ（図７のＣ１）上に変動電圧が生じ、その振幅はクロック信号のデューティレシオに関連する。クロック信号のデューティレシオが定義された値よりも大きい場合、コンデンサ上の電圧は増加する。図２によると、このときコンパレータの参照レベルが増加するため、クロック信号のデューティレシオは定義された値まで低下する。反対に、クロック信号のデューティレシオが定義された値よりも小さい場合、コンデンサ上の電圧が減少し、コンパレータの参照電圧も減少する。図２によると、このとき、クロック信号のデューティレシオは定義された値まで上昇する。
【００７２】
クロック信号の周波数をｆと仮定すると、以下を得ることができる。
ΔＱＣＬＫ＝１＝Ｉ１５×ｔ１、
ΔＱＣＬＫ＝０＝Ｉ１１×ｔ２、
ΔＶｏｕｔ＝（ΔＱＣＬＫ＝１−ΔＱＣＬＫ＝０）／Ｃ
＝（Ｉ１５×ｔ１−Ｉ１１×ｔ２）／Ｃ （５）
Ｄ＝ｔ１／（ｔ１＋ｔ２）
ΔＤ＝Ｋ×ΔＶｏｕｔ （６）
【００７３】
Ｉ１１＝Ｉ１５である場合、式（５）及び（６）から下記を得ることができる。
ΔＤ＝Ｋ×Ｉ１１×（ｔ１−ｔ２）／Ｃ
【００７４】
Ｉ１１＝２×Ｉ１５である場合、下記が得られる。
ΔＤ＝Ｋ×Ｉ１１×（ｔ１−２×ｔ２）／Ｃ
【００７５】
安定した状態ではデューティレシオの変化はゼロであることが、前記式からわかる。Ｉ１１及びＩ１５の異なる比例関係に従って、クロック信号の異なるデューティレシオを得ることができる。Ｉ１１＝Ｉ１５である場合、クロック信号の５０％のデューティレシオが得られ、Ｉ１１＝２×Ｉ１５である場合、デューティレシオは６６．６７％となる。
【００７６】
回路の性能に関する主な問題は、１クロック周期内で、クロック信号の周波数、コンデンサの容量、及び充電電流に関連するコンデンサの充電速度をあまり速くすることができない、ということである。このことは、以下のように説明される。
【００７７】
クロック信号が１０ＭＨｚであり、デューティレシオが５０％であり、即ちＩ１５＝Ｉ１１＝Ｉであり、外部コンデンサが１０ｎＦであると仮定し、これらのパラメータを式（５）に代入すると、下記が得られる。
ΔＶｏｕｔ＝（Ｉ１５×ｔ１−Ｉ１１×ｔ２）／Ｃ＝５０ｎｓ×Ｉ／１０ｎＦ
【００７８】
充電電流が１０μＡである場合、毎回の充電電圧の振幅は５０μＶである。安定した状態では、放電電圧の振幅も５０μＶである。遅延コンパレータの電圧偏差が１ｍＶであり、参照レベルが（３．３Ｖの電源に対して）１．６５Ｖである場合、電圧偏差が小さいため、デューティレシオの制御精度には影響を及ぼさない。
【００７９】
図８を参照すると、長遅延クロック調節回路における、クロック信号のデューティレシオが直流レベルに変換される変換回路が更に説明されている。この変換回路は、ＭＯＳトランジスタ技術によって製造される。図８において、Ｖｃｃは電源、Ｇｎｄは接地、Ｖｂｉａｓ１及びＶｂｉａｓ２は２つのバイアス電圧、Ｖｉｎは入力クロック信号、そしてＶｒｅｆは電源の参照電圧である。演算増幅器が電圧ホロア構造として接続されており、これはトランジスタＭＭ２２及び抵抗Ｒ１２と共に電源回路を構成する。前述のように、トランジスタＭＭ１２は電源Ｉ１１を構成する。トランジスタＭＭ３及びＭＭ４は電源Ｉ１２を構成し、トランジスタＭＭ６は電源Ｉ１５を構成する。トランジスタＭＭ１０及びＭＭ９は、電流Ｉ１３及びＩ１４を有する電流ミラーを構成する。トランジスタＭＭ１１、ＭＭ２４、及びＭＭ２３はそれぞれ電源に電圧及び電流バイアスを提供する。トランジスタＭＭ１３及びＭＭ１４はインバータを構成する。トランジスタＭＭ１及びＭＭ７はスイッチ１を構成し、トランジスタＭＭ８及びＭＭ１３６はスイッチ２を構成する。トランジスタＭＭ１７、ＭＭ８、ＭＭ１９、ＭＭ５、ＭＭ２５、及びＭＭ２０はカスケード回路であり、これらは各回路の性能を高めるのに使用される。抵抗Ｒ１２はバイアス電流を提供し、抵抗Ｒ１１は出力直流電圧を提供する。コンデンサＣ１は、電圧−電流変換デバイスである。
【００８０】
また、前述の変換回路の出力はＯＴＡモジュールの入力に接続されており、ＯＴＡモジュールの出力は遅延コンパレータのＮ端子に接続されており、調節回路も実施の形態２のために構成されている。この調節回路の作動手順を、以下に簡潔に分析する。
【００８１】
トランジスタＭＭ３、ＭＭ４、及びＭＭ６の電流がＩであると仮定すると、クロック信号が１である場合、下記のようになる。
Ｃｌｄｖ／ｄｔ＋Ｖ／Ｒ１１＝２×Ｉ＋Ｉ×Ｄｕｔｙ
【００８２】
クロック信号が０である場合は、下記のようになる。
Ｃｌｄｖ／ｄｔ＋Ｖ／Ｒ１１＝２×Ｉ−Ｉ×（１−Ｄｕｔｙ）
【００８３】
安定した状態において、コンデンサ上の電圧は下記のようになる。
Ｃｌｄｖ／ｄｔ＋Ｖ／Ｒ１１＝２×Ｉ＋Ｉ×（２×Ｄｕｔｙ−１）
【００８４】
クロック信号のデューティレシオが５０％よりも大きい場合、コンデンサ上の電圧は増加する。クロック信号のデューティレシオが５０％未満である場合、コンデンサの電圧は減少する。安定した状態ではｄＶ／ｄｔ＝０であり、デューティレシオはコンデンサ上の電圧と線形の関係で変化することが上記式からからわかる。
【００８５】
図９を参照すると、この図は、長遅延クロックパルス幅の状況のためのクロック信号のデューティレシオ調節手順を示している。
【００８６】
クロック信号のデューティレシオの変化は、温度、梱包の際の不均一な応力分布、低周波数ノイズなどによって生じる。これらの要因は全て滑らかに変化するため、クロック信号のデューティレシオも滑らかに変化する。本発明の回路では、滑らかに変化するデューティレシオを有するこのクロック信号はパルス幅変調信号とみなされる。パルス幅変調信号は、低周波数成分を含む。フィルタを介して、クロック信号のデューティレシオに比例する直流レベルを得ることができる。クロック信号は、一般に１０ＭＨｚを上回る、より高い周波数であるため、フィルタは、前述のフィルタリング要求を満たすように設計されている。
【００８７】
正弦波は、遅延コンパレータを介してクロックパルス信号に変換される。従来の回路では、直流比較レベルは自己間隙(self-bring gap)標準電圧などから生じるような定数であるが、一定の比較レベルでは、デューティレシオの調節の要求を満たすことができない。従って、本発明の回路では、直流比較レベルは浮動である。
【００８８】
本発明の回路では、クロック信号の出力は変換回路、即ちフィルタに直接用いられる。このようにして、製造の際にデバイスの不整合がクロック信号のデューティレシオに及ぼす影響が取り除かれる。
【００８９】
図９は、異なる直流成分及び一定の直流成分を有する２つのクロック信号応答を示している。図９の正弦波の直流成分は突然変化するが、実際には、これを緩やかな変化の状況に用いることもできる。
【００９０】
図９は、正弦波がＴ１時に突然変化することを示している。このとき、遅延コンパレータの直流レベルは直ちにその変化に従わないため、クロック信号のデューティレシオは突然変化する。
【００９１】
クロック信号の元のデューティレシオがＤｕｔｙ＝ｔ２／（ｔ１＋ｔ２）であると仮定する。
【００９２】
突然の変化の後、クロック信号のデューティレシオはＤｕｔｙ’＝ｔ２’／（ｔ１’＋ｔ２’）となる。
【００９３】
Ｔ１時の後、遅延コンパレータの直流レベルは正弦波の直流成分に従い、徐々に変化する。これと同時に、クロック信号の出力端子におけるデューティレシオは予め設定された値に向かって徐々に移動する。Ｔ２時には、直流比較レベルが正弦波の直流成分の変化を完全に補償するため、クロック信号のデューティレシオは予め設定された値に回復する。
【００９４】
また、上記の分析は、正弦波の直流成分における発生や、遅延コンパレータの直流レベルにおける発生に関係なく、温度、デバイスの不整合などによって生じる直流成分の偏差にも適している。
【００９５】
Ｔ１からＴ２時までの持続時間を数十から数百周期とすることができ、この時間は実際の状況に応じて調節が可能である。変化期間が長いとシステムの安定性には有利であるが、変化期間が長すぎると応答速度が遅くなり、他のシステム性能にとって不利になる。
【００９６】
短遅延クロックパルス幅調節回路では、クロック信号のデューティレシオが直流レベルに変換される変換回路は、検出回路及び補正回路といった２つの部分を含む。実施の形態３及び実施の形態４は、検出及び補正回路のための２つの実施スキームとその詳しい説明を設けている。
【００９７】
実施の形態３
図９は、クロック信号のデューティレシオのための検出及び補正回路の概略図である。図９では、Ｖｉｎはクロック信号入力である。Ｖｏｕｔは、クロック信号のデューティレシオのための検出及び補正回路の出力であり、これは遅延コンパレータの閾電圧として用いられる。
【００９８】
検出回路は、電流スイッチ、第１のバイアス回路、並びに第１、第２、及び第３の電流ミラー回路を含む。第１のバイアス回路Ｍ６’はバイアス電流Ｉ１を出力する。第１の電流ミラーはＭ２７’及びＭ２６’からなり、第２の電流ミラーはＭ１０’及びＭ９’からなり、第３の電流ミラーはＭ２８’及びＭ２９’からなる。第１、第２、及び第３の電流ミラー回路の出力電流はそれぞれＩ２及びＩ７、Ｉ３及びＩ４、並びにＩ５及びＩ６である。第１及び第２の電流ミラー回路の入力は電源に接続されており、各電流ミラーの一方の出力は電流スイッチの入力に接続されている。第１の電流ミラーの他方の出力は、ＭＯＳトランジスタＭ３０’のゲートと、コンデンサＣの一端に接続されている。第２の電流ミラーの他方の出力は、第３の電流ミラーの一方の入力端に接続されている。第３の電流ミラーの他方の入力端は、コンデンサＣの一端に接続されている。第１のバイアス回路の入力は、電流スイッチの共通出力に接続されている。第３の電流ミラーの出力、第１のバイアス回路の出力、及びコンデンサＣの他端は接地に接続されている。
【００９９】
補正回路は、電流−電圧変換回路及び比較回路を有する。具体的には、補正回路は、第２のバイアス回路Ｍ２４’、第３のバイアス回路Ｍ３３’、第４の電流ミラー回路、ＭＯＳトランジスタＭ３０’、抵抗Ｒ１及びＲ２、並びにコンデンサＣを含む。第４の電流ミラー回路はＭ３１’及びＭ３２’からなり、これらの出力電流はそれぞれＩ８及びＩ９である。第４の電流ミラーの入力は全て電源に接続されている。第４の電流ミラーの一方の出力はＭＯＳトランジスタＭ３０’のドレインに接続されており、他方の出力は第３のバイアス回路Ｍ３３’の入力に接続されており、ノードは第２のバイアス回路及び抵抗Ｒ２、即ち検出及び補正回路の出力Ｖｏｕｔに接続されている。電流−電圧変換回路は、ＭＯＳトランジスタＭ３０’及びコンデンサＣからなる。コンデンサＣ上の電圧レベルはＭ３０’のゲートを制御し、伝導電流を決定する。
【０１００】
クロック信号がＶｉｎから入力され、Ｉ１の方向が制御される。Ｖｉｎ＝１の場合、Ｉ２＝Ｉ１及びＩ３＝０である。Ｖｉｎ＝０の場合、Ｉ２＝０及びＩ３＝Ｉ１である。ｘ＝ｙ＝１を例として挙げると、この場合、クロック信号のデューティレシオは５０％である。クロック信号のデューティレシオが何らかの理由で増加したと仮定すると、Ｉ１のＩ２及びＩ７との接続時間は、Ｉ１のＩ３及びＩ４との接続時間よりも長い。ここで、Ｉ１は第１のバイアス回路の電流であり、Ｉ２及びＩ７は第１の電流ミラーの電流であり、Ｉ３及びＩ４は第２の電流ミラーの電流である。この場合、１クロック周期の間、Ｉ７から充電されるコンデンサＣ上の電荷はＩ６を介して放電する電荷よりも大きいため、コンデンサＣ上の電圧は徐々に増加する。コンデンサＣの電圧の上昇によってトランジスタＭ３０’のゲート電圧が増加し、その結果、抵抗Ｒ１の装荷電圧が増加する。更に、トランジスタＭ３０’ のチャンネル電流及びＩ８も増加する。Ｉ８及びＩ９は同一電流ミラーの電流であるため、Ｉ９もＩ８と共に増加する。結果として、抵抗Ｒ２上の装荷電圧が増加し、即ちＶｏｕｔが増加する。Ｖｏｕｔは遅延コンパレータの閾電圧であるため、図１４に示されるように、閾電圧が上昇するとデューティレシオの回復が行われる。数周期の調節後、デューティレシオは予め設定された値に調節され、調節手順が終了する。
【０１０１】
クロック信号のデューティレシオの設定は、図１４のｘ、ｙの値に関連する。以下では、デューティレシオとｘ、ｙの値との間の関係を分析し、デューティレシオがｘ及びｙによってのみ定義されることを理解することができる。
【０１０２】
Ｖｉｎ＝１の持続時間をｔ１、Ｖｉｎ＝０の持続時間をｔ２を仮定すると、信号周期はＴ＝ｔ１＋ｔ２である。コンデンサ上の電圧の変化は下記のようになる。
ΔＶ＝（ｔ１×ｙ−ｔ２×ｘ）×Ｉ１／Ｃ
Ｖｏｕｔ＝（Ｉｂｉａｓ−Ｉ１０）×Ｒ２＋Ｒ２×ΔＶ／Ｒ１
ΔＶｏｕｔ＝Ｒ２×ΔＶ／Ｒ１
Ｄ＝ｔ１／（ｔ１＋ｔ２）
【０１０３】
安定した状態では、検出及び補正回路の出力は直流であり、即ち変化は０であるため、クロック信号のデューティレシオはｘ及びｙの関数である。
ΔＶｏｕｔ＝０←→ｔ１×ｙ＝ｔ２×ｘ
Ｄ＝ｔ１／（ｔ１＋ｔ２）＝ｘ／（ｘ＋ｙ）
【０１０４】
ｘ＝ｙの場合、クロック信号のデューティレシオは５０％であり、ｘ＝２ｙの場合、クロック信号のデューティレシオは６６．７％であることを、上記式から得ることができる。この計算は理想的な状態において得られたものであり、実際の回路では、漏れ電流やトランジスタの不整合のために、結果が少し異なる。
【０１０５】
図１０は、クロック信号のデューティレシオのための、二極トランジスタからなる検出及び補正回路の図である。図１０及び図９を比較すると、ＭＯＳトランジスタＭ３０’が二極トランジスタＴ１に置き換えられた以外、他の部分は同一であり、従って再度説明する必要のないことがわかる。
【０１０６】
二極トランジスタは電流によって駆動されるため、制御精度の誤差はＭＯＳトランジスタを用いた場合よりも大きい。
【０１０７】
以下、クロック信号のデューティレシオのための、図９に示されるようなＭＯＳトランジスタからなる検出及び補正回路の具体的な回路を説明する。
【０１０８】
図１１に示されるように、検出回路の部分は、インバータ、一対の電流スイッチ、第１、第２、及び第３の電流ミラー回路、並びに第１のバイアス回路を含む。インバータは、ＰＭＯＳトランジスタＭ１４及びＮＭＯＳトランジスタＭ１３の直列接続によって構成される。トランジスタＭ１３のソースは接地に接続されている。トランジスタＭ１３のドレイン及びゲートはそれぞれトランジスタＭ１４のドレイン及びゲートに接続されている。トランジスタＭ１４のソースは、電源Ｖｃｃに接続されている。電流スイッチは、ＮＭＯＳトランジスタＭ８及びＭ１３６の対からなる。トランジスタＭ８及びＭ１３６のゲートはそれぞれクロック信号入力Ｖｉｎ及び逆クロック信号であるインバータ出力に接続されている。トランジスタＭ８及びＭ１３６のソースは、ＮＭＯＳトランジスタＭ１９のドレインに接続されている。トランジスタＭ８及びＭ１３６のドレインはそれぞれＰＭＯＳトランジスタＭ２７及びＭ１０のドレインに接続されている。第１の電流ミラーはＰＭＯＳトランジスタＭ２７及びＭ２６からなる。トランジスタＭ２７のドレイン及びゲートは、トランジスタＭ２６のゲートに接続されている。Ｍ２６及びＭ２７のソースは電源Ｖｃｃに接続されている。Ｍ２６のドレインは、第３の電流ミラーのトランジスタＭ２８に接続されている。また、トランジスタＭ２８のゲートはトランジスタＭ２９のゲートに接続されており、トランジスタＭ２８及びトランジスタＭ２９のソースは接地に接続されている。第２の電流ミラーはＰＭＯＳトランジスタＭ１０及びＭ９からなり、第３の電流ミラーはＮＭＯＳトランジスタＭ２９及びＭ２８からなる。第２及び第３の電流ミラーの接続は、第１の電流ミラーと同じである。Ｖｂｉａｓ２はゲートバイアス電圧をＭ２０に提供する。ＮＭＯＳトランジスタＭ１９及びＭ６は、第１のバイアス回路を構成する。
【０１０９】
前述のトランジスタＭ８のドレインは電流を補正回路に出力し、出力された電流は、電流−電圧変換器として使用されるコンデンサＣ１を介して接地に接続されている。電流ミラー回路は、クロック信号が１の場合に出力された電流に対して１：１の変換を行い、コンデンサＣ１を充電するために用いられる。ＮＭＯＳトランジスタＭ３４、Ｍ３５及びＭ３６、Ｍ３７は、システムの応答速度を速めるように電流ミラーをバイアスするための定電流源を構成する。ＰＭＯＳトランジスタＭ２５、並びにＮＭＯＳトランジスタＭ１９及びＭ３７はカスコード段階であり、これらのゲートバイアスはＶｂｉａｓによって提供される。このカスコード回路は、チャンネル長変調の影響を有効に減少させることができる。
【０１１０】
以下は、電流−電圧変換回路及び比較回路を有する補正回路の詳細な説明である。第４の電流ミラー回路はＰＭＯＳトランジスタＭ３２及びＭ３１からなる。Ｍ３２のゲートは、Ｍ３１のゲート及びドレインに接続されている。Ｍ３２及びＭ３１のソースは電源Ｖｃｃに接続されている。ＮＭＯＳトランジスタＭ３０及びＭ３３のソースはそれぞれ抵抗Ｒ１４及びＲ１５に接続されており、Ｒ１４及びＲ１５の他端は接地に接続されている。ＮＭＯＳトランジスタＭ３０及びＭ３３は第２のバイアス回路を構成する。トランジスタＭ３３及びＭ３０のドレインは、それぞれトランジスタＭ３２及びＭ３１のドレインに接続されている。Ｍ３３及びＭ３０のゲートはそれぞれＰＭＯＳトランジスタＭ２５のゲート及びＮＭＯＳトランジスタＭ２８のドレインに接続されている。トランジスタＭ３０及びＭ３３は、電圧−電流変換及び比較を行う。抵抗Ｒ１３におけるトランジスタＭ３０及びＭ３３の電流の差は遅延コンパレータの閾電圧を形成し、これはクロック信号のデューティレシオを調節する。
【０１１１】
ＰＭＯＳトランジスタＭ１１、Ｍ２４、及びＭ１２は、バイアス電流を提供する第３のバイアス回路を構成し、これらのソースは全て電源に接続されており、これらのゲート及びＭ１１のドレインはＮＭＯＳトランジスタＭ２２のドレインに共通に接続されている。Ｍ２４及びＭ１２のドレインはそれぞれ抵抗Ｒ１３及びＰＭＯＳトランジスタＭ２５のドレインに接続されている。Ｍ２５のソースはＰＭＯＳトランジスタＭ１２のドレインに接続されている。Ｍ２５のゲート及びドレインはそれぞれ参照電圧Ｖｒｅｆ及びＮＭＯＳトランジスタＭ２３のドレインに接続されている。トランジスタＭ２３のソースは接地に接続されており、そのゲート及びドレインは検出回路のトランジスタＭ６のゲートに接続されている。
【０１１２】
電源回路は、演算増幅器、ＮＭＯＳトランジスタＭ２２、及び抵抗Ｒ１２からなる。演算増幅器のＶｉｎＰ端はＶｒｅｆに接続されており、その出力端ＶｏｕｔはＭ２２のゲートに接続されている。演算増幅器のＶｉｎＮはＭ２２のソース及び抵抗Ｒ１２の一端に接続されている。抵抗Ｒ１２の他端は接地に接続されている。ＰＭＯＳトランジスタＭ２４のドレインは、直流レベル出力Ｖｏｕｔである抵抗Ｒ１３の一端に接続されている。
【０１１３】
前述の回路において、クロック信号はＶｉｎから入力される。クロック信号及び逆クロック信号はそれぞれ、電流スイッチトランジスタＭ８及びＭ１３６を制御する。クロック信号が１である場合、トランジスタＭ２６及びＭ２７は電流の１：１変換及びコンデンサＣ１の充電を行う。クロック信号が０である場合、トランジスタＭ１０、Ｍ９及びＭ２８、Ｍ２９は電流の１：１変換及びコンデンサＣ１の放電を行う。トランジスタＭ３０及びＭ３３は電圧−電流変換及び比較を行う。抵抗Ｒ１３におけるトランジスタＭ３０及びＭ３３の電流差は遅延コンパレータのための閾電圧を形成し、これはクロック信号のデューティレシオを調節する。
【０１１４】
トランジスタＭ６及びＭ１９の電流をＩと仮定すると、クロック信号が１の場合、コンデンサＣ１上の充電電荷は下記のようになる。
Ｃ１×（ｄＶ／ｄｔ）＝Ｉ×Ｄｕｔｙ
【０１１５】
クロック信号が０の場合、コンデンサＣ１の放電電荷は下記のようになる。
Ｃ１×（ｄＶ／ｄｔ）＝Ｉ×（１−Ｄｕｔｙ）
【０１１６】
１クロック信号周期内の純充電電荷は下記のようになる。
Ｃ１×（ｄＶｃ／ｄｔ）＝Ｉ×（２×Ｄｕｔｙ−１） （７）
【０１１７】
クロック信号のデューティレシオが５０％よりも大きい場合、コンデンサ上の電圧が上昇する。クロック信号のデューティレシオが５０％未満である場合、コンデンサ上の電圧が低下する。安定した状態ではＤｕｔｙ＝５０％であり、コンデンサ上の電圧は安定していることが式（７）からわかる。
【０１１８】
システムが安定した状態であり、正弦波が小さな変化を有すると仮定した場合、何が起こるであろうか。これは、回路の小信号作動原理及び関連する式に関する問題である。システムがほぼ安定した状態で小さな変化を有する場合、コンデンサ上の電圧は下記のような小さな変化を有する。
Ｃ１×（ｄＶ／ｄｔ）＝２×Ｉ×ΔＤｕｔｙ
【０１１９】
コンデンサ上の小さな電圧変化により、遅延コンパレータの閾電圧が下記に示されるように変化する。
ΔＶｃｏｍ＝（ΔＶｃ／Ｒ１４）×Ｒ１３
【０１２０】
クロック信号のデューティレシオの変化が、正弦波信号の小さな変化によって生じると仮定する。これにより、クロック信号のデューティレシオが下記のように変化する。
ΔＤｕｔｙ＝ΔＶ／π×Ｖ
式中、Ｖは正弦波信号の振幅である。
【０１２１】
システムが閉ループである場合、正弦波電圧のあらゆる小さな変化は、正負を問わず、遅延コンパレータのＮ入力端における同一極性に小さな変化を生じる。この小さな電圧変化は下記の通りである。
ΔＶｃｏｍ＝Ｋ×ΔＶ
【０１２２】
この式において、システムループゲインは、下記式によって計算されるＫであると仮定する。
Ｋ＝｛２×Ｉ／（ｆ×Ｃ１×Ｒ１４×π×Ｖ）×Ｒ１３｝
【０１２３】
Ｋ値には下記の３つの状況がある。
１．Ｋ＝１であり、この場合、デューティレシオのあらゆる小さな変化が次のク
ロック周期で完全に補償され、デューティレシオは設定値に回復される。
２．Ｋ＜１であり、この場合、デューティレシオの調節は等比級数の比率に従っ
て行われる。各調節精度は９０％であるため、２クロック周期後には１％の調
節精度に達しうる。
３．Ｋ＞１であり、この場合、デューティレシオは過剰調節され、デューティレ
シオは設定値に収束することができない。デューティレシオを増加させると、
第１の調節後にデューティレシオは設定値よりも少なくなってしまい、第２の
調節後にデューティレシオは設定値よりも大きくなってしまう、といったよう
になる。従って、デューティレシオは前後に動く。
【０１２４】
実施の形態４
寄生キャパシタンスは、システム応答速度の障害となるものである。実施の形態４には、応答速度を改善するために、電流変換経路における寄生キャパシタンスの影響を取り除く方法がある。この回路を、１００ＭＨｚ乃至４００ＭＨｚのクロック回路に使用することができる。
【０１２５】
図１２は、クロック信号のデューティレシオに対する寄生キャパシタンスの影響が取り除かれた検出及び補正回路の概略図である。図９と同様に、Ｖｉｎはクロック信号入力で、Ｖｏｕｔは検出及び補正回路の出力であり、これは遅延コンパレータの閾電圧として使用される。
【０１２６】
検出回路は、インバータ、電流スイッチ１、電流スイッチ２、第１の電源回路Ｍ２６’、及び第２の電源回路Ｍ６’を含む。Ｍ２６’の入力は電源に接続されており、Ｍ２６’の出力は電流スイッチ１に接続されている。Ｍ６’の入力は電流スイッチ２に接続されており、Ｍ６’の出力は接地に接続されている。電源回路Ｍ２６’は電流Ｉ１＝ｍ×Ｉを提供し、電源回路Ｍ６’はバイアス電流Ｉ２＝ｎ×Ｉを提供する。電流スイッチ１の一端は接地に接続されており、他端は電流スイッチ２に接続されている。電流スイッチ２の他端は電源Ｖｃｃに接続されている。クロック信号入力Ｖｉｎ及びその逆信号はそれぞれ電流スイッチ１及び電流スイッチ２を制御する。また、電流スイッチ１及び電流スイッチ２の共通ノードは、電流−電圧変換回路において使用されるコンデンサＣの一端に接続されている。
【０１２７】
補正回路は図９と同一であるため、その説明を省略する。
【０１２８】
Ｖｉｎが高電位である場合、スイッチ１がオンになり、電源Ｍ２６’から出力された電流Ｉ１がコンデンサＣを充電し、そうでない場合、電流Ｉ１は接地に接続される。Ｖｉｎが低電位である場合、スイッチ２がオンになり、コンデンサは電源Ｍ６’を介してＩ２の速度で放電し、そうでない場合、電流Ｉ２は電源Ｖｃｃに接続される。
【０１２９】
ｍ＝ｎ＝１、即ちデューティレシオが５０％である例を想定し、前述の回路の作動原理を説明する。
【０１３０】
クロック信号のデューティレシオが何らかの理由で増加したと仮定すると、コンデンサＣ上の各クロック周期における電源Ｍ２６’からの充電電荷は、電源Ｍ６’を介するコンデンサＣの放電電荷よりも大きくなる。残存する実効電荷が増加するため、コンデンサＣ上の電圧が増加する。コンデンサＣはトランジスタＭ３０’のゲートに接続されているため、トランジスタのバイアス電圧が上昇し、抵抗Ｒ１上の装荷電圧が増加し、チャンネル電流が増加し、電源回路Ｍ６’の電流Ｉ２が増加する。Ｍ３２’及びＭ３１’は電流ミラーを構成しているため、電流Ｉ３の増加と共に電流Ｉ４も増加する。電流Ｉ４が増加すると、Ｒ２’上の装荷電圧、即ち出力電圧Ｖｏｕｔが上昇する。電圧Ｖｏｕｔはコンパレータの閾電圧であり、図１４によると、コンパレータの閾電圧の上昇によってデューティレシオが減少する。従って、数クロック周期後、デューティレシオは設定値に回復され、調節が終了する。クロック信号のデューティレシオが減少した場合、その調節は、信号が逆の極性に変化する以外は前述と同様である。
【０１３１】
本実施の形態の回路では、クロック信号のデューティレシオはパラメータｍ及びｎによってのみ定義される。以下、デューティレシオとｍ、ｎ値との関係を分析する。クロック信号の高電位持続時間をｔ１とし、低電位持続時間をｔ２とすると、クロック信号周期はＴ＝ｔ１＋ｔ２である。１クロック信号周期の間、コンデンサ上の電荷の変化は下記のようになる。
ΔＱ＝Ｉ１×ｔ１−Ｉ２×ｔ２＝（ｍ×ｔ１−ｎ×ｔ２）×Ｉ
【０１３２】
ΔＶ＝ΔＱ／Ｃ及びＤ＝ｔ１／（ｔ１＋ｔ２）であるため、安定した状態でのクロック信号のデューティレシオはＤ＝ｎ／（ｎ＋ｍ）になる。
【０１３３】
図１３では、図１２の概略図に関する、ＭＯＳトランジスタからなる具体的な回路が示されている。
【０１３４】
これは、実施の形態４のためのクロック信号の検出及び補正回路である。補正回路は図１１に示される実施の形態３の補正回路と同一であるため、この部分の説明を省略する。
【０１３５】
図１３に示されるように、検出回路は、インバータ、第１の電流スイッチ、第２の電流スイッチ、電流ミラー回路（上述の第１の電源回路に対応）、及びバイアス回路（上述の第２の電源回路に対応）を含む。インバータは、ＣＭＯＳトランジスタＭ１４及びＭ１３からなる。トランジスタＭ１３のソースは接地に接続されており、そのドレイン及びゲートはそれぞれトランジスタＭ１４のドレイン及びゲートに接続されており、トランジスタＭ１４のソースは電源Ｖｃｃに接続されている。第１の電流スイッチ及び第２の電流スイッチはそれぞれ、ＮＭＯＳトランジスタＭ８及びＭ１３６の対とＰＭＯＳトランジスタＭ３４及びＭ３５の対からなっている。ここで、Ｍ３５及びＭ１３６はＯＲゲートを構成しており、これらのゲートはクロック信号Ｖｉｎに接続されている。トランジスタＭ３４及びＭ８は他のＯＲゲートを構成しており、これらのゲートは逆クロック信号に接続されている。トランジスタＭ８及びＭ３４のドレインは互いに接続されている一方、Ｍ３５のドレインは接地に接続されており、Ｍ１３６のソースは電源Ｖｃｃに接続されている。Ｍ８及びＭ１３６のソースは共にＰＭＯＳトランジスタＭ１９のドレインに接続されている。Ｍ３４及びＭ３５のソースは共にＰＭＯＳトランジスタＭ２６のドレインに接続されている。電流ミラー回路はＰＭＯＳトランジスタＭ２６及びＭ２７からなり、Ｍ２６のゲートはＰＭＯＳトランジスタＭ２７のゲート及びドレインに接続されており、Ｍ２７のソースは電源Ｖｃｃに接続されている。Ｍ２７のドレインはＭ３７のドレインに接続されている。バイアス回路はＮＭＯＳトランジスタＭ１９及びＭ６からなる。Ｍ１９及びＭ３７のゲートは共にバイアス電圧Ｖｂｉａｓに接続されており、これらのソースはそれぞれＮＭＯＳトランジスタＭ６及びＭ３６のドレインに接続されている。Ｍ６のゲート及びＭ２３のゲートは共に、補正回路部分のＮＭＯＳトランジスタＭ２３のドレインに接続されている。また、トランジスタＭ８のドレインは補正回路部分のコンデンサＣ１を充電し、Ｃ１を介して接地に接続されている。
【０１３６】
補正回路は、電流の１：１変換及びコンデンサＣ１の充電を行うために使用される。クロック信号が０の場合はトランジスタＭ８及びＭ１３６が電流スイッチであり、クロック信号が１の場合はトランジスタＭ３４及びＭ３５が電流スイッチである。トランジスタＭ３４、Ｍ３５及びＭ３６、Ｍ３７からなるバイアス回路は、システム応答速度を上げるためにバイアスを電流ミラーに提供する。ＰＭＯＳトランジスタＭ２５、並びにＮＭＯＳトランジスタＭ１９及びＭ３７は全てカスコード回路であり、チャンネル長変調の影響を有効に減少させることができる。
【０１３７】
クロック信号のデューティレシオは、温度、梱包の際の不均一に分布した強度、低周波数ノイズなどによって変化する。これらはゆっくりと変化を生じるため、クロック信号のデューティレシオもゆっくりと変化する。改良された回路では、ゆっくりと変化するデューティレシオを有するクロック信号をパルス幅変調（ＰＷＭ）信号とみなす。深刻な電磁干渉、伝播媒体特性の突然の変化など、更に悪い適用環境下では、クロック信号のデューティレシオを迅速に変えることができる。
【０１３８】
本発明の回路では、クロック信号のデューティレシオを定義された値で設定することができ、ゆっくりと変化するか又は急速に変化するあらゆる偏差を１乃至２クロック周期内で検出して補正する。本発明では、実施の形態３及び実施の形態４に示されるように、２種類の検出回路がある。実施の形態３では、補正は衡平定電流源方法を用いることによって行われる。
【０１３９】
本発明の回路では、集積回路の製造によって生じるデバイスの不整合の影響を回避するために、クロック信号は検出回路において直接使用される。
【０１４０】
図１４は、クロック信号の２つの異なる直流成分値が生じた場合のクロック信号応答を示している。図１４において、直流成分は突然変化しているが、回路はゆっくりと変化する状況にも適している。
【０１４１】
図１４において、クロック信号の直流成分は、Ｔ１時に突然正に変わっている。このとき、遅延コンパレータの直流レベルは直ちに変化しないため、クロック信号のデューティレシオは突然変化するが、それは１クロック周期しか続かない。Ｔ２時には、閾電圧が正弦波直流成分の正への変化を補償しているため、クロック信号のデューティレシオは、わずか１クロック周期後には設定値に回復される。
【０１４２】
遅延コンパレータの閾電圧が上昇した後にクロック信号の直流成分が変わらなければ、図１４のＴ２乃至Ｔ３の持続時間に示されるように、遅延コンパレータの閾電圧は変わらない。
【０１４３】
図１４では、Ｔ３時に、クロック信号の直流成分が突然負に変化する。遅延コンパレータの直流レベルはこの変化に直ちに従うことができないため、このとき、クロック信号のデューティレシオは突然変化する。このとき、クロック信号の直流成分は正の偏差から負の偏差に変化したため、調節手順は（検出及び補正回路の実行可能な最大調節ステップ次第で）１乃至２クロック周期続く可能性がある。図１４は、Ｔ３乃至Ｔ４周期及びＴ４乃至Ｔ５周期といった、２つのクロック周期の状況を示している。
【０１４４】
Ｔ５時では、遅延コンパレータの直流レベルの変化は正弦波の直流成分の変化を補償しているため、クロック信号のデューティレシオは設定値に回復する。その後、負の正弦波の直流成分が変わっていなければ、図１４のＴ５時の後に示されるように、遅延コンパレータの直流レベルも不変のままになる。
【０１４５】
実施の形態３及び実施の形態４の前述の説明は、クロック信号のデューティレシオが突然変化した際の調節、という状況下にある。しかしながら、これらの回路は、クロック信号のデューティレシオのゆっくりとした変化に対して調節及び補償を行うこともできる。
【０１４６】
実施の形態３及び実施の形態４ではローパスフィルタがないため、回路の性能は、検出及び調節回路の主要経路におけるデバイスの性能にのみ関連している。
【０１４７】
実施の形態３及び実施の形態４の回路では、デューティレシオと期待値との間の誤差は、指数の法則にならって減少される。毎回の調節振幅が８０％であり、Ｎ回目の調節後、実際のデューティレシオと設定値との間の誤差が（１−８０％）Nであると仮定する。調節誤差が１％として設定されており、毎回の調節振幅が８０％である場合、調節は３クロック周期の間のみ行われる。
【０１４８】
前述の分析は、直流成分の偏差が正弦波側で生じるか遅延コンパレータ側で生じるかに関係なく、直流成分の偏差が温度及びデバイスの不整合などによって生じる状況にも適している。
【０１４９】
実施の形態３及び実施の形態４の回路を、ＣＭＯＳ技術を用いて製造することもできる。従って、デジタルアナログ混合回路におけるクロック信号のデューティレシオ調節問題を解決することもできる。
【０１５０】
要約すると、本発明のデューティレシオ調節回路を、殆ど全てのクロック回路に使用することができる。現代の通信システムでは、ＰＬＬ（位相ロックループ）及び水晶発振器が広く使用されているため、デジタル通信システム、マルチメディアシステムなどを含む多くの分野において本発明の回路を広く使用することができる。本発明の回路は速い応答速度、強力な抗電磁干渉などの特性を有するため、本発明の回路を電子対策設備、レーダーなどに使用することができる。
【０１５１】
上記は全て本発明の実施の形態の説明にすぎず、これらは本発明の保護範囲を限定するために用いられたのではない。
【図面の簡単な説明】
【図１】 クロック信号発生器の原理図である。
【図２】 理想的なクロック信号発生器と実際のクロック信号発生器から出力された２つのクロック信号の図である。
【図３】 遅延クロックパルス幅調節回路のブロック図である。
【図４】 本発明の調節回路のレベル偏差からの免疫を示す図である。
【図５】 本発明の第１の実施の形態における、クロック信号のデューティレシオの調節回路のブロック図である。
【図６】 本発明の第２の実施の形態における、クロック信号のデューティレシオの調節回路のブロック図である。
【図７】 長遅延調節回路においてクロック信号のデューティレシオを直流レベルに変換する変換回路のブロック図である。
【図８】 長遅延調節回路においてクロック信号のデューティレシオを直流レベルに変換する変換回路の詳細図である。
【図９】 長遅延調節回路におけるクロック信号のデューティレシオの調節手順を示す図である。
【図１０】 第３の実施の形態における、クロック信号のデューティレシオの検出及び補正回路（ＭＯＳ）を示すブロック図である。
【図１１】 第４の実施の形態における、クロック信号のデューティレシオの検出及び補正回路（二極）を示すブロック図である。
【図１２】 本発明の第３の実施の形態における、クロック信号のデューティレシオの検出及び補正回路の詳細図である。
【図１３】 寄生コンデンサの影響を取り除くための、クロック信号のデューティレシオの検出及び補正回路を示すブロック図である。
【図１４】 第４の実施の形態における、クロック信号のデューティレシオの検出及び補正回路の詳細図である。
【図１５】 短遅延調節回路においてクロック信号のデューティレシオを迅速に調節する手順を示す図である。
Claims (20)
- １種類よりも多くの電源と、
一方の入力端子は正弦波信号を入力し、他方の入力端子は比較電圧を入力し、出力端子は定義されたデューティレシオを有するクロック信号を出力する、遅延コンパレータと、
入力端子は前記遅延コンパレータの前記出力端子に接続されて前記クロック信号を直流レベルに変換し、出力端子は前記遅延コンパレータの前記他方の入力端子に接続されているＰＷＭフィルタモジュールと、
を含む、中間周波数又は高周波数用長遅延クロックパルス幅調節回路。 - 前記ＰＷＭフィルタモジュールが、
前記入力クロック信号を逆にして逆クロック信号を出力するインバータと、
前記逆クロック信号によって制御される第1のスイッチと、
前記クロック信号によって制御される第２のスイッチと、
一端が電源に接続され、他端が前記第１のスイッチに接続された第1の電源と、
一端が接地に接続され、他端がノードＡに接続された第２の電源と、
一端が接地に接続され、他端が前記第２の電源に接続された第３の電源と、
一端が前記第２のスイッチに接続され、他端が前記電源に接続された第１の電流ミラーと、
一端が前記電源に接続され、他端が前記出力端子に接続された第２の電流ミラーと、
一端が接地に接続され、他端が前記出力端子に接続された電流−電圧変換器と、
を更に含む、請求項１に記載の長遅延クロックパルス幅調節回路。 - 前記第１のスイッチが一対のＰＭＯＳトランジスタからなるＯＲゲートであり、前記第２のスイッチが一対のＮＭＯＳトランジスタからなるＯＲゲートである、請求項２に記載の長遅延クロックパルス幅調節回路。
- 前記電流ミラーが２つのＭＯＳトランジスタからなり、一方のＭＯＳトランジスタのドレイン及びゲートは他方のＭＯＳトランジスタのゲートに接続されており、前記２つのＭＯＳトランジスタのソースは前記電源に接続されており、前記他方のＭＯＳトランジスタのドレインは出力である、請求項２に記載の長遅延クロックパルス幅調節回路。
- 前記電流−電圧変換器がコンデンサである、請求項２に記載の長遅延クロックパルス幅調節回路。
- １種類よりも多くの電源と、
一方の入力端子は正弦波信号を入力し、他方の入力端子は比較電圧を入力し、出力端子は定義されたデューティレシオを有するクロック信号を出力する、遅延コンパレータと、
入力端子が前記遅延コンパレータの前記出力端子に接続されており、前記クロック信号を直流レベルに変換するＰＷＭフィルタモジュールと、
入力端子が前記ＰＷＭフィルタモジュールの前記出力端子に接続されており、出力端子が前記遅延コンパレータの前記他方の入力端子に接続されており、前記ＰＷＭフィルタモジュールによって出力された前記直流レベルをフィルタに通すローパスフィルタ回路と、
を含む、中間周波数又は高周波数用長遅延クロックパルス幅調節回路。 - 前記ローパスフィルタ回路がトランスコンダクタンス演算増幅器である、請求項６に記載の長遅延クロックパルス幅調節回路。
- 前記ＰＷＭフィルタモジュールが、
前記入力クロック信号を逆にして逆クロック信号を出力するインバータと、
前記逆クロック信号によって制御される第1のスイッチと、
クロック信号によって制御される第２のスイッチと、
一端が電源に接続され、他端が前記第１のスイッチに接続された第1の電源と、
一端が接地に接続され、他端がノードＡに接続された第２の電源と、
一端が接地に接続され、他端が前記第２の電源に接続された第３の電源と、
一端が前記第２のスイッチに接続され、他端が前記電源に接続された第１の電流ミラーと、
一端が前記電源に接続され、他端が前記出力端子に接続された第２の電流ミラーと、
一端が接地に接続され、他端が前記出力端子に接続された電流−電圧変換器と、
を更に含む、請求項６に記載の長遅延クロックパルス幅調節回路。 - 前記第１のスイッチが一対のＰＭＯＳトランジスタからなるＯＲゲートであり、前記第２のスイッチが一対のＮＭＯＳトランジスタからなるＯＲゲートである、請求項８に記載の長遅延クロックパルス幅調節回路。
- 前記電流ミラーが２つのＭＯＳトランジスタからなり、一方のＭＯＳトランジスタのドレイン及びゲートは他方のＭＯＳトランジスタのゲートに接続されており、前記２つのＭＯＳトランジスタのソースは前記電源に接続されており、前記他方のＭＯＳトランジスタのドレインは出力である、請求項８に記載の長遅延クロックパルス幅調節回路。
- 前記電流−電圧変換器がコンデンサである、請求項８に記載の長遅延クロックパルス幅調節回路。
- 電源と、
一方の入力端子は正弦波信号を入力し、他方の入力端子は閾電圧を入力し、出力端子は定義されたデューティレシオを有するクロック信号を出力する、遅延コンパレータと、
前記入力クロック信号が浮動信号であるか否かを検出し、前記浮動信号に従って電圧差を出力する検出回路と、
出力端子が前記遅延コンパレータの前記他方の入力端子に接続されており、前記検出回路によって出力された前記電圧差に従って前記クロック信号を補正する補正回路と、
を含む、中間周波数又は高周波数用短遅延クロックパルス幅調節回路。 - 前記検出回路が、
入力クロック信号を逆にして逆クロック信号を出力するインバータと、
前記クロック信号及び前記逆クロック信号によって制御される電流スイッチと、
前記電流スイッチの一方の入力に接続されており、前記クロック信号が高レベルである際に前記補正回路の前記コンデンサを充電する第１の電流ミラー回路と、
前記電流スイッチの他方の入力に接続された第２の電流ミラー回路と、
前記第２の電流ミラー回路に接続されており、前記クロック信号が低レベルである際に前記補正回路の前記コンデンサを放電する第３の電流ミラー回路と、
を含む、請求項１２に記載の短遅延クロックパルス幅調節回路。 - 前記検出回路が、バイアス電流を前記電流スイッチに提供するために使用される電源回路を更に含む、請求項１３に記載の短遅延クロックパルス幅調節回路。
- 前記検出回路が、
入力クロック信号を逆にして逆クロック信号を出力するインバータと、
互いに直列接続され、前記クロック信号及び前記逆クロック信号によって制御される第１及び第２の電流スイッチと、
一端が電源に接続され、他端が前記第１の電流スイッチに接続されており、前記クロック信号が高レベルの際に前記補正回路の前記コンデンサを充電する第１の電源回路と、
一端が前記第２の電流スイッチに接続され、他端が接地に接続されており、前記クロック信号が低レベルの際に前記補正回路の前記コンデンサを放電する第２の電源回路と、
を少なくとも含む、請求項１２に記載の短遅延クロックパルス幅調節回路。 - 前記電流スイッチが、２つのＭＯＳトランジスタからなるＯＲゲートである、請求項１３、請求項１４、又は請求項１５に記載の短遅延クロックパルス幅調節回路。
- 前記電流ミラー回路が２つのＭＯＳトランジスタからなり、一方のＭＯＳトランジスタのドレイン及びゲートは他方のＭＯＳトランジスタのゲートに接続されており、前記２つのＭＯＳトランジスタのソースは前記電源に接続されており、前記他方のＭＯＳトランジスタのドレインは出力である、請求項１３、請求項１４、又は請求項１５に記載の短遅延クロックパルス幅調節回路。
- 前記補正回路が電流−電圧変換回路及び比較回路を含む、請求項１２乃至請求項１５に記載の短遅延クロックパルス幅調節回路。
- 前記補正回路は、演算増幅器、ＮＭＯＳトランジスタ、及び抵抗からなる電源回路である、請求項１８に記載の短遅延クロックパルス幅調節回路。
- 前記電流−電圧変換回路はＭＯＳトランジスタ及びコンデンサを含む、請求項１８に記載の短遅延クロックパルス幅調節回路。
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