JP4388544B2 - 半導体装置の製造方法、電気光学装置および電子機器 - Google Patents
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Description
しかしながら、半導体と電極に別異の材料を用いる構成では、材料同士のマッチングを考慮する必要があることや製造工程が多工程にわたるという点が問題となる。
本発明に係る半導体装置の製造方法は、基板と、
該基板の一方の面側に設けられ、ソース部およびドレイン部と、該ソース部およびドレイン部との間に一体的に形成されたチャネル部とを備え、透明酸化物系材料を主材料として構成された透明酸化物層と、
前記透明酸化物層と接しないで設けられ、前記チャネル部に電界を付与するゲート部と、
前記透明酸化物層と前記ゲート部との間に設けられ、該ゲート部に対して前記ソース部およびドレイン部を絶縁するゲート絶縁層とを有し、
前記ソース部およびドレイン部の平均厚さより、前記チャネル部の平均厚さを小さくすることにより、前記ソース部およびドレイン部を導電体として機能させ、前記チャネル部を半導体として機能させるよう構成した半導体装置を製造する方法であって、
前記基板の一方の面側に、前記ソース部に対応する第1の開口部と、前記ドレイン部に対応する第2の開口部とを備えるマスクを配置する第1の工程と、
該マスクの前記基板と反対側から、前記透明酸化物系材料を供給して成膜する第2の工程とを有し、
該第2の工程において、前記ソース部およびドレイン部を形成するとともに、前記第1の開口部と前記第2の開口部とを仕切る仕切り部で覆われた直下の領域に前記透明酸化物系材料を回り込ませ、前記ソース部およびドレイン部と一体的に前記チャネル部を形成して、前記透明酸化物層を得ることを特徴とする。
これにより、透明酸化物系材料の回り込みによる薄い透明酸化物層、すなわちチャネル部が得られ、電極材料および半導体材料同士のマッチングを考慮する必要がないソース部、ドレイン部およびチャネル部が透明酸化物層に一体形成された半導体装置を簡便に得ることができる。
本発明の半導体装置の製造方法では、前記仕切り部は、その前記基板側の部分が丸みを帯びていることが好ましい。
これにより、効率的に透明酸化物系材料の回り込みによる薄いチャネル部が得られ、ソース部、ドレイン部およびチャネル部が透明酸化物層に一体形成された半導体装置を簡便に得ることができる。
本発明の半導体装置の製造方法では、前記マスクは、開口部を備える板状体と、該開口部を前記第1の開口部と前記第2の開口部とに仕切るように設けられた棒状体とを備えることが好ましい。
これにより、確実に透明酸化物系材料の回り込みによる薄いチャネル部が得られ、ソース部、ドレイン部およびチャネル部が透明酸化物層に一体形成された半導体装置を簡便に得ることができる。
本発明の半導体装置の製造方法では、前記板状体は、前記開口部の縁部に、前記棒状体の両端部をそれぞれ収納する凹部を備えることが好ましい。
これにより、より確実に透明酸化物系材料の回り込みによる薄いチャネル部が得られ、ソース部、ドレイン部およびチャネル部が透明酸化物層に一体形成された半導体装置を簡便に得ることができる。
これにより、チャネル部の半導体特性が得られ、優れた特性を有するソース部、ドレイン部およびチャネル部が透明酸化物層に一体形成された半導体装置を得ることができる。
これにより、ソース部およびドレイン部が導電性を顕著に示し、優れた特性を有するソース部、ドレイン部およびチャネル部が透明酸化物層に一体形成された半導体装置を得ることができる。
本発明の半導体装置の製造方法では、前記ソース部とドレイン部との離間距離は、0.1〜100μmであることが好ましい。
これにより、効率的にキャリアが流れ、優れた特性を有するソース部、ドレイン部およびチャネル部が透明酸化物層に一体形成された半導体装置を得ることができる。
これにより、チャネル部が半導体特性を顕著に示し、優れた特性を有するソース部、ドレイン部およびチャネル部が透明酸化物層に一体形成された半導体装置を得ることができる。
これにより、より確実にチャネル部が半導体特性を示し、優れた特性を有するソース部、ドレイン部およびチャネル部が透明酸化物層に一体形成された半導体装置を得ることができる。
これにより、より一層確実にチャネル部が半導体特性を示し、優れた特性を有するソース部、ドレイン部およびチャネル部が透明酸化物層に一体形成された半導体装置を得ることができる。
これにより、電極材料および半導体材料同士のマッチングを考慮する必要がない、優れた特性を有するソース部、ドレイン部およびチャネル部が透明酸化物層に一体形成された半導体装置を得ることができる。
これにより、電極材料および半導体材料同士のマッチングを考慮する必要がない、より優れた特性を有するソース部、ドレイン部およびチャネル部が透明酸化物層に一体形成された半導体装置を得ることができる。
これにより、電極材料および半導体材料同士のマッチングを考慮する必要がない、より一層優れた特性を有するソース部、ドレイン部およびチャネル部が透明酸化物層に一体形成された半導体装置を得ることができる。
これにより、電極材料および半導体材料同士のマッチングを考慮する必要がない、ソース部、ドレイン部およびチャネル部が透明酸化物層に一体形成された半導体装置を得ることができる。
これにより、優れた特性を有する半導体装置を備える電気光学装置を簡便に得ることができる。
本発明に係る電子機器は、本発明の電気光学装置を備えることを特徴とする。
これにより、優れた特性を有する電気光学装置を備える電子機器を簡便に得ることができる。
<第1実施形態>
まず、本発明の半導体装置の製造方法の第1実施形態について説明する。
(1)半導体装置
図1は、本発明の一実施形態を示した図で、半導体装置1の概略縦断面図を示している。なお、以下の説明では、図1中の上側を「上」、下側を「下」として説明する。
図1に示した半導体装置1は、ソース部3、ドレイン部4およびチャネル部5が一体形成された透明酸化物層2と、ゲート絶縁層6と、ゲート部7と、基板8とで構成されている。
透明酸化物層2は、基板8の一方の面側に設けられ、透明酸化物系材料を主材料として構成されている。
そして、透明酸化物層2は、その膜厚が中央部より両端部(図1中、左右両端部)において大きくなっている。この膜厚(平均厚さ)の違いにより、透明酸化物層2は、その両端部がそれぞれ導電体として機能するソース部3およびドレイン部4を構成し、中央部が半導体として機能するチャネル部5を構成している。
ここで、本発明者は、一般に電極材料(導電性材料)として用いられる透明酸化物系材料について鋭意研究を重ねた結果、この透明酸化物系材料で構成される層は、その厚さが小さくなるにしたがって、半導体的性質を示すようになることを見出し、本発明を完成するに至った。
このように、チャネル部5は、ソース部3およびドレイン部4の平均厚さよりも小さい平均厚さとなっている。
ソース部3およびドレイン部4は、その離間距離が、0.1〜100μmであることが好ましく、0.5〜50μmであることがより好ましい。これにより、効率的にキャリアが流れ、優れた特性を有する半導体装置1を得ることができる。
また、チャネル部5の厚さは、図1に示すように、ソース部3およびドレイン部4間(ソース部3またはドレイン部4のいずれか一方から他方へ向かう方向)の中央部に向かって減少していることが好ましい。これにより、より確実に、優れた半導体特性を有するチャネル部5と、優れた導電性を有するソース部3およびドレイン部4とが一体形成された半導体装置1を得ることができる。
さらに、チャネル部5は、図1に示すように、その基板8と反対側の面が湾曲凹面を構成していることが好ましい。これにより、より一層確実に、優れた半導体特性を有するがチャネル部5と、優れた導電性を有するソース部3およびドレイン部4とが一体形成された半導体装置1を得ることができる。
また、ソース部3、ドレイン部4およびチャネル部5は、前記同一の化合物で構成されていても別異の化合物で構成されていてもよいが、同一の化合物であることが好ましい。これにより、簡便に半導体装置1を得ることができる。
このような透明酸化物層2は、図1に示すように、基板8と反対側の面が連続面を構成していることが好ましい。これにより、電極材料および半導体材料同士のマッチングを考慮する必要がない、ソース部3、ドレイン部4およびチャネル部5が一体形成された半導体装置1を得ることができる。なお、連続面であれば、その形状は特に問わない。
かかるゲート絶縁層6は、絶縁性の材料で構成されており、公知の材料であれば、種類は特に限定されず、例えば、酸化ケイ素、酸化アルミニウム、酸化ジルコニウム、酸化セリウム、酸化亜鉛、酸化コバルト、ジルコン酸チタン酸鉛、チタン酸鉛、酸化チタン、酸化タンタル等の無機酸化物ならびに窒化ケイ素、窒化アルミニウム、窒化ジルコニウム、窒化セリウム、窒化亜鉛、窒化コバルト、窒化チタン、窒化タンタル等の無機窒化物などの無機材料、ポリメチルメタクリレート、ポリビニルフェノール、ポリイミド、ポリスチレン、ポリビニルアルコール、ポリビニルアセテート、ポリビニルフェノール等の有機材料が挙げられ、これらのうちの1種または2種以上を組み合わせて用いることができる。
このうち、特に、無機酸化物が好ましく、酸化ケイ素がより好ましい。これにより、より絶縁性を高めることができる。
ゲート絶縁層6の平均厚さは、特に限定されないが、10〜1000nmであるのが好ましく、100〜500nmであるのがより好ましい。これにより、半導体装置1の動作電圧を低くすることができる。
かかるゲート部7は、導電性の材料で構成されており、公知のいずれの材料を用いることができる。例えば、透明酸化物層2で説明した材料と同様のものやCr、Al 、Ta、Mo、Nb、Cu、Ag、Au、Pd、In、Ni、Nd、Co、Zn、Sn、Gaまたはこれらを含む合金のような金属材料、およびそれらの酸化物を用いることができる。
ゲート部7の平均厚さは、特に限定されないが、0.1〜2000nm程度であるのが好ましく、1〜1000nm程度であるのがより好ましい。
以上のような構成の半導体装置1は、例えば、薄膜トランジスタ、透明トランジスタ、電界効果型透明トランジスタ(透明FET)、電界効果型有機発光トランジスタ(有機発光FET)、静電誘導トランジスタなどのトランジスタ、集積トランジスタなどに好ましく用いられる。
次に、本発明の半導体製造装置1の製造方法について説明する。前記説明した半導体装置1は、例えば、次のような方法で製造することができる。
図1に示す半導体装置1の製造方法は、基板8上にゲート部7を形成する工程[A1]と、ゲート部7上にゲート絶縁層6を形成する工程[A2]と、ゲート絶縁層6上に透明酸化物層2を形成する工程[A3]とを有している。
まず、基板8上に、ITOなどの透明酸化物を積層する。
これは、例えば、スパッタリング法などの真空成膜法、プラズマCVD、熱CVD、レーザーCVDのような化学蒸着法(CVD)、真空蒸着、イオンプレーティング等の乾式メッキ法、電解メッキ、浸漬メッキ、無電解メッキ等の湿式メッキ法、溶射法、ゾル・ゲル法、MOD法、シート材の接合等により形成することができる。
また、ITOなどの透明酸化物膜付の基板を用いてもよい。
次に、ゲート部7上に、酸化ケイ素などの絶縁性の材料を積層する。
ゲート絶縁層6を無機材料で構成する場合、ゲート絶縁層6は、例えば、熱酸化法、CVD法、SOG法により形成することができる。また、原材料にポリシラザンを用いることにより、ゲート絶縁層6として、シリカ膜、窒化珪素膜を湿式プロセスで成膜することが可能となる。
次に、ゲート絶縁層6上に、透明酸化物系材料を主材料として構成する透明酸化物層2を形成する。本工程は、本発明の特徴部分であるため、以下図を用いて詳細に説明する。
(a)第1の工程
本工程は、前記基板8の一方の面側に、前記ソース部3に対応する第1の開口部11aと、前記ドレイン部4に対応する第2の開口部11bとを備えるマスク9を配置する工程である。
図2に示すマスク9は、開口部11を備える板状体(マスク本体)10と、開口部11を横断するように設けられた棒状体12とを有する。
また、板状体10は、その開口部11の縁部の対向する位置に一対の凹部13が形成されている。各凹部13に、それぞれ棒状体12の両端部が収納され、これにより棒状体12が板状体10に装着されている。
そして、棒状体12により開口部11が2つの開口部11a、11bに仕切られている。すなわち、棒状体12の開口部11に露出する部分が、開口部11を開口部11aと開口部11bとに仕切る仕切り部を構成する。
このようなマスク9を用い、成膜時の諸条件を設定することにより、開口部11a、11bに対応する位置に、ソース部3およびドレイン部4を形成するとともに、棒状体12(仕切り部)の直下の領域に、透明酸化物層2を形成する際に透明酸化物系材料(膜材料)の回りこみ効果により、極薄のチャネル部5を形成することができる。
板状体10は、直方体状をなし、その大きさは、マスクする部分の大きさによって異なるが、例えば、縦L10〜50mm、横W10〜50mm、厚さH0.5〜5mmとするのが好ましい。これにより、ゲート絶縁層6やゲート部7を適切にマスクできる。
開口部11aおよび11bの大きさは、形成すべきソース部3およびドレイン部4の大きさに応じて設定され、特に限定されないが、例えば、長さl11〜30mm、幅w11〜30mmとするのが好ましい。これにより、ゲート絶縁層6上に適切に透明酸化物層2が積層される。
開口部11aおよび11bの位置は、板状体10の中心部にあるのが好ましい。これにより、適切にマスクすることができる。
棒状体12の形状は、棒状体12の基板8側の部分が丸みを帯びた形状が好ましく、円柱状であることがより好ましい。これにより、棒状体12の直下の領域に、効率的に透明酸化物系材料の回り込み効果を発現させ、チャネル部5を形成させることができる。
また、棒状体12は、板状体10のゲート絶縁層6との接触面15側(図2の上方の面側部)に位置している。この場合、棒状体12は、形成されるチャネル部5の厚さ分、該接触面15から離れていることが好ましい。これにより、棒状体12の直下の領域に、効率的に透明酸化物系材料の回り込み効果を発現させることができる。
棒状体12を凹部13に固定する方法としては、例えば、嵌合、融着、接着剤による接着等の方法が挙げられるが、嵌合による方法が好ましい。これにより、板状体10から棒状体12を取り外して、この板状体10を1つの開口部11を有するマスクとして使用することもできる。
また、凹部13の長さ(図2中の紙面前後方向の長さ)l3は、開口部11a、11bの長さl1と、棒状体12の長さl2とにより設定される。
なお、各凹部13は、それぞれ開口部11の幅方向(図2中の左右方向)のほぼ中央の縁部に設けられている。これにより、前述したように、開口部11が、棒状体12により、ほぼ等しい大きさの開口部11a、11bに仕切られている。
また、凹部13は、接触面15に開放しない構成、すなわち、開口部11に臨む面に凹没形成された穴で構成されていてもよい。
さらに、凹部13は、その深さが接触面15と反対側の面付近にまで到達するものや、接触面15と反対側の面に開放する溝で構成されていてもよい。この場合、仕切り部は、棒状体12に代えて、長尺の板片で構成することもできる。
以上のようなマスク9を配置する方法は、特に限定されず、公知のいずれの方法も用いることができる。配置されたマスク9は、ゲート絶縁層6に圧着させてもよいが、圧着させない方が好ましい。これにより、ゲート絶縁層6に軽く接触している状態となり、棒状体12の直下の領域に透明酸化物系材料の回り込み効果を発現させることができ、極薄のチャネル部5を得ることができる。
本工程は、マスク9の基板8と反対側から、透明酸化物系材料を供給して成膜する工程である。
透明酸化物層2を形成させる方法は、特に限定されず、公知のいずれの方法も用いることができる。例えば、図3に示すとおり、スパッタリング法などの真空成膜法により形成させることができる。すなわち、真空状態(減圧状態)でゲート絶縁層6にマスク9を覆った装置とスパッタターゲット14の間に電圧をかけ、電子やイオンをスパッタターゲット14に衝突させ、はじき飛ばされたIZOをゲート絶縁層6に付着させる方法である。この際、棒状体12を境として、開口部11aにソース部3が、11bにドレイン部4が形成される。さらに、棒状体12の直下の領域において、スパッタされた透明酸化物系材料が回り込み、極薄のチャネル部5が形成される。したがって、ソース部3、ドレイン部4およびチャネル部5が、同時に一体的に形成される。これにより、電極材料と半導体材料のマッチングを考慮することなく、ソース部3、ドレイン部4およびチャネル部5が透明酸化物系材料で一体形成された半導体装置1を簡便に得ることができる。
形成された透明酸化物層2は、棒状体12の直下の領域における回り込みによりチャネル部5が形成され、棒状体12を境にソース部3およびドレイン部4が形成される。
スパッタターゲット14とマスク9との離間距離は、5〜20cmであることが好ましく、7〜15cmであることがより好ましい。
基板8の温度は、室温(20℃)〜300℃であることが好ましく、50〜250℃であることが好ましい。
このような条件設定により、前述したような平均厚さの透明酸化物層2を形成することができる。
以上のような工程を含む製造方法により、ソース部3、ドレイン部4およびチャネル部5が一体形成された半導体装置1を簡便に得ることができる。
次に、本発明の半導体装置の製造方法の第2実施形態について説明する。
本発明の半導体装置の製造方法の第2実施形態について、前記第1実施形態との相違点を中心に説明し、同様の事項はその説明を省略する。
図4および図5は、本発明の一実施形態を示した図で、半導体装置1の概略縦断面図を示している。なお、以下の説明では、図4および図5中の上側を「上」、下側を「下」として説明する。
図4および図5に示した半導体装置1は、第1実施形態の半導体装置1と透明酸化物層の構成が異なり、それ以外は第1実施形態の半導体装置1と同様である。
このような半導体装置1は、例えば次のようにして製造することができる。
図4、5に示す半導体装置1の製造方法は、基板8上にゲート部7を形成する工程[B1]と、ゲート部7上にゲート絶縁層6を形成する工程[B2]と、ゲート絶縁層6上に透明酸化物層2a、2bを形成する工程[B3]とを有している。
本工程は、第1実施形態で説明したものと同様である。
[B2]ゲート絶縁層形成工程
本工程は、第1実施形態で説明したものと同様である。
(a)図4に示す半導体装置の場合
本方法は、ゲート絶縁層6上に棒状体12を有さないマスク9を配置し、スパッタリング法により、時間の管理によって所望の厚さの透明酸化物層2aを形成させ、その後、第1実施形態と同様の方法で棒状体12を有するマスク9を用いて透明酸化物層2bを形成する方法である。
なお、2つの透明酸化物層2a、2bに含まれる透明酸化物系材料は、それぞれ異なる物質を使用することもできる。この場合、優れた特性を有する半導体装置1を得ることができる。
本方法は、ゲート絶縁層上6に、第1実施形態と同様の方法で棒状体12を有するマスク9を用いて透明酸化物層2bを形成させ、その後、棒状体12を有さないマスク9を配置し、スパッタリング法により、時間の管理によって所望の厚さの透明酸化物層2aを形成させる方法である。
なお、2つの透明酸化物層2a、2bに含まれる透明酸化物系材料は、それぞれ異なる物質を使用することもできる。この場合、優れた特性を有する半導体装置1を得ることができる。
以上のような工程を含む製造方法により、ソース部3、ドレイン部4およびチャネル部5が一体形成された半導体装置1を、簡便に製造することができる。
次に、本発明の半導体装置を備える電気光学装置について説明する。
本発明の電気光学装置は、例えば、液晶表示装置などの液晶装置、有機EL表示装置などの有機EL装置、電気泳動表示装置、プリンターヘッドなどの装置が挙げられる。
以下、本発明の半導体装置を備える電気光学装置およびその製造方法を、電気泳動表示装置を一例に、図を用いて説明する。
図6は、電気泳動表示装置の実施形態を示す縦断面図、図7は、電気泳動表示装置が備えるアクティブマトリクス装置の構成を示すブロック図である。
なお、以下では、説明の都合上、図6および図7中の上側を「上」、下側を「下」として説明を行う。
電気泳動表示シート21は、平板状の基部31と基部31の下面に設けられた第2の電極33とを備える基板39と、この基板39の下面(一方の面)側に設けられ、マイクロカプセル40とバインダ材41とで構成されたマイクロカプセル含有層400とを有している。
一方、回路基板22は、平板状の基部30と基部30の上面に設けられた複数の第1の電極32とを備える対向基板38と、この対向基板38(基部30)に設けられた、アクティブマトリックス装置300(第1の電極32で接続されている)とを有している。
そして、半導体装置1が有するゲート部7は走査線302に、ソース部3はデータ線301に、ドレイン部4は後述する画素電極(第1の電極)32に、それぞれ接続されている。
各カプセル40内には、それぞれ、特性の異なる複数種の電気泳動粒子、本実施形態では、電荷および色(色相)の異なる2種の電気泳動粒子34a、34b、液相分散媒35を含む電気泳動分散液37が封入されている。
基部30および基部31は、それぞれ、シート状(平板状)の部材で構成され、これらの間に配される各部材を支持および保護する機能を有する。
各基部30、31は、それぞれ、可撓性を有するもの、硬質なもののいずれであってもよいが、可撓性を有するものであるのが好ましい。可撓性を有する基部30、31を用いることにより、可撓性を有する電気泳動表示装置20、すなわち、例えば電子ペーパーを構築する上で有用な電気泳動表示装置20を得ることができる。
第1の電極32と第2の電極33との間に電圧を印加すると、これらの間に電界が生じ、この電界が電気泳動粒子(表示粒子)34a、34bに作用する。
なお、第2の電極33も、第1の電極32と同様に複数に分割するようにしてもよい。
また、第1の電極32がストライプ状に分割され、第2の電極33も同様にストライプ状に分割され、これらが交差するように配置された形態であってもよい。
その他、各電極32、33の構成材料としては、それぞれ、例えば、ガラス材料、ゴム材料、高分子材料等の導電性を有さない材料中に、金、銀、ニッケル、カーボン等の導電性材料(導電性粒子)を混合して、導電性を付加したような各種複合材料も使用することができる。
このような電極32、33の平均厚さは、それぞれ、構成材料、用途等により適宜設定され、特に限定されないが、0.05〜10μm程度であるのが好ましく、0.05〜5μm程度であるのがより好ましい。
なお、各電極32、33は、前述したような材料の単体からなる単層構造のものの他、例えば、複数の材料を順次積層したような多層積層構造のものであってもよい。すなわち、各電極32、33は、それぞれ、例えば、ITOで構成される単層構造であってもよく、ITO層とポリアニリン層との2層積層構造とすることもできる。
このマイクロカプセル含有層400は、電気泳動分散液37をカプセル本体(殻体)401内に封入した複数のマイクロカプセル40が、バインダ材41で固定(保持)されて構成されている。
マイクロカプセル40は、対向基板38と基板39との間に、縦横に並列するように単層で配設されている。
このような構成により、電気泳動表示装置20では、有効表示領域が増大し、コントラストが良好なものとなる。また、電気泳動粒子34a、34bの上下方向への移動距離を短縮することができるため、電気泳動粒子34a、34bを短時間に所定の電極近傍に移動・集合させることができ、応答速度の向上を図ることもできる。
また、本実施形態では、隣り合う2つの第1の電極32に対して、1つのマイクロカプセル40が配置されている。すなわち、マイクロカプセル40は、隣り合う2つの第1の電極32にまたがるように配置されている。
また、カプセル本体401の構成材料には、架橋剤により架橋(立体架橋)を形成するようにしてもよい。これにより、カプセル本体401の柔軟性を維持しつつ、強度を向上させることができる。その結果、マイクロカプセル40が容易に崩壊するのを防止することができる。
このようなマイクロカプセル40は、その大きさがほぼ均一であることが好ましい。これにより、電気泳動表示装置20では、表示ムラの発生が防止または低減され、より優れた表示性能を発揮することができる。
電気泳動粒子34a、34bは、荷電を有し、電界が作用することにより、液相分散媒35中を電気泳動し得る粒子(帯電粒子)であれば、いかなるものをも用いることができ、特に限定はされないが、顔料粒子、樹脂粒子またはこれらの複合粒子のうちの少なくとも1種が好適に使用される。これらの粒子は、製造が容易であるとともに、荷電の制御を比較的容易に行うことができるという利点を有している。
また、複合粒子としては、例えば、顔料粒子の表面を樹脂材料や他の顔料で被覆したもの、樹脂粒子の表面を顔料で被覆したもの、顔料と樹脂材料とを適当な組成比で混合した混合物で構成される粒子等が挙げられる。
また、カーボンブラック粒子またはその表面を被覆した粒子は、着色粒子(電気泳動粒子34b)として好適に用いられる。
また、電気泳動粒子34a、34bの形状は、特に限定されないが、球形状であるのが好ましい。
かかる液相分散媒35としては、例えば、酢酸メチル、酢酸エチル、酢酸ブチル、ギ酸エチル等のエステル類、アセトン、メチルエチルケトン、ジエチルケトン、メチルイソブチルケトン、メチルイソプロピルケトン、シクロヘキサノン等のケトン類、ペンタン、ヘキサン、オクタン等の脂肪族炭化水素類(流動パラフィン)、シクロヘキサン、メチルシクロヘキサン等の脂環式炭化水素類、ベンゼン、トルエン、キシレン、ヘキシルベンゼン、ヘプチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンのような長鎖アルキル基を有するベンゼン類等の芳香族炭化水素類、塩化メチレン、クロロホルム、四塩化炭素、1,2−ジクロロエタン等のハロゲン化炭化水素類、ピリジン、ピラジン、フラン、ピロール、チオフェン、メチルピロリドン等の芳香族復素環類、アセトニトリル、プロピオニトリル、アクリロニトリル等のニトリル類、N,N−ジメチルホルムアミド、N,N−ジメチルアセトアミド等のアミド類、カルボン酸塩またはその他の各種油類等が挙げられ、これらを単独または混合物として用いることができる。
かかる電気泳動粒子34a、34bの液相分散媒35への分散は、例えば、ペイントシェーカー法、ボールミル法、メディアミル法、超音波分散法、撹拌分散法等のうちの1種または2種以上を組み合わせて行うことができる。
このバインダ材41には、各電極32、33およびカプセル本体401(マイクロカプセル40)との親和性(密着性)に優れ、かつ、絶縁性に優れる樹脂材料が好適に使用される。
また、バインダ材41は、その誘電率が前記液相分散媒35の誘電率とほぼ等しくなるよう設定されているのが好ましい。このため、バインダ材41中には、例えば、1,2−ブタンジオール、1,4−ブタンジオールのようなアルコール類、ケトン類、カルボン酸塩等の誘電率調節剤を添加するのが好ましい。
封止部36の構成材料としては、例えば、アクリル系樹脂、ウレタン系樹脂、オレフィン系樹脂のような熱可塑性樹脂、エポキシ系樹脂、メラミン系樹脂、フェノール系樹脂のような熱硬化性樹脂等の各種樹脂材料等が挙げられ、これらのうちの1種または2種以上を組み合わせて用いることができる。
なお、封止部36は、必要に応じて設ければよく、省略することもできる。
これにより、かかる半導体装置1に接続されているデータ線301と画素電極32とは、実質的に導通する。このとき、データ線301に所望のデータ(電圧)を供給した状態であれば、このデータ(電圧)は画素電極32に供給される。
これにより、画素電極32と第2の電極33との間に電界が生じ、この電界の方向、強さ、電気泳動粒子34a、34bの特性等に応じて、電気泳動粒子34a、34bは、いずれかの電極に向かって電気泳動する。
したがって、走査線302への選択信号の供給および停止、あるいは、データ線301へのデータの供給および停止を適宜組み合わせて行うことにより、電気泳動表示装置20の電気泳動表示シート21側(第2の電極33側)に、所望の画像(情報)を表示させることができる。
特に、本実施形態の電気泳動表示装置20では、電気泳動粒子34a、34bの色を異ならせていることにより、多階調の画像を表示することが可能となっている。
また、本実施形態の電気泳動表示装置20は、低い駆動電圧で作動するため、省電力化が可能である。
このような電気光学装置の製造方法は、本発明の半導体装置を製造する方法を含んでいれば、特に限定されず、公知のいずれの方法も用いることができる。例えば、以下の方法で製造することができる。
図8および図9は、それぞれ、図6に示す電気泳動表示装置の製造方法を説明するための模式図である。なお、以下の説明では、図8および図9中の上側を「上」、下側を「下」と言う。
まず、電気泳動分散液37が封入されたマイクロカプセル40を作製する。
マイクロカプセル40の作製手法(カプセル本体401への電気泳動分散液37の封入方法)としては、特に限定されないが、例えば、界面重合法、In−situ重合法、相分離法、界面沈降法、スプレードライ法等の各種マイクロカプセル化手法を用いることができる。
マイクロカプセル40の平均粒径は、20〜200μm程度であるのが好ましく、30〜100μm程度であるのがより好ましい。マイクロカプセル40の平均粒径を前記範囲とすることにより、製造される電気泳動表示装置20において電気泳動粒子34a、34bの電気泳動をより確実に制御することができるようになる。
次に、前述のようにして作製されたマイクロカプセル40と、バインダ材41と、分散媒とを含むマイクロカプセル分散液を調製する。
分散媒としては、親水性が高い(すなわち疎水性が低い)溶媒(水系溶媒)が好ましい。水系溶媒としては、具体的には、蒸留水、純水等の水、メタノール、エタノール、イソプロパノール、ブタノール等の低級アルコール類等が挙げられ、これらのうちでは、特に水が好ましい。低級アルコール類には、メトキシ基等の疎水性の低い置換基が導入されていてもよい。このような水系溶媒を用いることにより、マイクロカプセル40への溶媒の浸透が抑えられ、溶媒の浸透によるマイクロカプセル40の膨潤、溶解がより確実に防止される。
前記バインダ材41の濃度を前記のように設定することにより、マイクロカプセル分散液の粘度を好適な値にすることができ、後述するマイクロカプセル40の間隙を埋めるようにマイクロカプセル分散液を供給する工程において、マイクロカプセル40を容易かつ確実に移動させることができる。
また、マイクロカプセル分散液中におけるマイクロカプセル40の含有量は、10〜80wt%程度であるのが好ましく、30〜60wt%程度であるのがより好ましい。
マイクロカプセル40の含有量を前記範囲に設定すると、マイクロカプセル40が厚さ方向に重ならないように(単層で)、マイクロカプセル含有層400において移動(再配置)させる配設する上で、非常に有利である。
次に、図8(a)に示すような基板39を用意する。
そして、図8(b)に示すように、基板39上にマイクロカプセル分散液を供給する。
マイクロカプセル分散液を供給する方法としては、例えば、スピンコート法、ディップコート法、スプレーコート法等の各種塗布法を用いることができる。
これは、例えば、図8(c)に示すように、スキージ(平板状の治具)100を基板39上を通過させ、マイクロカプセル40を掃くことにより行うことができる。
これにより、マイクロカプセル含有層400が形成され、図8(d)に示すような電気泳動表示シート21が得られる。
次に、図9(e)に示すように、マイクロカプセル含有層400上に、前記本発明の半導体装置の製造方法で製造した半導体装置を備えるアクティブマトリクス装置と第1の電極32を接続した回路基板22を、第1の電極32がマイクロカプセル含有層400に接触するように重ね合わせる。
これにより、マイクロカプセル含有層400を介して、電気泳動表示シート21と回路基板22とが接合される。
次に、図9(f)に示すように、電気泳動表示シート21および回路基板22の縁部に沿って、封止部36を形成する。
これは、電気泳動表示シート21(基部31)と回路基板22(基部30)との間であって、これらの縁部に沿って封止部36を形成するための材料を、例えば、ディスペンサ等により供給し、固化または硬化させることにより形成することができる。
以上の工程を経て、電気泳動表示装置20が得られる。
次に、本発明の半導体装置の製造方法により製造された半導体装置を備える電子機器について説明する。
本発明の電子機器は、例えば、パーソナルコンピュータ(モバイル型パーソナルコンピュータ)、携帯電話機、ディジタルスチルカメラの他、テレビや、ビデオカメラ、ビューファインダ型、モニタ直視型のビデオテープレコーダ、ラップトップ型パーソナルコンピュータ、カーナビゲーション装置、ページャ、電子手帳(通信機能付も含む)、電子辞書、電卓、電子ゲーム機器、ワードプロセッサ、ワークステーション、テレビ電話、防犯用テレビモニタ、電子双眼鏡、POS端末、タッチパネルを備えた機器(例えば金融機関のキャッシュディスペンサー、自動券売機)、医療機器(例えば電子体温計、血圧計、血糖計、心電表示装置、超音波診断装置、内視鏡用表示装置)、魚群探知機、各種測定機器、計器類(例えば、車両、航空機、船舶の計器類)、フライトシュミレータ、その他各種モニタ類、プロジェクター等の投射型表示装置等等が挙げられる。
図10は、本発明の電子機器である電子ペーパーを示す斜視図である。
この図に示す電子ペーパー600は、紙と同様の質感および柔軟性を有するリライタブルシートで構成される本体601と、表示ユニット602とを備えている。
このような電子ペーパー600では、表示ユニット602が、前述したような電気泳動表示装置20で構成されている。
このような電子ペーパーの製造方法は、本発明の半導体装置を製造する方法を含む、または、本発明の半導体装置を製造する方法を含む電気光学装置の製造方法を含んでいれば、特に限定されず、公知のいずれの方法も用いることができる。
図11は、本発明の電子機器であるディスプレイを示す図であり、(a)は断面図、(b)は平面図である。
この図に示すディスプレイ800は、本体部801と、この本体部801に対して着脱自在に設けられた電子ペーパー600とを備えている。なお、この電子ペーパー600は、前述したような構成、すなわち、図10に示す構成と同様のものである。
また、電子ペーパー600の挿入方向先端部(図中、左側)には、端子部806が設けられており、本体部801の内部には、電子ペーパー600を本体部801に設置した状態で端子部806が接続されるソケット807が設けられている。このソケット807には、コントローラー808と操作部809とが電気的に接続されている。
このようなディスプレイ800では、電子ペーパー600は、本体部801に着脱自在に設置されており、本体部801から取り外した状態で携帯して使用することもできる。
また、このようなディスプレイ800では、電子ペーパー600が、前述したような電気泳動表示装置20で構成されている。
このようなディスプレイ800の製造方法は、本発明の半導体装置を製造する方法を含む、または、本発明の半導体装置を製造する方法を含む電気光学装置の製造方法を含んでいれば、特に限定されず、公知のいずれの方法も用いることができる。
なお、本発明の半導体装置の製造方法により製造された半導体装置では、各層の間に任意の目的の層が設けられていてもよく、半導体装置の構造は、ボトムゲート型、トップゲート型等、特に限定されない。
また、本発明の半導体装置の製造方法では、本発明の効果を奏する限り、他にいかなる工程、例えば、基板上にゲート絶縁層を形成する工程やマスクを除去する工程などを含んでいてもよい。
最初に、IZOの膜厚と比抵抗の関係を調べた。
ガラス基板に、膜厚の異なる(1、2、5、8、20、50、105、500nm)IZOをそれぞれスパッタ法により成膜し、それらの基板を用いて定電流電源(ケイスレー社製)と微小電圧計(ケイスレー社製)から構成される四探針シート抵抗測定システムを用いてシート抵抗を測定し、その値と膜厚から比抵抗(シート抵抗×膜厚)を得た。その結果を、図12に示す。なお、膜厚は、実測ではなくスパッタ時間から換算した。また、スパッタ法は、スパッタ時間0.1、0.2、0.5、0.8、2、5、10.5、50分、スパッタターゲットとマスクとの距離10cm、基板温度100℃、アルゴン流量120sccm、酸素流量0.5sccmの条件で行った。
一方、20nm以下の膜厚では膜厚が小さくなるにしたがって比抵抗は高くなり、10nm以下の膜厚では比抵抗が急激に高くなっていくことがわかった。
したがって、膜厚が小さくなるのにしたがって、半導体的性質を示すようになることがわかった。
IZO膜の電圧対電流特性(V−I特性)を調べた。
5nm、10nm、20nmの膜厚のIZOをスパッタ法により成膜し、それらの基板を用いて、定電流電源(ケイスレー社製)と微小電圧計(ケイスレー社製)から構成される四探針式I−V測定システムを用い、電流掃引してI−V特性を得た。なお、スパッタ法の条件は、参考例1と同様である。その結果を、図13に示す。
図13に示すとおり、IZOは、膜厚が小さくなるにしたがって非線形特性を示すことがわかった。20nmの膜厚では、線形に近い形状であった。
したがって、膜厚が小さくなるのにしたがって、半導体的性質を示すようになることがわかった。
(参考例3)
IZOをITOにした以外は、参考例1、2と同様に行った。その結果、ITOの膜厚と比抵抗の関係、V−I特性もIZOと同様の結果であった。
<1> まず、厚さ0.5mmのITO膜付きガラス基板を用意した。
<2> 次に、この基板上に、スパッタ法により、厚さ400nmの二酸化ケイ素を積層し、ゲート絶縁層を形成した。
<3> 次に、このゲート絶縁層に、図2に示されるマスクを設置し、スパッタ法により、IZOを積層した。マスクの仕様は、板状体;L:20mm、W:20mm、H2mm、開口部;l1:10mm、w1:10mm、棒状体;l2:14mm、r:80μm、凹部;l3:1500μm、w2:80μm、d:80μmである。また、スパッタ法は、スパッタ時間10.5分で行った。
IZO層の膜厚を測定したところ、仕切り部におけるIZOの回り込み効果により、最も薄い部分で5nmであり、開口部で100nmであった。これにより、ソース部、ドレイン部およびチャネル部が一体形成されたIZO層を得た。以上により、薄膜トランジスタを得た。
図14に示すとおり、極薄のIZO部分が電界効果により変調されたため、チャネル部として機能し、良好なn型の電界効果トランジスタ特性を得ることができた。この結果は、参考例で示した関係と対応している。
IZOの替わりにITOを用いた以外は、実施例1と同様に行った。その結果、ITOを用いた場合であっても、良好なn型の電界効果トランジスタ特性を得ることができた。この結果は、参考例で示した関係と対応する。
(実施例3)
厚さ10nmと5nmのチャネル部を有する2種類の薄膜トランジスタを製造した。
実施例1の<3>の工程において、ゲート絶縁層に棒状体を有さないマスクを設置し、スパッタ法により、厚さ4nmおよび2nmの2種類のIZOを形成した。マスクを除去した後、それぞれのIZO層に図2に示されるマスクを設置し、スパッタ法によりIZO層を形成した。かかるIZO層のチャネル部は、それぞれ6nmおよび3nmの厚さだった。これにより、IZO層を2層有する2種類(厚さ10nmと5nm)の薄膜トランジスタを得た(図4)。なお、ソース部およびドレイン部はいずれも100nmの厚さであった。
また、スパッタ法は、厚さ4nmのIZO層形成の場合は0.4分、厚さ2nmのIZO層形成の場合は0.2分で行った。また、厚さ100nmのソース部、ドレイン部形成の場合は10分で行った。
得られた薄膜トランジスタのITOをゲート電極、IZO層のソース部をソース電極、ドレイン部をドレイン電極として、実施例1と同様に電界効果トランジスタ特性を評価した。その結果、いずれの薄膜トランジスタにおいても、実施例1と同様に良好なn型の電界効果トランジスタ特性を得ることができた。特に、5nmのチャネル部を有する薄膜トランジスタでは、顕著なスイッチング効果が認められた。したがって、膜厚が小さくなるほど良好な特性が得られ、参考例で示した関係と対応する事がわかった。
IZOの替わりにITOを用いた以外は、実施例3と同様に行った。その結果、実施例3と同様、ITOを用いた場合であっても、良好なn型の電界効果トランジスタ特性を得ることができた。
(実施例5)
厚さ10nmと5nmのIZO層を有する2種類の薄膜トランジスタを製造した。
実施例1の<3>の工程において、ゲート絶縁層に図2に示されるマスクを設置し、スパッタ法により、チャネル部の厚さがそれぞれ6nmおよび3nmのIZO層を形成した。マスクを除去した後、それぞれのIZO層に棒状体を有さないマスクを設置し、スパッタ法により、厚さ4nmおよび2nmの2種類のIZO層を形成した。これにより、IZO層を2層有する2種類(厚さ10nmと5nm)の薄膜トランジスタを得た(図5)。なお、ソース部およびドレイン部の厚さはいずれも100nmの厚さであった。
また、スパッタ法は、厚さ4nmのIZO層形成の場合は0.4分、厚さ2nmのIZO層形成の場合は0.2分で行った。また、厚さ100nmのソース部、ドレイン部形成の場合は10分で行った。
得られた薄膜トランジスタのITOをゲート電極、IZO層のソース部をソース電極、ドレイン部をドレイン電極として、実施例1と同様に電界効果トランジスタ特性を評価した。その結果、いずれの薄膜トランジスタにおいても、実施例1と同様に良好なn型の電界効果トランジスタ特性を得ることができた。特に、5nmのIZO層を有する薄膜トランジスタでは、顕著なスイッチング効果が認められた。したがって、膜厚が小さくなるほど良好な特性が得られ、参考例で示した関係と対応する事がわかった。
IZOの替わりにITOを用いた以外は、実施例5と同様に行った。その結果、実施例5と同様、ITOを用いた場合であっても、良好なn型の電界効果トランジスタ特性を得ることができた。
(比較例)
厚さ50nmまたは100nmのIZO層を有する2種類の薄膜トランジスタを製造した。実施例1のマスクの替わりに、棒状体を有さないマスクを用いて50nmまたは100nmのIZOを積層した以外は、実施例1と同様に行った。なお、この場合IZO層には5nmの薄い部分はなく、膜厚は均一に50nmまたは100nmである。その結果、電界効果トランジスタ特性は得られなかった。
Claims (16)
- 基板と、
該基板の一方の面側に設けられ、ソース部およびドレイン部と、該ソース部およびドレイン部との間に一体的に形成されたチャネル部とを備え、透明酸化物系材料を主材料として構成された透明酸化物層と、
前記透明酸化物層と接しないで設けられ、前記チャネル部に電界を付与するゲート部と、
前記透明酸化物層と前記ゲート部との間に設けられ、該ゲート部に対して前記ソース部およびドレイン部を絶縁するゲート絶縁層とを有し、
前記ソース部およびドレイン部の平均厚さより、前記チャネル部の平均厚さを小さくすることにより、前記ソース部およびドレイン部を導電体として機能させ、前記チャネル部を半導体として機能させるよう構成した半導体装置を製造する方法であって、
前記基板の一方の面側に、前記ソース部に対応する第1の開口部と、前記ドレイン部に対応する第2の開口部とを備えるマスクを配置する第1の工程と、
該マスクの前記基板と反対側から、前記透明酸化物系材料を供給して成膜する第2の工程とを有し、
該第2の工程において、前記ソース部およびドレイン部を形成するとともに、前記第1の開口部と前記第2の開口部とを仕切る仕切り部で覆われた直下の領域に前記透明酸化物系材料を回り込ませ、前記ソース部およびドレイン部と一体的に前記チャネル部を形成して、前記透明酸化物層を得ることを特徴とする半導体装置の製造方法。 - 前記仕切り部は、その前記基板側の部分が丸みを帯びている請求項1に記載の半導体装置の製造方法。
- 前記マスクは、開口部を備える板状体と、該開口部を前記第1の開口部と前記第2の開口部とに仕切るように設けられた棒状体とを備える請求項1または2に記載の半導体装置の製造方法。
- 前記板状体は、前記開口部の縁部に、前記棒状体の両端部をそれぞれ収納する凹部を備える請求項3に記載の半導体装置の製造方法。
- 前記ソース部およびドレイン部の平均厚さをA[nm]とし、前記チャネル部の平均厚さをB[nm]としたとき、A/Bが2.5〜4000である請求項1ないし4のいずれかに記載の半導体装置の製造方法。
- 前記ソース部およびドレイン部は、その平均厚さが50nm以上である請求項1ないし5のいずれかに記載の半導体装置の製造方法。
- 前記ソース部とドレイン部との離間距離は、0.1〜100μmである請求項1ないし6のいずれかに記載の半導体装置の製造方法。
- 前記チャネル部は、その平均厚さが0.5〜20nmである請求項1ないし7のいずれかに記載の半導体装置の製造方法。
- 前記チャネル部は、その厚さが前記ソース部およびドレイン部間の中央部に向かって減少している請求項1ないし8のいずれかに記載の半導体装置の製造方法。
- 前記チャネル部は、その前記基板と反対側の面が湾曲凹面を構成している請求項1ないし9のいずれかに記載の半導体装置の製造方法。
- 前記透明酸化物系材料は、金属複合酸化物である請求項1ないし10のいずれかに記載の半導体装置の製造方法。
- 前記金属複合酸化物は、インジウムを含む複合酸化物である請求項11に記載の半導体装置の製造方法。
- 前記インジウムを含む複合酸化物は、インジウムスズ複合酸化物およびインジウム亜鉛複合酸化物のうちの少なくとも一方を主成分とするものである請求項12に記載の半導体装置の製造方法。
- 前記透明酸化物層は、その前記基板と反対側の面が連続面を構成している請求項1ないし13のいずれかに記載の半導体装置の製造方法。
- 請求項1ないし14のいずれかに記載の半導体装置の製造方法により製造された半導体装置を備えることを特徴とする電気光学装置。
- 請求項15に記載の電気光学装置を備えることを特徴とする電子機器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006341652A JP4388544B2 (ja) | 2006-12-19 | 2006-12-19 | 半導体装置の製造方法、電気光学装置および電子機器 |
| US11/957,012 US8039835B2 (en) | 2006-12-19 | 2007-12-14 | Semiconductor device, method for manufacturing the same, electro-optical device and electronic apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006341652A JP4388544B2 (ja) | 2006-12-19 | 2006-12-19 | 半導体装置の製造方法、電気光学装置および電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008153535A JP2008153535A (ja) | 2008-07-03 |
| JP4388544B2 true JP4388544B2 (ja) | 2009-12-24 |
Family
ID=39640354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006341652A Expired - Fee Related JP4388544B2 (ja) | 2006-12-19 | 2006-12-19 | 半導体装置の製造方法、電気光学装置および電子機器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8039835B2 (ja) |
| JP (1) | JP4388544B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008123119A1 (en) * | 2007-03-26 | 2008-10-16 | Semiconductor Energy Laboratory Co., Ltd. | Photoelectric conversion device and electronic device provided with the photoelectric conversion device |
| KR102113024B1 (ko) | 2008-09-19 | 2020-06-02 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시 장치 |
| TWI540647B (zh) | 2008-12-26 | 2016-07-01 | 半導體能源研究所股份有限公司 | 半導體裝置及其製造方法 |
| JP5303489B2 (ja) * | 2010-02-16 | 2013-10-02 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP5154605B2 (ja) * | 2010-05-24 | 2013-02-27 | 独立行政法人科学技術振興機構 | 強誘電体材料層の製造方法、薄膜トランジスタ及び圧電式インクジェットヘッド |
| KR101442943B1 (ko) | 2010-05-07 | 2014-09-22 | 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 | 기능성 디바이스의 제조방법, 강유전체 재료층의 제조방법, 전계 효과 트렌지스터의 제조방법, 및 박막 트랜지스터, 전계 효과 트렌지스터, 및 전압식 잉크젯 헤드 |
| JP5154603B2 (ja) * | 2010-05-07 | 2013-02-27 | 独立行政法人科学技術振興機構 | 電界効果トランジスタ及びその製造方法 |
| US9048323B2 (en) * | 2012-04-30 | 2015-06-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP5575864B2 (ja) * | 2012-12-05 | 2014-08-20 | 独立行政法人科学技術振興機構 | 強誘電体材料層の製造方法、薄膜トランジスタ及び圧電式インクジェットヘッド |
| JP5656966B2 (ja) * | 2012-12-05 | 2015-01-21 | 独立行政法人科学技術振興機構 | 電界効果トランジスタ及びその製造方法 |
| JP5615894B2 (ja) * | 2012-12-25 | 2014-10-29 | 独立行政法人科学技術振興機構 | 薄膜トランジスタの製造方法、アクチュエーターの製造方法及び光学デバイスの製造方法、並びに薄膜トランジスタ及び圧電式インクジェットヘッド |
| US9536945B1 (en) | 2015-07-30 | 2017-01-03 | International Business Machines Corporation | MOSFET with ultra low drain leakage |
| JP7611291B2 (ja) * | 2023-04-21 | 2025-01-09 | シャープディスプレイテクノロジー株式会社 | タッチパネル内蔵表示装置、及びタッチパネル内蔵表示装置の制御方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5418391A (en) * | 1994-03-31 | 1995-05-23 | Vlsi Technology, Inc. | Semiconductor-on-insulator integrated circuit with selectively thinned channel region |
| US5599728A (en) * | 1994-04-07 | 1997-02-04 | Regents Of The University Of California | Method of fabricating a self-aligned high speed MOSFET device |
| JP2000058837A (ja) | 1998-08-05 | 2000-02-25 | Sanyo Electric Works Ltd | 半導体素子及びその製造方法 |
| JP3032827B1 (ja) | 1999-03-24 | 2000-04-17 | 工業技術院長 | 半導体薄膜の製造方法 |
| US7339187B2 (en) * | 2002-05-21 | 2008-03-04 | State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University | Transistor structures |
| TW200737520A (en) * | 2006-03-17 | 2007-10-01 | Univ Nat Chiao Tung | Gate dielectric structure and an organic thin film transistor based thereon |
-
2006
- 2006-12-19 JP JP2006341652A patent/JP4388544B2/ja not_active Expired - Fee Related
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2007
- 2007-12-14 US US11/957,012 patent/US8039835B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20080173867A1 (en) | 2008-07-24 |
| US8039835B2 (en) | 2011-10-18 |
| JP2008153535A (ja) | 2008-07-03 |
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