JP4445677B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路（以下、「ＬＳＩ」という）、特にその省電力制御技術に関するものである。
【０００２】
【従来の技術】
図２は、従来の省電力制御機能を有するＬＳＩの一例を示す構成図である。
このＬＳＩは、省電力制御を行う電源制御回路１０と、省電力の対象となる回路ブロック２０を有している。
【０００３】
電源制御回路１０は、回路ブロック２０やＬＳＩ内の他の回路から与えられるパワーダウン要求信号／ＰＤＲＱ（但し、「／」は反転を意味する）、復旧要求信号ＷＫＵＰ及びクロック信号ＣＬＫＩに基づいて、この回路ブロック２０に対する電源電圧ＶＤＤＶ、リセット信号／ＲＳＴ及びクロック信号ＣＬＫを制御するものである。この電源制御回路１０は、制御部１１、トランジスタ１２、カウンタ１３及びＯＲ（論理和ゲート）１４で構成されている。
【０００４】
制御部１１は、入力されるクロック信号ＣＬＫＩ、パワーダウン要求信号／ＰＤＲＱ及び復旧要求信号ＷＫＵＰの状態とタイミングに従って、出力するパワーダウン信号ＰＤ、スタート信号ＳＴＡ及びストップ信号ＳＴＰの状態が決定されるステートマシンである。
【０００５】
トランジスタ１２は、制御部１１から与えられるパワーダウン信号ＰＤに基づいて、回路ブロック２０に供給する電源電圧ＶＤＤＶのオン／オフを制御するものである。カウンタ１３は、制御部１１から与えられるスタート信号ＳＴＡに基づいて、クロック信号ＣＬＫＩをカウントし、そのカウント値が所定の値になったときに、回路ブロック３０に対するリセット信号／ＲＳＴを解除するものである。またＯＲ１４は、制御部１１から与えられるストップ信号ＳＴＰに基づいて、回路ブロック２０に対するクロック信号ＣＬＫの制御を行うものである。
【０００６】
このようなＬＳＩでは、回路ブロック２０の動作が終了し、パワーダウン状態に入るためのパワーダウン要求信号／ＰＤＲＱがレベル“Ｈ”からレベル“Ｌ”に変化すると、制御部１１のストップ信号ＳＴＰが“Ｈ”となる。これにより、ＯＲ１４から出力されるクロック信号ＣＬＫが“Ｈ”に固定され、回路ブロック２０に対するクロック信号ＣＬＫの供給が停止される。
【０００７】
ストップ信号ＳＴＰが“Ｈ”になり、更に数クロックが経過した後、制御部１１から出力されるパワーダウン信号ＰＤが“Ｌ”から“Ｈ”に変化する。これにより、トランジスタ１２がオフ状態となり、回路ブロック２０に対する電源電圧ＶＤＤＶの供給が停止され、この回路ブロック２０はパワーダウン状態となる。
【０００８】
次に、回路ブロック２０に対する動作要求が発生すると、ＬＳＩ内部の他の回路から出力される復旧要求信号ＷＫＵＰが“Ｌ”から“Ｈ”に変化する。これにより、制御部１１から出力されるパワーダウン信号ＰＤ及びストップ信号ＳＴＰが“Ｌ”となる。また、スタート信号ＳＴＡは所定時間だけ“Ｈ”となり、その後“Ｌ”に戻る。
【０００９】
パワーダウン信号ＰＤが“Ｌ”となることにより、トランジスタ１２がオン状態となり、回路ブロック２０に対する電源供給が開始され、電源電圧ＶＤＤＶは徐々に上昇する。また、ストップ信号ＳＴＰが“Ｌ”となることにより、回路ブロック２０に対するクロック信号ＣＬＫの供給が開始される。
【００１０】
一方、スタート信号ＳＴＡが所定時間だけ“Ｈ”となることにより、カウンタ１３はリセットされ、リセット信号／ＲＳＴは“Ｌ”となる。これにより、回路ブロック２０はリセット状態となる。所定時間の経過後、スタート信号ＳＴＡが“Ｌ”に戻ると、カウンタ１３によるクロック信号ＣＬＫＩのカウントが開始される。そして、カウンタ１３のカウント値が所定の値になると、回路ブロック２０に対するリセット信号／ＲＳＴが“Ｈ”となる。これにより、リセット状態が解除され、回路ブロック２０は動作を開始する。
【００１１】
このように、回路ブロック２０に対する電源電圧ＶＤＤＶの供給開始から所定の時間が経過した後で、この回路ブロック２０のリセット状態を解除するようにしているので、ウエークアップ時の安定した動作が可能になっている。
【００１２】
【発明が解決しようとする課題】
しかしながら、従来のＬＳＩでは、次のような課題があった。
即ち、ウエークアップ時の電源電圧が安定するまでの時間を、カウンタ１３の固定値に依っている。この固定値は、回路ブロック２０の特性のばらつきを考慮し、確実に電源電圧が安定する時間を設定するようにしている。従って、実際に回路動作が可能となる電圧に達する時間に対して、十分過ぎるマージンを見込んだ値となっている。このため、復旧要求信号ＷＫＵＰが与えられてからの迅速な回路動作再開が困難であるという課題があった。
【００１３】
本発明は、前記従来技術が持っていた課題を解決し、復旧要求から迅速な回路動作再開が可能な省電力制御機能を有するＬＳＩを提供するものである。
【００１４】
【課題を解決するための手段】
前記課題を解決するために、本発明の半導体集積回路は、電源電圧が供給されると、動作クロック信号に基づき所定の動作を行って分周比信号を出力し、前記所定の動作の停止時には動作停止要求信号を出力する回路ブロックに対し、前記電源電圧の供給を制御する電源制御回路を有する半導体集積回路において、前記電源制御回路は、前記分周比信号に基づき、クロック信号を分周して前記動作クロック信号を生成し、前記回路ブロックに供給するクロック分周手段と、前記分周比信号に応じたレベルの基準電圧を生成して出力する基準電圧設定手段と、前記回路ブロックに供給される前記電源電圧と前記基準電圧とを比較して比較信号を出力する比較手段と、前記動作停止要求信号が入力されると、前記回路ブロックをリセットし、起動信号が入力されると、前記回路ブロックへの前記電源電圧の供給を制御すると共に前記クロック分周手段への前記クロック信号の供給を制御し、前記比較信号が入力されると、前記比較信号に基づき、前記回路ブロックに供給される前記電源電圧が前記基準電圧に到達する時点を監視して前記電源電圧が前記基準電圧に達した時点から所定の時間が経過した時に、前記回路ブロックに対する前記リセットを解除して前記回路ブロックを動作可能な状態に設定する監視手段とを備えている。
【００２４】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示すＬＳＩの構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００２５】
このＬＳＩは、動作状態に応じて省電力制御を行う電源制御回路１０Ａと、省電力の対象となる回路ブロック２０を有している。
【００２６】
電源制御回路１０Ａは、回路ブロック２０やＬＳＩ内の他の回路から与えられるパワーダウン要求信号／ＰＤＲＱ、ウエークアップ時の復旧要求信号ＷＫＵＰ及びこのＬＳＩ全体の動作の基準となるクロック信号ＣＬＫＩに基づいて、この回路ブロック２０に対する電源電圧ＶＤＤＶ、リセット信号／ＲＳＴ及び動作クロック信号であるクロック信号ＣＬＫを制御するものである。電源制御回路１０Ａは、クロック分周手段（例えば、レジスタ１７及び分周器１６）と、基準電圧設定手段（例えば、基準電圧部１８）と、比較手段（例えば、比較器１５）と、監視手段（例えば、制御部１１Ａ、カウンタ１３及び論理回路であるＯＲ１４）と、トランジスタ１５とで構成されている。
【００２７】
制御部１１Ａは、入力されるクロック信号ＣＬＫＩ、パワーダウン要求信号／ＰＤＲＱ、カウント完了信号ＴＯ、復旧要求信号ＷＫＵＰ及び比較信号ＣＭＰの状態とタイミングに従って、出力するパワーダウン信号ＰＤ、スタート信号ＳＴＡ及びストップ信号ＳＴＰの状態が決定されるステートマシンである。
【００２８】
制御部１１Ａは、回路ブロック２０が通常動作を行っている時、即ちパワーダウン要求信号／ＰＤＲＱが“Ｈ”のときに、パワーダウン信号ＰＤ、スタート信号ＳＴＡ及びストップ信号ＳＴＰを“Ｌ”にして出力する。また、制御部１１Ａは、パワーダウン要求信号／ＰＤＲＱが“Ｌ”になったときには、ストップ信号ＳＴＰを“Ｈ”とし、更に数クロックの経過後、パワーダウン信号ＰＤを“Ｈ”とするようになっている。
【００２９】
一方、回路ブロック２０がパワーダウン中、即ちパワーダウン信号ＰＤが“Ｈ”のときに、復旧要求信号ＷＫＵＰが“Ｈ”になると、制御部１１Ａは、パワーダウン信号ＰＤ及びストップ信号ＳＴＰを“Ｌ”にするようになっている。更に、その後、比較信号ＣＭＰが“Ｈ”になった時点で、制御部１１Ａは、スタート信号ＳＴＡを一定時間だけ“Ｈ”にするようになっている。
【００３０】
トランジスタ１２は、制御部１１Ａから出力されるパワーダウン信号ＰＤの“Ｌ”／“Ｈ”に対応して、回路ブロック２０に供給する電源電圧ＶＤＤＶのオン／オフを制御するスイッチである。カウンタ１３は、制御部１１Ａから与えられるスタート信号ＳＴＡが“Ｌ”から“Ｈ”へ変化したときに、リセット信号／ＲＳＴを設定し、このスタート信号ＳＴＡが“Ｈ”から“Ｌ”に変化したときに、クロック信号ＣＬＫＩのカウント動作を開始するものである。カウンタ１３は、カウント値が所定の値になったときに、カウント完了信号ＴＯを出力すると共に、回路ブロック２０に対するリセット信号／ＲＳＴを解除するものである。
【００３１】
ＯＲ１４は、制御部１１Ａから出力されるストップ信号ＳＴＰに基づいて、回路ブロック２０に対するクロック信号ＣＬＫの制御を行うものである。また、比較器１５は、トランジスタ１２を介して回路ブロック２０に供給される電源電圧ＶＤＤＶを、この回路ブロック２０が正常に動作できる基準電圧ＶＲＥＦと比較するものである。電源電圧ＶＤＤＶが基準電圧ＶＲＥＦに達しないときには、比較器１５から出力される比較信号ＣＭＰが“Ｌ”となり、電源電圧ＶＤＤＶが基準電圧ＶＲＥＦ以上になると、この比較信号ＣＭＰが“Ｈ”となるように設定されている。
【００３２】
図３は、図１の動作を示す信号波形図である。以下、この図３を参照しつつ、図１の動作を説明する。
図３に示すように、このＬＳＩ中の回路ブロック２０は、「動作中」、「パワーダウン準備中」、「パワーダウン中」及び「ウエークアップ中」の４つの動作モードを有している。
【００３３】
図３の時刻ｔ１において、「動作中」の回路ブロック２０の動作が終了すると、パワーダウン状態に入るためのパワーダウン要求信号／ＰＤＲＱが、“Ｈ”から“Ｌ”に変化する。これにより、「パワーダウン準備中」となり、制御部１１Ａから出力されるストップ信号ＳＴＰが“Ｈ”となって、ＯＲ１４から出力されるクロック信号ＣＬＫが“Ｈ”に固定され、回路ブロック２０に対するクロック信号ＣＬＫの供給が停止される。
【００３４】
時刻ｔ１から数クロックが経過した後、時刻ｔ２において、制御部１１Ａから出力されるパワーダウン信号ＰＤが“Ｌ”から“Ｈ”に変化し、スタート信号ＳＴＡが“Ｌ”から“Ｈ”に変化する。パワーダウン信号ＰＤが“Ｈ”となることにより、トランジスタ１２がオフ状態となり、回路ブロック２０に対する電源電圧ＶＤＤＶの供給が停止される。また、スタート信号ＳＴＡが“Ｈ”になることにより、カウンタ１３から出力されるリセット信号／ＲＳＴがセットされて“Ｌ”となる。これにより、回路ブロック２０は「パワーダウン中」となる。電源電圧ＶＤＤＶは、回路ブロック２０の電源回路の容量等により直ちに０Ｖとはならず、徐々に低下する。
【００３５】
時刻ｔ３において、電源電圧ＶＤＤＶが基準電圧ＶＲＥＦ以下に低下すると、比較器１５の比較信号ＣＭＰは“Ｌ”となる。
【００３６】
時刻ｔ４において、ＬＳＩ内部の他の回路から回路ブロック２０に対する動作要求が発生すると、復旧要求信号ＷＫＵＰが“Ｌ”から“Ｈ”に変化する。これにより、「ウエークアップ中」となり、制御部１１Ａから出力されるパワーダウン信号ＰＤ及びストップ信号ＳＴＰが“Ｌ”となる。
【００３７】
ストップ信号ＳＴＰが“Ｌ”となることにより、ＯＲ１４を介して回路ブロック２０に対するクロック信号ＣＬＫの供給が開始される。また、パワーダウン信号ＰＤが“Ｌ”となることにより、トランジスタ１２がオン状態となる。これにより、回路ブロック２０に対する電源供給が開始され、電源電圧ＶＤＤＶは徐々に上昇する。
【００３８】
時刻ｔ５において、電源電圧ＶＤＤＶが基準電圧ＶＲＥＦまで上昇すると、比較器１５の比較信号ＣＭＰは“Ｈ”となる。これにより、制御部１１Ａから出力されるスタート信号ＳＴＡが“Ｌ”となる。スタート信号ＳＴＡが“Ｌ”となることにより、カウンタ１３においてクロック信号ＣＬＫＩのカウントが開始される。
【００３９】
時刻ｔ６において、カウンタ１３のカウント値が所定の値になると、カウント完了信号ＴＯのパルスが出力されると共に、回路ブロック２０に対するリセット信号／ＲＳＴが“Ｈ”となる。これにより、回路ブロック２０はリセット状態が解除されて動作を開始し、「動作中」となる。
【００４０】
以上のように、この第１の実施形態のＬＳＩは、ウエークアップ中に回路ブロック２０に供給される電源電圧ＶＤＤＶを監視する比較器１５を有している。これにより、電源電圧ＶＤＤＶが基準電圧ＶＲＥＦに達した後、リセット信号／ＲＳＴを解除して回路ブロック２０を動作可能な状態にすることができ、迅速で確実なウエークアップ動作が可能になるという利点がある。
【００４１】
（第２の実施形態）
図４は、本発明の第２の実施形態を示すＬＳＩの構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００４２】
このＬＳＩは、図１中の電源制御回路１０Ａとは若干構成の異なる電源制御回路１０Ｂを有している。
【００４３】
この電源制御回路１０Ｂは、図１と同様の制御部１１Ａ、トランジスタ１２、カウンタ１３、ＯＲ１４及び比較器１５に加えて、分周器１６、レジスタ１７及び基準電圧部１８を新たに設けた構成となっている。
【００４４】
分周器１６は、ＯＲ１４から出力されるクロック信号を、レジスタ１７から与えられる分周比信号（例えば、分周比）ＤＩＶに基づいて分周し、回路ブロック２０に対するクロック信号ＣＬＫを生成するものである。レジスタ１７は、回路ブロック２０から与えられる分周比ＤＩＶを格納し、この分周比ＤＩＶを分周器１６と基準電圧部１８に与えるものである。基準電圧部１８は、レジスタ１７から与えられた分周比ＤＩＶに対応した基準電圧ＶＲＥＦを生成し、比較器１５に与えるものである。その他の構成は、図１と同様である。
【００４５】
このような電源制御回路１０Ｂでは、「動作中」に回路ブロック２０からレジスタ１７に分周比ＤＩＶが格納される。そして、レジスタ１７に格納された分周比ＤＩＶが、「ウエークアップ中」に分周器１６と基準電圧部１８に与えられる。これにより、「ウエークアップ中」に、回路ブロック２０には、通常動作時よりも低速のクロック信号ＣＬＫが与えられる。また、比較器１５には、低速のクロック信号ＣＬＫに対応して、通常動作時の基準電圧よりも低い基準電圧ＶＲＥＦが与えられる。
【００４６】
比較器１５に与えられる基準電圧ＶＲＥＦが、通常動作時よりも低い値に設定されているので、この比較器１５から出力される比較信号ＣＭＰは、回路ブロック２０の電源電圧ＶＤＤＶが所定の値に達する前に“Ｈ”となる。これにより、回路ブロック２０は、電源電圧ＶＤＤＶが所定の値に達する前に「動作中」に移行する。この時、クロック信号ＣＬＫは通常動作時よりも低速となっているので、回路ブロック２０ではこのクロック信号ＣＬＫに基づいて正常な動作が行われる。
【００４７】
以上のように、この第２の実施形態のＬＳＩは、ウエークアップ中に回路ブロック２０に供給される電源電圧ＶＤＤＶを、通常時よりも低下させた基準電圧ＶＲＥＦと比較するための基準電圧部１８を有している。また、ウエークアップ中に、通常時よりも低速なクロック信号ＣＬＫを回路ブロック２０に与える分周部１６を有している。これにより、回路ブロック２０を誤動作のおそれなく、より短時間で「動作中」に移行させることができるという利点がある。また、分周比ＤＩＶを任意に設定することができるので、所望の動作速度に応じて最適なウエークアップ時間を設定することができるという利点がある。
【００４８】
（第３の実施形態）
図５は、本発明の第３の実施形態を示すＬＳＩの構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００４９】
このＬＳＩは、図１中の電源制御回路１０Ａとは若干構成の異なる電源制御回路１０Ｃを有すると共に、図１中の回路ブロック２０に追加回路を設けた回路ブロック２０Ａを有している。
【００５０】
回路ブロック２０Ａは、通常の機能を有する回路に、電源電圧に応じて変化する遅延時間を測定するための遅延手段（例えば、疑似遅延回路）２１を追加したものである。疑似遅延回路２１は、電源制御回路１０Ａから与えられるクロック信号ＣＬＫを、そのまま折り返して出力するクロック信号ＣＬＫ０と、このクロック信号ＣＬＫを２段のインバータ２１ａ，２１ｂで遅延させたクロック信号ＣＬＫＤを出力するものである。
【００５１】
電源制御回路１０Ｃは、図１と同様の制御部１１Ａ、トランジスタ１２、カウンタ１３及びＯＲ１４の他、比較器１５に代えて遅延時間監視機能を有する比較部１９を設けた構成となっている。
【００５２】
比較部１９は、回路ブロック２０Ａの疑似遅延回路２１から出力される２つのクロック信号ＣＬＫ０，ＣＬＫＤの位相差に基づいて、この疑似遅延回路２１の遅延時間を測定し、その遅延時間が基準時間以内になったときに、比較信号ＣＰＭを“Ｈ”にするものである。
【００５３】
比較部１９は、２つのクロック信号ＣＬＫ０，ＣＬＫＤが与えられ、その位相差に応じたパルス幅を有するパルスＥＯを出力するＥＯＲ（排他的論理和ゲート）１９ａと、このパルスＥＯを積分する抵抗１９ｂ及びキャパシタ１９ｃと、積分された電圧ＶＩを基準電圧ＶＲＥＦと比較する比較器１９ｄとで構成されている。その他の構成は、図１と同様である。
【００５４】
このようなＬＳＩでは、「ウエークアップ中」に、回路ブロック２０Ａに供給される電源電圧ＶＤＤＶの上昇に従って、疑似遅延回路２１の動作速度が速くなる。これにより、クロック信号ＣＬＫ０，ＣＬＫＤの位相差が小さくなり、比較部１９のＥＯＲ１９ａから出力されるパルスＥＯのパルス幅が狭くなり、積分された電圧ＶＩが徐々に低下する。そして、電圧ＶＩが予め設定された基準電圧ＶＲＥＦ以下になると、比較部１９の比較器１９ｄから出力される比較信号ＣＭＰが“Ｈ”になる。その後の動作は、図１と同様である。
【００５５】
以上のように、この第３の実施形態のＬＳＩは、回路ブロック２０Ａ内の遅延時間（動作速度）を実際に測定するための疑似遅延回路２１と、比較部１９を有している。これにより、回路ブロック２０Ａの動作可能なタイミングを精度良く検出することが可能になり、ウエークアップ時間を更に短縮することができるという利点がある。
【００５６】
（第４の実施形態）
図６は、本発明の第４の実施形態を示すＬＳＩの構成図であり、図４及び図５中の要素と共通の要素には共通の符号が付されている。
【００５７】
このＬＳＩは、図５中の電源制御回路１０Ｃに、図４と同様の分周器１６、レジスタ１７及び基準電圧部１８を設けた電源制御回路１０Ｄを有している。即ち、ＯＲ１４から出力されるクロック信号は、分周器１６でレジスタ１７から与えられる分周比ＤＩＶによって分周され、クロック信号ＣＬＫとして回路ブロック２０Ａに与えられるようになっている。
【００５８】
また、比較部１９の比較器１９ｄには、分周比ＤＩＶに対応して基準電圧部１８で生成された基準電圧ＶＲＥＦが与えられるようになっている。その他の構成は、図５と同様である。
【００５９】
このようなＬＳＩでは、「ウエークアップ中」に、回路ブロック２０Ａには、通常動作時よりも低速のクロック信号ＣＬＫが与えられる。また、比較部１９には、低速のクロック信号ＣＬＫに対応して短い基準時間を設定するために、通常動作時の基準電圧よりも大きな基準電圧ＶＲＥＦが与えられる。
【００６０】
比較部１９に与えられる基準電圧ＶＲＥＦが、通常動作時よりも大きな値に設定されている。従って、比較部１９から出力される比較信号ＣＭＰは、回路ブロック２０Ａの動作速度が所定の値に達する前、即ち電源電圧ＶＤＤＶが所定の値に達する前に“Ｈ”となる。これにより、回路ブロック２０Ａは、電源電圧ＶＤＤＶが所定の値に達する前に「動作中」に移行する。この時、クロック信号ＣＬＫは通常動作時よりも低速となっているので、回路ブロック２０Ａではこのクロック信号ＣＬＫに基づいて正常な動作が行われる。その他の動作は、図５と同様である。
【００６１】
以上のように、この第４の実施形態のＬＳＩは、回路ブロック２０Ａの動作速度の検出用の基準電圧ＶＲＥＦを、クロック信号ＣＬＫの分周比ＤＩＶに対応して設定することができる基準電圧部１８を有している。これにより、クロック信号ＣＬＫに応じて、回路ブロック２０Ａの最短のウエークアップ時間を設定することができるという利点がある。
【００６２】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ） 電源制御回路１０Ａ〜１０Ｄに示した回路構成は一例であり、同様の機能を有する回路に置き換えることができる。
【００６３】
（ｂ） カウンタ１３は、クロック信号ＣＬＫＩをカウントして所定のタイミングを発生するようになっているが、カウンタ以外のタイミング回路を用いても良い。
【００６４】
（ｃ） 比較部１９は、遅延時間に基づくパルスＥＯのパルス幅を電圧ＶＩに変換して基準電圧ＶＲＥＦと比較しているが、例えばパルスＥＯのパルス幅を直接測定するような回路を用いても良い。
【００６５】
（ｄ） レジスタ１７に設定する分周比ＤＩＶは、回路ブロック２０から設定するようになっているが、ＬＳＩ内の他の回路から設定するようにしても良い。
【００６６】
【発明の効果】
本発明によれば、基準電圧設定手段により、分周比信号に応じたレベルの基準電圧が生成され、比較手段により、電源電圧と基準電圧とが比較され、監視手段の監視により、電源電圧が基準電圧に到達したときは、所定時間経過後、回路ブロックのリセットを解除して動作可能にするように構成されている。そのため、分周信号が通常より低速の動作を示しているときは、基準電圧は基準電圧設定手段によって低下させられるので通常より早いタイミングで回路ブロックの動作を開始することができるという効果がある。更に、分周比設定手段により、分周比を表す分周比信号を、任意に設定できるので、回路ブロックの動作速度に応じた分周比を設定することにより最適なウエークアップ時間を設定することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すＬＳＩの構成図である。
【図２】従来の省電力制御機能を有するＬＳＩの一例を示す構成図である。
【図３】図１の動作を示す信号波形図である。
【図４】本発明の第２の実施形態を示すＬＳＩの構成図である。
【図５】本発明の第３の実施形態を示すＬＳＩの構成図である。
【図６】本発明の第４の実施形態を示すＬＳＩの構成図である。
【符号の説明】
１０Ａ〜１０Ｄ 電源制御回路
１１Ａ 制御部
１２ トランジスタ
１３ カウンタ
１４ ＯＲ
１５ 比較器
１６ 分周器
１７ レジスタ
１８ 基準電圧部
１９ 比較部
２０，２０Ａ 回路ブロック
２１ 疑似遅延回路
【発明の属する技術分野】
本発明は、半導体集積回路（以下、「ＬＳＩ」という）、特にその省電力制御技術に関するものである。
【０００２】
【従来の技術】
図２は、従来の省電力制御機能を有するＬＳＩの一例を示す構成図である。
このＬＳＩは、省電力制御を行う電源制御回路１０と、省電力の対象となる回路ブロック２０を有している。
【０００３】
電源制御回路１０は、回路ブロック２０やＬＳＩ内の他の回路から与えられるパワーダウン要求信号／ＰＤＲＱ（但し、「／」は反転を意味する）、復旧要求信号ＷＫＵＰ及びクロック信号ＣＬＫＩに基づいて、この回路ブロック２０に対する電源電圧ＶＤＤＶ、リセット信号／ＲＳＴ及びクロック信号ＣＬＫを制御するものである。この電源制御回路１０は、制御部１１、トランジスタ１２、カウンタ１３及びＯＲ（論理和ゲート）１４で構成されている。
【０００４】
制御部１１は、入力されるクロック信号ＣＬＫＩ、パワーダウン要求信号／ＰＤＲＱ及び復旧要求信号ＷＫＵＰの状態とタイミングに従って、出力するパワーダウン信号ＰＤ、スタート信号ＳＴＡ及びストップ信号ＳＴＰの状態が決定されるステートマシンである。
【０００５】
トランジスタ１２は、制御部１１から与えられるパワーダウン信号ＰＤに基づいて、回路ブロック２０に供給する電源電圧ＶＤＤＶのオン／オフを制御するものである。カウンタ１３は、制御部１１から与えられるスタート信号ＳＴＡに基づいて、クロック信号ＣＬＫＩをカウントし、そのカウント値が所定の値になったときに、回路ブロック３０に対するリセット信号／ＲＳＴを解除するものである。またＯＲ１４は、制御部１１から与えられるストップ信号ＳＴＰに基づいて、回路ブロック２０に対するクロック信号ＣＬＫの制御を行うものである。
【０００６】
このようなＬＳＩでは、回路ブロック２０の動作が終了し、パワーダウン状態に入るためのパワーダウン要求信号／ＰＤＲＱがレベル“Ｈ”からレベル“Ｌ”に変化すると、制御部１１のストップ信号ＳＴＰが“Ｈ”となる。これにより、ＯＲ１４から出力されるクロック信号ＣＬＫが“Ｈ”に固定され、回路ブロック２０に対するクロック信号ＣＬＫの供給が停止される。
【０００７】
ストップ信号ＳＴＰが“Ｈ”になり、更に数クロックが経過した後、制御部１１から出力されるパワーダウン信号ＰＤが“Ｌ”から“Ｈ”に変化する。これにより、トランジスタ１２がオフ状態となり、回路ブロック２０に対する電源電圧ＶＤＤＶの供給が停止され、この回路ブロック２０はパワーダウン状態となる。
【０００８】
次に、回路ブロック２０に対する動作要求が発生すると、ＬＳＩ内部の他の回路から出力される復旧要求信号ＷＫＵＰが“Ｌ”から“Ｈ”に変化する。これにより、制御部１１から出力されるパワーダウン信号ＰＤ及びストップ信号ＳＴＰが“Ｌ”となる。また、スタート信号ＳＴＡは所定時間だけ“Ｈ”となり、その後“Ｌ”に戻る。
【０００９】
パワーダウン信号ＰＤが“Ｌ”となることにより、トランジスタ１２がオン状態となり、回路ブロック２０に対する電源供給が開始され、電源電圧ＶＤＤＶは徐々に上昇する。また、ストップ信号ＳＴＰが“Ｌ”となることにより、回路ブロック２０に対するクロック信号ＣＬＫの供給が開始される。
【００１０】
一方、スタート信号ＳＴＡが所定時間だけ“Ｈ”となることにより、カウンタ１３はリセットされ、リセット信号／ＲＳＴは“Ｌ”となる。これにより、回路ブロック２０はリセット状態となる。所定時間の経過後、スタート信号ＳＴＡが“Ｌ”に戻ると、カウンタ１３によるクロック信号ＣＬＫＩのカウントが開始される。そして、カウンタ１３のカウント値が所定の値になると、回路ブロック２０に対するリセット信号／ＲＳＴが“Ｈ”となる。これにより、リセット状態が解除され、回路ブロック２０は動作を開始する。
【００１１】
このように、回路ブロック２０に対する電源電圧ＶＤＤＶの供給開始から所定の時間が経過した後で、この回路ブロック２０のリセット状態を解除するようにしているので、ウエークアップ時の安定した動作が可能になっている。
【００１２】
【発明が解決しようとする課題】
しかしながら、従来のＬＳＩでは、次のような課題があった。
即ち、ウエークアップ時の電源電圧が安定するまでの時間を、カウンタ１３の固定値に依っている。この固定値は、回路ブロック２０の特性のばらつきを考慮し、確実に電源電圧が安定する時間を設定するようにしている。従って、実際に回路動作が可能となる電圧に達する時間に対して、十分過ぎるマージンを見込んだ値となっている。このため、復旧要求信号ＷＫＵＰが与えられてからの迅速な回路動作再開が困難であるという課題があった。
【００１３】
本発明は、前記従来技術が持っていた課題を解決し、復旧要求から迅速な回路動作再開が可能な省電力制御機能を有するＬＳＩを提供するものである。
【００１４】
【課題を解決するための手段】
前記課題を解決するために、本発明の半導体集積回路は、電源電圧が供給されると、動作クロック信号に基づき所定の動作を行って分周比信号を出力し、前記所定の動作の停止時には動作停止要求信号を出力する回路ブロックに対し、前記電源電圧の供給を制御する電源制御回路を有する半導体集積回路において、前記電源制御回路は、前記分周比信号に基づき、クロック信号を分周して前記動作クロック信号を生成し、前記回路ブロックに供給するクロック分周手段と、前記分周比信号に応じたレベルの基準電圧を生成して出力する基準電圧設定手段と、前記回路ブロックに供給される前記電源電圧と前記基準電圧とを比較して比較信号を出力する比較手段と、前記動作停止要求信号が入力されると、前記回路ブロックをリセットし、起動信号が入力されると、前記回路ブロックへの前記電源電圧の供給を制御すると共に前記クロック分周手段への前記クロック信号の供給を制御し、前記比較信号が入力されると、前記比較信号に基づき、前記回路ブロックに供給される前記電源電圧が前記基準電圧に到達する時点を監視して前記電源電圧が前記基準電圧に達した時点から所定の時間が経過した時に、前記回路ブロックに対する前記リセットを解除して前記回路ブロックを動作可能な状態に設定する監視手段とを備えている。
【００２４】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示すＬＳＩの構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００２５】
このＬＳＩは、動作状態に応じて省電力制御を行う電源制御回路１０Ａと、省電力の対象となる回路ブロック２０を有している。
【００２６】
電源制御回路１０Ａは、回路ブロック２０やＬＳＩ内の他の回路から与えられるパワーダウン要求信号／ＰＤＲＱ、ウエークアップ時の復旧要求信号ＷＫＵＰ及びこのＬＳＩ全体の動作の基準となるクロック信号ＣＬＫＩに基づいて、この回路ブロック２０に対する電源電圧ＶＤＤＶ、リセット信号／ＲＳＴ及び動作クロック信号であるクロック信号ＣＬＫを制御するものである。電源制御回路１０Ａは、クロック分周手段（例えば、レジスタ１７及び分周器１６）と、基準電圧設定手段（例えば、基準電圧部１８）と、比較手段（例えば、比較器１５）と、監視手段（例えば、制御部１１Ａ、カウンタ１３及び論理回路であるＯＲ１４）と、トランジスタ１５とで構成されている。
【００２７】
制御部１１Ａは、入力されるクロック信号ＣＬＫＩ、パワーダウン要求信号／ＰＤＲＱ、カウント完了信号ＴＯ、復旧要求信号ＷＫＵＰ及び比較信号ＣＭＰの状態とタイミングに従って、出力するパワーダウン信号ＰＤ、スタート信号ＳＴＡ及びストップ信号ＳＴＰの状態が決定されるステートマシンである。
【００２８】
制御部１１Ａは、回路ブロック２０が通常動作を行っている時、即ちパワーダウン要求信号／ＰＤＲＱが“Ｈ”のときに、パワーダウン信号ＰＤ、スタート信号ＳＴＡ及びストップ信号ＳＴＰを“Ｌ”にして出力する。また、制御部１１Ａは、パワーダウン要求信号／ＰＤＲＱが“Ｌ”になったときには、ストップ信号ＳＴＰを“Ｈ”とし、更に数クロックの経過後、パワーダウン信号ＰＤを“Ｈ”とするようになっている。
【００２９】
一方、回路ブロック２０がパワーダウン中、即ちパワーダウン信号ＰＤが“Ｈ”のときに、復旧要求信号ＷＫＵＰが“Ｈ”になると、制御部１１Ａは、パワーダウン信号ＰＤ及びストップ信号ＳＴＰを“Ｌ”にするようになっている。更に、その後、比較信号ＣＭＰが“Ｈ”になった時点で、制御部１１Ａは、スタート信号ＳＴＡを一定時間だけ“Ｈ”にするようになっている。
【００３０】
トランジスタ１２は、制御部１１Ａから出力されるパワーダウン信号ＰＤの“Ｌ”／“Ｈ”に対応して、回路ブロック２０に供給する電源電圧ＶＤＤＶのオン／オフを制御するスイッチである。カウンタ１３は、制御部１１Ａから与えられるスタート信号ＳＴＡが“Ｌ”から“Ｈ”へ変化したときに、リセット信号／ＲＳＴを設定し、このスタート信号ＳＴＡが“Ｈ”から“Ｌ”に変化したときに、クロック信号ＣＬＫＩのカウント動作を開始するものである。カウンタ１３は、カウント値が所定の値になったときに、カウント完了信号ＴＯを出力すると共に、回路ブロック２０に対するリセット信号／ＲＳＴを解除するものである。
【００３１】
ＯＲ１４は、制御部１１Ａから出力されるストップ信号ＳＴＰに基づいて、回路ブロック２０に対するクロック信号ＣＬＫの制御を行うものである。また、比較器１５は、トランジスタ１２を介して回路ブロック２０に供給される電源電圧ＶＤＤＶを、この回路ブロック２０が正常に動作できる基準電圧ＶＲＥＦと比較するものである。電源電圧ＶＤＤＶが基準電圧ＶＲＥＦに達しないときには、比較器１５から出力される比較信号ＣＭＰが“Ｌ”となり、電源電圧ＶＤＤＶが基準電圧ＶＲＥＦ以上になると、この比較信号ＣＭＰが“Ｈ”となるように設定されている。
【００３２】
図３は、図１の動作を示す信号波形図である。以下、この図３を参照しつつ、図１の動作を説明する。
図３に示すように、このＬＳＩ中の回路ブロック２０は、「動作中」、「パワーダウン準備中」、「パワーダウン中」及び「ウエークアップ中」の４つの動作モードを有している。
【００３３】
図３の時刻ｔ１において、「動作中」の回路ブロック２０の動作が終了すると、パワーダウン状態に入るためのパワーダウン要求信号／ＰＤＲＱが、“Ｈ”から“Ｌ”に変化する。これにより、「パワーダウン準備中」となり、制御部１１Ａから出力されるストップ信号ＳＴＰが“Ｈ”となって、ＯＲ１４から出力されるクロック信号ＣＬＫが“Ｈ”に固定され、回路ブロック２０に対するクロック信号ＣＬＫの供給が停止される。
【００３４】
時刻ｔ１から数クロックが経過した後、時刻ｔ２において、制御部１１Ａから出力されるパワーダウン信号ＰＤが“Ｌ”から“Ｈ”に変化し、スタート信号ＳＴＡが“Ｌ”から“Ｈ”に変化する。パワーダウン信号ＰＤが“Ｈ”となることにより、トランジスタ１２がオフ状態となり、回路ブロック２０に対する電源電圧ＶＤＤＶの供給が停止される。また、スタート信号ＳＴＡが“Ｈ”になることにより、カウンタ１３から出力されるリセット信号／ＲＳＴがセットされて“Ｌ”となる。これにより、回路ブロック２０は「パワーダウン中」となる。電源電圧ＶＤＤＶは、回路ブロック２０の電源回路の容量等により直ちに０Ｖとはならず、徐々に低下する。
【００３５】
時刻ｔ３において、電源電圧ＶＤＤＶが基準電圧ＶＲＥＦ以下に低下すると、比較器１５の比較信号ＣＭＰは“Ｌ”となる。
【００３６】
時刻ｔ４において、ＬＳＩ内部の他の回路から回路ブロック２０に対する動作要求が発生すると、復旧要求信号ＷＫＵＰが“Ｌ”から“Ｈ”に変化する。これにより、「ウエークアップ中」となり、制御部１１Ａから出力されるパワーダウン信号ＰＤ及びストップ信号ＳＴＰが“Ｌ”となる。
【００３７】
ストップ信号ＳＴＰが“Ｌ”となることにより、ＯＲ１４を介して回路ブロック２０に対するクロック信号ＣＬＫの供給が開始される。また、パワーダウン信号ＰＤが“Ｌ”となることにより、トランジスタ１２がオン状態となる。これにより、回路ブロック２０に対する電源供給が開始され、電源電圧ＶＤＤＶは徐々に上昇する。
【００３８】
時刻ｔ５において、電源電圧ＶＤＤＶが基準電圧ＶＲＥＦまで上昇すると、比較器１５の比較信号ＣＭＰは“Ｈ”となる。これにより、制御部１１Ａから出力されるスタート信号ＳＴＡが“Ｌ”となる。スタート信号ＳＴＡが“Ｌ”となることにより、カウンタ１３においてクロック信号ＣＬＫＩのカウントが開始される。
【００３９】
時刻ｔ６において、カウンタ１３のカウント値が所定の値になると、カウント完了信号ＴＯのパルスが出力されると共に、回路ブロック２０に対するリセット信号／ＲＳＴが“Ｈ”となる。これにより、回路ブロック２０はリセット状態が解除されて動作を開始し、「動作中」となる。
【００４０】
以上のように、この第１の実施形態のＬＳＩは、ウエークアップ中に回路ブロック２０に供給される電源電圧ＶＤＤＶを監視する比較器１５を有している。これにより、電源電圧ＶＤＤＶが基準電圧ＶＲＥＦに達した後、リセット信号／ＲＳＴを解除して回路ブロック２０を動作可能な状態にすることができ、迅速で確実なウエークアップ動作が可能になるという利点がある。
【００４１】
（第２の実施形態）
図４は、本発明の第２の実施形態を示すＬＳＩの構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００４２】
このＬＳＩは、図１中の電源制御回路１０Ａとは若干構成の異なる電源制御回路１０Ｂを有している。
【００４３】
この電源制御回路１０Ｂは、図１と同様の制御部１１Ａ、トランジスタ１２、カウンタ１３、ＯＲ１４及び比較器１５に加えて、分周器１６、レジスタ１７及び基準電圧部１８を新たに設けた構成となっている。
【００４４】
分周器１６は、ＯＲ１４から出力されるクロック信号を、レジスタ１７から与えられる分周比信号（例えば、分周比）ＤＩＶに基づいて分周し、回路ブロック２０に対するクロック信号ＣＬＫを生成するものである。レジスタ１７は、回路ブロック２０から与えられる分周比ＤＩＶを格納し、この分周比ＤＩＶを分周器１６と基準電圧部１８に与えるものである。基準電圧部１８は、レジスタ１７から与えられた分周比ＤＩＶに対応した基準電圧ＶＲＥＦを生成し、比較器１５に与えるものである。その他の構成は、図１と同様である。
【００４５】
このような電源制御回路１０Ｂでは、「動作中」に回路ブロック２０からレジスタ１７に分周比ＤＩＶが格納される。そして、レジスタ１７に格納された分周比ＤＩＶが、「ウエークアップ中」に分周器１６と基準電圧部１８に与えられる。これにより、「ウエークアップ中」に、回路ブロック２０には、通常動作時よりも低速のクロック信号ＣＬＫが与えられる。また、比較器１５には、低速のクロック信号ＣＬＫに対応して、通常動作時の基準電圧よりも低い基準電圧ＶＲＥＦが与えられる。
【００４６】
比較器１５に与えられる基準電圧ＶＲＥＦが、通常動作時よりも低い値に設定されているので、この比較器１５から出力される比較信号ＣＭＰは、回路ブロック２０の電源電圧ＶＤＤＶが所定の値に達する前に“Ｈ”となる。これにより、回路ブロック２０は、電源電圧ＶＤＤＶが所定の値に達する前に「動作中」に移行する。この時、クロック信号ＣＬＫは通常動作時よりも低速となっているので、回路ブロック２０ではこのクロック信号ＣＬＫに基づいて正常な動作が行われる。
【００４７】
以上のように、この第２の実施形態のＬＳＩは、ウエークアップ中に回路ブロック２０に供給される電源電圧ＶＤＤＶを、通常時よりも低下させた基準電圧ＶＲＥＦと比較するための基準電圧部１８を有している。また、ウエークアップ中に、通常時よりも低速なクロック信号ＣＬＫを回路ブロック２０に与える分周部１６を有している。これにより、回路ブロック２０を誤動作のおそれなく、より短時間で「動作中」に移行させることができるという利点がある。また、分周比ＤＩＶを任意に設定することができるので、所望の動作速度に応じて最適なウエークアップ時間を設定することができるという利点がある。
【００４８】
（第３の実施形態）
図５は、本発明の第３の実施形態を示すＬＳＩの構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００４９】
このＬＳＩは、図１中の電源制御回路１０Ａとは若干構成の異なる電源制御回路１０Ｃを有すると共に、図１中の回路ブロック２０に追加回路を設けた回路ブロック２０Ａを有している。
【００５０】
回路ブロック２０Ａは、通常の機能を有する回路に、電源電圧に応じて変化する遅延時間を測定するための遅延手段（例えば、疑似遅延回路）２１を追加したものである。疑似遅延回路２１は、電源制御回路１０Ａから与えられるクロック信号ＣＬＫを、そのまま折り返して出力するクロック信号ＣＬＫ０と、このクロック信号ＣＬＫを２段のインバータ２１ａ，２１ｂで遅延させたクロック信号ＣＬＫＤを出力するものである。
【００５１】
電源制御回路１０Ｃは、図１と同様の制御部１１Ａ、トランジスタ１２、カウンタ１３及びＯＲ１４の他、比較器１５に代えて遅延時間監視機能を有する比較部１９を設けた構成となっている。
【００５２】
比較部１９は、回路ブロック２０Ａの疑似遅延回路２１から出力される２つのクロック信号ＣＬＫ０，ＣＬＫＤの位相差に基づいて、この疑似遅延回路２１の遅延時間を測定し、その遅延時間が基準時間以内になったときに、比較信号ＣＰＭを“Ｈ”にするものである。
【００５３】
比較部１９は、２つのクロック信号ＣＬＫ０，ＣＬＫＤが与えられ、その位相差に応じたパルス幅を有するパルスＥＯを出力するＥＯＲ（排他的論理和ゲート）１９ａと、このパルスＥＯを積分する抵抗１９ｂ及びキャパシタ１９ｃと、積分された電圧ＶＩを基準電圧ＶＲＥＦと比較する比較器１９ｄとで構成されている。その他の構成は、図１と同様である。
【００５４】
このようなＬＳＩでは、「ウエークアップ中」に、回路ブロック２０Ａに供給される電源電圧ＶＤＤＶの上昇に従って、疑似遅延回路２１の動作速度が速くなる。これにより、クロック信号ＣＬＫ０，ＣＬＫＤの位相差が小さくなり、比較部１９のＥＯＲ１９ａから出力されるパルスＥＯのパルス幅が狭くなり、積分された電圧ＶＩが徐々に低下する。そして、電圧ＶＩが予め設定された基準電圧ＶＲＥＦ以下になると、比較部１９の比較器１９ｄから出力される比較信号ＣＭＰが“Ｈ”になる。その後の動作は、図１と同様である。
【００５５】
以上のように、この第３の実施形態のＬＳＩは、回路ブロック２０Ａ内の遅延時間（動作速度）を実際に測定するための疑似遅延回路２１と、比較部１９を有している。これにより、回路ブロック２０Ａの動作可能なタイミングを精度良く検出することが可能になり、ウエークアップ時間を更に短縮することができるという利点がある。
【００５６】
（第４の実施形態）
図６は、本発明の第４の実施形態を示すＬＳＩの構成図であり、図４及び図５中の要素と共通の要素には共通の符号が付されている。
【００５７】
このＬＳＩは、図５中の電源制御回路１０Ｃに、図４と同様の分周器１６、レジスタ１７及び基準電圧部１８を設けた電源制御回路１０Ｄを有している。即ち、ＯＲ１４から出力されるクロック信号は、分周器１６でレジスタ１７から与えられる分周比ＤＩＶによって分周され、クロック信号ＣＬＫとして回路ブロック２０Ａに与えられるようになっている。
【００５８】
また、比較部１９の比較器１９ｄには、分周比ＤＩＶに対応して基準電圧部１８で生成された基準電圧ＶＲＥＦが与えられるようになっている。その他の構成は、図５と同様である。
【００５９】
このようなＬＳＩでは、「ウエークアップ中」に、回路ブロック２０Ａには、通常動作時よりも低速のクロック信号ＣＬＫが与えられる。また、比較部１９には、低速のクロック信号ＣＬＫに対応して短い基準時間を設定するために、通常動作時の基準電圧よりも大きな基準電圧ＶＲＥＦが与えられる。
【００６０】
比較部１９に与えられる基準電圧ＶＲＥＦが、通常動作時よりも大きな値に設定されている。従って、比較部１９から出力される比較信号ＣＭＰは、回路ブロック２０Ａの動作速度が所定の値に達する前、即ち電源電圧ＶＤＤＶが所定の値に達する前に“Ｈ”となる。これにより、回路ブロック２０Ａは、電源電圧ＶＤＤＶが所定の値に達する前に「動作中」に移行する。この時、クロック信号ＣＬＫは通常動作時よりも低速となっているので、回路ブロック２０Ａではこのクロック信号ＣＬＫに基づいて正常な動作が行われる。その他の動作は、図５と同様である。
【００６１】
以上のように、この第４の実施形態のＬＳＩは、回路ブロック２０Ａの動作速度の検出用の基準電圧ＶＲＥＦを、クロック信号ＣＬＫの分周比ＤＩＶに対応して設定することができる基準電圧部１８を有している。これにより、クロック信号ＣＬＫに応じて、回路ブロック２０Ａの最短のウエークアップ時間を設定することができるという利点がある。
【００６２】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ） 電源制御回路１０Ａ〜１０Ｄに示した回路構成は一例であり、同様の機能を有する回路に置き換えることができる。
【００６３】
（ｂ） カウンタ１３は、クロック信号ＣＬＫＩをカウントして所定のタイミングを発生するようになっているが、カウンタ以外のタイミング回路を用いても良い。
【００６４】
（ｃ） 比較部１９は、遅延時間に基づくパルスＥＯのパルス幅を電圧ＶＩに変換して基準電圧ＶＲＥＦと比較しているが、例えばパルスＥＯのパルス幅を直接測定するような回路を用いても良い。
【００６５】
（ｄ） レジスタ１７に設定する分周比ＤＩＶは、回路ブロック２０から設定するようになっているが、ＬＳＩ内の他の回路から設定するようにしても良い。
【００６６】
【発明の効果】
本発明によれば、基準電圧設定手段により、分周比信号に応じたレベルの基準電圧が生成され、比較手段により、電源電圧と基準電圧とが比較され、監視手段の監視により、電源電圧が基準電圧に到達したときは、所定時間経過後、回路ブロックのリセットを解除して動作可能にするように構成されている。そのため、分周信号が通常より低速の動作を示しているときは、基準電圧は基準電圧設定手段によって低下させられるので通常より早いタイミングで回路ブロックの動作を開始することができるという効果がある。更に、分周比設定手段により、分周比を表す分周比信号を、任意に設定できるので、回路ブロックの動作速度に応じた分周比を設定することにより最適なウエークアップ時間を設定することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すＬＳＩの構成図である。
【図２】従来の省電力制御機能を有するＬＳＩの一例を示す構成図である。
【図３】図１の動作を示す信号波形図である。
【図４】本発明の第２の実施形態を示すＬＳＩの構成図である。
【図５】本発明の第３の実施形態を示すＬＳＩの構成図である。
【図６】本発明の第４の実施形態を示すＬＳＩの構成図である。
【符号の説明】
１０Ａ〜１０Ｄ 電源制御回路
１１Ａ 制御部
１２ トランジスタ
１３ カウンタ
１４ ＯＲ
１５ 比較器
１６ 分周器
１７ レジスタ
１８ 基準電圧部
１９ 比較部
２０，２０Ａ 回路ブロック
２１ 疑似遅延回路
Claims (5)
- 電源電圧が供給されると、動作クロック信号に基づき所定の動作を行って分周比信号を出力し、前記所定の動作の停止時には動作停止要求信号を出力する回路ブロックに対し、前記電源電圧の供給を制御する電源制御回路を有する半導体集積回路において、
前記電源制御回路は、
前記分周比信号に基づき、クロック信号を分周して前記動作クロック信号を生成し、前記回路ブロックに供給するクロック分周手段と、
前記分周比信号に応じたレベルの基準電圧を生成して出力する基準電圧設定手段と、
前記回路ブロックに供給される前記電源電圧と前記基準電圧とを比較して比較信号を出力する比較手段と、
前記動作停止要求信号が入力されると、前記回路ブロックをリセットし、起動信号が入力されると、前記回路ブロックへの前記電源電圧の供給を制御すると共に前記クロック分周手段への前記クロック信号の供給を制御し、前記比較信号が入力されると、前記比較信号に基づき、前記回路ブロックに供給される前記電源電圧が前記基準電圧に到達する時点を監視して前記電源電圧が前記基準電圧に達した時点から所定の時間が経過した時に、前記回路ブロックに対する前記リセットを解除して前記回路ブロックを動作可能な状態に設定する監視手段と、
を備えたことを特徴とする半導体集積回路。 - 前記クロック分周手段は、
前記回路ブロックから与えられる前記分周比信号を格納するレジスタと、
前記レジスタに格納された前記分周比信号に基づき、前記クロック信号を分周して前記動作クロック信号を生成する分周器と、
から構成されることを特徴とする請求項１記載の半導体集積回路。 - 前記監視手段は、
前記動作停止要求信号が入力されると、第１及び第２の論理レベルを有するスタート信号の前記第１の論理レベルを出力し、前記起動信号が入力されると前記回路ブロックへの前記電源電圧の供給を制御すると共にストップ信号を出力し、前記比較信号が入力されると、前記比較信号に基づき、前記回路ブロックに供給される前記電源電圧が前記基準電圧に到達する時点を監視して前記スタート信号の前記第２の論理レベルを出力する制御部と、
前記スタート信号の前記第１の論理レベルに基づき、前記回路ブロックをリセットし、前記スタート信号の前記第２の論理レベルに基づき、カウント動作を開始し、前記所定の時間が経過した時に前記回路ブロックに対する前記リセットを解除して前記回路ブロックを動作可能な状態に設定するカウンタと、
前記ストップ信号に基づき、前記クロック分周手段への前記クロック信号の供給を制御する論理回路と、
を有することを特徴とする請求項１又は２記載の半導体集積回路。 - 前記起動信号は、復旧要求信号であることを特徴とする請求項１〜３のいずれか１項に記載の半導体集積回路。
- 前記動作停止要求信号は、パワーダウン要求信号であることを特徴とする請求項１〜４のいずれか１項に記載の半導体集積回路。
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