JP4447112B2 - Ａｇｃ制御回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、単側波帯通信方式の復調におけるディジタル信号処理を用いたＡＧＣ制御回路に係り、特に回路規模の縮小が可能なＡＧＣ制御回路に関する。
【０００２】
【従来の技術】
単側波帯通信方式の無線通信では、受信した変調周波数に応じた増幅器の利得を調整するために、受信機にＡＧＣ（Automatic Gain Control）制御回路が設けられている。
【０００３】
図４は、従来のＡＧＣ制御回路の構成図である。従来のＡＧＣ制御回路は、直線増幅器１１と、帯域制限フィルタ１２と、検波処理回路１３と、低域通過フィルタ１４及び復調処理回路１５とで構成されている。図４のＡＧＣ制御回路を構成する各回路は、アナログ信号を取り扱うものである。
【０００４】
従来のＡＧＣ制御回路の動作について、図４を用いて説明する。
中間周波増幅部（図４では図示せず）において増幅された単側波帯変調波信号（以下、入力信号という）は、直線増幅器１１に入力され、所定の値にまで増幅された後、帯域制限フィルタ１２に入力され、所定の周波数帯域に制限される。直線増幅器１１に入力される時点では既に入力信号は周波数帯域の制限が行われているが、帯域制限フィルタ１２ではより収束された周波数帯域の制限が行われる。
【０００５】
帯域制限フィルタ１２において、所定の周波数帯域に制限された入力信号はそれぞれ、検波処理回路１３及び復調処理回路１５に入力される。復調処理回路１５に入力された入力信号は、復調処理が行われ、復調出力信号が出力される。
【０００６】
検波処理回路１３に入力された入力信号は、包絡線検波処理が行われ、低域通過フィルタ１４において包絡線が再生され、直流成分が抽出される。低域通過フィルタ１４において抽出された入力信号の直流成分は、ＡＧＣ制御電圧として直線増幅器１１に入力され、直線増幅器１１の増幅制御が行われる。
【０００７】
図４に示される通り、従来のＡＧＣ制御回路は、全てアナログ回路を用いた構成であった。
図５は、直線増幅器の増幅度及びＡＧＣ制御電圧の理想の特性を表した図である。ＡＧＣ制御回路に用いられる直線増幅器は、図５に示すように増幅度（単位ｄＢ）とＡＧＣ制御電圧（単位Ｖ）とが比例関係となる特性であることが望ましい。このような直線増幅器には、ＡＧＣ制御電圧を対数変換した値を入力することが制御上最適であるが、アナログ回路のみを用いて対数変換を行うことは容易ではない。またアナログ回路では、精度の誤差、経過年月による回路の劣化等により、回路の出力値の信頼性が維持できないという問題がある。
【０００８】
このような問題を解決するため、入力信号をデジタル変換し、デジタル信号処理によって対数変換したＡＧＣ制御電圧を出力するＡＧＣ制御回路が提案されている。
このようなＡＧＣ制御回路の一例として、平成６年１２月２２日公開の特開平６−３５０３６４号「自動利得制御回路」（出願人：沖電気工業株式会社、発明者：直井利道他）がある。
【０００９】
この従来技術は、増幅器において増幅されたアナログ入力信号の平均レベルを計算してデジタル変換させ、対数変換した平均レベル値と基準レベル値との差を積分することによりＡＧＣ制御電圧値を求め、アナログ変換したＡＧＣ制御電圧値を増幅器の制御に用いるＡＧＣ制御回路であり、アナログ入力信号の急激な変動にも対応できるものである。
【００１０】
【発明が解決しようとする課題】
しかしながら、上記従来のＡＧＣ制御回路では、基準レベル値又は積分計算のための係数をあらかじめ回路内で設定する必要があり、また積分計算処理部分の回路が複雑となるため、ＡＧＣ制御回路全体の規模が増大し、開発費用が増大するという問題点があった。
【００１１】
本発明は上記実情に鑑みて為されたもので、増幅器の制御を容易に精度よく行い、かつ回路規模を縮小できるＡＧＣ制御回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記従来例の問題点を解決するための本発明は、ＡＧＣ制御回路において、アナログ信号の中間周波信号を入力されるＡＧＣ制御電圧に基づいて増幅する増幅器と、増幅器で増幅された中間周波信号をデジタル信号に変換するアナログ／デジタル変換器と、アナログ／デジタル変換器で変換された中間周波信号を帯域制限する帯域制限フィルタと、帯域制限フィルタの出力結果に対して自乗処理を行う自乗処理手段と、自乗処理手段の出力結果を基に包絡線データを出力する低域通過フィルタと、低域通過フィルタから出力された包絡線データの値を判別し、判別結果に応じた対数変換処理を行い、対数変換処理の結果を出力する対数変換手段と、対数変換手段の出力結果をアナログ信号に変換し、ＡＧＣ制御電圧として増幅器に出力するデジタル／アナログ変換器とを設け、対数変換手段は、包絡線データの値を判定する入力値判定手段と、入力値判定手段において包絡線データの値が規定値以下と判定された場合、包絡線データの値に対して対数変換処理を行い、第１のオフセット値を対数変換処理結果に加算し、包絡線データの値が規定値より大きいと判定された場合、包絡線データの値を既定値で除算し、当該除算結果に第２のオフセット値を加算し、演算結果に対して対数変換処理を行い、第１のオフセット値を対数変換処理結果に加算する対数変換処理手段と、対数処理手段の出力結果をデジタル／アナログ変換器に出力する帰還信号出力手段とを有することを特徴としており、増幅器の制御を容易にかつ精度よく行うことができ、ＡＧＣ制御回路の規模を縮小することができる。
【００１３】
また、本発明のＡＧＣ制御回路において、対数変換処理手段は、予め各々の包絡線データの値に対応した対数変換値を格納したテーブルを備え、対数変換処理において当該テーブルを参照して対数変換値を取得するものであり、実際に対数変換計算を行う場合と比較して処理時間を低減でき、また演算回路規模を縮小することができるとともにテーブル数も大幅に削減できる。
【００１４】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら説明する。
尚、以下で説明する機能実現手段は、当該機能を実現できる手段であれば、どのような回路又は装置であっても構わず、また機能の一部又は全部をソフトウェアで実現することも可能である。更に、機能実現手段を複数の回路によって実現してもよく、複数の機能実現手段を単一の回路で実現してもよい。
【００１５】
本発明の実施の形態に係るＡＧＣ制御回路は、アナログ信号の中間周波信号を入力されるＡＧＣ制御電圧に基づいて増幅する増幅器と、増幅器で増幅された中間周波信号をデジタル信号に変換するアナログ／デジタル変換器と、アナログ／デジタル変換器で変換された中間周波信号を帯域制限する帯域制限フィルタと、帯域制限フィルタの出力結果に対して自乗処理を行う自乗処理手段と、自乗処理手段の出力結果を基に包絡線データを出力する低域通過フィルタと、低域通過フィルタから出力された包絡線データの値を判別し、判別結果に応じた対数変換処理を行い、対数変換処理の結果を出力する対数変換手段と、対数変換手段の出力結果をアナログ信号に変換し、ＡＧＣ制御電圧として増幅器に出力するデジタル／アナログ変換器を設けたものであり、これにより増幅器の制御を容易にかつ精度よく行うことができる。
【００１６】
また、本発明のＡＧＣ制御回路において、対数変換手段は、包絡線データの値を判定する入力値判定手段と、入力値判定手段において包絡線データの値が規定値以下と判定された場合、包絡線データの値に対して第１のオフセット値を加算し、包絡線データの値が規定値より大きいと判定された場合、包絡線データの値を既定値で除算し、当該除算結果に第２のオフセット値を加算し、各々の場合の演算結果に対して対数変換処理を行い、第３のオフセット値を対数変換処理結果に加算する対数変換処理手段と、対数処理手段の出力結果をデジタル／アナログ変換器に出力する帰還信号出力手段とを有するものであり、これによりＡＧＣ制御回路の規模を縮小することができる。
【００１７】
尚、請求項におけるに入力値判定手段は図１の入力値判定部２１に相当し、対数変換処理手段は対数変換処理部２２に、帰還信号出力手段は帰還信号出力処理部２３にそれぞれ相当する。
【００１８】
本発明の実施の形態のＡＧＣ制御回路の構成について、図１を用いて説明する。図１は、本発明の実施の形態に係るＡＧＣ制御回路の構成ブロック図である。
本発明の実施の形態に係るＡＧＣ制御回路は、直線増幅器１と、アナログ／デジタル（以下Ａ／Ｄと略する）変換器２と、帯域制限フィルタ３と、自乗処理手段４と、低域通過フィルタ５と、対数変換手段６と、復調処理手段７と、デジタル／アナログ（以下Ｄ／Ａと略する）変換器９、１０とで構成される。
【００１９】
ここで、帯域制限フィルタ３と、自乗処理手段４と、低域通過フィルタ５と、対数変換手段６と、復調処理手段７は、ＤＳＰ（デジタル信号処理用プロセッサ：Digital Signal Processor）８に集積されている。
【００２０】
本発明のＡＧＣ制御回路では、直線増幅器１と帯域制限フィルタ３との間にＡ／Ｄ変換器２を、検波処理手段に変えて自乗処理手段４を、低域通過フィルタ５の出力先に対数変換手段６とＤ／Ａ変換器９を、復調処理手段７の出力先にＤ／Ａ変換器１０を設けた点において従来のＡＧＣ制御回路と構成が異なっている。
【００２１】
さらに、対数変換手段６の構成について、図２を用いて説明する。図２は、本発明の実施の形態に係るＡＧＣ制御回路の対数変換手段６の構成ブロック図である。対数変換手段６は、入力値判定部２１と、対数変換部２２と、帰還信号出力部２３とで構成される。
ここで、入力値判定部２１には入力値の判定のための規定値が、対数変換処理部２２には対数変換処理のための第１、第２及び第３のオフセット値、除算既定値が記憶されている。
【００２２】
次に、本発明のＡＧＣ制御回路の動作について図を用いて説明する。
中間周波増幅部（図１では図示せず）より出力されたアナログ信号の単側波帯変調波信号（以下、入力信号という）は、直線増幅器１に入力され、入力信号に比例して所定の値にまで増幅される。
直線増幅器１で増幅された入力信号は、Ａ／Ｄ変換器２に入力されるとデジタル信号に変換される。デジタル信号に変換された入力信号は、以後ＤＳＰ８に入力され、デジタル信号処理が行われる。
【００２３】
ＤＳＰ８に入力された入力信号は、まず帯域制限フィルタ３で所定の周波数帯域に制限される。直線増幅器１に入力される時点では既に入力信号は周波数帯域の制限が行われているが、帯域制限フィルタ３ではより収束された周波数帯域の制限が行われる。
帯域制限フィルタ３で帯域制限された入力信号はそれぞれ、自乗処理手段４及び復調処理回路７に入力される。自乗処理手段４に入力された入力信号はＡＧＣ制御電圧の算出に、復調処理回路７に入力された入力信号は、復調出力の抽出にそれぞれ用いられる。
【００２４】
帯域制限フィルタ３で帯域制限された入力信号は、自乗処理手段４に入力されると、自乗処理による検波が行われる。入力信号はさらに低域通過フィルタ５に入力されると、高周波成分が除去され、入力信号の包絡線が抽出される。
低域通過フィルタ５で抽出された入力信号の包絡線データは、対数変換手段６に入力される。対数変換手段６では、条件別に包絡線データの対数変換が行われる。
【００２５】
図３は、対数変換手段６における対数変換処理のワークフロー図である。以下、図３を用いて、対数変換手段６における対数変換処理について説明する。なお、本発明のＡＧＣ制御回路では、入力値としてＤＳＰ８は１６ビットの、Ｄ／Ａ変換器９は８ビットのデジタルデータを扱うものとする。
低域通過フィルタ５から出力された包絡線データは、対数変換手段６の入力値判定部２１に入力され、包絡線データ値（以下、入力値という）の判定が行われる（ステップＳ１）。
【００２６】
上述した通り、ＤＳＰ８内では１６ビットのデジタルデータを扱うため、Ｄ／Ａ変換器９でアナログ変換を行わせるためには、対数変換手段６からの出力データを８ビット値に換算する必要がある。これらの点を考慮すると、入力値をＸとした場合、対数変換値の出力式は下式で表される。
１２７・（１／log₁₀255）・log₁₀Ｘ （１）
（１）式を用いて対数変換を行うにあたって、入力値Ｘのダイナミックレンジを広くとるため、対数変換部２２は入力値Ｘにオフセット値を加算してから対数変換を行う。
【００２７】
入力値判定部２１では、入力値の判定の規定値として５１１を設定しており、この規定値と入力値との比較結果を対数変換部２２に出力する。
入力値判定部２１において入力値Ｘが５１１以下と判定された場合、対数変換部２２は第１のオフセット値として０を加算、すなわち入力値Ｘをそのまま用いる（ステップＳ２）。
同様に入力値Ｘが５１２以上と判定された場合、対数変換部２２は入力値Ｘを除算既定値である２５６で除算し（ステップＳ３）、さらに第２のオフセット値として１２８を加算する（ステップＳ４）。
【００２８】
ステップ２又はステップＳ４における入力値Ｘに対するオフセット値の加算処理が行われると、対数変換部２２は（１）式を用いて対数変換を行い（ステップＳ５）、ステップＳ５における対数変換の結果に第３のオフセット値として１２８を加算し（ステップＳ６）、帰還信号出力部２３より対数変換部２２の処理結果を出力する。
【００２９】
上述した対数変換処理を行うことにより、入力値のダイナミックレンジが広くとれるため、本発明のＡＧＣ制御回路では、アナログ入力信号の急激な変動にも対応したＡＧＣ制御電圧を提供できる。
【００３０】
また、対数変換処理を行うにあたって、あらかじめ各々の入力値に対応した対数変換値を格納したテーブルを用意し、入力値が入力された時点で対応した対数変換値をテーブルから検索するような仕様にすることは、実際に対数変換計算を行う場合と比較して処理時間を低減でき、また演算回路規模を縮小できるため、実用的である。
【００３１】
この仕様において、入力値を１６ビットデータとして直接取り扱う場合、対数変換値のテーブルは６５５３６個必要となるが、上述した対数変換処理によれば５１２個で済む結果となり、必要となるテーブルの数を大幅に削減できる。
対数変換手段６において、対数変換値を格納したテーブルを参照する場合、テーブルとして対数変換値をあらかじめ格納したＤＳＰ８のメモリ領域を用いることが好適である。
【００３２】
本発明のＡＧＣ制御回路において、入力値判定部２１に記憶されている入力値判定のための規定値、対数変換処理部２２に記憶されている各オフセット値及び除算既定値は、入力信号の強度又は対数変換処理方法の変更等により、数値を変更してもよい。
また、これらの各パラメータは、ＤＳＰ８のメモリ領域に記憶してもよい。
【００３３】
対数変換手段６の帰還信号出力部２３から出力された対数変換後の入力信号は、Ｄ／Ａ変換器９に入力され、アナログ信号に変換される。Ｄ／Ａ変換器９でアナログ変換された入力信号は、直流成分として直線増幅器１に入力され、ＡＧＣ制御電圧として直線増幅器１の制御に用いられる。
【００３４】
一方、帯域制限フィルタ３で帯域制限された入力信号は、復調処理回路７において復調処理が行われ、復調データとしてＤ／Ａ変換器１０に入力される。復調データはＤ／Ａ変換器１０においてアナログ変換され、復調出力として他の処理系に出力される。
【００３５】
本発明のＡＧＣ制御回路において、入力信号のデジタル信号処理が行われるＤＳＰ８は、ＤＳＰだけでなく例えばＦＰＧＡ（Field Programmable Gate Array）やＡＳＩＣ（Application Specific Integrated Circuit）、他のゲートアレイや汎用ロジック用ＩＣなどを用いてもよい。
【００３６】
また、本発明に用いるフィルタとして、ヒルベルトフィルタ、バタワースフィルタなどの各種フィルタを用途、条件を考慮して選んで用いてもよい。
【００３７】
上述したように、本発明の実施の形態のＡＧＣ制御回路によれば、対数変換したＡＧＣ制御電圧を直線増幅器１の制御に用いることにより、入力信号の急激な変動にも対応して直線増幅器１を制御できる効果がある。
【００３８】
また、対数変換を行う部分をデジタル信号処理回路としたことにより、容易にかつ精度よくＡＧＣ制御電圧の対数変換を行える効果がある。ＡＧＣ制御回路の機器の構成、仕様によっては、ソフトウェア処理等によりＤＳＰのハードウェアの共用、例えば他の対数変換処理方法への移行も可能である。
【００３９】
特に本発明の実施の形態では、対数変換処理方法が簡単であり複雑な演算回路を必要としないため、対数変換手段６の回路規模を低減でき、ひいてはＡＧＣ制御回路全体の規模を低減できる効果がある。
【００４０】
【発明の効果】
本発明によれば、対数変換をデジタル信号処理回路によって行うことにより、ＡＧＣ制御電圧の対数変換を容易にかつ精度よく行える効果がある。
また、本発明によれば、対数変換手段が、入力信号の値を判定する入力判定手段と、入力判定手段の判定に基づいて入力値にオフセット値を加算して対数変換を行う対数変換処理手段と、対数変換処理手段の処理結果を出力する帰還信号出力手段とを備えることにより、対数変換手段の回路の規模を縮小でき、ひいてはＡＧＣ制御回路全体の規模を縮小できる効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るＡＧＣ制御回路の構成ブロック図である。
【図２】本発明の実施の形態に係るＡＧＣ制御回路の対数変換手段の構成ブロック図である。
【図３】本発明の実施の形態に係る対数変換手段における対数変換処理のワークフロー図である。
【図４】従来のＡＧＣ制御回路のブロック構成図である。
【図５】直線増幅器の増幅度とＡＧＣ制御電圧の関係を示したグラフである。
【符号の説明】
１、１１…直線増幅器、 ２…アナログ／デジタル変換器、 ３、１２…帯域制限フィルタ、 ４…自乗処理手段、 ５、１４…低域通過フィルタ、 ６…対数変換手段、 ７、１５…復調処理回路、 ８…デジタル信号処理用プロセッサ、 ９、１０…デジタル／アナログ変換器、 １３…検波処理手段、 ２１…入力値判定部、 ２２…対数変換処理部、 ２３…帰還信号出力部

Claims (3)

1. アナログ信号の中間周波信号を入力されるＡＧＣ制御電圧に基づいて増幅する増幅器と、
   前記増幅器で増幅された中間周波信号をデジタル信号に変換するアナログ／デジタル変換器と、
   前記アナログ／デジタル変換器で変換された中間周波信号を帯域制限する帯域制限フィルタと、
   前記帯域制限フィルタの出力結果に対して自乗処理を行う自乗処理手段と、
   前記自乗処理手段の出力結果を基に包絡線データを出力する低域通過フィルタと、
   前記低域通過フィルタから出力された包絡線データの値を判別し、判別結果に応じた対数変換処理を行い、対数変換処理の結果を出力する対数変換手段と、
   前記対数変換手段の出力結果をアナログ信号に変換し、前記ＡＧＣ制御電圧として前記増幅器に出力するデジタル／アナログ変換器とを設け、
   前記対数変換手段は、包絡線データの値を判定する入力値判定手段と、
   前記入力値判定手段において前記包絡線データの値が規定値以下と判定された場合、前記包絡線データの値に対して対数変換処理を行い、第１のオフセット値を対数変換処理結果に加算し、前記包絡線データの値が規定値より大きいと判定された場合、前記包絡線データの値を既定値で除算し、当該除算結果に第２のオフセット値を加算し、前記演算結果に対して対数変換処理を行い、第１のオフセット値を対数変換処理結果に加算する対数変換処理手段と、
   前記対数処理手段の出力結果をデジタル／アナログ変換器に出力する帰還信号出力手段とを有することを特徴とするＡＧＣ制御回路。
2. 前記対数変換処理手段は、予め各々の包絡線データの値に対応した対数変換値を格納したテーブルを備え、前記対数変換処理において当該テーブルを参照して対数変換値を取得することを特徴とする請求項１記載のＡＧＣ制御回路。
3. 帯域制限フィルタと、自乗処理手段と、低域通過フィルタと、対数変換手段は、デジタル信号処理用プロセッサを用いることを特徴とする請求項１又は請求項２に記載のＡＧＣ制御回路。

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