JP4472999B2 - 半導体集積回路の試験装置 - Google Patents

Description

この発明は、半導体集積回路（ＩＣ）の試験装置に関し、大規模化する半導体集積回路の試験を大容量のメモリを有する高性能なテスタ本体を使用せずに行う装置に関するものである。

半導体集積回路の試験には一般的にテスターと呼ばれる半導体試験装置が用いられている。半導体集積回路の生産工程では、この試験装置を用いて半導体集積回路の良品、不良品の判定を行っている。この良品、不良品の判定を高検出率で行う手法の一つとしてスキャンテストが一般的に知られている。

昨今の半導体集積回路は高集積化が著しく、スキャンテストに必要なテストパターン量は、増加の一途をたどっており、古い半導体試験装置では、これに必要な機能を有していない場合が多い。

また、この機能を有している場合でも、半導体試験装置でのスキャンテストパターンのロード時間は長く、結果、テスト時間は長くなり、テストコストが増加する傾向にある。

また、半導体集積回路の試験には、スキャンテスト以外にも、機能試験用のファンクション試験パターンもあり、スキャンパターンの増加により、１つの半導体試験装置に、スキャンパターンと機能試験パターンの両方をロードすることが、半導体試験装置のパターンメモリーの制限により困難になっている。

そこで、メモリ容量の限られた安価なテスタ本体によっても、例えばスキャン方式に代表される長大なシリアルパターンによるテストを行うことができ、特別にシリアルテスト専用オプション機能を必要としないテスト手法が提案されている（例えば、特許文献１参照）。

上記したテスト手法は、テストボード上の第１記憶部に被測定デバイスの試験用入力信号を記憶させ、テストボード上の第２記憶部に上記入力信号に対応して被測定デバイスが正常に動作した場合に出力する期待値信号を記憶させ、第１記憶部から被測定デバイスに試験用入力信号を入力し、被測定デバイスから出力される出力信号を第２記憶部の期待値信号と比較する。このように構成することで、テスタ本体が大容量パターンメモリを有していなくても、長大なパターンがテスト可能になる。
特開２００１−２４３０８７号公報

上記した特許文献１に記載のものは、不揮発性メモリーにスキャンデーターを記憶させスキャンテストを行うものであるが、不揮発性メモリーに対するアドレッシングについては詳細には記載されていない。

この発明は、半導体試験装置に、必要なスキャン試験回路がない場合でも、非常に簡潔な操作によりスキャン回路の半導体試験を行うことが出来る半導体集積回路の試験装置を適用することを目的とする。

この発明はかかる課題を解決するものであり、スキャン回路を内蔵した半導体集積回路の試験において、半導体試験装置に、必要なスキャン試験回路がない場合でも、必要なスキャン試験回路を不揮発性メモリーとカウンター回路で別途構成し、これを半導体試験装置から制御することにより、非常に簡潔な操作によりスキャン回路の半導体試験を可能にするものである。

即ち、この発明は、被試験半導体集積回路の試験用入力信号を記憶させた第１の不揮発性メモリーと、前記入力信号に対応して被試験半導体集積回路が正常に動作した場合に出力する期待値信号を記憶させた第２の不揮発性メモリーと、第２の不揮発性メモリーからの期待値信号と被試験半導体集積回路からの実際の出力信号を比較する比較部を設け、前記第１及び第２の不揮発性メモリーに記憶したデーターをカウンター回路により単調増加アドレッシングして読み出すことを特徴とする。

上記のように構成することで、半導体試験装置からは、単純な波形信号を繰り返し生成するだけで良く、これにより、そのままではスキャンテストに使用できない半導体試験装置を有効に利用することが可能になる。

また、膨大な量であるスキャンパターンを、予め半導体試験装置とは異なる不揮発性メモリーに格納しておきこれを使用することで、半導体試験装置にスキャンパターンをロードする必要が無くなり、半導体試験装置にロードされた機能試験用のファンクション試験パターンとの共存が可能になる。

更に、この結果、半導体試験装置の制御する総テストパターン量が減少し、テスト時間が短縮される。

また、この発明は、前記第１の不揮発性メモリーの複数のデーター出力をセレクター回路により任意に選択することで、多ビットの不揮発性メモリーデーター出力を１つのスキャンデーターにフォーミングすることを特徴とする。

また、この発明は、前記第２の不揮発性メモリーにスキャンマスクデーターを記憶させ、タイミング補正回路を備えて、スキャン出力比較結果信号の強制マスクが可能にしたことを特徴とする。

また、この発明は、前記第２の不揮発性メモリーにスキャン期待値データー、スキャンマスクデーターの両方を持たせ、半導体試験装置で必要な期待値データーを０もしくは１の固定論理とし、、同一期待値パターンを繰り返すだけでスキャン出力結果を判定することを特徴とする。

請求項１に記載の発明によれば、スキャン回路を内蔵した半導体集積回路の試験を、スキャン機能を有しない半導体試験装置にて、スキャンテストを実施する効果がある。また更に、半導体試験装置にロードされる機能試験パターン量を減らすことにより、半導体集積回路のテスト時間を短縮することができる。
また、不揮発性メモリ−を効率良く利用するために、複数のメモリービットを１つのスキャンデーターにまとめる機能であり、使用する不揮発性メモリーの容量を少なくすることができる。
更に、被試験半導体集積回路から出力されたスキャン出力を、不揮発性メモリーに格納されたスキャン期待値と比較した結果（パス／フェイル）信号に、強制的なマスク（判定結果の無視）を行うことができる。

請求項２に記載の発明によれば、不揮発性メモリーにスキャン期待値データーと、スキャンマスクデーターの両方を持たせることにより、これを制御する半導体試験装置に必要な期待値パターン量を減らすことが可能であり、テスト制御の容易性とテスト時間短縮することができる。

以下、この発明の実施形態につき図面を参照して説明する。図１は、この発明の試験装置におけるスキャン入力信号回路部の構成を示すブロック図、図２は、図１に示す回路の動作を示すタイミングチャートである。

半導体集積回路の試験には一般的にテスターと呼ばれる半導体試験装置が用いられている。この発明に用いられる半導体試験装置１は、一般的なテスターであり、この実施形態では、制御用のクロック信号と、出力データーの選択信号を生成し、これら信号をスキャン入力信号回路部２へ与える。

スキャン入力信号回路部２は、アドレス生成用カウンター回路２１，不揮発性メモリー２２、メモリー出力データ選択回路２３、メモリー出力データ成形回路２４、スキャン入力信号入力電圧レベル調整回路２５と、を備える。

不揮発性メモリー２２は、ＥＰＲＯＭ，ＥＥＰＲＯＭ，フラッシュメモリなどで構成され、スキャンパターン入力データが格納されている。この不揮発性メモリー２２は、アドレス生成用カウンター回路２１から与えられる単調増加アドレッシングによりアクセスされ、所定のスキャンデータ、この実施形態ではＤ０からＤ４のデータが出力される。

膨大なスキャンパターン入力データーは予め不揮発性メモリー２２に書きこまれているので、半導体試験装置１は制御用のクロック信号と、出力データーの選択する制御信号を生成し、アドレス生成用カウンター回路２１と、メモリー出力データ選択回路２３に与える。このため、数１０Ｍ（メガ）ベクターにおよぶ膨大なスキャーンパターンを、半導体試験装置１はわずか数パターンで制御できる。

表１は、制御パターンの例を示している。

半導体試験装置１は、上記の表１にパターンを繰り返す（パターン２〜５をＬＯＯＰ）だけでよい。このため、アドレス生成用カウンター回路２１により、不揮発性メモリー２２のアドレスは自動にインクリメントを継続する。尚、リセット信号はアドレス生成用カウンター回路２１をイニシャライズするために、最初に１回のみ実行する。

また、通常、半導体メモリーは多ビットのメモリー出力で構成されているため、１つのメモリー出力ビットを１つのスキャン入力に適用した場合、メモリー使用効率が悪くなる。かかる問題を解決するため、この発明では、複数のメモリービットをメモリー出力データー選択回路２３で選択し、これを次段のメモリー出力データー成型回路２４で波形生成することで、不揮発性メモリー２２を有効に利用している。例えば、８ビット１６Ｍのメモリーの場合、１ビットあたりは２Ｍしかないが、これを複数ビット重鎮することにより、メモリーの最大容量まで指標することが可能である。もちろん、１ビットだけで使用することも可能である。

この実施形態では、４ビットのメモリー出力［Ｄ０］［Ｄ１］［Ｄ２］［Ｄ３］を使用している。このために、半導体試験装置１から出力データー制御信号として、［Ｄ０選択信号］［Ｄ１選択信号］［Ｄ２選択信号］［Ｄ３選択信号］を発生させ、メモリー出力データー選択回路２３に与えている。メモリー出力データ選択回路２３は、出力データー制御信号に基づき、１クロック毎に［Ｄ０］［Ｄ１］［Ｄ２］［Ｄ３］が順次選択されるようにしている。この信号を次段の、メモリー出力データー成型回路２４で加算処理することで、［Ｄ０］［Ｄ１］［Ｄ２］［Ｄ３］が合成された信号波形を生成している（図２参照）。

この信号を、更に、次段のスキャン入力信号入力電圧レベル調整回路２５に与える。このスキャン入力信号入力電圧レベル調整回路２５で、被試験半導体集積回路４のスキャン入力として適切な電圧レベルにフォーミングし、被試験半導体集積回路４に与えている。

また、図２に示す例では、制御用クロック信号の４クロックで不揮発性メモリー２２の１アドレスをインクリメントさせている。このためには、制御用クロック信号で生成しているアドレス生成用カウンター回路２１の下位２ビットをはずし、３ビット目をメモリーアドレスの最下位ビットに割り振ることで容易に実現できる。

次に、被試験半導体集積回路４から出力されたスキャンアウト信号と、出力期待値とを比較するこの発明の試験装置における良否判定回路の構成例を図３に示す。

この良否判定回路３は、スキャン期待値データーと、スキャンマスクデーターとを格納する不揮発性メモリー３１と、スキャン期待値データー選択回路３２と、スキャンマスクデーター選択回路３３と、スキャン期待値データー成型回路３４と、スキャンマスクデーター成形回路３５、スキャン期待値信号タイミング調整回路３６と、スキャンマスク信号タイミング調整回路３７、スキャン結果判定回路３８、良否判定マスク回路３９と、を備える。

上記した不揮発性メモリー３１は、表２の期待値パターン例に示すように、期待値は、パターンを繰り返すだけでよい。このため、アドレス生成用カウンター回路２１により、不揮発性メモリー３１のアドレスは自動にインクリメントを継続する。

この実施形態での、スキャン期待値データー選択回路３２と、スキャンマスクデーター選択回路３３は、図１に示したメモリー出力データー選択回路２３と同様の機能を有する。即ち、半導体試験装置１から出力データー制御信号として、［Ｄ０選択信号］等を発生させ、データー選択回路３２、３３に与えている。出力データ選択回路３２は、出力データー制御信号に基づき、１クロック毎に［Ｄ０］［Ｄ１］［Ｄ２］［Ｄ３］が順次選択されるようにしている。この信号を次段の、スキャンデータ期待値データ生成回路３４で加算処理することで、［Ｄ０］［Ｄ１］［Ｄ２］［Ｄ３］が合成された信号波形を生成している。出力データ選択回路３３は、出力データー制御信号に基づき、１クロック毎に［Ｄ４］［Ｄ５］［Ｄ６］［Ｄ７］が順次選択されるようにしている。この信号を次段の、スキャンマスクデータ生成回路３５で加算処理することで、［Ｄ４］［Ｄ５］［Ｄ６］［Ｄ７］が合成された信号波形を生成している。

また、スキャン期待値データー成型回路３６と、スキャンマスクデーター成型回路３７は、図１に示したメモリー出力データー成型回路２４と同様の機能を有する。

半導体集積回路４から出力されるスキャン出力と、不揮発性メモリー３１から生成されたスキャン期待値データーとは、同期が取れていないので、このままでは２つの論理信号の比較は出来ない。この信号の同期を取る為に、スキャン期待値信号タイミング調整回路３６により、２つの信号のタイミングを同期させている。

この２つの信号の比較結果には、スキャンマスク信号により、任意に強制的マスクを行うことが可能である。この信号のタイミングを同期させる為に、スキャンマスク信号にもタイミング調整回路３７を設けている。

これらの回路構成により、被試験半導体集積回路４のスキャンテスト結果はスキャン出力期待値０／１に関わらず、常に決まった論理（ex. Ｐａｓｓ＝０，Ｆａｉｌ＝１）となり、この結果、半導体試験装置１で用意する期待値パターンは単純繰り返しパターンで実施できる。表２に示す例では、期待値は常に０であり、数１０Ｍパターンに及ぶスキャン期待値でも、この４パターンを半導体試験装置１のループ（ＬＯＯＰ）命令で単純に繰り返すだけで、試験が可能であるので、テストパターン数が少なくなり、制御が容易になる。

この発明の試験装置におけるスキャン入力信号回路部の構成を示すブロック図である。 図１に示す回路の動作を示すタイミングチャートである。 この発明の試験装置における良否判定回路の構成を示すブロック図である。

符号の説明

１ 半導体試験装置
２ スキャン入力信号回路部
３ 良否判定回路
４ 被試験半導体集積回路
２１ アドレス生成用カウンター回路
２２ 不揮発性メモリー
２３ メモリー出力データ選択回路
２４ メモリー出力データ成形回路
２５ スキャン入力信号入力電圧レベル調整回路
３１ 不揮発性メモリー
３２ スキャン期待値データー選択回路
３３ スキャンマスクデーター選択回路
３４ スキャン期待値データー成型回路
３５ スキャンマスクデーター成形回路
３６ スキャン期待値信号タイミング調整回路
３７ スキャンマスク信号タイミング調整回路
３８ スキャン結果判定回路３８、
３９ 良否判定マスク回路

Claims (2)

1. 被試験半導体集積回路の試験用入力信号を記憶させた第１の不揮発性メモリーと、前記入力信号に対応して被試験半導体集積回路が正常に動作した場合に出力する期待値信号を記憶させた第２の不揮発性メモリーと、第２の不揮発性メモリーからの期待値信号と被試験半導体集積回路からの実際の出力信号を比較する比較部とを備え、前記第１及び第２の不揮発性メモリーに記憶したデーターをカウンター回路により単調増加アドレッシングして読み出し、前記第１の不揮発性メモリーの複数のデーター出力をセレクター回路により任意に選択することで、多ビットの不揮発性メモリーデーター出力を１つのスキャンデーターにフォーミングする半導体集積回路の試験装置であって、更にタイミング補正回路を備えて、前記第２の不揮発性メモリーにスキャンマスクデーターを記憶させ、スキャン出力比較結果信号の強制マスクが可能にしたことを特徴とする半導体集積回路の試験装置。
2. 被試験半導体集積回路の試験用入力信号を記憶させた第１の不揮発性メモリーと、前記入力信号に対応して被試験半導体集積回路が正常に動作した場合に出力する期待値信号を記憶させた第２の不揮発性メモリーと、第２の不揮発性メモリーからの期待値信号と被試験半導体集積回路からの実際の出力信号を比較する比較部とを備え、前記第１及び第２の不揮発性メモリーに記憶したデーターをカウンター回路により単調増加アドレッシングして読み出し、前記第１の不揮発性メモリーの複数のデーター出力をセレクター回路により任意に選択することで、多ビットの不揮発性メモリーデーター出力を１つのスキャンデーターにフォーミングする半導体集積回路の試験装置であって、
   前記第２の不揮発性メモリーにスキャン期待値データー、スキャンマスクデーターの両方を持たせ、半導体試験装置で必要な期待値データーを０もしくは１の固定論理とし、同一期待値パターンを繰り返すだけでスキャン出力結果を判定することを特徴とする半導体集積回路の試験装置。

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