JP4492941B2 - 半導体集積回路、半導体集積回路設計方法および半導体集積回路設計システム - Google Patents

半導体集積回路、半導体集積回路設計方法および半導体集積回路設計システム Download PDF

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Description

本発明は、半導体集積回路、半導体集積回路設計方法および半導体集積回路設計システムに関する。
半導体集積回路の金属配線に電流が流れ続けると、エレクトロマイグレーションと呼ばれる金属原子輸送現象により、配線の断線や抵抗劣化が起こることが知られている。
エレクトロマイグレーションは、半導体集積回路の金属配線に電流が流れた際に、流れる電子と金属原子とが衝突した際の運動量交換により、金属原子が電子流方向に応力を受けて移動する現象である。この金属原子の移動によって、電子流の上流では空孔が蓄積され、大量に蓄積された空孔は、光学的に観察可能で物理的なボイドと呼ばれる穴を形成する。そして、このボイドがある程度の大きさに成長した配線では、電気的な導通が失われたり、配線抵抗が増加して信号の伝達に不具合が生じたりする等の問題が発生する。また、このエレクトロマイグレーションの加速要因は、電流密度と雰囲気温度であることが知られている。
エレクトロマイグレーションによる配線寿命低下に対し、これまでは、特に駆動電流の制限によって対応がなされてきた。そして、従来は、特開平７−２１２４６の段落０００２に記載されているように、配線の必要最小線幅は、流れる電流量に正比例して増加するように設計されていた。
この考え方を適用して、半導体基板にダマシン工法で配線を形成し、この配線に流れる電流に対する配線幅を配線の耐用年数が５年、１０年、１５年、２０年の各耐用年数に対して表したものが図３である。この図より、例えば配線幅Ｗ＝０．１μｍの配線に０．１ｍＡの電流を流す耐用年数１０年の配線の場合、０．２ｍＡの電流を流すときは配線の幅ＷをＷ＝０．２μｍに設計する必要があることがわかる。
特開平７−２１２４６号公報 段落０００２
以上のように設計された半導体集積回路は、電流の増加に正比例して配線幅を増加させていたために、大きな電流を流す場合チップ面積が大きくなるという課題があった。とくに配線の耐用年数が長く大電流の場合は非常に大きなチップ面積となるといった課題があった。
本発明によれば、電流ｉ１が流れる幅Ｗ１の第１配線と、電流ｉ２が流れる幅Ｗ２の第２配線とを有する半導体集積回路において、前記第１配線の前記幅Ｗ１と前記第２配線の前記幅Ｗ２とが、下記式
Figure 0004492941
で規定される関係を満たすことを特徴とする半導体集積回路が提供される。
この半導体集積回路において、第１配線および第２配線は、いずれも銅配線とすることができる。
また本発明によれば、半導体集積回路に含まれる配線の幅Ｗを決定するに際し、前記配線に流れる電流ｉの１／３乗と所定の係数とを乗算して得られる値を前記Ｗとすることを特徴とする半導体集積回路の設計方法が提供される。
また本発明によれば、電流ｉ１が流れる幅Ｗ１の第１配線と、電流ｉ２が流れる幅Ｗ２の第２配線とを有する半導体集積回路の設計方法であって、
下記式
Figure 0004492941
にしたがって、配線幅比Ｗ１／Ｗ２を決定するステップを含むことを特徴とする半導体集積回路の設計方法が提供される。
また本発明によれば、半導体集積回路に含まれる複数の配線の幅Ｗを決定するシステムであって、配線を特定する識別情報と、該識別情報に関連づけられた、前記配線に流れる電流値と、を含む配線情報を取得する配線情報取得部と、取得された配線情報に基づき、配線に流れる電流ｉの１／３乗と所定の係数とを乗算することにより、その配線の幅Ｗを決定する演算部と、を備えることを特徴とする半導体集積回路設計システムが提供される。
また本発明によれば、電流ｉ１が流れる幅Ｗ１の第１配線と、電流ｉ２が流れる幅Ｗ２の第２配線とを有する半導体集積回路の設計システムにおいて、配線を特定する識別情報と、該識別情報に関連づけられた、前記配線に流れる電流値と、を含む配線情報を取得する配線情報取得部と、取得された前記配線情報に基づき、下記式
Figure 0004492941
にしたがって、配線幅比Ｗ１／Ｗ２を決定する演算部と、を備えることを特徴とする半導体集積回路設計システムが提供される。
後述するように、本発明者は、配線幅Ｗは流れる電流の１／３乗に比例する値とすることでエレクトロマイグレーションに対し従来と同等の強度にすることができることを見出した。上記発明は、かかる新規な知見に基づきなされたものである。上述した本発明によれば、エレクトロマイグレーションを効果的に抑制しつつ配線幅を従来に比べて縮小することができる。
本発明によれば、エレクトロマイグレーションを効果的に抑制しつつ配線幅を従来に比べて縮小することができる。
半導体集積回路にダマシン工法にて形成した銅配線について、その配線に流れる電流密度に対する配線中に発生するボイドの成長速度の関係を本願発明者が調べた結果、ボイドの成長速度は、配線の幅に依存して図２（ａ）のようになった。
そして、このデータより配線幅を２乗してボイドの成長速度に掛けて電流密度に対してプロットすると、図２（ｂ）のように直線になることを見出した。このことより電流と配線幅の関係は次のように表すことができる。
Figure 0004492941
この式（１）より配線幅Ｗは流れる電流の１／３乗に比例する値とすることでエレクトロマイグレーションに対し従来と同等の強度にすることができることを見出した。
この関係を各耐用年数に対して表すと図１のようになり、この図より配線幅Ｗ＝０．１μｍの配線に０．１ｍＡの電流を流す耐用年数１０年の配線の場合、０．２ｍＡの電流を流すときは配線の幅ＷはＷ＝０．１２６μｍであればよいことがわかる。これより従来の０．２μｍに比べ大幅に配線幅を減少できることができる。
以下、本発明の好ましい実施の形態について、図面を参照して説明する。
図４は、本実施形態に係る半導体集積回路の概略構成を示す図である。図４に記載された回路は、半導体基板上に形成され、配線は銅ダマシン工法で形成した。
この回路における電流の流れは、前段回路１から出力された電流ｉ１が配線幅Ｗ１の分岐前配線２に流れ、次にこの電流が分岐して等しい長さの配線幅Ｗ２の分岐後配線３−１，３−２に同一の電流値の電流ｉ２が流れ、この各電流はそれぞれ後段回路４−１、４−２に流れるようになっている。
この回路の場合、従来の設計では電流ｉ１は電流ｉ２の２倍なので、配線幅Ｗ１はＷ２の２倍の幅で設計されていたが、本願発明では、式（１）を用いてＷ１、Ｗ２、ｉ１，ｉ２の関係を求めると、
Figure 0004492941
となり、
Ｗ１＝Ｗ２×２1/3となる。
ここで、Ｗ２を１とすると、Ｗ1＝約１．２６
となり、従来の設計値に比べ約３７％配線幅を減少できる。
以上のように、式（１）または（２）の演算を行い配線の幅を決定すれば、配線幅の縮小が可能となる。
図５は、上記半導体集積回路の配線幅を決定するシステムの機能ブロック図である。
入力部１０１（配線情報取得部）は、ユーザから入力された配線情報および演算パラメータを取得する。配線情報は、配線を特定する識別情報と、これに関連づけられた配線に流れる電流値とを含むものである。演算パラメータは、ユーザによって指定された定数であり、後述するように配線幅Ｗを決定する際に用いられる。
入力部１０１は、上記配線情報を配線情報記憶部１０４に格納する。
演算部１０２は、配線情報記憶部１０４にアクセスして配線情報を取得するとともに、演算用パラメータ記憶部１０５にアクセスして演算パラメータを取得し、これらに基づいて配線の幅Ｗを決定する。すなわち、配線に流れる電流ｉの１／３乗と、演算パラメータ（定数）とを乗算することにより、その配線の幅Ｗを決定する。演算対象となる半導体集積回路に含まれる複数の配線について上記の演算を順次行い、配線幅Ｗを決定していく。
出力部１０３は、決定された配線の幅Ｗを出力しユーザに提示する。
図６は、半導体集積回路の配線幅を決定するシステムの別の態様を示す図である。このシステムは、電流ｉ１が流れる幅Ｗ１の第１配線と、電流ｉ２が流れる幅Ｗ２の第２配線とを有する半導体集積回路の設計を行うものである。
入力部１０１は、ユーザから入力された配線情報を取得し、これを配線情報記憶部１０４に格納する。
演算部１０２は、配線情報記憶部１０４にアクセスして配線情報を取得し、これらに基づいて配線の幅Ｗを決定する。すなわち、
Figure 0004492941
にしたがって、配線幅比Ｗ１／Ｗ２を決定する。演算対象となる半導体集積回路に含まれる複数の配線について上記の演算を順次行い、配線幅比を決定していく。その後、各配線の配線幅比を満たすように配線幅の具体的な値を決定する。
出力部１０３は、以上のようにして決定された配線の幅Ｗを出力しユーザに提示する。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
たとえば、上記実施の形態で述べた方法により配線幅を決定する対象は、半導体集積回路の中の配線の縮小が必要な配線の部分のみに用いればよく、すべての配線に適用する必要はない。
電流値、配線幅および耐用年数の関係を示す図である。 配線幅とボイドの成長速度との関係を示す図である。 電流値、配線幅および耐用年数の関係を示す図である。 実施の形態に係る半導体集積回路の概略構成を示す図である。 実施の形態に係る半導体集積回路設計システムの構成を示す図である。 実施の形態に係る半導体集積回路設計システムの構成を示す図である。
符号の説明
１ 前段回路
２ 分岐前配線
３ 分岐後配線
４−１ 後段回路
４−２ 後段回路
１０１ 入力部
１０２ 演算部
１０３ 出力部
１０４ 配線情報記憶部
１０５ 演算用パラメータ記憶部

Claims (6)

  1. 電流ｉ１が流れる幅Ｗ１の第１配線と、電流ｉ２が流れる幅Ｗ２の第２配線とを有する半導体集積回路において、前記第１配線の前記幅Ｗ１と前記第２配線の前記幅Ｗ２とが、下記式
    Figure 0004492941
     で規定される関係を満たすことを特徴とする半導体集積回路。
  2. 請求項１に記載の半導体集積回路において、
    前記第１配線および前記第２配線が、いずれも銅配線であることを特徴とする半導体集積回路。
  3. 半導体集積回路に含まれる配線の幅Ｗを決定するに際し、前記配線に流れる電流ｉの１／３乗と所定の係数とを乗算して得られる値を前記Ｗとすることを特徴とする半導体集積回路の設計方法。
  4. 電流ｉ１が流れる幅Ｗ１の第１配線と、電流ｉ２が流れる幅Ｗ２の第２配線とを有する半導体集積回路の設計方法であって、
    下記式
    Figure 0004492941
     にしたがって、配線幅比Ｗ１／Ｗ２を決定するステップを含むことを特徴とする半導体集積回路の設計方法。
  5. 半導体集積回路に含まれる複数の配線の幅Ｗを決定するシステムであって、
    配線を特定する識別情報と、該識別情報に関連づけられた、前記配線に流れる電流値と、を含む配線情報を取得する配線情報取得部と、
    取得された配線情報に基づき、配線に流れる電流ｉの１／３乗と所定の係数とを乗算することにより、その配線の幅Ｗを決定する演算部と、
    を備えることを特徴とする半導体集積回路設計システム。
  6. 電流ｉ１が流れる幅Ｗ１の第１配線と、電流ｉ２が流れる幅Ｗ２の第２配線とを有する半導体集積回路の設計システムにおいて、
    配線を特定する識別情報と、該識別情報に関連づけられた、前記配線に流れる電流値と、を含む配線情報を取得する配線情報取得部と、
    取得された前記配線情報に基づき、下記式
    Figure 0004492941
     にしたがって、配線幅比Ｗ１／Ｗ２を決定する演算部と、
    を備えることを特徴とする半導体集積回路設計システム。
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