JP4502190B2 - レベルシフタ、レベル変換回路及び半導体集積回路 - Google Patents
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Description
本発明は、多電源の半導体集積回路に関し、電源投入時の出力バッファ誤作動を防止するレベルシフタ、レベル変換回路を備えた半導体集積回路に関する。
半導体集積回路、特にその大規模なタイプであるＬＳＩは、高集積微細プロセスの進展に伴う電圧耐量の減少や消費電力削減の必要性から、内部回路の電源電圧は低電圧化が進んでいる。一方、ＬＳＩの外部と接続される入出力端子の信号レベルは接続される相手の特性により多岐にわたるため、内部回路とは異なる電源電圧が必要となることが多い。
結果として、一つのＬＳＩに複数の電源電圧が供給されることになり、そのチップ上の異なる電源領域が接する部分には、信号レベルを変換するレベルシフタ（ＬＳ）と呼ばれる回路ユニットが必要となる。
図１はレベルシフタ（ＬＳ）を接続したレベル変換回路の概略構成例である。
ＶＤＤ２は２．５Ｖ電圧のＬＳＩ内部電源領域、ＶＤＤ３は３．３ＶのＬＳＩ外部電源領域、Ｄ＿Ｉｎはデータ入力端子、Ｄ＿Ｅｎはイネーブル制御入力端子、Ｄ＿Ｏｕｔは外部へのデータ出力端子を示す。なお、外部電源ＶＤＤ３の電圧は、内部電源ＶＤＤ２の電圧より高くなっている。
レベルシフタ（ＬＳ）１１、レベルシフタ（ＬＳ）１２は同一の回路構成を有し、後述の図２に示されている２．５Ｖ電源領域のＨｉｇｈ／Ｌｏｗ信号をシフトして、３．３Ｖ領域の信号にレベル変換してトライステートバッファ１３の入力へ供給する。
トライステートバッファ１３はその入力信号により、Ｈｉｇｈ／Ｌｏｗ／ハイインピーダンスのいずれかの出力状態に制御される。
ＶＤＤ２は２．５Ｖ電圧のＬＳＩ内部電源領域、ＶＤＤ３は３．３ＶのＬＳＩ外部電源領域、Ｄ＿Ｉｎはデータ入力端子、Ｄ＿Ｅｎはイネーブル制御入力端子、Ｄ＿Ｏｕｔは外部へのデータ出力端子を示す。なお、外部電源ＶＤＤ３の電圧は、内部電源ＶＤＤ２の電圧より高くなっている。
レベルシフタ（ＬＳ）１１、レベルシフタ（ＬＳ）１２は同一の回路構成を有し、後述の図２に示されている２．５Ｖ電源領域のＨｉｇｈ／Ｌｏｗ信号をシフトして、３．３Ｖ領域の信号にレベル変換してトライステートバッファ１３の入力へ供給する。
トライステートバッファ１３はその入力信号により、Ｈｉｇｈ／Ｌｏｗ／ハイインピーダンスのいずれかの出力状態に制御される。
図２はレベルシフタ（ＬＳ）の基本的回路構成である。
図２に示されるようにレベルシフタ（ＬＳ）は、インバータ２１、フリップフロップ部２２、バッファ２４を備えている。
インバータ２１は、レベルシフタ（ＬＳ）の入力端子Ｉｎに接続され、内部電源ＶＤＤ２から電圧ＶＤＤ２が印加されている。インバータ２１は、電源ＶＤＤ２と接地の間に直列に接続されたＰ型トランジスタとＮ型トランジスタを有しており、レベルシフタ（ＬＳ）の入力端子Ｉｎの信号を反転する。
フリップフロップ部２２は、入力端子Ｉｎに接続されたフリップフロップ部２２を備えている。フリップフロップ部２２には外部電源ＶＤＤ３から電圧ＶＤＤ３が印加されている。なお、外部電源ＶＤＤ３の電圧は、内部電源ＶＤＤ２の電圧より高くなっている。フリップフロップ部２２は、Ｐ型トランジスタ２０１及びＰ型トランジスタ２０２とを備えている。Ｐ型トランジスタ２０１及びＰ型トランジスタ２０２のソースは、電源ＶＤＤ３に接続され、ゲートはたすきがけ接続されている。Ｐ型トランジスタ２０１のドレインと接地の間には、Ｎ型トランジスタ２０３が設けられている。Ｎ型トランジスタ２０３のドレインは接続点２０７と、ソースはＧＮＤと、ゲートは入力端子Ｉｎと接続されている。Ｐ型トランジスタ２０２のドレインと接地の間には、Ｎ型トランジスタ２０５が設けられている。Ｎ型トランジスタ２０５のドレインは接続点２０８と、ソースはＧＮＤと、ゲートはインバータ２１の出力端子と接続されている。
バッファ２４は、２段のインバータを備え、フリップフロップ部２２の出力端子及び出力端子Ｏｕｔに接続されており、外部電源ＶＤＤ３から電圧ＶＤＤ３が印加されている。
図２に示されるようにレベルシフタ（ＬＳ）は、インバータ２１、フリップフロップ部２２、バッファ２４を備えている。
インバータ２１は、レベルシフタ（ＬＳ）の入力端子Ｉｎに接続され、内部電源ＶＤＤ２から電圧ＶＤＤ２が印加されている。インバータ２１は、電源ＶＤＤ２と接地の間に直列に接続されたＰ型トランジスタとＮ型トランジスタを有しており、レベルシフタ（ＬＳ）の入力端子Ｉｎの信号を反転する。
フリップフロップ部２２は、入力端子Ｉｎに接続されたフリップフロップ部２２を備えている。フリップフロップ部２２には外部電源ＶＤＤ３から電圧ＶＤＤ３が印加されている。なお、外部電源ＶＤＤ３の電圧は、内部電源ＶＤＤ２の電圧より高くなっている。フリップフロップ部２２は、Ｐ型トランジスタ２０１及びＰ型トランジスタ２０２とを備えている。Ｐ型トランジスタ２０１及びＰ型トランジスタ２０２のソースは、電源ＶＤＤ３に接続され、ゲートはたすきがけ接続されている。Ｐ型トランジスタ２０１のドレインと接地の間には、Ｎ型トランジスタ２０３が設けられている。Ｎ型トランジスタ２０３のドレインは接続点２０７と、ソースはＧＮＤと、ゲートは入力端子Ｉｎと接続されている。Ｐ型トランジスタ２０２のドレインと接地の間には、Ｎ型トランジスタ２０５が設けられている。Ｎ型トランジスタ２０５のドレインは接続点２０８と、ソースはＧＮＤと、ゲートはインバータ２１の出力端子と接続されている。
バッファ２４は、２段のインバータを備え、フリップフロップ部２２の出力端子及び出力端子Ｏｕｔに接続されており、外部電源ＶＤＤ３から電圧ＶＤＤ３が印加されている。
電源ＶＤＤ２、ＶＤＤ３から正しく電圧が供給されていれば、Ｎ型トランジスタ２０３、Ｎ型トランジスタ２０５の各ゲートには相補の信号が印加され、接続点２０７、接続点２０８の信号レベルも定まる。
例えば、入力端子Ｉｎの信号レベルがＨｉｇｈ（２．５Ｖ）である場合、Ｎ型トランジスタ２０３はＯＮ、Ｎ型トランジスタ２０５はＯＦＦとなり、接続点２０７はＬｏｗレベル、接続点２０８はＨｉｇｈレベルに移行する。更にゲートが接続点２０７につながっているＰ型トランジスタ２０２はＯＮ、ゲートが接続点２０８につながっているＰ型トランジスタ２０１はＯＦＦになることで、接続点２０８はＨｉｇｈ（３．３Ｖ）に定位する。接続点２０８のレベルはそのままバッファ２４を通じて出力端子Ｏｕｔへ伝達される。結果として入力端子ＩｎのＨｉｇｈ信号（２．５Ｖ）が信号レベル変換されて出力端子ＯｕｔのＨｉｇｈ信号（３．３Ｖ）へ出力され、全体としてレベルシフタ（ＬＳ）として機能することになる。
また、入力端子ＩｎにＬｏｗ信号（０Ｖ）を加えた場合では信号レベルは反転されるが同様の動作によって出力端子ＯｕｔにＬｏｗ信号（０Ｖ）が出力される。
ここで内部電源ＶＤＤ２への電源供給が絶たれて０Ｖになった場合を説明する。ＶＤＤ３だけが供給されてＶＤＤ２が遮断（ＯＦＦ）されることは、システムの電源投入手順や多電源回路の使用、更にはシステムの故障などで短時間（ｍＳｅｃオーダ）から長時間にわたり容易に起こりうる。
内部電源ＶＤＤ２の電圧ＶＤＤ２が０Ｖの場合、その回路系統からの信号も０Ｖ又は０Ｖに近い低レベルまで低下する。図２の回路ではＮ型トランジスタ２０３、Ｎ型トランジスタ２０５の各ゲート電圧は低レベルになり、両方ともＯＦＦになる。接続点２０７、接続点２０８の信号レベルは前述したようにたすきがけ接続されたＰ型トランジスタ２０１、Ｐ型トランジスタ２０２で形成されるフリップフロップ回路の作用で反転した状態で安定するようにできており、この状態では各接続点ともＨｉｇｈ又はハイインピーダンスの不安定状態となり、出力端子Ｏｕｔの出力信号レベルも定まらない状態になる。図１のレベルシフタ（ＬＳ）１１、レベルシフタ（ＬＳ）１２がこのような状態になると、外部への出力端子Ｄ＿Ｏｕｔからシステム設計上想定されない誤信号が出力され、それが接続された他のシステムへも障害の及ぶ可能性がある。
これらの不具合対策として、内部電圧低下をセンスしてレベルシフタ（ＬＳ）内部の状態をリセットすることで出力端子の安定化を実現した例が知られている（特許文献１参照）。
図３は、図２のレベルシフタ（ＬＳ）に上記従来例を適用した例である。
図３のレベルシフタ（ＬＳ）は、インバータ３１、フリップフロップ部３２、インバータ３３、バッファ３４を備えている。
インバータ３１は、レベルシフタ（ＬＳ）の入力端子Ｉｎに接続され、内部電源ＶＤＤ２から電圧ＶＤＤ２が印加されている。インバータ３１は、電源ＶＤＤ２と接地の間に直列に接続されたＰ型トランジスタとＮ型トランジスタを有しており、レベルシフタ（ＬＳ）の入力端子Ｉｎの信号を反転する。なお、外部電源ＶＤＤ３の電圧は、内部電源ＶＤＤ２の電圧より高くなっている。
フリップフロップ部３２は、入力端子Ｉｎに接続されたフリップフロップを備えている。フリップフロップ部３２には外部電源ＶＤＤ３から電圧ＶＤＤ３が印加されている。フリップフロップ部３２は、Ｐ型トランジスタ３０１及びＰ型トランジスタ３０２とを備えている。Ｐ型トランジスタ３０１及びＰ型トランジスタ３０２のソースは、電源ＶＤＤ３に接続され、ゲートはたすきがけ接続されている。Ｐ型トランジスタ３０１のドレインと接地の間には、Ｎ型トランジスタ３０３が設けられている。Ｎ型トランジスタ３０３のドレインは接続点３０７と、ソースはＧＮＤと、ゲートは入力端子Ｉｎと接続されている。Ｐ型トランジスタ３０２のドレインと接地の間には、Ｎ型トランジスタ３０５及びＮ型トランジスタ３０６が設けられている。Ｎ型トランジスタ３０５のドレインは接続点３０８と、ソースはＧＮＤと、ゲートはインバータ３１の出力端子と接続されている。Ｎ型トランジスタ３０６のドレインは接続点３０８と、ソースはＧＮＤと、ゲートはインバータ３３の出力端子と接続されている。
インバータ３３には、外部電源ＶＤＤ３から電圧ＶＤＤ３が印加されており、電圧ＶＤＤ２のレベルをセンスする。
図３のインバータ３３の詳細を図４に示す。図４は内部電源ＶＤＤ２のレベルを検知して、レベルシフタ（ＬＳ）をリセットするＮ型トランジスタをＯＮ／ＯＦＦ制御するインバータで、それ自身がレベルシフタ（ＬＳ）とヒステリシス特性を備える。
バッファ３４は、２段のインバータを備え、フリップフロップ部３２の出力端子及び出力端子Ｏｕｔに接続されており、外部電源ＶＤＤ３から電圧ＶＤＤ３が印加されている。
図３のレベルシフタ（ＬＳ）は、インバータ３１、フリップフロップ部３２、インバータ３３、バッファ３４を備えている。
インバータ３１は、レベルシフタ（ＬＳ）の入力端子Ｉｎに接続され、内部電源ＶＤＤ２から電圧ＶＤＤ２が印加されている。インバータ３１は、電源ＶＤＤ２と接地の間に直列に接続されたＰ型トランジスタとＮ型トランジスタを有しており、レベルシフタ（ＬＳ）の入力端子Ｉｎの信号を反転する。なお、外部電源ＶＤＤ３の電圧は、内部電源ＶＤＤ２の電圧より高くなっている。
フリップフロップ部３２は、入力端子Ｉｎに接続されたフリップフロップを備えている。フリップフロップ部３２には外部電源ＶＤＤ３から電圧ＶＤＤ３が印加されている。フリップフロップ部３２は、Ｐ型トランジスタ３０１及びＰ型トランジスタ３０２とを備えている。Ｐ型トランジスタ３０１及びＰ型トランジスタ３０２のソースは、電源ＶＤＤ３に接続され、ゲートはたすきがけ接続されている。Ｐ型トランジスタ３０１のドレインと接地の間には、Ｎ型トランジスタ３０３が設けられている。Ｎ型トランジスタ３０３のドレインは接続点３０７と、ソースはＧＮＤと、ゲートは入力端子Ｉｎと接続されている。Ｐ型トランジスタ３０２のドレインと接地の間には、Ｎ型トランジスタ３０５及びＮ型トランジスタ３０６が設けられている。Ｎ型トランジスタ３０５のドレインは接続点３０８と、ソースはＧＮＤと、ゲートはインバータ３１の出力端子と接続されている。Ｎ型トランジスタ３０６のドレインは接続点３０８と、ソースはＧＮＤと、ゲートはインバータ３３の出力端子と接続されている。
インバータ３３には、外部電源ＶＤＤ３から電圧ＶＤＤ３が印加されており、電圧ＶＤＤ２のレベルをセンスする。
図３のインバータ３３の詳細を図４に示す。図４は内部電源ＶＤＤ２のレベルを検知して、レベルシフタ（ＬＳ）をリセットするＮ型トランジスタをＯＮ／ＯＦＦ制御するインバータで、それ自身がレベルシフタ（ＬＳ）とヒステリシス特性を備える。
バッファ３４は、２段のインバータを備え、フリップフロップ部３２の出力端子及び出力端子Ｏｕｔに接続されており、外部電源ＶＤＤ３から電圧ＶＤＤ３が印加されている。
内部電源ＶＤＤ２の電圧ＶＤＤ２が正常に供給されている場合は、インバータ３３の出力はＬｏｗとなり、リセット用のＮ型トランジスタ３０６はＯＦＦとなるため、ＤＣ的にはＮ型トランジスタ３０６は無い状態と同等である。よってＰ型トランジスタ３０１、Ｐ型トランジスタ３０２と、各たすきがけ接続点３０７、接続点３０８に接続されたＮ型トランジスタ３０３、Ｎ型トランジスタ３０５、及び入力信号のレベルを反転するインバータ３１により、図２のレベルシフタ（ＬＳ）と同様に動作をする。電源ＶＤＤ２の電圧ＶＤＤ２が絶たれると、Ｎ型トランジスタ３０３、Ｎ型トランジスタ３０５はＯＦＦとなる。一方、入力がＶＤＤ２に接続されていてその信号レベルがＬｏｗになったインバータ３３の出力はＨｉｇｈになり、リセット用のＮ型トランジスタ３０６はＯＮになる。同トランジスタでＧＮＤにクランプされた接続点３０８の信号レベルはＬｏｗとなり、出力端子ＯｕｔもＬｏｗに固定される。
リセット用のＮ型トランジスタ３０６のドレインはバッファ３４の入力である接続点３０８に接続され、電源ＶＤＤ２が絶たれてリセットされた際の出力端子Ｏｕｔの出力信号レベルはＬｏｗにしかならない。このレベルシフタ（ＬＳ）を図１のレベル変換回路に適用した場合、内部電源ＶＤＤ２が絶たれると、Ｄ＿Ｉｎ、Ｄ＿Ｅｎ信号はレベルシフタ（ＬＳ）を介してＬｏｗレベル固定となり、出力信号Ｄ＿Ｏｕｔはハイインピーダンスにしかならない。ＬＳＩの用途によっては、内部電源を断たれた際にはＬｏｗレベルにＬＳＩの用途によっては、内部電源を断たれた際にはＬｏｗレベルにしたい要求もあり、その場合にはＰｕｌｌ Ｄｏｗｎ抵抗の追加等のＬＳＩ外部での対策が必要となる。
また、ＡＣ特性を重要視する用途において、レベルシフタ（ＬＳ）としてＬｏｗからＨｉｇｈ又はＨｉｇｈからＬｏｗに状態遷移する際の過渡特性が同等にするためには、接続点３０７、接続点３０８に接続されているトランジスタ等の寄生容量は同じであることが必要であるが、リセット用のＮ型トランジスタ３０６のドレイン寄生容量はそのバランスを損なうことになる。
以上のことから、公知特許の対策では、内部電源が断たれた際のレベルシフタ（ＬＳ）のリセット状態設定に制約があり、なおかつレベルシフタ（ＬＳ）としてのＡＣ特性がアンバランスになるという問題がある。
本発明の目的は、多電源の半導体集積回路に関し、電源投入時の出力バッファ誤動作を防止するレベルシフタ（ＬＳ）を提供することである。
本発明の他の目的は、通常電源供給時の各バッファの電気的機能、特性はもとより、その大きさ、バッファ外形も全く同じでありながら、内部電源ＯＦＦ時には各外部端子を異なる状態に固定することが可能なレベルシフタ（ＬＳ）を提供することである。
本発明の他の目的は、ＬＳＩ設計者がそのフロアプラン検討において制約されることなく端子配置が可能であるレベルシフタ（ＬＳ）を提供することである。
本発明の他の目的は、電源異常時には端子毎に予め意図した状態になるように設定することが可能であるレベルシフタ（ＬＳ）を提供することである。
本発明の他の目的は、電源投入時又は集積回路内部の低電圧電源供給がＯＦＦになった場合に、外部からの制御信号に依存することなく、内部集積回路の配線接続の設定により、その出力端子の状態を適宜Ｈｉｇｈ、Ｌｏｗ又はハイインピーダンスに固定できることを特徴とするレベルシフタ（ＬＳ）を提供することである。
本発明の他の目的は、１チップ上で各出力端子をＨｉｇｈ、Ｌｏｗ又はハイインピーダンスの３つの内いずれかの状態を個別に設定し、異なる設定の端子を混在させることのできるレベルシフタ（ＬＳ）を提供することである。
本発明の他の目的は、トランジスタの寄生容量やリーク電流をバランスさせることが可能であるレベルシフタ（ＬＳ）を提供することである。
本発明の他の目的は、通常電源供給時の各バッファの電気的機能、特性はもとより、その大きさ、バッファ外形も全く同じでありながら、内部電源ＯＦＦ時には各外部端子を異なる状態に固定することが可能なレベルシフタ（ＬＳ）を提供することである。
本発明の他の目的は、ＬＳＩ設計者がそのフロアプラン検討において制約されることなく端子配置が可能であるレベルシフタ（ＬＳ）を提供することである。
本発明の他の目的は、電源異常時には端子毎に予め意図した状態になるように設定することが可能であるレベルシフタ（ＬＳ）を提供することである。
本発明の他の目的は、電源投入時又は集積回路内部の低電圧電源供給がＯＦＦになった場合に、外部からの制御信号に依存することなく、内部集積回路の配線接続の設定により、その出力端子の状態を適宜Ｈｉｇｈ、Ｌｏｗ又はハイインピーダンスに固定できることを特徴とするレベルシフタ（ＬＳ）を提供することである。
本発明の他の目的は、１チップ上で各出力端子をＨｉｇｈ、Ｌｏｗ又はハイインピーダンスの３つの内いずれかの状態を個別に設定し、異なる設定の端子を混在させることのできるレベルシフタ（ＬＳ）を提供することである。
本発明の他の目的は、トランジスタの寄生容量やリーク電流をバランスさせることが可能であるレベルシフタ（ＬＳ）を提供することである。
以下に、［発明を実施するための最良の形態］で使用される番号を括弧付きで用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
図５のレベルシフタ回路は、第１電源の電圧範囲の第１信号を受信して第２の電源の電圧範囲の出力信号を出力するフリップフロップ部（５２）を具備する。
フリップフロップ部（５２）は、第１と第２のＦＥＴ（５０１）（５０２）を有し、第１と第２のＦＥＴ（５０１）（５０２）のゲートがたすきがけ接続されたたすきがけ回路と、第２のＦＥＴ（５０２）のゲートをトリガするように並列に設けられ、第１信号と第２信号がそれぞれ供給される第１のトリガ用ＦＥＴ（５０３）と第２のトリガ用ＦＥＴ（５０４）と、第１のＦＥＴ（５０１）のゲートをトリガするように並列に設けられ、第３信号と第４信号がそれぞれ供給される第３のトリガ用ＦＥＴ（５０５）と第４のトリガ用ＦＥＴ（５０６）とを具備する。
第１電源がオンのとき、第２信号と第４信号は第２と第４のトリガ用ＦＥＴ（５０４）（５０６）をトリガしない。第３信号は第１信号の反転信号であり、出力信号に対応するレベルシフト出力信号を出力する。
フリップフロップ部（５２）は、第１と第２のＦＥＴ（５０１）（５０２）を有し、第１と第２のＦＥＴ（５０１）（５０２）のゲートがたすきがけ接続されたたすきがけ回路と、第２のＦＥＴ（５０２）のゲートをトリガするように並列に設けられ、第１信号と第２信号がそれぞれ供給される第１のトリガ用ＦＥＴ（５０３）と第２のトリガ用ＦＥＴ（５０４）と、第１のＦＥＴ（５０１）のゲートをトリガするように並列に設けられ、第３信号と第４信号がそれぞれ供給される第３のトリガ用ＦＥＴ（５０５）と第４のトリガ用ＦＥＴ（５０６）とを具備する。
第１電源がオンのとき、第２信号と第４信号は第２と第４のトリガ用ＦＥＴ（５０４）（５０６）をトリガしない。第３信号は第１信号の反転信号であり、出力信号に対応するレベルシフト出力信号を出力する。
図５のレベルシフタ回路は、第１信号を反転して第３信号を出力する第１インバータ（５１）と、第１電源がオンしているか否かを検出して第２の信号又は第４信号を出力する第２インバータ（５３）とを更に具備する。
第１から第４のトリガ用ＦＥＴ（５０３）（５０４）（５０５）（５０６）はＮチャンネルＭＯＳＦＥＴである。
第２インバータ（５３）は、第１電源がオンしているとき、低レベルの第２信号を出力し、第１電源がオフしているとき、高レベルの第２信号を出力し、第４のトリガ用ＦＥＴ（５０６）のゲートは接地されている。
第２インバータ（５３）は、第１電源がオンしているとき、低レベルの第２信号を出力し、第１電源がオフしているとき、高レベルの第２信号を出力し、第４のトリガ用ＦＥＴ（５０６）のゲートは接地されている。
また、図５の第２のＦＥＴ（５０４）と第４のトリガ用ＦＥＴ（５０６）のゲートの接続状態を入れ替えると図６のレベルシフタ回路になる。図６のレベルシフタ回路について説明する。
第１から第４のトリガ用ＦＥＴ（６０３）（６０４）（６０５）（６０６）はＮチャンネルＭＯＳＦＥＴである。
第２インバータ（６３）は、第１電源がオンしているとき、低レベルの第４信号を出力し、第１電源がオフしているとき、高レベルの第４信号を出力し、第２のトリガ用ＦＥＴ（６０４）のゲートは接地されている。
第１から第４のトリガ用ＦＥＴ（６０３）（６０４）（６０５）（６０６）はＮチャンネルＭＯＳＦＥＴである。
第２インバータ（６３）は、第１電源がオンしているとき、低レベルの第４信号を出力し、第１電源がオフしているとき、高レベルの第４信号を出力し、第２のトリガ用ＦＥＴ（６０４）のゲートは接地されている。
また、図７Ａのレベル変換回路は、第１レベルシフタ（７１）としての、図６に記載のレベルシフタ回路と、第２レベルシフタ（７２）としての、図５に記載のレベルシフタ回路と、トライステートバッファ（７３）とを具備する。
第１レベルシフタ（７１）は、データ信号を第１信号として入力し、レベルシフト出力信号をバッファデータ入力信号として出力し、第２レベルシフタ（７２）は、イネーブル信号を第１信号として入力し、レベルシフト出力信号をバッファイネーブル信号として出力する。
トライステートバッファ（７３）は、第１電源がオフのとき、低レベルに固定される。
第１レベルシフタ（７１）は、データ信号を第１信号として入力し、レベルシフト出力信号をバッファデータ入力信号として出力し、第２レベルシフタ（７２）は、イネーブル信号を第１信号として入力し、レベルシフト出力信号をバッファイネーブル信号として出力する。
トライステートバッファ（７３）は、第１電源がオフのとき、低レベルに固定される。
また、図８Ａのレベル変換回路は、第１レベルシフタ（８１）としての、図６に記載のレベルシフタ回路と、第２レベルシフタ（８２）としての、図６に記載のレベルシフタ回路と、トライステートバッファ（８３）とを具備する。
第１レベルシフタ（８１）は、データ信号を第１信号として入力し、レベルシフト出力信号をバッファデータ入力信号として出力し、第２レベルシフタ（８２）は、イネーブル信号を第１信号として入力し、レベルシフト出力信号をバッファイネーブル信号として出力する。
トライステートバッファ（８３）は、第１電源がオフのとき、ハイインピーダンス（Ｈｉ−Ｚ）に固定される。
第１レベルシフタ（８１）は、データ信号を第１信号として入力し、レベルシフト出力信号をバッファデータ入力信号として出力し、第２レベルシフタ（８２）は、イネーブル信号を第１信号として入力し、レベルシフト出力信号をバッファイネーブル信号として出力する。
トライステートバッファ（８３）は、第１電源がオフのとき、ハイインピーダンス（Ｈｉ−Ｚ）に固定される。
図９Ａのレベル変換回路は、データ信号とイネーブル信号が供給されるＮＡＮＤゲート（９０１）と、前記イネーブル信号が供給される第３インバータ（９０３）と、前記データ信号と前記第３インバータ（９０３）の出力信号が供給されるＮＯＲゲート（９０２）と、前記ＮＡＮＤゲート（９０１）の出力信号が前記第１信号として供給される第１レベルシフタ（９１）としての、図６に記載のレベルシフタ回路と、前記ＮＯＲゲート（９０２）の出力信号が前記第１信号として供給される第２レベルシフタ（９２）としての、図６に記載のレベルシフタ回路と、前記第１レベルシフタの出力信号がゲートに供給されるＰチャンネルＭＯＳＦＥＴ（９０４）と、前記第２レベルシフタの出力信号がゲートに供給され、ソースを接地し、ドレインを前記ＰチャンネルＭＯＳＦＥＴ（９０４）のドレインと接続し、その接続点から当該レベル変換回路の出力信号が出力されるＮチャンネルＭＯＳＦＥＴ（９０５）とを具備する。
前記当該レベル変換回路の出力信号は、前記第１電源がオフのとき、高レベルに固定される。
前記当該レベル変換回路の出力信号は、前記第１電源がオフのとき、高レベルに固定される。
本発明のレベルシフタにより、通常電源供給時の各バッファの電気的機能、特性はもとより、その大きさ、バッファ外形も全く同じでありながら、内部電源ＯＦＦ時には各外部端子を異なる状態に固定することが可能となり、ＬＳＩ設計者はそのフロアプラン検討において制約されることなく端子配置が可能でありながら、電源異常時には端子毎に予め意図した状態になるように設定することができる。
以下に本発明のレベルシフタ（ＬＳ）と、このレベルシフタ（ＬＳ）を使用するレベル変換回路、そしてこれらを備えた半導体集積回路について添付図面を参照して説明する。
図５は本発明の第１の実施形態に係わるレベルシフタ（ＬＳ）の回路図である。図５を参照して、レベルシフタ（ＬＳ）は、インバータ５１、フリップフロップ部５２、インバータ５３、バッファ５４を備えている。
インバータ５１は、レベルシフタ（ＬＳ＿Ｈ）の入力端子Ｉｎに接続され、内部電源ＶＤＤ２から電圧ＶＤＤ２が印加されている。インバータ５１は、電源ＶＤＤ２と接地の間に直列に接続されたＰ型トランジスタとＮ型トランジスタを有しており、レベルシフタ（ＬＳ＿Ｈ）の入力端子Ｉｎの信号を反転する。
フリップフロップ部５２は、入力端子Ｉｎに接続されたフリップフロップを備えている。フリップフロップ部５２には外部電源ＶＤＤ３から電圧ＶＤＤ３が印加されている。なお、外部電源ＶＤＤ３の電圧は、内部電源ＶＤＤ２の電圧より高くなっている。フリップフロップ部５２は、Ｐ型トランジスタ５０１及びＰ型トランジスタ５０２とを備えている。Ｐ型トランジスタ５０１及びＰ型トランジスタ５０２のソースは、電源ＶＤＤ３に接続され、ゲートはたすきがけ接続されている。Ｐ型トランジスタ５０１のドレインと接地の間には、Ｎ型トランジスタ５０３と５０４が並列に設けられている。Ｎ型トランジスタ５０３のゲートは入力端子Ｉｎと接続され、Ｎ型トランジスタ５０４のゲートはインバータ５３の出力端子と接続されている。Ｐ型トランジスタ５０２のドレインと接地の間には、Ｎ型トランジスタ５０５と５０６が並列に設けられている。Ｎ型トランジスタ５０５のゲートはインバータ５１の出力端子と接続され、Ｎ型トランジスタ５０６のゲートはＧＮＤに直接接続されている。接続点５０７、接続点５０８に接続されているトランジスタ数は次段バッファ５４の入力ゲート部分を除いて同じであり、更に内部電源ＶＤＤ２から電圧ＶＤＤ２が供給されて通常のレベルシフタ（ＬＳ）として動作している場合はＮ型トランジスタ５０４、Ｎ型トランジスタ５０６は両方ともＯＦＦ状態で、ＡＣ特性（寄生容量等）、ＤＣ特性（リーク電流等）ともに同等にバランスしている。また次段バッファの入力容量は他のドレイン容量に比べて微少であり、必要に応じて接続点５０７側へのダミーゲートを接続するなどの対策で容易にバランスさせることが可能である。
インバータ５３には、外部電源ＶＤＤ３から電圧ＶＤＤ３が印加されており、電圧ＶＤＤ２のレベルをセンスする。
バッファ５４は、２段のインバータを備え、フリップフロップ部５２の出力端子及び出力端子Ｏｕｔに接続されており、外部電源ＶＤＤ３から電圧ＶＤＤ３が印加されている。
図５は本発明の第１の実施形態に係わるレベルシフタ（ＬＳ）の回路図である。図５を参照して、レベルシフタ（ＬＳ）は、インバータ５１、フリップフロップ部５２、インバータ５３、バッファ５４を備えている。
インバータ５１は、レベルシフタ（ＬＳ＿Ｈ）の入力端子Ｉｎに接続され、内部電源ＶＤＤ２から電圧ＶＤＤ２が印加されている。インバータ５１は、電源ＶＤＤ２と接地の間に直列に接続されたＰ型トランジスタとＮ型トランジスタを有しており、レベルシフタ（ＬＳ＿Ｈ）の入力端子Ｉｎの信号を反転する。
フリップフロップ部５２は、入力端子Ｉｎに接続されたフリップフロップを備えている。フリップフロップ部５２には外部電源ＶＤＤ３から電圧ＶＤＤ３が印加されている。なお、外部電源ＶＤＤ３の電圧は、内部電源ＶＤＤ２の電圧より高くなっている。フリップフロップ部５２は、Ｐ型トランジスタ５０１及びＰ型トランジスタ５０２とを備えている。Ｐ型トランジスタ５０１及びＰ型トランジスタ５０２のソースは、電源ＶＤＤ３に接続され、ゲートはたすきがけ接続されている。Ｐ型トランジスタ５０１のドレインと接地の間には、Ｎ型トランジスタ５０３と５０４が並列に設けられている。Ｎ型トランジスタ５０３のゲートは入力端子Ｉｎと接続され、Ｎ型トランジスタ５０４のゲートはインバータ５３の出力端子と接続されている。Ｐ型トランジスタ５０２のドレインと接地の間には、Ｎ型トランジスタ５０５と５０６が並列に設けられている。Ｎ型トランジスタ５０５のゲートはインバータ５１の出力端子と接続され、Ｎ型トランジスタ５０６のゲートはＧＮＤに直接接続されている。接続点５０７、接続点５０８に接続されているトランジスタ数は次段バッファ５４の入力ゲート部分を除いて同じであり、更に内部電源ＶＤＤ２から電圧ＶＤＤ２が供給されて通常のレベルシフタ（ＬＳ）として動作している場合はＮ型トランジスタ５０４、Ｎ型トランジスタ５０６は両方ともＯＦＦ状態で、ＡＣ特性（寄生容量等）、ＤＣ特性（リーク電流等）ともに同等にバランスしている。また次段バッファの入力容量は他のドレイン容量に比べて微少であり、必要に応じて接続点５０７側へのダミーゲートを接続するなどの対策で容易にバランスさせることが可能である。
インバータ５３には、外部電源ＶＤＤ３から電圧ＶＤＤ３が印加されており、電圧ＶＤＤ２のレベルをセンスする。
バッファ５４は、２段のインバータを備え、フリップフロップ部５２の出力端子及び出力端子Ｏｕｔに接続されており、外部電源ＶＤＤ３から電圧ＶＤＤ３が印加されている。
内部電源ＶＤＤ２から電圧ＶＤＤ２が供給されている場合は、インバータ５３の出力はＬｏｗとなり、Ｎ型トランジスタ５０４はＯＦＦとなる。Ｎ型トランジスタ５０４と同特性のＮ型トランジスタ５０６のゲートはＧＮＤに接続されており、同じくＯＦＦになっている。この状態では、Ｐ型トランジスタ５０１のドレイン側にある接続点５０７に接続されたＮ型トランジスタ５０３、Ｐ型トランジスタ５０２のドレイン側にある接続点５０８に接続されたＮ型トランジスタ５０５、及びＮ型トランジスタ５０５のゲートに加える信号を反転するインバータ５１により、通常機能のレベルシフタ（ＬＳ）として動作する。
すなわち、内部電源ＶＤＤ２から電圧ＶＤＤ２が供給されている場合において、入力端子Ｉｎの信号レベルがＨｉｇｈならば、インバータ５１とＮ型トランジスタ５０３のゲートの信号レベルはＨｉｇｈであり、内部電源ＶＤＤ２のレベルをセンスするインバータ５３により、Ｎ型トランジスタ５０４のゲートの信号レベルはＬｏｗとなる。また、インバータ５１は入力端子Ｉｎの信号レベルを反転するため、Ｎ型トランジスタ５０５のゲートの信号レベルはＬｏｗとなる。Ｎ型トランジスタ５０６のゲートはＧＮＤに直接接続されているため信号レベルはＬｏｗとなる。
Ｎ型トランジスタ５０３はＯＮになるため、接続点５０７の信号レベルはＬｏｗになる。よって、Ｐ型トランジスタ５０２のゲートの信号レベルはＬｏｗとなり、Ｐ型トランジスタ５０２はＯＮになる。同時に、接続点５０８の信号レベルはＨｉｇｈとなり、Ｐ型トランジスタ５０１のゲートの信号レベルがＨｉｇｈとなるため、Ｐ型トランジスタ５０１はＯＦＦになる。Ｎ型トランジスタ５０５、Ｎ型トランジスタ５０６はどちらもＯＦＦであり、接続点５０８の信号レベルはＨｉｇｈであるため、出力バッファ５４を介してレベルシフタ（ＬＳ＿Ｈ）の出力端子ＯｕｔのレベルはＨｉｇｈになる。
Ｎ型トランジスタ５０３はＯＮになるため、接続点５０７の信号レベルはＬｏｗになる。よって、Ｐ型トランジスタ５０２のゲートの信号レベルはＬｏｗとなり、Ｐ型トランジスタ５０２はＯＮになる。同時に、接続点５０８の信号レベルはＨｉｇｈとなり、Ｐ型トランジスタ５０１のゲートの信号レベルがＨｉｇｈとなるため、Ｐ型トランジスタ５０１はＯＦＦになる。Ｎ型トランジスタ５０５、Ｎ型トランジスタ５０６はどちらもＯＦＦであり、接続点５０８の信号レベルはＨｉｇｈであるため、出力バッファ５４を介してレベルシフタ（ＬＳ＿Ｈ）の出力端子ＯｕｔのレベルはＨｉｇｈになる。
反対に、入力端子Ｉｎの信号レベルがＬｏｗならば、インバータ５１とＮ型トランジスタ５０３のゲートの信号レベルはＬｏｗであり、内部電源ＶＤＤ２のレベルをセンスするインバータ５３により、Ｎ型トランジスタ５０４のゲートの信号レベルはＬｏｗのままとなる。また、インバータ５１は入力端子Ｉｎの信号レベルを反転するため、Ｎ型トランジスタ５０５のゲートの信号レベルはＨｉｇｈとなる。Ｎ型トランジスタ５０６のゲートはＧＮＤに直接接続されているため信号レベルはＬｏｗのままとなる。
Ｎ型トランジスタ５０３はＯＦＦになり、Ｎ型トランジスタ５０４はＯＦＦであるため、接続点５０７の信号レベルはＨｉｇｈになる。よって、フリップフロップ回路を構成するＰ型トランジスタ５０２のゲートの信号レベルはＨｉｇｈとなり、Ｐ型トランジスタ５０２はＯＦＦになる。ここで、Ｎ型トランジスタ５０５はＯＮであり、Ｎ型トランジスタ５０６はＯＦＦであるため、接続点５０８の信号レベルはＬｏｗとなり、出力バッファ５４を介してレベルシフタ（ＬＳ＿Ｈ）の出力端子ＯｕｔのレベルはＬｏｗになる。
Ｎ型トランジスタ５０３はＯＦＦになり、Ｎ型トランジスタ５０４はＯＦＦであるため、接続点５０７の信号レベルはＨｉｇｈになる。よって、フリップフロップ回路を構成するＰ型トランジスタ５０２のゲートの信号レベルはＨｉｇｈとなり、Ｐ型トランジスタ５０２はＯＦＦになる。ここで、Ｎ型トランジスタ５０５はＯＮであり、Ｎ型トランジスタ５０６はＯＦＦであるため、接続点５０８の信号レベルはＬｏｗとなり、出力バッファ５４を介してレベルシフタ（ＬＳ＿Ｈ）の出力端子ＯｕｔのレベルはＬｏｗになる。
内部電源ＶＤＤ２の電圧ＶＤＤ２が絶たれると、端子Ｉｎの信号レベルとインバータ５１の出力信号レベルはＧＮＤレベル近くまで下がり、Ｎ型トランジスタ５０３、Ｎ型トランジスタ５０５はＯＦＦになる。一方入力がＶＤＤ２に接続されたインバータ５３の出力はＨｉｇｈになり、Ｎ型トランジスタ５０４はＯＮ、接続点５０７は同トランジスタでＧＮＤにクランプされＬｏｗになる。たすきがけ接続のＰ型トランジスタ５０１、Ｐ型トランジスタ５０２の作用で接続点５０８の信号レベルはＨｉｇｈになり、出力バッファ５４を介してレベルシフタ（ＬＳ＿Ｈ）の出力端子ＯｕｔのレベルはＨｉｇｈに固定される。
すなわち、内部電源ＶＤＤ２の電圧ＶＤＤ２が絶たれた場合は、入力端子Ｉｎの信号レベルとインバータ５１の出力信号レベルがＧＮＤレベル近くまで下がり、Ｌｏｗであるのと同じ状態になるため、Ｎ型トランジスタ５０３及びＮ型トランジスタ５０５はＯＦＦとなる。また、入力がＶＤＤ２に接続されたインバータ５３の出力はＨｉｇｈとなるため、Ｎ型トランジスタ５０４のゲートの信号レベルはＨｉｇｈとなる。Ｎ型トランジスタ５０６はゲートがＧＮＤに直接接続されているため信号レベルはＯＦＦとなる。
Ｎ型トランジスタ５０３はＯＦＦになるが、Ｎ型トランジスタ５０４がＯＮとなるため、フリップフロップ回路を構成するＰ型トランジスタ５０２のゲートの信号レベルはＬｏｗとなり、Ｐ型トランジスタ５０２はＯＮになる。同時に、接続点５０８の信号レベルはＨｉｇｈとなり、Ｐ型トランジスタ５０１のゲートの信号レベルがＨｉｇｈとなるため、Ｐ型トランジスタ５０１はＯＦＦになる。Ｎ型トランジスタ５０５及びＮ型トランジスタ５０６はＯＦＦであり、接続点５０８の信号レベルはＨｉｇｈであるため、出力バッファ５４を介してレベルシフタ（ＬＳ＿Ｈ）の出力端子ＯｕｔのレベルはＨｉｇｈに固定される。
Ｎ型トランジスタ５０３はＯＦＦになるが、Ｎ型トランジスタ５０４がＯＮとなるため、フリップフロップ回路を構成するＰ型トランジスタ５０２のゲートの信号レベルはＬｏｗとなり、Ｐ型トランジスタ５０２はＯＮになる。同時に、接続点５０８の信号レベルはＨｉｇｈとなり、Ｐ型トランジスタ５０１のゲートの信号レベルがＨｉｇｈとなるため、Ｐ型トランジスタ５０１はＯＦＦになる。Ｎ型トランジスタ５０５及びＮ型トランジスタ５０６はＯＦＦであり、接続点５０８の信号レベルはＨｉｇｈであるため、出力バッファ５４を介してレベルシフタ（ＬＳ＿Ｈ）の出力端子ＯｕｔのレベルはＨｉｇｈに固定される。
図６は本発明の第２の実施形態に係わるレベルシフタ（ＬＳ）の回路図である。図６を参照して、レベルシフタ（ＬＳ）は、インバータ６１、フリップフロップ部６２、インバータ６３、バッファ６４を備えている。各部の特性や作用は、図６のレベルシフタ（ＬＳ＿Ｈ）の相当する素子とほぼ同じである。
インバータ６１は、レベルシフタ（ＬＳ＿Ｈ）の入力端子Ｉｎに接続され、内部電源ＶＤＤ２から電圧ＶＤＤ２が印加されている。インバータ６１は、電源ＶＤＤ２と接地の間に直列に接続されたＰ型トランジスタとＮ型トランジスタを有しており、レベルシフタ（ＬＳ＿Ｈ）の入力端子Ｉｎの信号を反転する。
フリップフロップ部６２は、入力端子Ｉｎに接続されたフリップフロップを備えている。フリップフロップ部６２には外部電源ＶＤＤ３から電圧ＶＤＤ３が印加されている。なお、外部電源ＶＤＤ３の電圧は、内部電源ＶＤＤ２の電圧より高くなっている。フリップフロップ部６２は、Ｐ型トランジスタ６０１及びＰ型トランジスタ６０２とを備えている。Ｐ型トランジスタ６０１及びＰ型トランジスタ６０２のソースは、電源ＶＤＤ３に接続され、ゲートはたすきがけ接続されている。Ｐ型トランジスタ６０１のドレインと接地の間には、Ｎ型トランジスタ６０３と６０４が並列に設けられている。Ｎ型トランジスタ６０３のゲートは入力端子Ｉｎと接続され、Ｎ型トランジスタ６０４のゲートはＧＮＤに直接接続されている。また、Ｐ型トランジスタ６０２のドレインと接地の間には、Ｎ型トランジスタ６０５と６０６が並列に設けられている。Ｎ型トランジスタ６０５のゲートはインバータ６１の出力端子と接続され、Ｎ型トランジスタ６０６のゲートはインバータ６３の出力端子と接続されている。
インバータ６３には、外部電源ＶＤＤ３から電圧ＶＤＤ３が印加されており、内部電源ＶＤＤ２のレベルをセンスする。
バッファ６４は、２段のインバータを備え、フリップフロップ部６２の出力及び出力端子Ｏｕｔに接続されており、外部電源ＶＤＤ３から電圧ＶＤＤ３が印加されている。
インバータ６１は、レベルシフタ（ＬＳ＿Ｈ）の入力端子Ｉｎに接続され、内部電源ＶＤＤ２から電圧ＶＤＤ２が印加されている。インバータ６１は、電源ＶＤＤ２と接地の間に直列に接続されたＰ型トランジスタとＮ型トランジスタを有しており、レベルシフタ（ＬＳ＿Ｈ）の入力端子Ｉｎの信号を反転する。
フリップフロップ部６２は、入力端子Ｉｎに接続されたフリップフロップを備えている。フリップフロップ部６２には外部電源ＶＤＤ３から電圧ＶＤＤ３が印加されている。なお、外部電源ＶＤＤ３の電圧は、内部電源ＶＤＤ２の電圧より高くなっている。フリップフロップ部６２は、Ｐ型トランジスタ６０１及びＰ型トランジスタ６０２とを備えている。Ｐ型トランジスタ６０１及びＰ型トランジスタ６０２のソースは、電源ＶＤＤ３に接続され、ゲートはたすきがけ接続されている。Ｐ型トランジスタ６０１のドレインと接地の間には、Ｎ型トランジスタ６０３と６０４が並列に設けられている。Ｎ型トランジスタ６０３のゲートは入力端子Ｉｎと接続され、Ｎ型トランジスタ６０４のゲートはＧＮＤに直接接続されている。また、Ｐ型トランジスタ６０２のドレインと接地の間には、Ｎ型トランジスタ６０５と６０６が並列に設けられている。Ｎ型トランジスタ６０５のゲートはインバータ６１の出力端子と接続され、Ｎ型トランジスタ６０６のゲートはインバータ６３の出力端子と接続されている。
インバータ６３には、外部電源ＶＤＤ３から電圧ＶＤＤ３が印加されており、内部電源ＶＤＤ２のレベルをセンスする。
バッファ６４は、２段のインバータを備え、フリップフロップ部６２の出力及び出力端子Ｏｕｔに接続されており、外部電源ＶＤＤ３から電圧ＶＤＤ３が印加されている。
内部電源ＶＤＤ２から電圧ＶＤＤ２が供給されている場合において、入力端子Ｉｎの信号レベルがＨｉｇｈならば、インバータ６１とＮ型トランジスタ６０３のゲートの信号レベルはＨｉｇｈである。Ｎ型トランジスタ６０４のゲートはＧＮＤに直接接続されているため信号レベルはＬｏｗとなる。インバータ６１は入力端子Ｉｎの信号レベルを反転するため、Ｎ型トランジスタ６０５のゲートの信号レベルはＬｏｗとなる。また、内部電源ＶＤＤ２のレベルをセンスするインバータ６３により、Ｎ型トランジスタ６０６のゲートの信号レベルはＬｏｗとなる。
Ｎ型トランジスタ６０３はＯＮになるため、Ｐ型トランジスタ６０１のドレイン側にある接続点６０７の信号レベルはＬｏｗになる。よって、Ｐ型トランジスタ６０２のゲートの信号レベルはＬｏｗとなり、Ｐ型トランジスタ６０２はＯＮになる。同時に、Ｐ型トランジスタ６０２のドレイン側にある接続点６０８の信号レベルはＨｉｇｈとなり、Ｐ型トランジスタ６０１のゲートの信号レベルがＨｉｇｈとなるため、Ｐ型トランジスタ６０１はＯＦＦになる。Ｎ型トランジスタ６０５、Ｎ型トランジスタ６０６はどちらもＯＦＦであり、接続点６０８の信号レベルはＨｉｇｈであるため、出力バッファ６４を介してレベルシフタ（ＬＳ＿Ｌ）の出力端子ＯｕｔのレベルはＨｉｇｈになる。
Ｎ型トランジスタ６０３はＯＮになるため、Ｐ型トランジスタ６０１のドレイン側にある接続点６０７の信号レベルはＬｏｗになる。よって、Ｐ型トランジスタ６０２のゲートの信号レベルはＬｏｗとなり、Ｐ型トランジスタ６０２はＯＮになる。同時に、Ｐ型トランジスタ６０２のドレイン側にある接続点６０８の信号レベルはＨｉｇｈとなり、Ｐ型トランジスタ６０１のゲートの信号レベルがＨｉｇｈとなるため、Ｐ型トランジスタ６０１はＯＦＦになる。Ｎ型トランジスタ６０５、Ｎ型トランジスタ６０６はどちらもＯＦＦであり、接続点６０８の信号レベルはＨｉｇｈであるため、出力バッファ６４を介してレベルシフタ（ＬＳ＿Ｌ）の出力端子ＯｕｔのレベルはＨｉｇｈになる。
反対に、入力端子Ｉｎの信号レベルがＬｏｗならば、インバータ６１とＮ型トランジスタ６０３のゲートの信号レベルはＬｏｗとなる。Ｎ型トランジスタ６０４のゲートはＧＮＤに直接接続されているため信号レベルはＨｉｇｈとなる。また、インバータ６１は入力端子Ｉｎの信号レベルを反転するため、Ｎ型トランジスタ６０５のゲートの信号レベルはＨｉｇｈとなる。内部電源ＶＤＤ２のレベルをセンスするインバータ６３により、Ｎ型トランジスタ６０６のゲートの信号レベルはＬｏｗのままとなる。
Ｎ型トランジスタ６０３とＮ型トランジスタ６０４はどちらもＯＦＦであるため、接続点６０７の信号レベルはＨｉｇｈになる。よって、Ｐ型トランジスタ６０２のゲートの信号レベルはＨｉｇｈとなり、Ｐ型トランジスタ６０２はＯＦＦになる。ここで、Ｎ型トランジスタ６０５はＯＮであり、Ｎ型トランジスタ６０６はＯＦＦであるため、接続点６０８の信号レベルはＬｏｗとなり、出力バッファ６４を介してレベルシフタ（ＬＳ＿Ｌ）の出力端子ＯｕｔのレベルはＬｏｗになる。
Ｎ型トランジスタ６０３とＮ型トランジスタ６０４はどちらもＯＦＦであるため、接続点６０７の信号レベルはＨｉｇｈになる。よって、Ｐ型トランジスタ６０２のゲートの信号レベルはＨｉｇｈとなり、Ｐ型トランジスタ６０２はＯＦＦになる。ここで、Ｎ型トランジスタ６０５はＯＮであり、Ｎ型トランジスタ６０６はＯＦＦであるため、接続点６０８の信号レベルはＬｏｗとなり、出力バッファ６４を介してレベルシフタ（ＬＳ＿Ｌ）の出力端子ＯｕｔのレベルはＬｏｗになる。
接続点６０７、接続点６０８に接続されているトランジスタ数は次段バッファ６４の入力ゲート部分を除いて同じであり、更に内部電源ＶＤＤ２から電圧ＶＤＤ２が供給されて通常のレベルシフタ（ＬＳ）として動作している場合はＮ型トランジスタ６０４、Ｎ型トランジスタ６０６は両方ともＯＦＦ状態で、ＡＣ特性（寄生容量等）、ＤＣ特性（リーク電流等）ともに同等にバランスしている。また次段バッファの入力容量は他のドレイン容量に比べて微少であり、必要に応じて接続点６０７側へのダミーゲートを接続するなどの対策で容易にバランスさせることが可能である。
すなわち、内部電源ＶＤＤ２から電圧ＶＤＤ２が供給されている状態では、Ｎ型トランジスタ６０４、Ｎ型トランジスタ６０６は図６のレベルシフタ（ＬＳ＿Ｈ）内のＮ型トランジスタ６０３、Ｎ型トランジスタ６０４と同じくＯＦＦ状態であるため、ＶＤＤ２、ＶＤＤ３が正常に電源供給されている状態では、レベルシフタ（ＬＳ＿Ｈ）とレベルシフタ（ＬＳ＿Ｌ）の機能及び特性は全く同じにすることができる。
内部電源ＶＤＤ２の電圧ＶＤＤ２が絶たれると、端子Ｉｎの信号レベルとインバータ６１の出力信号レベルはＧＮＤレベル近くまで下がり、Ｎ型トランジスタ６０３、Ｎ型トランジスタ６０５はＯＦＦになる。Ｎ型トランジスタ６０４はゲートがＧＮＤに直接接続されているためＯＦＦになる。
また、入力がＶＤＤ２に接続されたインバータ６３の出力はＨｉｇｈになり、Ｎ型トランジスタ６０６がＯＮになるため、接続点６０８は同トランジスタでＧＮＤにクランプされＬｏｗになる。たすきがけ接続のＰ型トランジスタ６０１、Ｐ型トランジスタ６０２の作用で接続点６０７はＨｉｇｈになる。接続点６０８の信号レベルがＬｏｗであるため、出力バッファ６４を介してレベルシフタ（ＬＳ＿Ｌ）の出力端子ＯｕｔのレベルはＬｏｗに固定される。
また、入力がＶＤＤ２に接続されたインバータ６３の出力はＨｉｇｈになり、Ｎ型トランジスタ６０６がＯＮになるため、接続点６０８は同トランジスタでＧＮＤにクランプされＬｏｗになる。たすきがけ接続のＰ型トランジスタ６０１、Ｐ型トランジスタ６０２の作用で接続点６０７はＨｉｇｈになる。接続点６０８の信号レベルがＬｏｗであるため、出力バッファ６４を介してレベルシフタ（ＬＳ＿Ｌ）の出力端子ＯｕｔのレベルはＬｏｗに固定される。
これらのレベルシフタ（ＬＳ＿Ｈ）及びレベルシフタ（ＬＳ＿Ｌ）を適宜使用することにより、正常に電源供給されている場合は同じ機能、特性を有するバッファでも、内部電源が断たれた際には異なる状態になるように設定することが可能になる。
なお、図５のレベルシフタ（ＬＳ＿Ｈ）おいて、Ｎ型トランジスタ５０４のゲートをＧＮＤに直接接続し、Ｎ型トランジスタ５０６のゲートにインバータ５３の出力を接続すれば図６のレベルシフタ（ＬＳ＿Ｌ）になる。
逆に、図６のレベルシフタ（ＬＳ＿Ｌ）おいて、Ｎ型トランジスタ６０４のゲートにインバータ５３の出力を接続し、Ｎ型トランジスタ６０６のゲートをＧＮＤに直接接続すれば図５のレベルシフタ（ＬＳ＿Ｈ）になる。
このようにブロック内の構成要素を変えることなく一部の配線接続のみを変更するだけで、レベルシフタ（ＬＳ＿Ｈ）をレベルシフタ（ＬＳ＿Ｌ）に変更したり、レベルシフタ（ＬＳ＿Ｌ）をレベルシフタ（ＬＳ＿Ｈ）に変更したりすることができる。
逆に、図６のレベルシフタ（ＬＳ＿Ｌ）おいて、Ｎ型トランジスタ６０４のゲートにインバータ５３の出力を接続し、Ｎ型トランジスタ６０６のゲートをＧＮＤに直接接続すれば図５のレベルシフタ（ＬＳ＿Ｈ）になる。
このようにブロック内の構成要素を変えることなく一部の配線接続のみを変更するだけで、レベルシフタ（ＬＳ＿Ｈ）をレベルシフタ（ＬＳ＿Ｌ）に変更したり、レベルシフタ（ＬＳ＿Ｌ）をレベルシフタ（ＬＳ＿Ｈ）に変更したりすることができる。
図７Ａは本発明のレベルシフタ（ＬＳ）をレベル変換回路の入力端子へ接続した構成例である。図７Ｂは図７Ａのレベル変換回路の真理値表である。
図７Ａの、入力端子Ｄ＿Ｉｎにつながるレベルシフタ（ＬＳ）７１は内部電源ＶＤＤ２が絶たれた状態（ＯＦＦの場合）に出力信号レベルがＬｏｗになるレベルシフタ（ＬＳ＿Ｌ）が使用される。入力端子Ｄ＿Ｅｎにつながるレベルシフタ（ＬＳ）７２には内部電源ＶＤＤ２がＯＦＦの場合に出力信号レベルがＨｉｇｈになるレベルシフタ（ＬＳ＿Ｈ）が接続されている。図７Ｂに示すように、電源ＶＤＤ２及びＶＤＤ３が正常に電源供給されている状態（ＯＮの場合）では、そのＨｉｇｈ／Ｌｏｗレベルを正しく伝達し、入力端子Ｄ＿Ｉｎ、入力端子Ｄ＿Ｅｎに対応する出力端子Ｄ＿Ｏｕｔの論理動作は通常のトライステートバッファの真理値表と同じになる。
すなわち、Ｄ＿Ｉｎ、Ｄ＿Ｅｎの入力信号レベルが共にＬｏｗ（０）であるとき又はＤ＿Ｉｎの入力信号レベルがＨｉｇｈ（１）、Ｄ＿Ｅｎの入力信号レベルがＬｏｗ（０）であるときはトライステートバッファの出力信号レベルはハイインピーダンス（Ｈｉ−Ｚ）になる。Ｄ＿Ｉｎの入力信号レベルがＬｏｗ（０）、Ｄ＿Ｅｎの入力信号レベルがＨｉｇｈ（１）であるときはトライステートバッファの出力信号レベルはＬｏｗ（０）になる。Ｄ＿Ｉｎ、Ｄ＿Ｅｎの入力信号レベルが共にＨｉｇｈ（１）であるときはトライステートバッファの出力信号レベルはＨｉｇｈ（１）になる。
ここで内部電源ＶＤＤ２のみがＯＦＦになると、各レベルシフタの出力はそのブロック・タイプによりＨｉｇｈ又はＬｏｗに固定され、入力端子Ｄ＿Ｉｎ、入力端子Ｄ＿Ｅｎの信号状態に関係なくトライステートバッファ７３の出力端子Ｄ＿ＯｕｔはＬｏｗ（０）になる。
図７Ａの、入力端子Ｄ＿Ｉｎにつながるレベルシフタ（ＬＳ）７１は内部電源ＶＤＤ２が絶たれた状態（ＯＦＦの場合）に出力信号レベルがＬｏｗになるレベルシフタ（ＬＳ＿Ｌ）が使用される。入力端子Ｄ＿Ｅｎにつながるレベルシフタ（ＬＳ）７２には内部電源ＶＤＤ２がＯＦＦの場合に出力信号レベルがＨｉｇｈになるレベルシフタ（ＬＳ＿Ｈ）が接続されている。図７Ｂに示すように、電源ＶＤＤ２及びＶＤＤ３が正常に電源供給されている状態（ＯＮの場合）では、そのＨｉｇｈ／Ｌｏｗレベルを正しく伝達し、入力端子Ｄ＿Ｉｎ、入力端子Ｄ＿Ｅｎに対応する出力端子Ｄ＿Ｏｕｔの論理動作は通常のトライステートバッファの真理値表と同じになる。
すなわち、Ｄ＿Ｉｎ、Ｄ＿Ｅｎの入力信号レベルが共にＬｏｗ（０）であるとき又はＤ＿Ｉｎの入力信号レベルがＨｉｇｈ（１）、Ｄ＿Ｅｎの入力信号レベルがＬｏｗ（０）であるときはトライステートバッファの出力信号レベルはハイインピーダンス（Ｈｉ−Ｚ）になる。Ｄ＿Ｉｎの入力信号レベルがＬｏｗ（０）、Ｄ＿Ｅｎの入力信号レベルがＨｉｇｈ（１）であるときはトライステートバッファの出力信号レベルはＬｏｗ（０）になる。Ｄ＿Ｉｎ、Ｄ＿Ｅｎの入力信号レベルが共にＨｉｇｈ（１）であるときはトライステートバッファの出力信号レベルはＨｉｇｈ（１）になる。
ここで内部電源ＶＤＤ２のみがＯＦＦになると、各レベルシフタの出力はそのブロック・タイプによりＨｉｇｈ又はＬｏｗに固定され、入力端子Ｄ＿Ｉｎ、入力端子Ｄ＿Ｅｎの信号状態に関係なくトライステートバッファ７３の出力端子Ｄ＿ＯｕｔはＬｏｗ（０）になる。
図８Ａは本発明のレベルシフタ（ＬＳ）を適用したレベル変換回路で、内部電源ＶＤＤ２がＯＦＦの場合には図７Ａとは異なる出力状態になるよう設定した例である。図８Ｂは図８Ａのレベル変換回路の真理値表である。
図８Ａの、入力端子Ｄ＿Ｉｎにつながるレベルシフタ（ＬＳ）８１は内部電源ＶＤＤ２がＯＦＦの場合に出力信号レベルがＬｏｗになるレベルシフタ（ＬＳ＿Ｌ）が使用される。入力端子Ｄ＿Ｅｎにつながるレベルシフタ（ＬＳ）８２にも同じくレベルシフタ（ＬＳ＿Ｌ）が使用されている。図８Ｂに示すように、電源ＶＤＤ２及びＶＤＤ３がＯＮの場合、図７Ｂと同じように入力Ｄ＿Ｉｎ、Ｄ＿Ｅｎに対応する出力Ｄ＿Ｏｕｔの論理動作は通常のトライステートバッファの真理値表と同じになる。
すなわち、Ｄ＿Ｉｎ、Ｄ＿Ｅｎの入力信号レベルが共にＬｏｗ（０）であるとき又はＤ＿Ｉｎの入力信号レベルがＨｉｇｈ（１）、Ｄ＿Ｅｎの入力信号レベルがＬｏｗ（０）であるときはトライステートバッファの出力信号レベルはハイインピーダンス（Ｈｉ−Ｚ）になる。Ｄ＿Ｉｎの入力信号レベルがＬｏｗ（０）、Ｄ＿Ｅｎの入力信号レベルがＨｉｇｈ（１）であるときはトライステートバッファの出力信号レベルはＬｏｗ（０）になる。Ｄ＿Ｉｎ、Ｄ＿Ｅｎの入力信号レベルが共にＨｉｇｈ（１）であるときはトライステートバッファの出力信号レベルはＨｉｇｈ（１）になる。
ここで内部電源ＶＤＤ２のみがＯＦＦになると、使われているのは２つともレベルシフタ（ＬＳ＿Ｌ）であるため同出力信号レベルはＬｏｗに固定され、入力端子Ｄ＿Ｉｎ、入力端子Ｄ＿Ｅｎの信号状態に関係なくトライステートバッファ８３の出力Ｄ＿Ｏｕｔはハイインピーダンス（Ｈｉ−Ｚ）になる。
図８Ａの、入力端子Ｄ＿Ｉｎにつながるレベルシフタ（ＬＳ）８１は内部電源ＶＤＤ２がＯＦＦの場合に出力信号レベルがＬｏｗになるレベルシフタ（ＬＳ＿Ｌ）が使用される。入力端子Ｄ＿Ｅｎにつながるレベルシフタ（ＬＳ）８２にも同じくレベルシフタ（ＬＳ＿Ｌ）が使用されている。図８Ｂに示すように、電源ＶＤＤ２及びＶＤＤ３がＯＮの場合、図７Ｂと同じように入力Ｄ＿Ｉｎ、Ｄ＿Ｅｎに対応する出力Ｄ＿Ｏｕｔの論理動作は通常のトライステートバッファの真理値表と同じになる。
すなわち、Ｄ＿Ｉｎ、Ｄ＿Ｅｎの入力信号レベルが共にＬｏｗ（０）であるとき又はＤ＿Ｉｎの入力信号レベルがＨｉｇｈ（１）、Ｄ＿Ｅｎの入力信号レベルがＬｏｗ（０）であるときはトライステートバッファの出力信号レベルはハイインピーダンス（Ｈｉ−Ｚ）になる。Ｄ＿Ｉｎの入力信号レベルがＬｏｗ（０）、Ｄ＿Ｅｎの入力信号レベルがＨｉｇｈ（１）であるときはトライステートバッファの出力信号レベルはＬｏｗ（０）になる。Ｄ＿Ｉｎ、Ｄ＿Ｅｎの入力信号レベルが共にＨｉｇｈ（１）であるときはトライステートバッファの出力信号レベルはＨｉｇｈ（１）になる。
ここで内部電源ＶＤＤ２のみがＯＦＦになると、使われているのは２つともレベルシフタ（ＬＳ＿Ｌ）であるため同出力信号レベルはＬｏｗに固定され、入力端子Ｄ＿Ｉｎ、入力端子Ｄ＿Ｅｎの信号状態に関係なくトライステートバッファ８３の出力Ｄ＿Ｏｕｔはハイインピーダンス（Ｈｉ−Ｚ）になる。
図９Ａは本発明のレベルシフタ（ＬＳ）をその内部に搭載したレベル変換回路の構成例である。図９Ｂは図９Ａのレベル変換回路の真理値表である。
入力端子Ｄ＿Ｉｎ、入力端子Ｄ＿Ｅｎの信号はＮＡＮＤ９０１、ＮＯＲ９０２、インバータ９０３で処理され、レベルシフタ（ＬＳ）９１、レベルシフタ（ＬＳ）９２を通してＨｉｇｈ／Ｌｏｗ信号を伝達され、Ｐ型トランジスタ９０４、Ｎ型トランジスタ９０５を駆動することで全体回路９３を構成している。電源ＶＤＤ２及びＶＤＤ３がＯＮで正常に電源供給されている場合、全体回路９３は図９Ｂに示すようにトライステートバッファとして図７Ａ、図８Ａと同じように動作する。
すなわち、Ｄ＿Ｉｎ、Ｄ＿Ｅｎの入力信号レベルが共にＬｏｗ（０）であるとき又はＤ＿Ｉｎの入力信号レベルがＨｉｇｈ（１）、Ｄ＿Ｅｎの入力信号レベルがＬｏｗ（０）であるときはトライステートバッファの出力信号レベルはハイインピーダンス（Ｈｉ−Ｚ）になる。Ｄ＿Ｉｎの入力信号レベルがＬｏｗ（０）、Ｄ＿Ｅｎの入力信号レベルがＨｉｇｈ（１）であるときはトライステートバッファの出力信号レベルはＬｏｗ（０）になる。Ｄ＿Ｉｎ、Ｄ＿Ｅｎの入力信号レベルが共にＨｉｇｈ（１）であるときはトライステートバッファの出力信号レベルはＨｉｇｈ（１）になる。
内部電源ＶＤＤ２のみがＯＦＦになると、使われているのは２つともレベルシフタ（ＬＳ＿Ｌ）であるため、Ｐ型トランジスタ９０４、Ｎ型トランジスタ９０５のゲートはＬｏｗになる。結果として出力端子Ｄ＿Ｏｕｔは入力端子Ｄ＿Ｉｎ、入力端子Ｄ＿Ｅｎの信号状態に関係なくＨｉｇｈ（１）になる。
入力端子Ｄ＿Ｉｎ、入力端子Ｄ＿Ｅｎの信号はＮＡＮＤ９０１、ＮＯＲ９０２、インバータ９０３で処理され、レベルシフタ（ＬＳ）９１、レベルシフタ（ＬＳ）９２を通してＨｉｇｈ／Ｌｏｗ信号を伝達され、Ｐ型トランジスタ９０４、Ｎ型トランジスタ９０５を駆動することで全体回路９３を構成している。電源ＶＤＤ２及びＶＤＤ３がＯＮで正常に電源供給されている場合、全体回路９３は図９Ｂに示すようにトライステートバッファとして図７Ａ、図８Ａと同じように動作する。
すなわち、Ｄ＿Ｉｎ、Ｄ＿Ｅｎの入力信号レベルが共にＬｏｗ（０）であるとき又はＤ＿Ｉｎの入力信号レベルがＨｉｇｈ（１）、Ｄ＿Ｅｎの入力信号レベルがＬｏｗ（０）であるときはトライステートバッファの出力信号レベルはハイインピーダンス（Ｈｉ−Ｚ）になる。Ｄ＿Ｉｎの入力信号レベルがＬｏｗ（０）、Ｄ＿Ｅｎの入力信号レベルがＨｉｇｈ（１）であるときはトライステートバッファの出力信号レベルはＬｏｗ（０）になる。Ｄ＿Ｉｎ、Ｄ＿Ｅｎの入力信号レベルが共にＨｉｇｈ（１）であるときはトライステートバッファの出力信号レベルはＨｉｇｈ（１）になる。
内部電源ＶＤＤ２のみがＯＦＦになると、使われているのは２つともレベルシフタ（ＬＳ＿Ｌ）であるため、Ｐ型トランジスタ９０４、Ｎ型トランジスタ９０５のゲートはＬｏｗになる。結果として出力端子Ｄ＿Ｏｕｔは入力端子Ｄ＿Ｉｎ、入力端子Ｄ＿Ｅｎの信号状態に関係なくＨｉｇｈ（１）になる。
前述の図７Ａ、図８Ａ、又は図９Ａのバッファ回路で、本発明のレベルシフタを適宜差し替えることで、内部電源ＯＦＦの際の出力状態をＨｉｇｈ（１）、Ｌｏｗ（０）、ハイインピーダンス（Ｈｉ−Ｚ）のいずれにも固定できる。
レベルシフタ・タイプＬＳ＿ＨとＬＳ＿Ｌは、図５と図６で説明したように回路結線上は僅かな相違しか無いために、両者の差し替えは容易に行うことができる構造となっている。
１１… レベルシフタ
１２… レベルシフタ
１３… トライステートバッファ
２１… インバータ
２２… フリップフロップ部
２４… バッファ
３１… インバータ
３２… フリップフロップ部
３３… インバータ
３４… バッファ
５１… インバータ
５２… フリップフロップ部
５３… インバータ
５４… バッファ
６１… インバータ
６２… フリップフロップ部
６３… インバータ
６４… バッファ
７１… レベルシフタ（ＬＳ＿Ｌ）
７２… レベルシフタ（ＬＳ＿Ｈ）
７３… トライステートバッファ
８１… レベルシフタ（ＬＳ＿Ｌ）
８２… レベルシフタ（ＬＳ＿Ｌ）
８３… トライステートバッファ
９１… レベルシフタ（ＬＳ＿Ｌ）
９２… レベルシフタ（ＬＳ＿Ｌ）
９３… トライステートバッファ
２０１… Ｐ型トランジスタ
２０２… Ｐ型トランジスタ
２０３… Ｎ型トランジスタ
２０５… Ｎ型トランジスタ
２０７… 接続点（たすきがけ接続点）
２０８… 接続点（たすきがけ接続点）
３０１… Ｐ型トランジスタ
３０２… Ｐ型トランジスタ
３０３… Ｎ型トランジスタ
３０５… Ｎ型トランジスタ
３０６… Ｎ型トランジスタ
３０７… 接続点（たすきがけ接続点）
３０８… 接続点（たすきがけ接続点）
５０１… Ｐ型トランジスタ
５０２… Ｐ型トランジスタ
５０３… Ｎ型トランジスタ
５０４… Ｎ型トランジスタ
５０５… Ｎ型トランジスタ
５０６… Ｎ型トランジスタ
５０７… 接続点（たすきがけ接続点）
５０８… 接続点（たすきがけ接続点）
６０１… Ｐ型トランジスタ
６０２… Ｐ型トランジスタ
６０３… Ｎ型トランジスタ
６０４… Ｎ型トランジスタ
６０５… Ｎ型トランジスタ
６０６… Ｎ型トランジスタ
６０７… 接続点（たすきがけ接続点）
６０８… 接続点（たすきがけ接続点）
９０１… ＮＡＮＤ
９０２… ＮＯＲ
９０３… インバータ
９０４… Ｐ型トランジスタ
９０５… Ｎ型トランジスタ
１２… レベルシフタ
１３… トライステートバッファ
２１… インバータ
２２… フリップフロップ部
２４… バッファ
３１… インバータ
３２… フリップフロップ部
３３… インバータ
３４… バッファ
５１… インバータ
５２… フリップフロップ部
５３… インバータ
５４… バッファ
６１… インバータ
６２… フリップフロップ部
６３… インバータ
６４… バッファ
７１… レベルシフタ（ＬＳ＿Ｌ）
７２… レベルシフタ（ＬＳ＿Ｈ）
７３… トライステートバッファ
８１… レベルシフタ（ＬＳ＿Ｌ）
８２… レベルシフタ（ＬＳ＿Ｌ）
８３… トライステートバッファ
９１… レベルシフタ（ＬＳ＿Ｌ）
９２… レベルシフタ（ＬＳ＿Ｌ）
９３… トライステートバッファ
２０１… Ｐ型トランジスタ
２０２… Ｐ型トランジスタ
２０３… Ｎ型トランジスタ
２０５… Ｎ型トランジスタ
２０７… 接続点（たすきがけ接続点）
２０８… 接続点（たすきがけ接続点）
３０１… Ｐ型トランジスタ
３０２… Ｐ型トランジスタ
３０３… Ｎ型トランジスタ
３０５… Ｎ型トランジスタ
３０６… Ｎ型トランジスタ
３０７… 接続点（たすきがけ接続点）
３０８… 接続点（たすきがけ接続点）
５０１… Ｐ型トランジスタ
５０２… Ｐ型トランジスタ
５０３… Ｎ型トランジスタ
５０４… Ｎ型トランジスタ
５０５… Ｎ型トランジスタ
５０６… Ｎ型トランジスタ
５０７… 接続点（たすきがけ接続点）
５０８… 接続点（たすきがけ接続点）
６０１… Ｐ型トランジスタ
６０２… Ｐ型トランジスタ
６０３… Ｎ型トランジスタ
６０４… Ｎ型トランジスタ
６０５… Ｎ型トランジスタ
６０６… Ｎ型トランジスタ
６０７… 接続点（たすきがけ接続点）
６０８… 接続点（たすきがけ接続点）
９０１… ＮＡＮＤ
９０２… ＮＯＲ
９０３… インバータ
９０４… Ｐ型トランジスタ
９０５… Ｎ型トランジスタ
Claims (10)
- 第１電源の正常時には、前記第１電源の電圧範囲の第１信号を第２電源の電圧範囲に変換して出力し、前記第１電源の異常時には、固定電位を出力するレベルシフタ回路であって、
前記第１信号を受信して前記第２電源の電圧範囲の出力信号を出力するフリップフロップ回路と、
前記第１電源の電圧レベルの変化を検出し、検出結果に応じて第２信号を出力する制御回路と
を具備し、
前記フリップフロップ回路は、
第１と第２のＦＥＴを有し、前記第１と第２のＦＥＴのゲートがたすきがけ接続されたたすきがけ回路と、
前記第２のＦＥＴのゲートをトリガするように設けられ、前記第１信号がゲートに供給される第１のトリガ用ＦＥＴと、
前記第１のＦＥＴのゲートをトリガするように設けられ、前記第１信号の反転信号である第３信号がゲートに供給される第３のトリガ用ＦＥＴと、
前記第１及び第２のＦＥＴのゲートのそれぞれをトリガするように設けられた第２及び第４のトリガ用ＦＥＴと、
を具備し、
前記制御回路は、前記第１電源の電圧レベルが前記第１及び第３のトリガ用ＦＥＴを共にＯＦＦする電圧レベルであることを検出した場合には、前記第２及び第４のトリガ用ＦＥＴの導通状態が異なるように制御する
レベルシフタ回路。 - 請求項１に記載のレベルシフタ回路であって、
前記第１から第４のトリガ用ＦＥＴはＮチャンネルＭＯＳＦＥＴであり、
前記第２信号は前記第２のトリガ用ＦＥＴのゲートに供給され、
前記第４のトリガ用ＦＥＴのゲートは接地されており、
前記フリップフロップ回路は、前記第１電源がオフの時は前記第２電源の電位の信号を出力する
レベルシフタ回路。 - 請求項１に記載のレベルシフタ回路であって、
前記第１から第４のトリガ用ＦＥＴはＮチャンネルＭＯＳＦＥＴであり、
前記第２信号は前記第４のトリガ用ＦＥＴのゲートに供給され、
前記第２のトリガ用ＦＥＴのゲートは接地されており、
前記フリップフロップ回路は、前記第１電源がオフの時はＧＮＤ電位の信号を出力する
レベルシフタ回路。 - 第１と第２のＦＥＴを有し、前記第１と第２のＦＥＴのゲートがたすきがけ接続されたたすきがけ回路と、
前記第２のＦＥＴのゲートをトリガするように並列に設けられ、第１信号がゲートに供給される第１のトリガ用ＦＥＴと、第２のトリガ用ＦＥＴと、
前記第１のＦＥＴのゲートをトリガするように並列に設けられ、前記第１信号の反転信号である第３信号がゲートに供給される第３のトリガ用ＦＥＴと、第４のトリガ用ＦＥＴと、
を具備し、
前記第１から第４のトリガ用ＦＥＴの導通状態として、
前記第１及び第３のトリガ用ＦＥＴの導通状態が異なる第１の導通状態と、
前記第２及び第４のトリガ用ＦＥＴの導通状態が異なる第２の導通状態と
を有する
レベルシフタ回路。 - イネーブル信号に基づいて、第１電源の電圧範囲のデータ入力信号を第２電源の電圧範囲の信号に変換するレベル変換回路であって、
請求項２又は請求項３に記載のレベルシフタ回路である第１レベルシフタと、
請求項２又は請求項３に記載のレベルシフタ回路である第２レベルシフタと、
トライステートバッファと、
を具備し、
前記第１レベルシフタは、前記レベル変換回路への前記データ入力信号を第１信号として受信し、
前記第２レベルシフタは、前記レベル変換回路への前記イネーブル信号を第１信号として受信し、
前記トライステートバッファは、前記第１レベルシフタの出力信号を前記トライステートバッファのデータ入力信号として受信し、前記第２レベルシフタの出力信号を前記トライステートバッファのイネーブル信号として受信し、前記第１電源がオフの時には、所定の固定電位を出力する
レベル変換回路。 - 請求項５に記載のレベル変換回路であって、
前記第１レベルシフタは、請求項３に記載のレベルシフタ回路であり、
前記第２レベルシフタは、請求項２に記載のレベルシフタ回路であり、
前記トライステートバッファは、前記第１電源がオフの時には、前記低レベルの固定電位を出力する
レベル変換回路。 - 請求項５に記載のレベル変換回路であって、
前記第１レベルシフタは、請求項３に記載のレベルシフタ回路であり、
前記第２レベルシフタは、請求項３に記載のレベルシフタ回路であり、
前記トライステートバッファは、前記第１電源がオフの時には、ハイインピーダンスレベルの固定電位を出力する
レベル変換回路。 - イネーブル信号に基づいて、第１電源の電圧範囲のデータ入力信号を第２電源の電圧範囲の信号に変換するレベル変換回路であって、
前記レベル変換回路への前記データ入力信号と前記イネーブル信号とが供給されるＮＡＮＤゲートと、
前記イネーブル信号が供給されるインバータと、
前記データ入力信号と前記インバータの出力信号とが供給されるＮＯＲゲートと、
請求項２又は３に記載のレベルシフタ回路であり、前記ＮＡＮＤゲートの出力信号が第１信号として供給される第１レベルシフタと、
請求項２又は３に記載のレベルシフタ回路であり、前記ＮＯＲゲートの出力信号が第１信号として供給される第２レベルシフタと、
前記第１レベルシフタの出力信号がゲートに供給されるＰチャンネルＭＯＳＦＥＴと、
前記第２レベルシフタの出力信号がゲートに供給され、ソースを接地し、ドレインを前記ＰチャンネルＭＯＳＦＥＴのドレインと接続し、その接続点から当該レベル変換回路の出力信号が出力されるＮチャンネルＭＯＳＦＥＴと
を具備し、
前記レベル変換回路の出力信号は、前記第１電源がオフの時、所定のレベルに固定される
レベル変換回路。 - 請求項８に記載のレベル変換回路であって、
前記第１レベルシフタは、請求項３に記載のレベルシフタ回路であり、
前記第２レベルシフタは、請求項３に記載のレベルシフタ回路であり、
前記レベル変換回路の出力信号は、前記第１電源がオフの時、高レベルに固定される
レベル変換回路。 - 請求項５乃至９のいずれか一項に記載のレベル変換回路を具備する半導体集積回路。
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