JP4515218B2 - メモリカード - Google Patents
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Description
本発明はメモリカードに関する。
データの書き換えが可能なフラッシュメモリを有し、このフラッシュメモリにデータを書き込みおよび読み出すメモリカードが提供されている（例えば特許文献１参照）。
このようなメモリカードは、外部装置、例えばパーソナルコンピュータや携帯電話機のカードスロットに装着されてデータの書き込みおよび読み出しを行うものであり、単一の機能に留まっている。
このようなメモリカードには、フラッシュメモリ、このフラッシュメモリに接続されデータの書き込みおよび／または読み出しの制御を行うコントロール回路が内蔵されるとともに、カードスロットに設けられたコネクタの接続端子と接続される複数の接続端子が設けられている。
メモリカードの複数の接続端子は、フラッシュメモリおよびコントロール回路を動作させるための電源端子、グランド端子、データ通信端子、制御信号用端子などを含んでいる。
このようなメモリカードは、外部装置、例えばパーソナルコンピュータや携帯電話機のカードスロットに装着されてデータの書き込みおよび読み出しを行うものであり、単一の機能に留まっている。
このようなメモリカードには、フラッシュメモリ、このフラッシュメモリに接続されデータの書き込みおよび／または読み出しの制御を行うコントロール回路が内蔵されるとともに、カードスロットに設けられたコネクタの接続端子と接続される複数の接続端子が設けられている。
メモリカードの複数の接続端子は、フラッシュメモリおよびコントロール回路を動作させるための電源端子、グランド端子、データ通信端子、制御信号用端子などを含んでいる。
このようなメモリカードに対してデータの書き込みあるいは読み出しとは別の機能を拡張するために、無線によるデータの送受信を行う非接触ＩＣ機能チップ、あるいは、ＵＳＢやＩＥＥＥ１３９４などの通信インターフェースによってデータの送受信を行うデータ通信用ＩＣなどのデータ通信を行うモジュールを付加した多機能なメモリカードが求められている。
このような多機能型のメモリカードにおいては、非接触ＩＣ機能チップやデータ通信用ＩＣを動作させるために必要な電源やグランドあるいは各種信号を供給するための接続端子と、これら接続端子と非接触ＩＣ機能チップやデータ通信用ＩＣとを接続する導電パターンを新たに付加することになるため、フラッシュメモリおよびコントロール回路で生じたノイズが、非接触ＩＣ機能チップやデータ通信用ＩＣにおけるデータ通信に影響を与えたり、あるいは、その逆に非接触ＩＣ機能チップやデータ通信用ＩＣで生じたノイズが、フラッシュメモリおよびコントロール回路におけるデータ通信に影響を与えることが懸念される
また、影響を避けるため保持体の内部にシールド板を設けることも考えられるが、メモリカードの大きさは縦横が１０ｍｍ程度あり、また、その厚さも０．６ｍｍから１．２ｍｍ程度であるため、このようなシールド板を介在させることはスペース的に困難である。
本発明はこのような事情に鑑みなされたものであり、その目的は、データ通信を行うモジュールを新たに付加したメモリカードにおいてノイズの影響を受けることなく安定してデータ通信を行う上で有利なメモリカードを提供することにある。
このような多機能型のメモリカードにおいては、非接触ＩＣ機能チップやデータ通信用ＩＣを動作させるために必要な電源やグランドあるいは各種信号を供給するための接続端子と、これら接続端子と非接触ＩＣ機能チップやデータ通信用ＩＣとを接続する導電パターンを新たに付加することになるため、フラッシュメモリおよびコントロール回路で生じたノイズが、非接触ＩＣ機能チップやデータ通信用ＩＣにおけるデータ通信に影響を与えたり、あるいは、その逆に非接触ＩＣ機能チップやデータ通信用ＩＣで生じたノイズが、フラッシュメモリおよびコントロール回路におけるデータ通信に影響を与えることが懸念される
また、影響を避けるため保持体の内部にシールド板を設けることも考えられるが、メモリカードの大きさは縦横が１０ｍｍ程度あり、また、その厚さも０．６ｍｍから１．２ｍｍ程度であるため、このようなシールド板を介在させることはスペース的に困難である。
本発明はこのような事情に鑑みなされたものであり、その目的は、データ通信を行うモジュールを新たに付加したメモリカードにおいてノイズの影響を受けることなく安定してデータ通信を行う上で有利なメモリカードを提供することにある。
本発明によれば、絶縁材料からなる薄板状の保持体と、前記保持体に埋設され、データの書き込みおよび／または読み出しを行うメモリ部と、前記保持体の表面に設けられ前記メモリ部に接続された複数の第１の接片とを備えた、メモリカードであって、
前記複数の第１の接片は、前記保持体の表面に並べられて配置され、前記保持体の表面に前記複数の第１の接片からなる列が構成され、
前記複数の第１の接片のうちの一つは前記メモリ部に対してグランド電位を供給するためのグランド端子を含んでおり、
前記メモリ部に書き込まれるおよび／または前記メモリ部から読みだされるデータとは別のデータの送信および／または受信を行うデータ通信部が前記保持体に埋め込まれ、
前記保持体の表面に前記データ通信部に接続された２つの第２の接片が設けられ、
前記２つの第２の接片は、互いに隣り合わせになり、かつ、前記複数の第１の接片とともに前記列を構成するように配置され、
前記複数の第１の接片のうち前記第２の接片に隣り合う前記第１の接片は、前記グランド端子であり、
前記データ通信部は、該データ通信部に前記２つの第２の接片を介して接続された当該メモリカードの外部装置に対してプラス側のデータとマイナス側のデータとによる差動形式により前記データを送受信するものであり、
前記データ通信部に接続された２つの第２の接片の双方あるいは一方と、前記グランド端子との間で特性インピーダンスを有する伝送線路を形成することによって、前記伝送線路と該伝送線路を介して前記データを伝送する前記外部側装置との間でインピーダンス整合がとられている、
ことを特徴とする、メモリカードが提供される。
前記複数の第１の接片は、前記保持体の表面に並べられて配置され、前記保持体の表面に前記複数の第１の接片からなる列が構成され、
前記複数の第１の接片のうちの一つは前記メモリ部に対してグランド電位を供給するためのグランド端子を含んでおり、
前記メモリ部に書き込まれるおよび／または前記メモリ部から読みだされるデータとは別のデータの送信および／または受信を行うデータ通信部が前記保持体に埋め込まれ、
前記保持体の表面に前記データ通信部に接続された２つの第２の接片が設けられ、
前記２つの第２の接片は、互いに隣り合わせになり、かつ、前記複数の第１の接片とともに前記列を構成するように配置され、
前記複数の第１の接片のうち前記第２の接片に隣り合う前記第１の接片は、前記グランド端子であり、
前記データ通信部は、該データ通信部に前記２つの第２の接片を介して接続された当該メモリカードの外部装置に対してプラス側のデータとマイナス側のデータとによる差動形式により前記データを送受信するものであり、
前記データ通信部に接続された２つの第２の接片の双方あるいは一方と、前記グランド端子との間で特性インピーダンスを有する伝送線路を形成することによって、前記伝送線路と該伝送線路を介して前記データを伝送する前記外部側装置との間でインピーダンス整合がとられている、
ことを特徴とする、メモリカードが提供される。
そのため、データ通信部に接続された２つの第２の接片が互いに隣り合わせになり、かつ、複数の第１の接片とともに列を構成するように配置され、複数の第１の接片のうち第２の接片に隣り合う第１の接片がグランド端子となるように構成されているので、２つの第２の接片を介して授受される信号によって生じるノイズが、複数の第１の接片に侵入してこれら複数の第１の接片のうちの信号端子を介して授受される信号に影響を及ぼすこと、および、複数の第１の接片のうちの信号端子を介して授受される信号により生じるノイズが、２つの第２の接片に侵入してこれら２つの第２の接片を介して授受される電磁波に影響を及ぼすことの双方を可及的に抑制することができ、メモリ部のデータ通信およびデータ通信部のデータ通信の双方を安定して行う上で有利となる。
保持体の表面にデータ通信部に接続された２つの第２の接片を設け、２つの第２の接片は互いに隣り合わせになり、かつ、複数の第１の接片とともに列を構成するように配置され、複数の第１の接片のうち第２の接片に隣り合う第１の接片をグランド端子とすることによって上記目的を実現した。
次に本発明の実施例１について図面を参照して説明する。
図１（Ａ）はメモリカード１００の斜視図、（Ｂ）はメモリカード１００の上下を反転した状態で見た斜視図、図２は実施例１におけるメモリカード１００の下面図、図３（Ａ）、（Ｂ）は図２のＡＡ断面図、図４は実施例１におけるメモリカード１００の接片と信号名の対応を示す図、図５はメモリカード１００の動作説明図である。
図１（Ａ）はメモリカード１００の斜視図、（Ｂ）はメモリカード１００の上下を反転した状態で見た斜視図、図２は実施例１におけるメモリカード１００の下面図、図３（Ａ）、（Ｂ）は図２のＡＡ断面図、図４は実施例１におけるメモリカード１００の接片と信号名の対応を示す図、図５はメモリカード１００の動作説明図である。
図１〜図３に示すように、メモリカード１００は、薄板状の保持体２０と、保持体２０に埋設されたメモリ部２４と、メモリ部２４に接続された複数の第１の接片２〜１０と、保持体２０に埋設されたデータ通信部２６と、データ通信部２６に接続された２つの第２の接片１１、１２とを備えている。
本実施例では、図３（Ａ）に示すように、絶縁基板の厚さ方向の一方の面（上面）にメモリ部２４およびデータ通信部２６が搭載され、前記絶縁基板の厚さ方向の他方の面（下面）に複数の第１の接片２〜１０および２つの第２の接片１１、１２が形成されたプリント基板２２が設けられ、メモリ部２４およびデータ通信部２６と、各接片２〜１２とはいわゆる対面配置となっている。なお、図３（Ｂ）に示すように、メモリ部２４およびデータ通信部２６と、各接片２〜１２との双方が絶縁基板の厚さ方向の一方の面あるいは他方の面に配置されていてもよいことは無論である。
プリント基板２２の厚さ方向の両面に絶縁性を有する合成樹脂が型により被覆され、プリント基板２２と合成樹脂とが一体化され薄板状の保持体２０として形成されている。本実施例では、保持体２０は、縦が１５ｍｍ、横が１２ｍｍ、厚さが１．０〜１．２ｍｍの大きさである。プリント基板２２の厚さ方向の両面を覆う絶縁性を有する合成樹脂としては、例えば、ＰＣ（ポリカーボネート）や液晶ポリマーなどを用いることができる。
本実施例では、図３（Ａ）に示すように、絶縁基板の厚さ方向の一方の面（上面）にメモリ部２４およびデータ通信部２６が搭載され、前記絶縁基板の厚さ方向の他方の面（下面）に複数の第１の接片２〜１０および２つの第２の接片１１、１２が形成されたプリント基板２２が設けられ、メモリ部２４およびデータ通信部２６と、各接片２〜１２とはいわゆる対面配置となっている。なお、図３（Ｂ）に示すように、メモリ部２４およびデータ通信部２６と、各接片２〜１２との双方が絶縁基板の厚さ方向の一方の面あるいは他方の面に配置されていてもよいことは無論である。
プリント基板２２の厚さ方向の両面に絶縁性を有する合成樹脂が型により被覆され、プリント基板２２と合成樹脂とが一体化され薄板状の保持体２０として形成されている。本実施例では、保持体２０は、縦が１５ｍｍ、横が１２ｍｍ、厚さが１．０〜１．２ｍｍの大きさである。プリント基板２２の厚さ方向の両面を覆う絶縁性を有する合成樹脂としては、例えば、ＰＣ（ポリカーボネート）や液晶ポリマーなどを用いることができる。
メモリ部２４は、データの書き換えが可能なフラッシュメモリ２４０２と、このフラッシュメモリ２４０２に対するデータの入出力動作の制御などを司るコントローラ２４０４を備えている。なお、図２、図３などでは、フラッシュメモリ２４０２およびコントローラ２４０４は、説明をわかりやすくするために分離して描かれているが、これらフラッシュメモリ２４０２およびコントローラ２４０４の構成として、例えば、積層構造とするなど従来公知の様々な構造が採用可能である。
図２に示すように、複数の第１の接片２〜１０は保持体２０の厚さ方向の一方の面である上面の一辺２００２に沿って直線状に並べられて配置され、保持体２０の上面に複数の第１の接片２〜１０により列Ｒが構成されている。
また、複数の第１の接片２〜１０とコントローラ２４０４とはプリント基板２２に形成された導電パターンによって接続されているが、図面の繁雑化を避けるため図２では前記導電パターンの図示を省略している。
また、複数の第１の接片２〜１０とコントローラ２４０４とはプリント基板２２に形成された導電パターンによって接続されているが、図面の繁雑化を避けるため図２では前記導電パターンの図示を省略している。
複数の第１の接片２〜１０は、メモリ部２４に対して信号の授受を行う信号端子と、メモリ部に対してグランド電位を供給するためのグランド端子と、メモリ部に対して電源を供給するための電源端子を含んでいる。
図４に示すように、接片２〜８は前記信号端子であり、接片９は前記電源端子であり、接片１０は前記グランド端子である。
詳細に説明すると、接片２はデータ信号ＳＤＩＯ０〜ＳＤＩＯ３で通信されるデータの区切りを示すバスステート信号ＢＳが入力される信号端子である。
接片３はデータ信号ＳＤＩＯ１の入出力を行う信号端子、接片４はデータ信号ＳＤＩＯ０の入出力を行う信号端子、接片５はデータ信号ＳＤＩＯ２の入出力を行う信号端子、接片７はデータ信号ＳＤＩＯ３の入出力を行う信号端子である。
接片６は挿抜検出接片であり、前記外部装置がメモリカードの挿抜検出のために使用するＩＮＳ信号を授受する信号端子である。
接片８はクロック信号ＳＣＬＫが入力される信号端子であり、前記バスステート信号ＢＳおよびデータ信号ＳＤＩＯ〜ＳＩＤ３はこのクロック信号ＳＣＬＫに同期して通信される。
接片９は電源Ｖｃｃが入力される電源端子である。
接片１０はグランドレベル（Ｖｓｓ）に接続されるグランド端子である。
図４に示すように、接片２〜８は前記信号端子であり、接片９は前記電源端子であり、接片１０は前記グランド端子である。
詳細に説明すると、接片２はデータ信号ＳＤＩＯ０〜ＳＤＩＯ３で通信されるデータの区切りを示すバスステート信号ＢＳが入力される信号端子である。
接片３はデータ信号ＳＤＩＯ１の入出力を行う信号端子、接片４はデータ信号ＳＤＩＯ０の入出力を行う信号端子、接片５はデータ信号ＳＤＩＯ２の入出力を行う信号端子、接片７はデータ信号ＳＤＩＯ３の入出力を行う信号端子である。
接片６は挿抜検出接片であり、前記外部装置がメモリカードの挿抜検出のために使用するＩＮＳ信号を授受する信号端子である。
接片８はクロック信号ＳＣＬＫが入力される信号端子であり、前記バスステート信号ＢＳおよびデータ信号ＳＤＩＯ〜ＳＩＤ３はこのクロック信号ＳＣＬＫに同期して通信される。
接片９は電源Ｖｃｃが入力される電源端子である。
接片１０はグランドレベル（Ｖｓｓ）に接続されるグランド端子である。
データ通信部２６は、このデータ通信部２６に２つの第２の接片１１、１２を介して接続された外部のアンテナを介してリーダーライター装置との間で電磁波による双方向のデータ通信を行うものであり、いわゆる非接触ＩＣカードに搭載される非接触ＩＣ機能チップである。データ通信部２６によるデータ通信の周波数は、１３５ｋＨｚ以下、１３．５６ＭＨｚ、２．４５ＧＨｚといったものが国際規格によって定められている。
データ通信部２６は、受信した電磁波に基づいて電力を生成し、その電力によって動作するように構成されているため、電源供給を受ける必要がない。
データ通信部２６が有する機能としては、例えば、認証を行うための認証データを保持しデータ通信によってこの認証データの通信を行うことによる認証機能、あるいは、電子マネーのデータを保持しデータ通信によりこの電子マネーのデータの通信を行うことによる電子決済機能などが挙げられる。
データ通信部２６は、受信した電磁波に基づいて電力を生成し、その電力によって動作するように構成されているため、電源供給を受ける必要がない。
データ通信部２６が有する機能としては、例えば、認証を行うための認証データを保持しデータ通信によってこの認証データの通信を行うことによる認証機能、あるいは、電子マネーのデータを保持しデータ通信によりこの電子マネーのデータの通信を行うことによる電子決済機能などが挙げられる。
図２に示すように、データ通信部２６と２つの第２の接片１１、１２は絶縁基板２６に形成された導電パターン２７０２、２７０４により接続され、図４に示すように第２の接片１１、１２には前記アンテナとの間で授受される電磁波の信号Ｄ１、Ｄ２が入出力される。
そして、データ通信部２６、２つの第２の接片１１、１２、導電パターン２７０２、２７０４により囲まれた領域の外側における保持体２０箇所にメモリ部２４が埋設されている。したがって、データ通信部２６および導電パターン２７０２、２７０４と、メモリ部２４およびそれらの配線部との間に、絶縁性を有する合成樹脂が介在することになる。
２つの第２の接片１１、１２は、互いに隣り合わせになり、かつ、複数の第１の接片２〜１０とともに列Ｒを構成するように配置されている。
本実施例では、２つの第２の接片１１、１２は、複数の第１の接片２〜１０のみが並べられた列部分Ｒ１の端部に配置されている。
そして、列部分Ｒ１の端部に位置する一つの第１の接片１０がグランド端子となっており、言い換えると、複数の第１の接片２〜１０のうち第２の接片１１に隣り合う第１の接片１０がグランド端子となっている。
そして、データ通信部２６、２つの第２の接片１１、１２、導電パターン２７０２、２７０４により囲まれた領域の外側における保持体２０箇所にメモリ部２４が埋設されている。したがって、データ通信部２６および導電パターン２７０２、２７０４と、メモリ部２４およびそれらの配線部との間に、絶縁性を有する合成樹脂が介在することになる。
２つの第２の接片１１、１２は、互いに隣り合わせになり、かつ、複数の第１の接片２〜１０とともに列Ｒを構成するように配置されている。
本実施例では、２つの第２の接片１１、１２は、複数の第１の接片２〜１０のみが並べられた列部分Ｒ１の端部に配置されている。
そして、列部分Ｒ１の端部に位置する一つの第１の接片１０がグランド端子となっており、言い換えると、複数の第１の接片２〜１０のうち第２の接片１１に隣り合う第１の接片１０がグランド端子となっている。
次にメモリカード１００の使用方法について説明する。
メモリカード１００のフラッシュメモリ２４０２に対してデータの書き込みおよび読み出しを行う場合には、電子機器やパーソナルコンピュータなどの外部機器のメモリカード用スロットにメモリカード１００を装着する。
これにより、複数の第１の接片２〜１０を介して電源Ｖｃｃ、グランド電位Ｖｓｓがメモリ部２４に供給されるとともに、各種制御信号およびデータ信号の授受が外部機器との間で行われ、これによりフラッシュメモリ２４０２に対するデータの書き込みおよび読み出しが行われる。
メモリカード１００のフラッシュメモリ２４０２に対してデータの書き込みおよび読み出しを行う場合には、電子機器やパーソナルコンピュータなどの外部機器のメモリカード用スロットにメモリカード１００を装着する。
これにより、複数の第１の接片２〜１０を介して電源Ｖｃｃ、グランド電位Ｖｓｓがメモリ部２４に供給されるとともに、各種制御信号およびデータ信号の授受が外部機器との間で行われ、これによりフラッシュメモリ２４０２に対するデータの書き込みおよび読み出しが行われる。
メモリカード１００のデータ通信部２６に対する通信を行う場合には、例えば、図５に示すように、メモリカード１００を携帯電話機などの電子機器２００のカードスロットに装着することで２つの第２の接片１１、１２が電子機器２００側に設けられたアンテナ２０２に接続する。
この状態でメモリカード１００および電子機器２００をリーダーライター装置３００に近接させると、リーダーライター装置３００から送信される電磁波がアンテナ２０２に受信される。
アンテナ２０２で受信された電磁波は、２つの第２の接片１１、１２を介してデータ通信部２６に供給され、データ通信部２６では電磁波によって供給される電力によって動作を行い、アンテナ２０２を介してリーダーライター装置３００との間で電磁波によるデータ通信を行う。
リーダーライター装置３００には、パーソナルコンピュータなどの上位装置３０２に接続されており、この上位装置３０２はメモリカード１００のデータ通信部２６とリーダーライター装置３００を介して通信したデータに基づいて前述したような認証処理、あるいは、電子マネーの決済処理を行う。
この状態でメモリカード１００および電子機器２００をリーダーライター装置３００に近接させると、リーダーライター装置３００から送信される電磁波がアンテナ２０２に受信される。
アンテナ２０２で受信された電磁波は、２つの第２の接片１１、１２を介してデータ通信部２６に供給され、データ通信部２６では電磁波によって供給される電力によって動作を行い、アンテナ２０２を介してリーダーライター装置３００との間で電磁波によるデータ通信を行う。
リーダーライター装置３００には、パーソナルコンピュータなどの上位装置３０２に接続されており、この上位装置３０２はメモリカード１００のデータ通信部２６とリーダーライター装置３００を介して通信したデータに基づいて前述したような認証処理、あるいは、電子マネーの決済処理を行う。
本実施例によれば、データ通信部２６に接続された２つの第２の接片１１、１２が互いに隣り合わせになり、かつ、複数の第１の接片２〜１０とともに列Ｒを構成するように配置され、複数の第１の接片２〜１０のうち第２の接片１１に隣り合う第１の接片１０がグランド端子となるように構成されているので、２つの第２の接片１１、１２を介して授受される電磁波の信号によって生じるノイズが、複数の第１の接片２〜１０に侵入してこれら複数の第１の接片のうちの信号端子を介して授受される信号に影響を及ぼすこと、および、複数の第１の接片のうちの信号端子を介して授受される信号により生じるノイズと複数の接片のうちの電源端子に供給される電源電圧に含まれるノイズが、２つの第２の接片１１、１２に侵入してこれら２つの第２の接片１１、１２を介して授受される電磁波に影響を及ぼすことの双方を可及的に抑制することができ、メモリ部２４のデータ通信およびデータ通信部２６のデータ通信の双方を安定して行う上で有利となる。
そして、データ通信部２６、２つの第２の接片１１、１２、導電パターン２７０２、２７０４により囲まれた領域の外側における保持体２０箇所にメモリ部２４が埋設されているので、メモリ部２４で発生するノイズが導電パターン２７０２、２７０４に侵入することを抑制でき、メモリ部２４のデータ通信およびデータ通信部２６のデータ通信の双方を安定して行う上でより有利となっている。
特に、本実施例のように大きさ、厚さが極めて小さいメモリカード１００では、メモリ部２４とデータ通信部２６とのノイズの干渉を防止するためのシールド構造を設けることは難しく、シールド構造を設けると極めて複雑かつ高価な構造となるため、上述のように、接片のレイアウトによりそれら干渉を可及的に抑制する本実施例によれば、構造を簡易化しコストダウンを図る上でも極めて有利となる。
そして、データ通信部２６、２つの第２の接片１１、１２、導電パターン２７０２、２７０４により囲まれた領域の外側における保持体２０箇所にメモリ部２４が埋設されているので、メモリ部２４で発生するノイズが導電パターン２７０２、２７０４に侵入することを抑制でき、メモリ部２４のデータ通信およびデータ通信部２６のデータ通信の双方を安定して行う上でより有利となっている。
特に、本実施例のように大きさ、厚さが極めて小さいメモリカード１００では、メモリ部２４とデータ通信部２６とのノイズの干渉を防止するためのシールド構造を設けることは難しく、シールド構造を設けると極めて複雑かつ高価な構造となるため、上述のように、接片のレイアウトによりそれら干渉を可及的に抑制する本実施例によれば、構造を簡易化しコストダウンを図る上でも極めて有利となる。
次に実施例２について説明する。なお、以下の説明では実施例１と同様の箇所、部材に同一の符号を付してその説明を省略する。
図６は実施例２におけるメモリカード１００の下面図である。
実施例２は実施例１の変形例であり、実施例１では、メモリ部２４に接続する複数の第１の接片２〜１０のうちの１つの接片１０がグランド端子であったのに対して、実施例２では、複数の第１の接片１〜１０のうちの２つの接片１、１０がグランド端子である。
一方のグランド端子１０は、実施例１と同様に、列Ｒ１の一方の端部に配置され、他方のグランド端子１は、列Ｒ１の他方の端部に配置されている。
作用効果については実施例１と同様である。
図６は実施例２におけるメモリカード１００の下面図である。
実施例２は実施例１の変形例であり、実施例１では、メモリ部２４に接続する複数の第１の接片２〜１０のうちの１つの接片１０がグランド端子であったのに対して、実施例２では、複数の第１の接片１〜１０のうちの２つの接片１、１０がグランド端子である。
一方のグランド端子１０は、実施例１と同様に、列Ｒ１の一方の端部に配置され、他方のグランド端子１は、列Ｒ１の他方の端部に配置されている。
作用効果については実施例１と同様である。
次に実施例３について説明する。
図７は実施例３におけるメモリカード１００の下面図である。
実施例３は実施例１の変形例であり、実施例１では、２つの第２の接片１１、１２を、平面視した場合列Ｒ１の左端に配置していたのに対し、実施例３では、２つの第２の接片１１、１２を、平面視した場合列Ｒ１の右端に配置している。
作用効果については実施例１と同様である。
図７は実施例３におけるメモリカード１００の下面図である。
実施例３は実施例１の変形例であり、実施例１では、２つの第２の接片１１、１２を、平面視した場合列Ｒ１の左端に配置していたのに対し、実施例３では、２つの第２の接片１１、１２を、平面視した場合列Ｒ１の右端に配置している。
作用効果については実施例１と同様である。
次に実施例４について説明する。
図８は実施例４におけるメモリカード１００の下面図である。
実施例４は実施例２の変形例であり、実施例２では、２つの第２の接片１１、１２を、平面視した場合列Ｒ１の左端に配置していたのに対し、実施例４では、２つの第２の接片１１、１２を、平面視した場合列Ｒ１の右端に配置している。
作用効果については実施例１と同様である。
図８は実施例４におけるメモリカード１００の下面図である。
実施例４は実施例２の変形例であり、実施例２では、２つの第２の接片１１、１２を、平面視した場合列Ｒ１の左端に配置していたのに対し、実施例４では、２つの第２の接片１１、１２を、平面視した場合列Ｒ１の右端に配置している。
作用効果については実施例１と同様である。
次に実施例５について説明する。
図９は実施例５におけるメモリカード１００の下面図である。
実施例５は実施例１の変形例であり、実施例１では、データ通信部を２つの第２の接片１１、１２に近接した保持体２０の箇所に配置していたのに対し、実施例５では、２つの第２の接片１１、１２の近傍の保持体２０の箇所にコントローラ２４０４が配置されており、このコントローラ２４０４と干渉しないように、データ通信部２６を、列Ｒが設けられた辺２００２とは対向する辺２００４の箇所に配置したもので、２つの第２の接片とデータ通信部を接続する導電パターンが実施例１に比べて長くなっており、本発明において、データ通信部２６やコントローラ２４０４、フラッシュメモリ２４０２のレイアウトは任意である。
作用効果については実施例１と同様である。
図９は実施例５におけるメモリカード１００の下面図である。
実施例５は実施例１の変形例であり、実施例１では、データ通信部を２つの第２の接片１１、１２に近接した保持体２０の箇所に配置していたのに対し、実施例５では、２つの第２の接片１１、１２の近傍の保持体２０の箇所にコントローラ２４０４が配置されており、このコントローラ２４０４と干渉しないように、データ通信部２６を、列Ｒが設けられた辺２００２とは対向する辺２００４の箇所に配置したもので、２つの第２の接片とデータ通信部を接続する導電パターンが実施例１に比べて長くなっており、本発明において、データ通信部２６やコントローラ２４０４、フラッシュメモリ２４０２のレイアウトは任意である。
作用効果については実施例１と同様である。
次に実施例６について説明する。
図１０は実施例６におけるメモリカード１００の下面図である。
実施例６は実施例２の変形例であり、実施例２では、データ通信部を２つの第２の接片１１、１２に近接した保持体２０の箇所に配置していたのに対し、実施例６では、２つの第２の接片１１、１２の近傍の保持体２０の箇所にコントローラ２４０４が配置されており、このコントローラ２４０４と干渉しないように、データ通信部２６を、列Ｒが設けられた辺２００２とは対向する辺２００４の箇所に配置したもので、２つの第２の接片１１、１２とデータ通信部２６を接続する導電パターン２７０２、２７０４が実施例２に比べて長くなっている。
作用効果については実施例１と同様である。
図１０は実施例６におけるメモリカード１００の下面図である。
実施例６は実施例２の変形例であり、実施例２では、データ通信部を２つの第２の接片１１、１２に近接した保持体２０の箇所に配置していたのに対し、実施例６では、２つの第２の接片１１、１２の近傍の保持体２０の箇所にコントローラ２４０４が配置されており、このコントローラ２４０４と干渉しないように、データ通信部２６を、列Ｒが設けられた辺２００２とは対向する辺２００４の箇所に配置したもので、２つの第２の接片１１、１２とデータ通信部２６を接続する導電パターン２７０２、２７０４が実施例２に比べて長くなっている。
作用効果については実施例１と同様である。
次に実施例７について説明する。
図１１は実施例７におけるメモリカード１００の下面図である。
実施例７は実施例１の変形例であり、実施例１では、２つの第２の接片１１、１２を列Ｒ１の端部に配置していたのに対して、実施例７では、２つの第２の接片１１、１２は、列Ｒを構成する複数の第１の接片の間の箇所に配置されている。
実施例７では、実施例２と同様に、複数の第１の接片１〜１０のうちの２つの接片１、１０がグランド端子であり、２つの第２の接片１１、１２の両側にそれぞれ位置する第１の接片１、１０がそれぞれグランド端子である。
このような実施例７によっても、２つの第２の接片１１、１２の両側にそれぞれグランド端子が位置することから、実施例１と同様な作用効果が奏される。
図１１は実施例７におけるメモリカード１００の下面図である。
実施例７は実施例１の変形例であり、実施例１では、２つの第２の接片１１、１２を列Ｒ１の端部に配置していたのに対して、実施例７では、２つの第２の接片１１、１２は、列Ｒを構成する複数の第１の接片の間の箇所に配置されている。
実施例７では、実施例２と同様に、複数の第１の接片１〜１０のうちの２つの接片１、１０がグランド端子であり、２つの第２の接片１１、１２の両側にそれぞれ位置する第１の接片１、１０がそれぞれグランド端子である。
このような実施例７によっても、２つの第２の接片１１、１２の両側にそれぞれグランド端子が位置することから、実施例１と同様な作用効果が奏される。
次に実施例８について説明する。
図１２は実施例８におけるメモリカード１００の下面図、図１３は実施例８におけるメモリカード１００の接片と信号名の対応を示す図である。
実施例８は実施例１の変形例であり、実施例１では、１つのデータ通信部２６を設け、このデータ通信部２６に接続する２つの第２の接片１１、１２を列Ｒ１の端部に配置していたのに対して、実施例８では、２つのデータ通信部２６、２６が設けられ、これらデータ通信部２６、２６にそれぞれ接続する２つの第２の接片１１、１２、１３、１４が列Ｒ１の両端に配置されている。
実施例８では、実施例２と同様に、複数の第１の接片１〜１０のうちの２つの接片１、１０がグランド端子であり、２つの第２の接片１１、１３に臨む第１の接片１、１０がそれぞれグランド端子である。
それらの接片について説明すると、複数の第１の接片１〜１０は、実施例１と同様に、メモリ部２４に対して信号の授受を行う信号端子と、メモリ部２４に対してグランド電位を供給するためのグランド端子と、メモリ部２４に対して電源を供給するための電源端子を含んでいる。
図１３に示すように、接片２〜８は前記信号端子であり、接片９は前記電源端子であり、接片１０は前記グランド端子である。
詳細に説明すると、接片２はデータ信号ＳＤＩＯ０〜ＳＤＩＯ３で通信されるデータの区切りを示すバスステート信号ＢＳが入力される信号端子である。
接片３はデータ信号ＳＤＩＯ１の入出力を行う信号端子、接片４はデータ信号ＳＤＩＯ０の入出力を行う信号端子、接片５はデータ信号ＳＤＩＯ２の入出力を行う信号端子、接片７はデータ信号ＳＤＩＯ３の入出力を行う信号端子である。
接片６は挿抜検出接片であり、前記外部装置がメモリカードの挿抜検出のために使用するＩＮＳ信号を授受する信号端子である。
接片８はクロック信号ＳＣＬＫが入力される信号端子であり、前記バスステート信号ＢＳおよびデータ信号ＳＤＩＯ〜ＳＩＤ３はこのクロック信号ＳＣＬＫに同期して通信される。
接片９は電源Ｖｃｃが入力される電源端子である。
接片１０はグランドレベル（Ｖｓｓ）に接続されるグランド端子である。
一方の２つの第２の接片１１、１２は、一方のデータ通信部２６と絶縁基板２６に形成された導電パターン２７０２、２７０４により接続され、第２の接片１１、１２にはアンテナとの間で授受される電磁波の信号Ｄ１、Ｄ２が入出力される。
他方の２つの第２の接片１３、１４は、他方のデータ通信部２６と絶縁基板２６に形成された導電パターン２７０２、２７０４により接続され、第２の接片１３、１４には前記アンテナとは別のアンテナとの間で授受される電磁波の信号Ｄ３、Ｄ４が入出力される。
このような実施例８によっても、２つの第２の接片に臨む箇所にそれぞれグランド端子が位置することから、実施例１と同様な作用効果に加え、２つのデータ通信部２６が安定してデータ通信を行う上で有利となる。
図１２は実施例８におけるメモリカード１００の下面図、図１３は実施例８におけるメモリカード１００の接片と信号名の対応を示す図である。
実施例８は実施例１の変形例であり、実施例１では、１つのデータ通信部２６を設け、このデータ通信部２６に接続する２つの第２の接片１１、１２を列Ｒ１の端部に配置していたのに対して、実施例８では、２つのデータ通信部２６、２６が設けられ、これらデータ通信部２６、２６にそれぞれ接続する２つの第２の接片１１、１２、１３、１４が列Ｒ１の両端に配置されている。
実施例８では、実施例２と同様に、複数の第１の接片１〜１０のうちの２つの接片１、１０がグランド端子であり、２つの第２の接片１１、１３に臨む第１の接片１、１０がそれぞれグランド端子である。
それらの接片について説明すると、複数の第１の接片１〜１０は、実施例１と同様に、メモリ部２４に対して信号の授受を行う信号端子と、メモリ部２４に対してグランド電位を供給するためのグランド端子と、メモリ部２４に対して電源を供給するための電源端子を含んでいる。
図１３に示すように、接片２〜８は前記信号端子であり、接片９は前記電源端子であり、接片１０は前記グランド端子である。
詳細に説明すると、接片２はデータ信号ＳＤＩＯ０〜ＳＤＩＯ３で通信されるデータの区切りを示すバスステート信号ＢＳが入力される信号端子である。
接片３はデータ信号ＳＤＩＯ１の入出力を行う信号端子、接片４はデータ信号ＳＤＩＯ０の入出力を行う信号端子、接片５はデータ信号ＳＤＩＯ２の入出力を行う信号端子、接片７はデータ信号ＳＤＩＯ３の入出力を行う信号端子である。
接片６は挿抜検出接片であり、前記外部装置がメモリカードの挿抜検出のために使用するＩＮＳ信号を授受する信号端子である。
接片８はクロック信号ＳＣＬＫが入力される信号端子であり、前記バスステート信号ＢＳおよびデータ信号ＳＤＩＯ〜ＳＩＤ３はこのクロック信号ＳＣＬＫに同期して通信される。
接片９は電源Ｖｃｃが入力される電源端子である。
接片１０はグランドレベル（Ｖｓｓ）に接続されるグランド端子である。
一方の２つの第２の接片１１、１２は、一方のデータ通信部２６と絶縁基板２６に形成された導電パターン２７０２、２７０４により接続され、第２の接片１１、１２にはアンテナとの間で授受される電磁波の信号Ｄ１、Ｄ２が入出力される。
他方の２つの第２の接片１３、１４は、他方のデータ通信部２６と絶縁基板２６に形成された導電パターン２７０２、２７０４により接続され、第２の接片１３、１４には前記アンテナとは別のアンテナとの間で授受される電磁波の信号Ｄ３、Ｄ４が入出力される。
このような実施例８によっても、２つの第２の接片に臨む箇所にそれぞれグランド端子が位置することから、実施例１と同様な作用効果に加え、２つのデータ通信部２６が安定してデータ通信を行う上で有利となる。
次に実施例９について説明する。
図１４は実施例９におけるメモリカード１００の下面図、図１５は実施例９におけるメモリカード１００の接片と信号名の対応を示す図である
実施例９は実施例１の変形例であり、実施例１では、データ通信部２６に２つの第２の接片１１、１２が接続されていたのに対して、実施例９では、２つの第２の接片１１、１２に加え、電源端子（接片９）およびグランド端子（接片１０）が接続されている。
実施例９では、電源端子(接片９)は、グランド端子（接片１０）を挟んで第２の接片１１、１２と反対側の箇所に配置されている。
そして、電源端子（接片９）およびグランド端子（接片１０）はそれぞれ導電パターン２７０６、２７０８を介してデータ通信部２６に接続され、さらにこれら電源端子（接片９）およびグランド端子（接片１０）は不図示の導電パターンを介してコントローラ２４０４に接続され、電源端子（接片９）およびグランド端子（接片１０）はデータ通信部２６およびメモリ部２４の双方に共用されている。
このようなデータ通信部２４として、例えば、ＵＳＢやＩＥＥＥ１３９４などの通信インターフェースによってデジタルデータをプラス側のデータとマイナス側のデータとによる差動で送受信するものが挙げられる。
なお、図１４において、データ通信部２６に接続された２つの第２の接片１１、１２の双方あるいは一方と、グランド端子（接片１０）との間で特性インピーダンスを有する伝送線路を形成することによって、伝送線路とこの伝送線路を介してデータを伝送する外部側装置との間でインピーダンス整合をとることができる。
このような構成によれば、２つの第２の接片１１、１２、グランド端子（接片１０）の各接片における容量やインダクタンスに対応することができ、また、これら２つの第２の接片１１、１２、グランド端子（接片１０）に接続される前記外部装置のコネクタとの伝送信号モード変換（コプレーナライン、ツイストペア、同軸伝送路からの変換）に対応することが可能となる。
実施例９では、実施例２と同様に、複数の第１の接片２〜１０のうちの１つの接片１０がグランド端子であり、２つの第２の接片１１、１３に臨む第１の接片１０がグランド端子である。
それらの接片について説明すると、複数の第１の接片２〜１０は、実施例１と同様に、メモリ部２４に対して信号の授受を行う信号端子と、メモリ部２４に対してグランド電位を供給するためのグランド端子と、メモリ部２４に対して電源を供給するための電源端子を含んでいる。
図１５に示すように、接片２〜８は前記信号端子であり、接片９は前記電源端子であり、接片１０は前記グランド端子である。
詳細に説明すると、接片２はデータ信号ＳＤＩＯ０〜ＳＤＩＯ３で通信されるデータの区切りを示すバスステート信号ＢＳが入力される信号端子である。
接片３はデータ信号ＳＤＩＯ１の入出力を行う信号端子、接片４はデータ信号ＳＤＩＯ０の入出力を行う信号端子、接片５はデータ信号ＳＤＩＯ２の入出力を行う信号端子、接片７はデータ信号ＳＤＩＯ３の入出力を行う信号端子である。
接片６は挿抜検出接片であり、前記外部装置がメモリカードの挿抜検出のために使用するＩＮＳ信号を授受する信号端子である。
接片８はクロック信号ＳＣＬＫが入力される信号端子であり、前記バスステート信号ＢＳおよびデータ信号ＳＤＩＯ〜ＳＩＤ３はこのクロック信号ＳＣＬＫに同期して通信される。
接片９は電源Ｖｃｃが入力される電源端子である。
接片１０はグランドレベル（Ｖｓｓ）に接続されるグランド端子である。
２つの第２の接片１１、１２は、データ通信部２６と絶縁基板２６に形成された導電パターン２７０２、２７０４により接続され、第２の接片１１、１２には外部装置との間で授受される差動形式のデジタル信号、すなわちプラス側のデータ信号＋Ｄと、マイナス側のデータ信号−Ｄが入出力される。
このような実施例９によっても、第２の接片１１に臨む箇所にグランド端子が位置することから、実施例１と同様な作用効果が奏される。
図１４は実施例９におけるメモリカード１００の下面図、図１５は実施例９におけるメモリカード１００の接片と信号名の対応を示す図である
実施例９は実施例１の変形例であり、実施例１では、データ通信部２６に２つの第２の接片１１、１２が接続されていたのに対して、実施例９では、２つの第２の接片１１、１２に加え、電源端子（接片９）およびグランド端子（接片１０）が接続されている。
実施例９では、電源端子(接片９)は、グランド端子（接片１０）を挟んで第２の接片１１、１２と反対側の箇所に配置されている。
そして、電源端子（接片９）およびグランド端子（接片１０）はそれぞれ導電パターン２７０６、２７０８を介してデータ通信部２６に接続され、さらにこれら電源端子（接片９）およびグランド端子（接片１０）は不図示の導電パターンを介してコントローラ２４０４に接続され、電源端子（接片９）およびグランド端子（接片１０）はデータ通信部２６およびメモリ部２４の双方に共用されている。
このようなデータ通信部２４として、例えば、ＵＳＢやＩＥＥＥ１３９４などの通信インターフェースによってデジタルデータをプラス側のデータとマイナス側のデータとによる差動で送受信するものが挙げられる。
なお、図１４において、データ通信部２６に接続された２つの第２の接片１１、１２の双方あるいは一方と、グランド端子（接片１０）との間で特性インピーダンスを有する伝送線路を形成することによって、伝送線路とこの伝送線路を介してデータを伝送する外部側装置との間でインピーダンス整合をとることができる。
このような構成によれば、２つの第２の接片１１、１２、グランド端子（接片１０）の各接片における容量やインダクタンスに対応することができ、また、これら２つの第２の接片１１、１２、グランド端子（接片１０）に接続される前記外部装置のコネクタとの伝送信号モード変換（コプレーナライン、ツイストペア、同軸伝送路からの変換）に対応することが可能となる。
実施例９では、実施例２と同様に、複数の第１の接片２〜１０のうちの１つの接片１０がグランド端子であり、２つの第２の接片１１、１３に臨む第１の接片１０がグランド端子である。
それらの接片について説明すると、複数の第１の接片２〜１０は、実施例１と同様に、メモリ部２４に対して信号の授受を行う信号端子と、メモリ部２４に対してグランド電位を供給するためのグランド端子と、メモリ部２４に対して電源を供給するための電源端子を含んでいる。
図１５に示すように、接片２〜８は前記信号端子であり、接片９は前記電源端子であり、接片１０は前記グランド端子である。
詳細に説明すると、接片２はデータ信号ＳＤＩＯ０〜ＳＤＩＯ３で通信されるデータの区切りを示すバスステート信号ＢＳが入力される信号端子である。
接片３はデータ信号ＳＤＩＯ１の入出力を行う信号端子、接片４はデータ信号ＳＤＩＯ０の入出力を行う信号端子、接片５はデータ信号ＳＤＩＯ２の入出力を行う信号端子、接片７はデータ信号ＳＤＩＯ３の入出力を行う信号端子である。
接片６は挿抜検出接片であり、前記外部装置がメモリカードの挿抜検出のために使用するＩＮＳ信号を授受する信号端子である。
接片８はクロック信号ＳＣＬＫが入力される信号端子であり、前記バスステート信号ＢＳおよびデータ信号ＳＤＩＯ〜ＳＩＤ３はこのクロック信号ＳＣＬＫに同期して通信される。
接片９は電源Ｖｃｃが入力される電源端子である。
接片１０はグランドレベル（Ｖｓｓ）に接続されるグランド端子である。
２つの第２の接片１１、１２は、データ通信部２６と絶縁基板２６に形成された導電パターン２７０２、２７０４により接続され、第２の接片１１、１２には外部装置との間で授受される差動形式のデジタル信号、すなわちプラス側のデータ信号＋Ｄと、マイナス側のデータ信号−Ｄが入出力される。
このような実施例９によっても、第２の接片１１に臨む箇所にグランド端子が位置することから、実施例１と同様な作用効果が奏される。
次に実施例１０について説明する。
図１６は実施例１０におけるメモリカード１００の下面図である。
実施例１０は実施例９の変形例であり、実施例９では、メモリ部２４に接続する複数の第１の接片２〜１０のうちの１つの接片１０がグランド端子であったのに対して、実施例１０では、複数の第１の接片１〜１０のうちの２つ接片１、１０がグランド端子である。
一方のグランド端子は、実施例９と同様に、列Ｒ１の一方の端部に配置され、他方のグランド端子は、列Ｒ１の他方の端部に配置されている。
作用効果については実施例９と同様である。
図１６は実施例１０におけるメモリカード１００の下面図である。
実施例１０は実施例９の変形例であり、実施例９では、メモリ部２４に接続する複数の第１の接片２〜１０のうちの１つの接片１０がグランド端子であったのに対して、実施例１０では、複数の第１の接片１〜１０のうちの２つ接片１、１０がグランド端子である。
一方のグランド端子は、実施例９と同様に、列Ｒ１の一方の端部に配置され、他方のグランド端子は、列Ｒ１の他方の端部に配置されている。
作用効果については実施例９と同様である。
なお、本実施例では、プリント基板２２の両面を、型を用いて合成樹脂で被覆して保持体２０を形成した場合について説明したが、プリント基板２２を厚さの薄い上下のケースで挟み込んで保持体２０を形成するようにしてもよい。
また、本実施例では、複数の接片１〜１２が保持体２０の上面に露出するように形成されている場合について説明したが、保持体２０の上面の一側に切り欠きを設け、この切り欠きにより複数の接片１〜１２を露出させるなど任意である。
また、本実施例では、複数の接片１〜１２が保持体２０の上面に露出するように形成されている場合について説明したが、保持体２０の上面の一側に切り欠きを設け、この切り欠きにより複数の接片１〜１２を露出させるなど任意である。
１００……メモリカード、２０……保持体、２４……メモリ部、１〜１０……第１の接片、１１、１２……第２の接片、Ｒ……列。
Claims (7)
- 絶縁材料からなる薄板状の保持体と、
前記保持体に埋設され、データの書き込みおよび／または読み出しを行うメモリ部と、
前記保持体の表面に設けられ前記メモリ部に接続された複数の第１の接片と
を備えた、メモリカードであって、
前記複数の第１の接片は、前記保持体の表面に並べられて配置され、前記保持体の表面に前記複数の第１の接片からなる列が構成され、
前記複数の第１の接片のうちの一つは前記メモリ部に対してグランド電位を供給するためのグランド端子を含んでおり、
前記メモリ部に書き込まれるおよび／または前記メモリ部から読みだされるデータとは別のデータの送信および／または受信を行うデータ通信部が前記保持体に埋め込まれ、
前記保持体の表面に前記データ通信部に接続された２つの第２の接片が設けられ、
前記２つの第２の接片は、互いに隣り合わせになり、かつ、前記複数の第１の接片とともに前記列を構成するように配置され、
前記複数の第１の接片のうち前記第２の接片に隣り合う前記第１の接片は、前記グランド端子であり、
前記データ通信部は、該データ通信部に前記２つの第２の接片を介して接続された当該メモリカードの外部装置に対してプラス側のデータとマイナス側のデータとによる差動形式により前記データを送受信するものであり、
前記データ通信部に接続された２つの第２の接片の双方あるいは一方と、前記グランド端子との間で特性インピーダンスを有する伝送線路を形成することによって、前記伝送線路と該伝送線路を介して前記データを伝送する前記外部側装置との間でインピーダンス整合がとられている、
ことを特徴とする、メモリカード。 - 前記列は複数の第１の接片のみが並べられた列部分を有し、前記２つの第２の接片は前記列部分の端部に配置されている、
ことを特徴とする請求項１記載のメモリカード。 - 前記列は複数の第１の接片のみが並べられた列部分を有し、前記２つの第２の接片は前記列部分の端部に配置され、前記列部分の端部に位置する一つの前記第１の接片が前記グランド端子である、
ことを特徴とする請求項１記載のメモリカード。 - 前記複数の第１の接片のうちの二つは、前記メモリ部に対してグランド電位を供給するためのグランド端子を含んでおり、
前記列は複数の第１の接片のみが並べられた列部分を有し、
前記２つの第２の接片は前記列部分の端部に配置され、
前記列部分の端部に位置する二つの前記第１の接片が前記グランド端子である、
ことを特徴とする請求項１記載のメモリカード。 - 前記データ通信部と前記２つの第２の接片は、前記保持体の内部に埋設されたリード線により接続されており、
それら前記データ通信部、前記２つの第２の接片、前記リード線により囲まれた領域の外側における前記保持体箇所に前記メモリ部が埋設されている、
ことを特徴とする請求項１記載のメモリカード。 - 前記複数の第１の接片のうちの一つは、前記メモリ部に対して電源を供給するための電源端子を含んでおり、
前記グランド端子および前記電源端子は、前記データ通信部にも接続されている、
ことを特徴とする請求項１記載のメモリカード。 - 前記データ通信部は、該データ通信部に前記２つの第２の接片を介して接続されたアンテナを介して電磁波によるデータ通信を行うものである、
ことを特徴とする請求項１記載のメモリカード。
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