JP4536629B2 - 半導体チップの製造方法 - Google Patents

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Description

本発明は、半導体チップの製造方法に係り、特に電極パッドと電気的に接続される貫通ビアを備えた半導体チップの製造方法に関する。
近年の電子機器の高性能化や小型化に伴って、複数の半導体チップを積層させたマルチチップパーケージの開発が行なわれている。マルチチップパーケージに適用される半導体チップは、上下方向に配置された他の半導体チップと電気的に接続するための貫通ビアを有する。
図１は、貫通ビアを備えた従来の半導体チップの断面図である。
図１に示すように、半導体チップ１００は、半導体基板１０１と、図示していない半導体素子と、電極パッド１０２と、絶縁膜１０３と、貫通ビア１０５とを有する。半導体基板１０１には、半導体基板１０１を貫通し、電極パッド１０２を露出する貫通孔１０６が形成されている。半導体素子（図示せず）は、半導体基板１０１の第１の主面１０１Ａ側に設けられている。電極パッド１０２は、半導体基板１０１の第１の主面１０１Ａ側に設けられており、図示していない配線により半導体素子と電気的に接続されている。絶縁膜１０３は、貫通孔１０６の側壁と半導体基板１０１の第２の主面１０１Ｂ（非能動面）とを覆うように設けられている。貫通ビア１０５は、貫通孔１０６に設けられており、電極パッド１０２と電気的に接続されている。
図２〜図５は、貫通ビアを備えた従来の半導体チップの製造工程を示す図である。図２〜図５において、図１に示した半導体チップ１００と同一構成部分には同一符号を付す。
図２〜図５を参照して、半導体チップ１００の製造方法について説明する。図２に示すように、公知の方法により、半導体基板１０１の第１の主面１０１Ａに図示していない半導体素子及び配線と、電極パッド１０２とを形成する。その後、半導体基板１０１の第２の主面１０１Ｂ側からウエットエッチング法により半導体基板１０１をエッチングして、電極パッド１０２を露出する貫通孔１０６を形成する。
次いで、図３に示すように、図２に示した構造体の上面を覆うように絶縁膜１０３を形成し、続いて、絶縁膜１０３上に、電極パッド１０２に設けられた絶縁膜１０３を露出する開口部１０８Ａを有したレジスト膜１０８を形成する。
次いで、図４に示すように、レジスト膜１０８をマスクとして、エッチング法により電極パッド１０２に設けられた絶縁膜１０３を除去する。エッチング法としては、ドライエッチング法またはウエットエッチング法を用いる。
次いで、図５に示すように、レジスト膜１０８を除去して、印刷法により貫通孔１０６にはんだペーストを充填して、貫通ビア１０５を形成する。これにより、半導体チップ１００が製造される（例えば、特許文献１参照。）。
特開２００１−６０６５４号公報
しかしながら、ウエットエッチング法を用いて、電極パッド１０２に設けられた絶縁膜１０３を除去する場合、オーバーエッチング量によっては半導体基板１０１の側壁に形成された必要な絶縁膜１０３も除去されてしまうため、半導体チップ１００の歩留まりが低下してしまうという問題があった。
また、ドライエッチング法を用いて、電極パッド１０２に設けられた絶縁膜１０３を除去する場合、オーバーエッチング量によっては電極パッド１０２が損傷してしまうため、半導体チップ１００の歩留まりが低下してしまうという問題があった。
そこで本発明は、上述した問題点に鑑みなされたものであり、歩留まりを向上させることのできる半導体チップの製造方法を提供することを目的とする。
本発明の一観点によれば、半導体基板に形成された半導体素子と電気的に接続された電極パッドと、該電極パッドと電気的に接続された貫通ビアとを備えた半導体チップの製造方法であって、前記電極パッド上に第１開口部を有した第１のレジスト膜を形成する第１レジスト膜形成工程と、前記第１開口部及び前記第１のレジスト膜を覆うように金属膜を形成する金属膜形成工程と、前記第１開口部の形成位置に、前記第１開口部よりも直径の小さい第２開口部を有する第２のレジスト膜を、前記金属膜を覆うように形成する第２レジスト膜形成工程と、前記金属膜、前記半導体基板及び電極パッドを貫通し、前記第２開口部の形成位置に対応する貫通孔を形成する貫通孔形成工程と、前記第１開口部の上端部を覆うように絶縁膜除去用テープを設ける絶縁膜除去用テープ貼付工程と、前記絶縁膜除去用テープ貼付工程後に、前記半導体基板の前記半導体素子の面と反対側の面側から、前記貫通孔の側壁及び前記第１開口部に前記絶縁膜を形成する絶縁膜形成工程と、前記絶縁膜形成工程の後に前記絶縁膜除去用テープを除去する絶縁膜除去用テープ除去工程と、前記絶縁膜除去用テープ除去工程の後に、前記貫通孔及び前記第１開口部に前記貫通ビアを形成する貫通ビア形成工程とを含むことを特徴とする半導体チップの製造方法が提供される。
本発明によれば、レジスト膜上に開口部を覆う絶縁膜除去用テープを貼り付け、貫通孔の側壁及び前記第１開口部に絶縁膜を形成することで、第１開口部よりも直径の小さい貫通孔と第１開口部とにより構成される段差部分の絶縁膜の厚さを貫通孔に形成される絶縁膜よりも薄くすることが可能となる。これにより、絶縁膜除去用テープを除去する際、絶縁膜を段差部分で破断させて、貫通孔の側壁を絶縁膜で精度良く覆うことが可能となるため、半導体チップの歩留まりを向上させることができる。
本発明によれば、電極パッドと電気的に接続される貫通ビアを備えた半導体チップの歩留まりを向上させることができる。
次に、図面に基づいて本発明の実施の形態について説明する。
図６は、本発明の実施の形態に係る半導体チップの断面図である。
図６を参照するに、半導体チップ１０は、半導体基板１１と、半導体素子（図示せず）と、絶縁膜１２，１７と、電極パッド１３と、保護膜１４と、導電部材１６と、貫通ビア１８とを有する。
半導体基板１１は、薄板化されており、貫通ビア１８を配設するための貫通孔２１が形成されている。貫通孔２１は、半導体基板１１、絶縁膜１２、及び電極パッド１３を貫通している。半導体基板１１の材料としては、例えば、シリコンや、ＧａＡｓ等の化合物半導体を用いることができる。薄板化された半導体基板１１の厚さＭ１は、例えば、２００μｍとすることができる。
半導体素子（図示せず）は、トランジスタ等の素子であり、半導体基板１１の第１の主面１１Ａ側に設けられている。半導体素子は、図示していない配線を介して電極パッド１３と電気的に接続されている。
絶縁膜１２は、半導体基板１１の第１の主面１１Ａを覆うように設けられている。絶縁膜１２は、半導体基板１１と電極パッド１３との間を絶縁する膜である。絶縁膜１２は、例えば、ＣＶＤ法により形成できる。絶縁膜１２としては、例えば、ＳｉＯ2膜やＳｉＮ膜を用いることができる。絶縁膜１２の厚さは、例えば、０．１μｍとすることができる。
電極パッド１３は、絶縁膜１２上に設けられている。電極パッド１３は、図示していない配線により半導体素子（図示せず）と電気的に接続されている。電極パッド１３の材料としては、例えば、Ａｌを用いることができる。また、電極パッド１３は、例えば、スパッタ法により絶縁膜１２上にＡｌ膜を形成し、このＡｌ膜をドライエッチング法によりパターニングすることで形成できる。
保護膜１４は、絶縁膜１２を覆うように設けられており、電極パッド１３を露出する開口部１４Ａを有する。開口部１４Ａの直径は、例えば、１２０μｍとすることができる。保護膜１４は、例えば、ＣＶＤ法により形成することができる。保護膜１４としては、例えば、ＳｉＯ2膜、ＳｉＯ2膜とＳｉＮ膜との積層膜等を用いることができる。
導電部材１６は、貫通ビア１８の突出部２４と電極パッド１３との間に設けられており、突出部２４の下面２４Ａと電極パッド１３の上面１３Ａとに接触している。導電部材１６は、貫通ビア１８の突出部２４と電極パッド１３とを電気的に接続するためのものである。導電部材１６は、例えば、スパッタ法、ＣＶＤ法、無電解めっき法等により形成することができる。導電部材１６の材料としては、導電金属を用いることができ、具体的には、例えば、Ｔｉ膜とＣｕ膜とを順次積層させたＴｉ／Ｃｕ積層膜や、Ｃｒ膜とＣｕ膜とを順次積層させたＣｒ／Ｃｕ積層膜等を用いることができる。
絶縁膜１７は、半導体基板１１の第２の主面１１Ｂ上と、貫通孔２１の側壁と、導電部材１６と貫通ビア１８との間とに設けられている。絶縁膜１７は、半導体基板１１と貫通ビア１８との間を絶縁するための膜である。絶縁膜１７は、例えば、ＣＶＤ法により形成することができる。絶縁膜１７としては、例えば、ＳｉＯ2膜やＳｉＮ膜等を用いることができる。また、絶縁膜１７の厚さＭ２は、例えば、１μｍとすることができる。
貫通ビア１８は、貫通部２３と、突出部２４とを有する。貫通部２３は、絶縁膜１７が形成された貫通孔２１に設けられている。貫通部２３の上端部には、突出部２４が一体的に設けられている。また、半導体チップ１０の上下方向に他の半導体チップを積層させて、マルチチップパーケージを構成する場合、貫通部２３の下端部２３Ａには、他の半導体チップの貫通ビア（図示せず）が電気的に接続される。
突出部２４は、導電部材１６上と、電極パッド１３よりも上方に位置する絶縁膜１７上とに設けられている。突出部２４は、貫通部２３よりも幅広形状とされている。また、突出部２４の上端部（導電部材１６上に位置する突出部２４部分）は、貫通部２３の近傍に位置する突出部２４部分よりもさらに幅広形状とされている。半導体チップ１０の上下方向に他の半導体チップを積層させて、マルチチップパーケージを構成する場合、突出部２４には、他の半導体チップの貫通ビア（図示せず）が電気的に接続される。
貫通ビア１８は、例えば、めっき法により形成することができる。貫通ビア１８の材料としては、導電金属を用いることができ、具体的には、例えば、Ｃｕを用いることができる。また、突出部２４を形成する際、導電部材１６を給電層とすることができる。
図７〜図１９は、本実施の形態に係る半導体チップの製造工程を示す図である。図７〜図１９において、先の図６で説明した半導体チップ１０と同一構成部分には同一符号を付す。
図７〜図１９を参照して、本実施の形態に係る半導体チップ１０の製造方法について説明する。
始めに、図７に示すように、薄板化される前の半導体基板１１の第１の主面１１Ａに、公知の技術により半導体素子（図示せず）を形成し、次いで、半導体基板１１の第１の主面１１Ａ上に、絶縁膜１２と、電極パッド１３と、保護膜１４とを順次形成する。
具体的には、例えば、ＣＶＤ法により絶縁膜１２としてＳｉＯ2膜（厚さ０．１μｍ）を形成する。次いで、絶縁膜１２上に、例えば、スパッタ法によりＡｌ膜を成膜し、続いて、Ａｌ膜上に電極パッド１３の形状に対応するようにパターニングされたレジスト膜を形成する。その後、レジスト膜をマスクとして、ドライエッチング法によりＡｌ膜をエッチングして、電極パッド１３を形成する。次いで、電極パッド１３が形成された絶縁膜１２上に、例えば、ＣＶＤ法により保護膜１４としてＳｉＯ2膜を成膜し、続いて、ＳｉＯ2膜上に開口部１４Ａの形状に対応する開口部を有したレジスト膜を形成し、レジスト膜をマスクとして、ドライエッチング法によりＳｉＯ2膜をエッチングして、開口部１４Ａを形成する。
開口部１４Ａの直径Ｒ１は、例えば、１２０μｍとすることができる。なお、絶縁膜１２としてＳｉＯ2膜の代わりに、ＣＶＤ法を用いてＳｉＮ膜（例えば、厚さ０．１μｍ）を形成してもよい。また、薄板化される前の半導体基板１１の厚さＭ３は、例えば、７２５μｍとすることができる。
次いで、図８に示すように、図７に示した構造体上に電極パッド１３の上面１３Ａを露出する開口部３２を有したレジスト膜３１を形成する（レジスト膜形成工程）。開口部３２の直径Ｒ２は、例えば、９０μｍとすることができる。また、開口部３２の深さＤ１は、例えば、１０μｍとすることができる。
次いで、図９に示すように、開口部３２及びレジスト膜３１を覆うように金属膜３４を形成する。金属膜３４は、例えば、スパッタ法、ＣＶＤ法、無電解めっき法等により形成することができる。金属膜３４としては、例えば、Ｔｉ膜とＣｕ膜とを順次積層させたＴｉ／Ｃｕ積層膜や、Ｃｒ膜とＣｕ膜とを順次積層させたＣｒ／Ｃｕ積層膜等を用いることができる。金属膜３４としてＴｉ／Ｃｕ積層膜を用いる場合、金属膜３４の厚さＭ４は、例えば、Ｔｉ層が５０ｎｍ、Ｃｕ層が５００ｎｍとすることができる。金属膜３４は、後にパターニングされて導電部材１６となる。
次いで、図１０に示すように、金属膜３４上に開口部３６を有したレジスト膜３５を形成する。開口部３６は、金属膜３４を露出するように、開口部３２に設けられたレジスト膜３５に形成されている。また、開口部３６は、貫通孔２１の形成位置に対応している。開口部３６の直径Ｒ３は、開口部３２の直径Ｒ２よりも小さくなるように設定されている（Ｒ３＜Ｒ２）。
次いで、図１１に示すように、レジスト膜３５をマスクとして、金属膜３４、電極パッド１３、絶縁膜１２を順次エッチングして、半導体基板１１の第１の主面１１Ａを露出する。
具体的には、例えば、金属膜３４としてＴｉ／Ｃｕ積層膜を用いた場合、ウエットエッチング法により開口部３６に露出されたＣｕ膜を除去し、続いて、レジスト膜３５をマスクとするドライエッチング法により、Ｔｉ膜、Ａｌ膜（電極パッド１３に相当する）、ＳｉＯ2膜（絶縁膜１２に相当する）を順次エッチングする。
次いで、図１２に示すように、第２の主面１１Ｂ側から半導体基板１１を薄板化する（基板薄板化工程）。半導体基板１１の薄板化には、例えば、研削法やエッチング法を用いることができる。具体的には、例えば、グラインダーにより半導体基板の厚さＭ１が２００μｍになるまで薄板化する。
このように、貫通孔２１を形成する前に半導体基板１１を薄板化することで、貫通孔２１のアスペクト比が小さくなるため、貫通孔２１を容易に形成することができる。
次いで、図１３に示すように、レジスト膜３５をマスクとするドライエッチング法により、半導体基板１１が貫通するまでエッチングを行って、貫通孔２１を形成する（貫通孔形成工程）。貫通孔２１の直径Ｒ４は、開口部３２の直径Ｒ２よりも小さくなるように設定されている（Ｒ４＜Ｒ２）。
次いで、図１４に示すように、レジスト膜３５を除去する。レジスト膜３５は、例えば、Ｏ2アッシングにより除去することができる。また、開口部３２の直径Ｒ２と貫通孔２１の直径Ｒ４との大きさが異なるため、貫通孔２１と金属膜３４が設けられた開口部３２との間には、段差部分Ａが形成される。
次いで、図１５に示すように、図１４に示した構造体の金属膜３４上に、開口部３２の上端部を覆うように絶縁膜除去用テープ３８を貼り付ける（絶縁膜除去用テープ貼付工程）。絶縁膜除去用テープ３８としては、例えば、ＰＥＴ基材にアクリル系粘着材を形成したものを用いることができる。絶縁膜除去用テープ３８の厚さＭ５は、例えば、１００μｍ〜２００μｍとすることができる。
次いで、図１６に示すように、半導体基板１１の第２の主面１１Ｂ側から貫通孔２１の側壁に絶縁膜１７を形成する（絶縁膜形成工程）。このとき、半導体基板１１の第２の主面１１Ｂ上、開口部３２の側壁、及び絶縁膜除去用テープ３８にも絶縁膜１７が形成される。具体的には、ＣＶＤ法により、貫通孔２１の側壁及び半導体基板１１の第２の主面１１Ｂに、厚さが１μｍとなるようＳｉＯ2膜を形成する。
このように、半導体基板１１の第２の主面１１Ｂ側から、貫通孔２１の側壁に絶縁膜１７を形成することで、金属膜３４が設けられた開口部３２に形成される絶縁膜１２の厚さを貫通孔２１の側壁に形成される絶縁膜１７の厚さＭ２よりも薄くして、段差部分Ａに形成された絶縁膜１７の強度を弱くすることができる。
次いで、図１７に示すように、絶縁膜１７が形成された絶縁膜除去用テープ３８を金属膜３４から取り除く（絶縁膜除去用テープ除去工程）。この際、絶縁膜１７は、厚さが薄く、強度の弱い段差部分Ａで破断し、不要な絶縁膜１７（絶縁膜除去用テープ３８上に形成された絶縁膜１７）が絶縁膜除去用テープ３８と共に除去される。
このように、金属膜３４上に開口部３２を覆う絶縁膜除去用テープ３８を貼り付け、半導体基板１１の第２の主面１１Ｂ側から、貫通孔２１の側壁を覆うように絶縁膜１７を形成することで、段差部分Ａの絶縁膜１７の厚さを貫通孔２１の側壁に形成される絶縁膜１７よりも薄くすることが可能となる。これにより、絶縁膜除去用テープ３８を除去する際、絶縁膜１７を段差部分Ａで破断させて、貫通孔２１の側壁を絶縁膜１７で精度良く覆うことが可能となるため、半導体チップ１０の歩留まりを向上させることができる。
なお、開口部３２の側壁に貫通孔２１の側壁と同じだけの厚さの絶縁膜１７が形成された場合でも、段差部分Ａの角部に形成された絶縁膜１７は貫通孔２１の側壁に形成された絶縁膜１７よりも強度が弱くなるため、絶縁膜除去用テープ３８を除去する際、絶縁膜１７は段差部分Ａで破断する。
次いで、図１８に示すように、絶縁膜１７が形成された貫通孔２１に貫通部２３と、絶縁膜１７及び金属膜３４が形成された開口部３２に開口部３２から突出する突出部２４とを形成する（貫通ビア形成工程）。これにより、貫通部２３と突出部２４とからなる貫通ビア１８が形成される。
具体的には、例えば、突出部２４の形状に対応するようにパターニングしたレジスト膜を金属膜３４上に形成し、その後、半導体基板１１の第２の主面１１Ｂ側に形成された絶縁膜１７に金属板（例えば、Ｃｕ板）を配置し、この金属板を給電層として、電解めっき法により導電金属（例えば、Ｃｕ）を貫通孔２１及び開口部３２に析出させて、貫通ビア１８を形成する。
開口部３２から突出した突出部２４部分は、開口部３２よりも幅広形状とされており、その直径Ｒ５は、例えば、９０μｍとすることができる。また、開口部３２から突出した突出部２４部分の厚さＭ６は、例えば、５μｍとすることができる。
なお、金属膜３４を給電層として、電解めっき法により導電金属（例えば、Ｃｕ）を貫通孔２１及び開口部３２に析出させて、貫通ビア１８を形成してもよい。
次いで、図１９に示すように、エッチング法により突出部２４に覆われていない金属膜３４を除去して、突出部２４と電極パッド１３とに接触する導電部材１６を形成する（導電部材形成工程）。
このように、開口部３２から突出するように突出部２４を形成すると共に、突出部２４と電極パッド１３とに接触する導電部材１６を形成することにより、導電部材１６を介して、貫通ビア１８と電極パッド１３とを電気的に接続することができる。
次いで、図２０に示すように、レジスト膜３１を除去する。レジスト膜３１は、例えば、Ｏ2アッシングにより除去する。これにより、半導体チップ１０が製造される。
本実施の形態の半導体チップの製造方法によれば、金属膜３４上に開口部３２を覆う絶縁膜除去用テープ３８を貼り付け、開口部３２よりも直径の小さい貫通孔２１の側壁を覆うように絶縁膜１７を形成することで、貫通孔２１と開口部３２とから構成される段差部分Ａの絶縁膜１７の厚さが薄くなるため、絶縁膜除去用テープ３８を除去する際、絶縁膜１７が段差部分Ａで破断する。これにより、貫通孔２１の側壁を絶縁膜１７により精度良く覆うことが可能となり、半導体チップ１０の歩留まりを向上させることができる。
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
本発明は、歩留まりを向上させることのできる半導体チップの製造方法に適用できる。
貫通ビアを備えた従来の半導体チップの断面図である。 貫通ビアを備えた従来の半導体チップの製造工程を示す図（その１）である。 貫通ビアを備えた従来の半導体チップの製造工程を示す図（その２）である。 貫通ビアを備えた従来の半導体チップの製造工程を示す図（その３）である。 貫通ビアを備えた従来の半導体チップの製造工程を示す図（その４）である。 本発明の実施の形態に係る半導体チップの断面図である。 本実施の形態に係る半導体チップの製造工程を示す図（その１）である。 本実施の形態に係る半導体チップの製造工程を示す図（その２）である。 本実施の形態に係る半導体チップの製造工程を示す図（その３）である。 本実施の形態に係る半導体チップの製造工程を示す図（その４）である。 本実施の形態に係る半導体チップの製造工程を示す図（その５）である。 本実施の形態に係る半導体チップの製造工程を示す図（その６）である。 本実施の形態に係る半導体チップの製造工程を示す図（その７）である。 本実施の形態に係る半導体チップの製造工程を示す図（その８）である。 本実施の形態に係る半導体チップの製造工程を示す図（その９）である。 本実施の形態に係る半導体チップの製造工程を示す図（その１０）である。 本実施の形態に係る半導体チップの製造工程を示す図（その１１）である。 本実施の形態に係る半導体チップの製造工程を示す図（その１２）である。 本実施の形態に係る半導体チップの製造工程を示す図（その１３）である。 本実施の形態に係る半導体チップの製造工程を示す図（その１４）である。
符号の説明
１０ 半導体チップ
１１ 半導体基板
１１Ａ 第１の主面
１１Ｂ 第２の主面
１２，１７ 絶縁膜
１３ 電極パッド
１３Ａ 上面
１４ 保護膜
１４Ａ，３２，３６ 開口部
１６ 導電部材
１８ 貫通ビア
２１ 貫通孔
２３ 貫通部
２３Ａ 下端部
２４Ａ 下面
２４ 突出部
３１，３５ レジスト膜
３４ 金属膜
３８ 絶縁膜除去用テープ
Ａ 段差部分
Ｄ１ 深さ
Ｍ１〜Ｍ６ 厚さ
Ｒ１〜Ｒ５ 直径

Claims (3)

  1. 半導体基板に形成された半導体素子と電気的に接続された電極パッドと、該電極パッドと電気的に接続された貫通ビアとを備えた半導体チップの製造方法であって、
    前記電極パッド上に第１開口部を有した第１のレジスト膜を形成する第１レジスト膜形成工程と、
    前記第１開口部及び前記第１のレジスト膜を覆うように金属膜を形成する金属膜形成工程と、
    前記第１開口部の形成位置に、前記第１開口部よりも直径の小さい第２開口部を有する第２のレジスト膜を、前記金属膜を覆うように形成する第２レジスト膜形成工程と、
    前記金属膜、前記半導体基板及び電極パッドを貫通し、前記第２開口部の形成位置に対応する貫通孔を形成する貫通孔形成工程と、
    前記第１開口部の上端部を覆うように絶縁膜除去用テープを設ける絶縁膜除去用テープ貼付工程と、
    前記絶縁膜除去用テープ貼付工程後に、前記半導体基板の前記半導体素子の面と反対側の面側から、前記貫通孔の側壁及び前記第１開口部に前記絶縁膜を形成する絶縁膜形成工程と、
    前記絶縁膜形成工程の後に前記絶縁膜除去用テープを除去する絶縁膜除去用テープ除去工程と、
    前記絶縁膜除去用テープ除去工程の後に、前記貫通孔及び前記第１開口部に前記貫通ビアを形成する貫通ビア形成工程とを含むことを特徴とする半導体チップの製造方法。
  2. 前記貫通ビア形成工程において、前記第１開口部から突出すると共に、前記第１開口部よりも幅広形状となる突出部を有する前記貫通ビアを形成し、
    前記貫通ビア形成工程の後に、前記金属膜のうち、前記突出部に覆われた部分以外を除去して、前記突出部と電極パッドとに接触する導電部材を形成する導電部材形成工程とをさらに設けたことを特徴とする請求項１記載の半導体チップの製造方法。
  3. 前記貫通孔形成工程の前に、前記半導体基板を薄板化する基板薄板化工程を設けたことを特徴とする請求項１または２記載の半導体チップの製造方法。
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JP4053257B2 (ja) * 2001-06-14 2008-02-27 新光電気工業株式会社 半導体装置の製造方法
JP2004207318A (ja) * 2002-12-24 2004-07-22 Seiko Epson Corp 半導体装置の製造方法、半導体装置、回路基板及び電子機器
JP4322508B2 (ja) * 2003-01-15 2009-09-02 新光電気工業株式会社 半導体装置の製造方法
JP2004327910A (ja) * 2003-04-28 2004-11-18 Sharp Corp 半導体装置およびその製造方法
JP2005051142A (ja) * 2003-07-31 2005-02-24 Nec Kansai Ltd 半導体装置の製造方法
US7199050B2 (en) * 2004-08-24 2007-04-03 Micron Technology, Inc. Pass through via technology for use during the manufacture of a semiconductor device

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