JP4551461B2 - 半導体装置とこれを備えた通信機器及び電子機器 - Google Patents

半導体装置とこれを備えた通信機器及び電子機器 Download PDF

Info

Publication number
JP4551461B2
JP4551461B2 JP2008059713A JP2008059713A JP4551461B2 JP 4551461 B2 JP4551461 B2 JP 4551461B2 JP 2008059713 A JP2008059713 A JP 2008059713A JP 2008059713 A JP2008059713 A JP 2008059713A JP 4551461 B2 JP4551461 B2 JP 4551461B2
Authority
JP
Japan
Prior art keywords
package
wiring pattern
lead frame
external terminal
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008059713A
Other languages
English (en)
Other versions
JP2009218804A (ja
Inventor
之彦 帆足
博生 久保
一仁 津々良
邦彦 城石
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
YOSHIKAWAKOGYO CO.,LTD.
Original Assignee
YOSHIKAWAKOGYO CO.,LTD.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by YOSHIKAWAKOGYO CO.,LTD. filed Critical YOSHIKAWAKOGYO CO.,LTD.
Priority to JP2008059713A priority Critical patent/JP4551461B2/ja
Priority to NZ587889A priority patent/NZ587889A/xx
Priority to PCT/JP2009/054476 priority patent/WO2009113507A1/ja
Priority to US12/920,632 priority patent/US8384202B2/en
Priority to CA2716920A priority patent/CA2716920C/en
Priority to CN200980108588XA priority patent/CN101971486B/zh
Publication of JP2009218804A publication Critical patent/JP2009218804A/ja
Application granted granted Critical
Publication of JP4551461B2 publication Critical patent/JP4551461B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
    • H10W70/65—Shapes or dispositions of interconnections
    • H10W70/657—Shapes or dispositions of interconnections on sidewalls or bottom surfaces of the package substrates, interposers or redistribution layers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic elements; Electromechanical resonators
    • H03H9/02—Details
    • H03H9/05—Holders or supports
    • H03H9/0538—Constructional combinations of supports or holders with electromechanical or other electronic elements
    • H03H9/0547—Constructional combinations of supports or holders with electromechanical or other electronic elements consisting of a vertical arrangement
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P72/00—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof
    • H10P72/70—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping
    • H10P72/74—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping using temporarily an auxiliary support
    • H10P72/7402—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H10W70/421—Shapes or dispositions
    • H10W70/424—Cross-sectional shapes
    • H10W70/427—Bent parts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H10W70/479—Leadframes on or in insulating or insulated package substrates, interposers, or redistribution layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
    • H10W70/65—Shapes or dispositions of interconnections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/30—Die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P72/00—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof
    • H10P72/70—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping
    • H10P72/74—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping using temporarily an auxiliary support
    • H10P72/7416—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/013—Manufacture or treatment of die-attach connectors
    • H10W72/01331—Manufacture or treatment of die-attach connectors using blanket deposition
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/013—Manufacture or treatment of die-attach connectors
    • H10W72/01331—Manufacture or treatment of die-attach connectors using blanket deposition
    • H10W72/01336—Manufacture or treatment of die-attach connectors using blanket deposition in solid form, e.g. by using a powder or by laminating a foil
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/073—Connecting or disconnecting of die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/073—Connecting or disconnecting of die-attach connectors
    • H10W72/07331—Connecting techniques
    • H10W72/07337—Connecting techniques using a polymer adhesive, e.g. an adhesive based on silicone or epoxy
    • H10W72/07338—Connecting techniques using a polymer adhesive, e.g. an adhesive based on silicone or epoxy hardening the adhesive by curing, e.g. thermosetting
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/075—Connecting or disconnecting of bond wires
    • H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
    • H10W72/07554—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting changes in dispositions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/541—Dispositions of bond wires
    • H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/931—Shapes of bond pads
    • H10W72/932—Plan-view shape, i.e. in top view
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink

Landscapes

  • Physics & Mathematics (AREA)
  • Acoustics & Sound (AREA)
  • Oscillators With Electromechanical Resonators (AREA)
  • Piezo-Electric Or Mechanical Vibrators, Or Delay Or Filter Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

本発明は、２つのパッケージを重ねて構成される半導体装置に関し、特にそのパッケージ構造に関するものである。
このように２つのパッケージを重ねて構成される半導体装置として圧電発振器を例に説明すると、携帯電話等の移動体通信機器の普及に伴う低価格化、及び小型化の急激な進展により、これらの通信機器に使用される水晶発振器等の圧電発振器に対しても、小型化及び薄型化の要請が高まっている。
従来、圧電発振器の構造としては、特許文献１に開示されているように、発振回路を構成するための回路素子を収容した第１のパッケージと、この第１のパッケージに重ねて固定させて内部に圧電振動素子を収容した第２のパッケージとからなるものが知られている。そして、上記特許文献１では、圧電発振器が実装される実装基板と第１のパッケージを電気的に接続するためのリードフレームと、第１のパッケージと第２のパッケージを電気的に接続するためのリードフレームとを別々のリードフレームで構成し、これら別々のリードフレームを垂直方向の位置が重なるように配置することで、圧電発振器の小型化を図ろうとしている。
ところが、携帯電話の普及に伴う通信機器や電子機器部品の小型化、薄型化の要求はより一層高まっており、上記特許文献１に開示されているように、単にリードフレームを重ね合わせるという技術ではその要求に対応できなくなっている。すなわち、上記特許文献１の技術では、重ね合わせによりリードフレームが密集するので配線がスムーズに行えず、小型化、薄型化のためのリードフレームの狭ピッチ化には限界がある。また、小型化、薄型化のためにリードフレームの厚みを薄くすると強度が低くなり、組立時のハンドリングなどでリードフレームが変形し、場合によってはハンドリングできないという問題等が生じてくる。
これに対して、本願出願人は、特許文献２において、転写リードフレームを用いた圧電発振器のパッケージ構造を開示した。これは、パッケージを樹脂成型する際にベース基材上に配線パターンを配置した転写リードフレームを用い、樹脂成型後に転写リードフレームのベース基材を引き剥がすことによって配線パターンのみが成型樹脂の引き剥がし面に転写された形で残り、配線パターンの端部が外部端子として成型樹脂の引き剥がし面側に面して露出するように形成されたもので、これによって、リードフレームをパッケージ中に複数枚重ねて使用する場合よりも厚みを抑えることができ、小型化、薄型化を図ることができた。
しかし、この転写リードフレームを用いたパッケージ構造にも、小型化、薄型化、特に平面サイズの小型化には限界がある。すなわち、パッケージの平面サイズの小型化を図ろうとすると、配線パターンの外部端子と回路素子との短絡を避ける必要があることから、これらが重なり合わないように配線パターンの外部端子の平面サイズを縮小せざるを得なくなるが、配線パターンの外部端子の平面サイズを縮小しすぎると、所要の実装強度が得られなくなる。したがって、所要の実装強度を確保するという制約から、パッケージの平面サイズの小型化には限界がある。
特開２００４−１６６２３０号公報 特許第３９４７５４５号公報
本発明が解決しようとする課題は、平面サイズのより一層の小型化が可能な圧電発振器等の半導体装置のパッケージ構造を提供することにある。
本発明の半導体装置は、第１の素子を収容した第１のパッケージと、この第１のパッケージに重ねて固定され内部に第２の素子を収容した第２のパッケージとを備える半導体装置であって、第１のパッケージがリードフレーム及び配線パターンを含んでおり、リードフレームのいくつかの端部は、第１のパッケージの外面に面して露出する外部端子とされ、配線パターンは、第１のパッケージを樹脂成型する際にベース基材上に配線パターンを配置した転写リードフレームを用い、樹脂成型後にベース基材を引き剥がすことによって前記配線パターンが成型樹脂の引き剥がし面に転写された形で残り、前記配線パターンの端部が外部端子として成型樹脂の引き剥がし面側に面して露出するように形成されたものであって、その中央部分にアイランド部を有し、第１の素子は、配線パターンの外部端子の上に少なくとも部分的に重なり、かつ前記アイランド部の上に少なくとも部分的に重なるように絶縁層を介して搭載されるとともに、リードフレーム及び配線パターンと電気的に接続されており、第１のパッケージの上面もしくは下面のいずれかの面に露出した外部端子を実装端子とし、もう一方の面に露出した外部端子が第２のパッケージの外部端子と電気的に接続されている。
このように、本発明では、上記特許文献１と同様に転写リードフレームを採用することで、半導体装置のパッケージの小型化、薄型化を図ることができる。さらに、回路素子を、配線パターンの外部端子の上に少なくとも部分的に重なるように絶縁層を介して搭載することで、配線パターンの外部端子の平面サイズを縮小することなく、パッケージの平面サイズを小型化できる。すなわち、配線パターンの外部端子による実装強度を低下させることなく、パッケージの平面サイズを小型化できる。また、配線パターンの外部端子と回路素子との間には絶縁層が介在するので、両者が短絡することもない。
また、本発明においては、転写リードフレームの配線パターンの中央部分に、第１の素子を載置するアイランド部を設ける。
このようにアイランド部を設けることで、第１の素子の熱をアイランド部を介して効率的に放熱できる。また、第１の素子を、配線パターンの端部にある外部端子だけに載置して搭載し、配線パターンの中央部分を空間とした場合、配線パターンの中央部分の空間は狭いので、樹脂にてモールド封止する際に樹脂が回り込みにくく樹脂封止に不良が発生しやすいが、配線パターンの中央部分にアイランド部を設けると、その部分を樹脂封止する必要がなくなるので、パッケージの樹脂封止に不良が発生しにくくなる。
また、このアイランド部には、第１の素子及び／又はリードフレームと電気的に接続される端子を設けることが好ましい。このようにアイランド部に端子を設け、アイランド部を配線としても利用することで、パッケージの平面サイズをより一層小型化できる。
そして、第１の素子を発振回路を構成するための回路素子とし、第２の素子を圧電振動素子とすれば、小型で薄型の圧電発振器を得ることができる。さらに、本発明による圧電発振器等の半導体装置を通信機器や電子機器に搭載することで、機器の小型化、薄型化を図ることができる。
本発明によれば、転写リードフレームによる配線パターンを使用し、かつ素子を、配線パターンの外部端子の上に少なくとも部分的に重なるように絶縁層を介して搭載することで、配線パターンの外部端子による実装強度を低下させることなく、パッケージの平面サイズを小型化できる。
以下、本発明を圧電発振器に適用した実施例に基づき本発明の実施の形態を説明する。
図１は本発明の実施例に係る圧電発振器の分解斜視図、図２は図１のＡ−Ａ及びＢ−Ｂ断面図、図３は図１における第１のパッケージの斜視図で、（ａ）は第２のパッケージ側、（ｂ）は実装面側、（ｃ）は内部構造を示す。
図１に示す圧電発振器は、発振回路を構成するための回路素子（第１の素子）１を収容した第１のパッケージ２と、圧電振動素子（第２の素子）３を収容した第２のパッケージ４とを備え、第２のパッケージ４を第１のパッケージ２に重ねて固定することで構成されている。
第１のパッケージ２は、図２及び図３に示すように、リードフレーム５と配線パターン６を備えたリード構造を有する。
このうち、リードフレーム５は、第１のパッケージ２内で屈曲し、その一端が第１のパッケージ２の上面に露出して外部端子５ａとされている。なお、リードフレーム５を屈曲させる代わりに、エッチングを行うことにより外部端子５ａを形成してもよい。
一方、配線パターン６は、その端部の６箇所に外部端子６ａを有するとともに、中央部分にアイランド部６ｂを有する。アイランド部６ｂの両側には、端子６ｃが側方に突出して設けられている。実施例では、配線パターン６の外部端子６ａが、第１のパッケージ２を実装基板（図示せず）に実装するための実装端子となり、第１のパッケージ２の実装面側は、６箇所の外部端子６ａのみが露出するように、その他の部分は絶縁物質からなるマスキング材７によってマスキングされている。
回路素子１は、配線パターン６の外部端子６ａの上に部分的に重なり、かつアイランド部６ｂの上の全面に重なるように絶縁層８を介して搭載されている。そして、回路素子１は、実装基板から外部端子６ａを介して電力及び制御信号を受信できるように、外部端子６ａとワイヤボンディング９で電気的に接続されている。また、回路素子１は、リードフレーム５を介して第２のパッケージ４内の圧電振動素子３に制御信号を送受信できるように、リードフレーム５と直接あるいは配線パターン６の端子６ｃを介してワイヤボンディング９で電気的に接続されている。
このような構成を有する第１のパッケージ２は、樹脂モールド１０によって一体化され、パッケージ化されている。
この第１のパッケージ２は、以下の方法で製作できる。
まず、銅やステンレス等のベース基材（図示せず）の表面上に、接着剤をコーティングし、そのコーティング面に導電性の配線パターン６を配置した転写リードフレーム（すなわち転写リードフレームはベース基材の上に配線パターンを配置したものである。）を準備し、その上に回路素子１を搭載する。具体的には、上述のとおり、回路素子１が、配線パターン６の外部端子６ａの上に部分的に重なり、かつアイランド部６ｂの上の全面に重なるように絶縁層８を介して搭載する。
絶縁層８を介して回路素子１を配線パターン６上に搭載するには、例えば図４（ａ）に示すように、ＵＶ硬化樹脂からなるＵＶテープ１１上に絶縁性の熱硬化樹脂からなる絶縁層８（絶縁フィルム）を積層した積層テープ１２を用い、この積層テープ１２の上に、回路素子１の集合体であるウエハ１３を載置する。その後、ウエハ１３をダイシングして回路素子１を個片化する。このダイシングは、ＵＶテープ１１がハーフカットされるように行う。ダイシング終了後、ＵＶを照射してＵＶテープ１１を硬化させてその粘着性を消失させる。その後、図４（ｃ）に示すように、回路素子１をピックアップすると、絶縁層８のみが回路素子１の裏面に残る。そして、この絶縁層８を備えた回路素子１を配線パターン６の上に搭載し、加圧しながら加熱する。これによって、熱硬化性樹脂からなる絶縁層８が溶融・硬化し、絶縁層８を介して、回路素子１と配線パターン６とが接合される。
なお、この絶縁層８の溶融・硬化の過程で、絶縁層８が、回路素子１とパッケージ底面との間の隙間（例えば図２に示す隙間Ｓ）に回り込んで、これらの隙間Ｓが絶縁層８で充填されるように、溶融・硬化前の回路素子１裏面の絶縁層８は、配線パターン６の厚みより厚くしておくことが好ましい。すなわち、このような隙間Ｓには、樹脂モールド１０が回り込みにくいので、絶縁層８によって予め封止しておくことが好ましい。
このようにして配線パターン６の上に回路素子１を搭載（絶縁接合）した後に、配線パターン６の上方に一枚もしくは複数枚のリードフレーム５を配置する。そして、これらのリードフレーム５及び配線パターン６と回路素子１とをワイヤボンディング９で電気的に接続し、回路素子１周辺を樹脂にてモールド封止する。なお、電気的な接続には、例えばフリップチップ接続等、その他の電気的接続方法を使用してもよい。
モールド封止した後に、樹脂モールド１０（成型樹脂）から転写リードフレームのベース基材を引き剥がすことによって、樹脂モールド１０の引き剥がし面側に転写リードフレームの配線パターン６のみが転写された形で残され、その端部の外部端子６ａと中央部分のアイランド部６ｂ及び端子６ｃが樹脂モールド１０の引き剥がし面に露出する。その後、外部端子６ａ以外の部分を絶縁性のマスキング材７でマスキングすることにより、外部端子６ａのみが露出するようにする。なお、本実施例では、ベース基材から樹脂モールド１０を引き剥がした時点では、リードフレーム５の他端５ｂも引き剥がし面に露出しているが、これもマスキング材７でマスキングされる。
このように、外部端子６ａ以外の部分をマスキングするのは、外部端子６ａ以外の配線部分が実装基板と短絡して悪影響を及ぼすのを防止するためであるが、実装基板との短絡の心配がない場合は、マスキングしなくてもよい。
一方、第２のパッケージ４は、樹脂モールド１４内に圧電振動素子３を収容しており、蓋１５によって密封されている。また、圧電振動素子３は第２のパッケージ４の下面に露出する外部端子１６に導電性接着剤１７により接合されている。
この第２のパッケージ４を第１のパッケージ２に重ねて固定し、外部端子５ａ，１６により電気的に接続することで圧電発振器となる。その後、各パッケージ毎（圧電発振器毎）に裁断する。なお、第１のパッケージを裁断した後、第２のパッケージを重ねて固定してもよい。
以上の実施例では、配線パターン６の外部端子６ａを実装基板に実装するための実装端子とし、リードフレーム５の外部端子５ａを第２のパッケージ４の外部端子１６に接続させるようにしたが、これとは逆に、リードフレーム５の外部端子５ａを実装基板に実装するための実装端子とし、配線パターン６の外部端子６ａを第２のパッケージ４の外部端子１６に接続させるようにリード構造を変更してもよい。また、配線パターン６の端子６ｃを実装端子として利用してもよい。
なお、実施例では、回路素子１を、配線パターン６の外部端子６ａの上に部分的に重なるように搭載したが、回路素子１が大きい場合は、図５（ａ）に示すように外部端子６ａの上の全面に重なるように搭載してもよい。この場合、回路素子１と外部端子６ａとの電気的な接続はスルーホール等によって行う。また、回路素子１が大きい場合は、図５（ｂ）及び図５（ｃ）に示すように、一部の外部端子６ａの上に部分的に重なるように配置してもよい。さらに、アイランド部６ｂの上にも全面ではなく部分的に重なるように配置してもよい。要するに本発明では、回路素子１は、外部端子６ａの上に少なくとも部分的に重なり、またアイランド部６ｂの上にも少なくとも部分的に重なるように搭載される。
また、以上の実施例では圧電発振器について説明したが、本発明のパッケージ構造は、圧電発振器に限定されるものではない。
本発明の実施例に係る圧電発振器の分解斜視図である。 図１のＡ−Ａ及びＢ−Ｂ断面図である。 は図１における第１のパッケージの斜視図で、（ａ）は第２のパッケージ側、（ｂ）は実装面側、（ｃ）は内部構造を示す。 第１のパッケージの製作工程の一部を示す。 本発明における回路素子（第１の素子）の搭載例を示す。
符号の説明
１ 回路素子（第１の素子）
２ 第１のパッケージ
３ 圧電振動素子（第２の素子）
４ 第２のパッケージ
５ リードフレーム
５ａ 外部端子
５ｂ 他端
６ 配線パターン
６ａ 外部端子
６ｂ アイランド部
６ｃ 端子
７ マスキング材
８ 絶縁層
９ ワイヤボンディング
１０ 樹脂モールド
１１ ＵＶテープ
１２ 積層テープ
１３ ウエハ
１４ 樹脂モールド
１５ 蓋
１６ 外部端子
１７ 導電性接着剤

Claims (5)

  1. 第１の素子を収容した第１のパッケージと、この第１のパッケージに重ねて固定され内部に第２の素子を収容した第２のパッケージとを備える半導体装置であって、
    第１のパッケージがリードフレーム及び配線パターンを含んでおり、
    リードフレームのいくつかの端部は、第１のパッケージの外面に面して露出する外部端子とされ、
    配線パターンは、第１のパッケージを樹脂成型する際にベース基材上に配線パターンを配置した転写リードフレームを用い、樹脂成型後にベース基材を引き剥がすことによって前記配線パターンが成型樹脂の引き剥がし面に転写された形で残り、前記配線パターンの端部が外部端子として成型樹脂の引き剥がし面側に面して露出するように形成されたものであって、その中央部分にアイランド部を有し、
    第１の素子は、配線パターンの外部端子の上に少なくとも部分的に重なり、かつ前記アイランド部の上に少なくとも部分的に重なるように絶縁層を介して搭載されるとともに、リードフレーム及び配線パターンと電気的に接続されており、
    第１のパッケージの上面もしくは下面のいずれかの面に露出した外部端子を実装端子とし、もう一方の面に露出した外部端子が第２のパッケージの外部端子と電気的に接続されている半導体装置。
  2. 前記アイランド部に、第１の素子及び／又はリードフレームと電気的に接続される端子が設けられている請求項１に記載の半導体装置。
  3. 第１の素子が発振回路を構成するための回路素子であり、第２の素子が圧電振動素子であり、圧電発振器として使用される請求項１又は請求項２に記載の半導体装置。
  4. 請求項１から請求項３のいずれかに記載の半導体装置を備えた通信機器。
  5. 請求項１から請求項３のいずれかに記載の半導体装置を備えた電子機器。
JP2008059713A 2008-03-10 2008-03-10 半導体装置とこれを備えた通信機器及び電子機器 Expired - Fee Related JP4551461B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2008059713A JP4551461B2 (ja) 2008-03-10 2008-03-10 半導体装置とこれを備えた通信機器及び電子機器
NZ587889A NZ587889A (en) 2008-03-10 2009-03-10 Semiconductor device, and communication apparatus and electronic apparatus having the same
PCT/JP2009/054476 WO2009113507A1 (ja) 2008-03-10 2009-03-10 半導体装置とこれを備えた通信機器及び電子機器
US12/920,632 US8384202B2 (en) 2008-03-10 2009-03-10 Semiconductor device, and communication apparatus and electronic apparatus having the same
CA2716920A CA2716920C (en) 2008-03-10 2009-03-10 Semiconductor device, and communication apparatus and electronic apparatus having the same
CN200980108588XA CN101971486B (zh) 2008-03-10 2009-03-10 半导体器件和具备该半导体器件的通信设备以及电子设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008059713A JP4551461B2 (ja) 2008-03-10 2008-03-10 半導体装置とこれを備えた通信機器及び電子機器

Publications (2)

Publication Number Publication Date
JP2009218804A JP2009218804A (ja) 2009-09-24
JP4551461B2 true JP4551461B2 (ja) 2010-09-29

Family

ID=41065174

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008059713A Expired - Fee Related JP4551461B2 (ja) 2008-03-10 2008-03-10 半導体装置とこれを備えた通信機器及び電子機器

Country Status (6)

Country Link
US (1) US8384202B2 (ja)
JP (1) JP4551461B2 (ja)
CN (1) CN101971486B (ja)
CA (1) CA2716920C (ja)
NZ (1) NZ587889A (ja)
WO (1) WO2009113507A1 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6507779B2 (ja) * 2015-03-26 2019-05-08 セイコーエプソン株式会社 電気光学装置、電気光学装置の製造方法、および電子機器
WO2017077972A1 (ja) * 2015-11-06 2017-05-11 株式会社大真空 圧電振動デバイス
US10787303B2 (en) 2016-05-29 2020-09-29 Cellulose Material Solutions, LLC Packaging insulation products and methods of making and using same
US11078007B2 (en) 2016-06-27 2021-08-03 Cellulose Material Solutions, LLC Thermoplastic packaging insulation products and methods of making and using same
US10439505B2 (en) * 2017-07-27 2019-10-08 GM Global Technology Operations LLC Power module
JP7019024B2 (ja) * 2018-03-07 2022-02-14 三菱電機株式会社 半導体装置及び電力変換装置
JP7419877B2 (ja) * 2020-02-28 2024-01-23 セイコーエプソン株式会社 振動デバイス、電子機器および移動体
CN111863782A (zh) * 2020-07-29 2020-10-30 济南南知信息科技有限公司 通信模块及其制造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4176092B2 (ja) * 1997-04-02 2008-11-05 大日本印刷株式会社 樹脂封止型半導体装置およびその製造方法
JP3947292B2 (ja) * 1998-02-10 2007-07-18 大日本印刷株式会社 樹脂封止型半導体装置の製造方法
JP3783648B2 (ja) * 2002-04-10 2006-06-07 日立電線株式会社 配線板及びそれを用いた半導体装置の製造方法
JP4222147B2 (ja) 2002-10-23 2009-02-12 セイコーエプソン株式会社 圧電発振器及び圧電発振器を利用した携帯電話装置および圧電発振器を利用した電子機器
JP2004342988A (ja) * 2003-05-19 2004-12-02 Shinko Electric Ind Co Ltd 半導体パッケージの製造方法、及び半導体装置の製造方法
JP3947545B2 (ja) * 2005-06-14 2007-07-25 吉川工業株式会社 圧電発振器とこれを備えた通信機器及び電子機器

Also Published As

Publication number Publication date
NZ587889A (en) 2013-09-27
WO2009113507A1 (ja) 2009-09-17
CN101971486B (zh) 2013-06-19
US20110133296A1 (en) 2011-06-09
CA2716920A1 (en) 2009-09-17
CN101971486A (zh) 2011-02-09
US8384202B2 (en) 2013-02-26
CA2716920C (en) 2013-06-25
JP2009218804A (ja) 2009-09-24

Similar Documents

Publication Publication Date Title
JP4551461B2 (ja) 半導体装置とこれを備えた通信機器及び電子機器
CN101877349B (zh) 半导体模块及便携式设备
US11031356B2 (en) Semiconductor package structure for improving die warpage and manufacturing method thereof
JP2007318076A (ja) Ｓｉｐモジュール
JP2011003715A (ja) 半導体装置
CN102194720A (zh) 连接用焊盘的制造方法
CN103531549A (zh) 半导体芯片封装结构和封装方法
WO2014128796A1 (ja) 半導体装置
KR20130022821A (ko) 스택 패키지 및 그의 제조 방법
JP3786103B2 (ja) 半導体装置、電子デバイス、電子機器および半導体装置の製造方法
US20120261816A1 (en) Device package substrate and method of manufacturing the same
CN100407420C (zh) 半导体装置及其制造方法、电路基板以及电子设备
CN103035589A (zh) 片模制芯片级封装
JP2006102845A (ja) 機能素子パッケージ及びその製造方法、機能素子パッケージを有する回路モジュール及びその製造方法
JP4310631B2 (ja) 半導体装置、回路基板並びに電子機器
CN111900138A (zh) 系统模组封装结构及系统模组封装方法
JP4978244B2 (ja) 半導体装置及びその製造方法
JP4141941B2 (ja) 半導体装置
JP4473668B2 (ja) 半導体装置およびその製造方法
US20110211323A1 (en) Circuit board, semiconductor device, and method of manufacturing the semiconductor device
JP2008147368A (ja) 半導体装置
WO2014103855A1 (ja) 半導体装置およびその製造方法
JP2009302427A (ja) 半導体装置および半導体装置の製造方法
JP2007158319A (ja) 半導体パッケージ
JPH0897347A (ja) リード部材、半導体装置及びその製造方法並に半導体モジュール

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100319

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100512

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100618

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100709

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 4551461

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130716

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees