JP4558413B2 - 基板、半導体装置、基板の製造方法、及び半導体装置の製造方法 - Google Patents

基板、半導体装置、基板の製造方法、及び半導体装置の製造方法 Download PDF

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Description

本発明は、基板、半導体装置、基板の製造方法、及び半導体装置の製造方法に係り、特に半導体素子を高密度に実装する基板、半導体装置、基板の製造方法、及び半導体装置の製造方法に関する。
図１及び図２を参照して、従来の半導体装置２０について説明する。図１は、従来の半導体装置の断面図であり、図２は、図１に示した基板の断面図である。なお、図２において、図１に示した基板１０と同一構成部分には同一の符号を付す。
半導体装置２０は、大略するとはんだバンプ２４を備えた半導体素子２３と、基板１０とを有しており、基板１０の接続パッド１５に対して半導体素子２３のはんだバンプ２４が接続（フリップチップ接続）されると共に、半導体素子２３と基板１０との間に形成された間隙に、アンダーフィル樹脂２６が配設された構成とされている。
基板１０は、大略すると樹脂基材１１と、貫通孔１２と、貫通ビア１３と、配線１４，１７と、接続パッド１５，１８と、ソルダーレジスト１６，１９と、はんだボール２１とを有した構成とされている。基板１０は、半導体素子２３とマザーボード（図示せず）との間を電気的に接続するためのものである。
貫通ビア１３は、樹脂基材１１を貫通する貫通孔１２に配設されており、配線１４と接続されている。配線１４は、樹脂基材１１の面１１Ａに設けられており、接続パッド１５と接続されている。接続パッド１５は、例えば、樹脂基材１１の面１１Ａに設けられており、半導体素子２３のはんだバンプ２４を接続するためのものである。配線１４及び接続パッド１５は、樹脂基材１１の面１１Ａに銅箔を貼り付け、銅箔上に配線１４及び接続パッド１５の形状に対応するようレジスト膜をパターニングし、このパターニングされたレジスト膜をマスクとしてエッチングを行うことで形成される（例えば、特許文献１参照。）。
ソルダーレジスト１６は、樹脂基材１１の面１１Ａ、及び配線１４を覆うと共に、接続パッド１５を露出するよう設けられている。配線１７は、樹脂基材１１の面１１Ｂに設けられており、貫通ビア１３と接続されている。接続パッド１８は、例えば、樹脂基材１１の面１１Ｂに設けられており、配線１７と接続されている。接続パッド１８は、はんだボール２１を配設するためのものである。配線１７及び接続パッド１８は、樹脂基材１１の面１１Ｂに銅箔を貼り付け、銅箔上に配線１７及び接続パッド１８の形状に対応するようレジスト膜をパターニングし、このパターニングされたレジスト膜をマスクとしてエッチングを行うことで形成される（例えば、特許文献１参照。）。
ソルダーレジスト１９は、樹脂基材１１の面１１Ｂ、及び配線１７を覆うと共に、接続パッド１８を露出するよう形成されている。はんだボール２１は、接続パッド１８に配設されており、はんだボール２１はマザーボート（図示せず）と接続される。このような構成とされた基板１０の接続パッド１５には、半導体素子２３のはんだバンプ２４が接続される。
アンダーフィル樹脂２６は、ソルダーレジスト１６と半導体素子２３との間に配設されている。アンダーフィル樹脂２６は、基板１０に接続された半導体素子２３と樹脂基板１１との接続を強固にするためのものである。アンダーフィル樹脂２６を設けることにより、基板１０と半導体素子２３との間の接続信頼性を向上させることができる。
特開２０００−１６５０４９号公報
図３は、半導体素子が接続された基板と半導体素子との間の拡大図である。なお、図３において、Ｄ１は樹脂基板１１上に設けられたソルダーレジスト１６と半導体素子２３との間の間隙（以下、間隙Ｄ１とする）、Ｄ２は配線１４上に設けられたソルダーレジスト１６と半導体素子２３との間の間隙（以下、間隙Ｄ２とする）、Ｈ１ははんだバンプ２４の高さ（以下、高さＨ１とする）をそれぞれ示している。また、図３に示した領域Ａは、配線１４が設けられた領域を示しており、領域Ｂは配線１４及び接続パッド１５が設けられていない領域を示している。
しかしながら、半導体素子２３が実装される側の樹脂基材１１には、配線１４が形成された領域Ａと、接続パッド１５及び配線１４が形成されていない領域Ｂとが存在し、接続パッド１５及び配線１４は樹脂基材１１の面１１Ａから突出するよう形成されているため、基板１０に設けられたソルダーレジスト１６の上面１６Ａは凹凸形状となる。これにより、基板１０に接続された半導体素子２３と基板１０との間隙にアンダーフィル樹脂２６を配設した際、配線１４上に設けられたソルダーレジスト１６と半導体素子２３との間の間隙Ｄ２は、領域Ｂに設けられたソルダーレジスト１６と半導体素子２３との間の間隙Ｄ１よりも狭くなってしまい、半導体素子２３と基板１０との間に均一かつ十分な厚さのアンダーフィル樹脂２６を設けることが困難であるという問題があった。
また、近年の半導体素子の高速化、多機能化及び高集積化による端子の増加や狭ピッチ化に伴い、半導体素子２３のはんだバンプ２４（外部接続端子）の高さＨ１は小さくなってきており、配線１４上に設けられたソルダーレジスト１６と半導体素子２３との間の間隙Ｄ２は、さらに小さくなる傾向にあり、間隙Ｄ２にアンダーフィル樹脂２６を設けることが困難であるという問題があった。
さらに、半導体素子の小型化及び薄膜化に伴い、基板１０の厚さが薄くなった場合には、基板１０の強度不足により、基板１０が変形し、基板１０に対して半導体素子２３を精度良く接続することが困難であるという問題があった。
そこで本発明は、上述した問題点に鑑みなされたものであり、半導体素子と基板との間隙に十分な厚さのアンダーフィル樹脂を均一に配設でき、かつ半導体素子を基板に対して精度良く接続することのできる基板、半導体装置、基板の製造方法、及び半導体装置の製造方法を提供することを目的とする。
上記課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
請求項１記載の発明では、基材と、半導体素子に設けられた第１の外部接続端子が接続される配線部とを備えた基板において、前記配線部と一体的に形成され、前記基材を貫通する貫通ビア部を有しており、前記配線部は、該配線部が設けられた側の前記基材の面と面一となるよう構成され、かつ、前記第１の外部接続端子が接続される接続パッドと、該接続パッドと前記貫通ビア部との間を接続する配線とを有しており、前記配線部が設けられた側の前記基材には、前記貫通ビア部及び配線を覆うと共に、前記接続パッドを露出する絶縁層を設けたことを特徴とする基板により、解決できる。
上記発明によれば、半導体素子に設けられた第１の外部接続端子が接続される配線部と、配線部が設けられた側の基材の面とが面一となるよう構成することにより、基板に半導体素子が接続された際、半導体素子と基板との間に形成される間隙を均一にすると共に、十分に確保することができる。また、配線部が設けられた側の基材の面と配線とが面一となるよう構成することにより、配線上に設けられた絶縁層の表面が凸凹することがなくなるため、基板に設けられた絶縁層と半導体素子との間に形成される間隙を均一かつ、十分に確保することができる。
請求項２記載の発明では、前記配線部が設けられた側とは反対側に位置する前記貫通ビア部には、他の基板と接続するための第２の外部接続端子を設けたことを特徴とする請求項１に記載の基板により、解決できる。
上記発明によれば、配線部が設けられた側とは反対側に位置する貫通ビア部に、他の基板と接続するための第２の外部接続端子を設けることにより、従来の基板よりも基板の厚さを薄くして、基板の小型化を図ることができる。
請求項３記載の発明では、第１の外部接続端子を備えた半導体素子と、請求項１または２に記載の基板とを備え、該基板に接続された半導体素子と前記基板との間には、間隙が形成されており、前記間隙には、アンダーフィル材を設けたことを特徴とする半導体装置により、解決できる。
上記発明によれば、半導体素子と基板との間に形成された間隙に、十分な厚さのアンダーフィル材を均一に配設することができる。これにより、基板と半導体素子との間の接続信頼性を十分に確保することができる。
請求項４記載の発明では、基材と、他の基板と接続するための第２の外部接続端子が接続される配線部とを備え、第１の外部接続端子を備えた半導体素子が接続される基板において、前記基材は、前記基材を貫通すると共に、前記配線部と一体的に形成された貫通ビア部を有しており、前記配線部は、該配線部が設けられた側の前記基材の面と面一となるよう構成されており、前記第１の外部接続端子は、前記配線部が設けられた側とは反対側の前記基材に位置する前記貫通ビアと接続され、前記配線部は、他の基板と接続するための第２の外部接続端子が接続される接続パッドと、該接続パッドと前記貫通ビア部との間を接続する配線とを有しており、前記配線部が設けられた側の前記基材には、前記貫通ビア部及び配線を覆うと共に、前記接続パッドを露出する絶縁層を設けたことを特徴とする基板により、解決できる。
上記発明によれば、半導体素子に設けられた第１の外部接続端子は、基材の面と面一とされた貫通ビア部に接続されるため、基板に接続された半導体素子と基板との間に形成される間隙を均一にすると共に、十分に確保することができる。また、配線部が設けられた側の基材の面と配線部とを面一となるよう構成されているので、従来の基板よりも基板の厚さを薄くして、基板の小型化を図ることができる。また、配線部は、配線部が設けられた側の基材の面と面一となるよう構成されているため、絶縁層の表面が凸凹することを防止できる。
請求項５記載の発明では、第１の外部接続端子を備えた半導体素子と、請求項４に記載の基板とを備え、該基板に接続された半導体素子と前記基板との間には、間隙が形成されており、前記間隙には、アンダーフィル材を設けたことを特徴とする半導体装置により、解決できる。
上記発明によれば、半導体素子と基板との間に形成された間隙に、十分な厚さのアンダーフィル材を均一に配設することができる。これにより、基板と半導体素子との間の接続信頼性を十分に確保することができる。
請求項６記載の発明では、基材と、半導体素子に設けられた第１の外部接続端子が接続される配線部と、他の基板と接続するための第２の外部接続端子とを備えた基板の製造方法において、前記基材に溝部と、該溝部と一体的に形成された貫通孔とよりなる開口部を形成する開口部形成工程と、前記開口部の内壁に金属膜を形成する金属膜形成工程と、前記金属膜を給電層として、電解めっき法により前記開口部にめっき膜を析出成長させ、前記貫通孔に前記第２の外部接続端子が接続される貫通ビア部を形成すると共に、前記溝部に前記第１の外部接続端子が接続される配線部を形成するめっき膜形成工程とを含み、前記配線部は、該配線部が設けられた側の前記基材の面と面一となるよう構成され、かつ、前記第１の外部接続端子が接続される接続パッドと、該接続パッドと前記貫通ビア部との間を接続する配線とを有しており、前記貫通ビア部及び配線を覆うと共に、前記接続パッドを露出する絶縁層を前記基材に形成する絶縁層形成工程とを設けたことを特徴とする基板の製造方法により、解決できる。
上記発明によれば、基材に溝部と、溝部と一体的に形成された貫通孔とよりなる開口部を形成し、開口部の内壁に金属膜を形成して、電解めっき法により開口部にめっき膜を析出成長させることにより、半導体素子に設けられた第１の外部接続端子が接続される配線部と貫通ビア部とが、配線部が設けられた側の基材の面と面一になるよう加工することができる。また、配線は、配線部が設けられた側の基材の面と面一となるよう形成されるため、貫通ビア部及び配線を覆う絶縁層の表面が凸凹することがなくなり、基板に接続された半導体素子と絶縁層との間に形成される間隙を均一かつ、十分に確保することができる。
請求項７記載の発明では、前記めっき膜形成工程において、前記めっき膜が前記基材の面よりも突出した際には、前記めっき膜と前記基材の面が面一となるように前記突出しためっき膜を研磨するめっき膜研磨工程を設けたことを特徴とする請求項６に記載の基板の製造方法により、解決できる。
上記発明によれば、めっき膜形成工程において、めっき膜が基材の面よりも突出した際、めっき膜と基材の面とが面一となるよう研磨することにより、配線部及び貫通ビア部と配線部が設けられた側の基材の面とを面一にすることができる。
請求項８記載の発明では、基材と、配線部とを有した基板と、前記配線部に接続される第１の外部接続端子を備えた半導体素子とを備え、前記基板に接続された半導体素子と前記基板との間に形成される間隙に、アンダーフィル材を設けた半導体装置の製造方法において、前記基材を支持する支持部材に、前記基材を配設する基材配設工程と、該基材配設工程後に、請求項６または７に記載の基板の製造方法により前記基板を製造する基板製造工程と、該基板製造工程後に、前記第１の外部接続端子を前記配線部に接続する半導体素子接続工程と、該半導体素子接続工程後に、前記基板に接続された半導体素子と前記基板との間に形成された間隙に、前記アンダーフィル材を配設するアンダーフィル材配設工程と、該アンダーフィル樹脂配設工程後に、前記支持部材を除去する支持部材除去工程とを含んだことを特徴とする半導体装置の製造方法により、解決できる。
上記発明によれば、基材を支持する支持部材上に基材を配設して、請求項６または７に記載の基板の製造方法により基板を製造することにより、基材の厚さが薄い場合でも、精度良く基板の製造を行うことができる。また、基材を支持部材により支持した状態で、基板に半導体素子を接続することで、基材の厚さが薄い場合でも、基板と半導体素子とを確実に接続することができる。
請求項９記載の発明では、基材と、他の基板と接続するための第２の外部接続端子が接続される配線部とを備え、第１の外部接続端子を備えた半導体素子が接続される基板の製造方法において、前記基材に溝部と、該溝部と一体的に形成された貫通孔とよりなる開口部を形成する開口部形成工程と、前記開口部の内壁に金属膜を形成する金属膜形成工程と、前記金属膜を給電層として、電解めっき法により前記開口部にめっき膜を析出成長させ、前記貫通孔に前記第１の外部接続端子と接続される貫通ビア部を形成すると共に、前記溝部に前記第２の外部接続端子が接続される配線部を形成するめっき膜形成工程とを含み、前記配線部は、該配線部が設けられた側の前記基材の面と面一となるよう構成され、かつ、前記第２の外部接続端子が接続される接続パッドと、該接続パッドと前記貫通ビア部との間を接続する配線とを有しており、前記貫通ビア部及び配線を覆うと共に、前記接続パッドを露出する絶縁層を前記基材に形成する絶縁層形成工程とを設けたことを特徴とする基板の製造方法により、解決できる。
上記発明によれば、半導体素子と接続される貫通ビア部は、基材の面と面一となるよう形成することにより、基板に接続される半導体素子と基板との間に形成される間隙を均一、かつ十分に確保することができる。また、第２の外部接続端子が接続される配線部は、配線部が設けられた側の基材の面と面一となるよう形成されるため、基材、貫通ビア部及び配線に設けられた絶縁層の表面が凸凹することを防止できる。
請求項１０記載の発明では、前記めっき膜形成工程において、前記めっき膜が前記基材の面よりも突出した際には、前記めっき膜と前記基材の面が面一となるように前記突出しためっき膜を研磨するめっき膜研磨工程を設けたことを特徴とする請求項９に記載の基板の製造方法により、解決できる。
上記発明によれば、めっき膜形成工程において、めっき膜が基材の面よりも突出した際、めっき膜と基材の面が面一となるように研磨することにより、配線部及び貫通ビア部と配線部が設けられた側の基材の面とを面一にすることができる。これにより、基材から突出する配線部を有した従来の基板よりも基板の厚さを薄くして、基板の小型化を図ることができる。
本発明によれば、表面の平坦性が高く、半導体素子と基板との間隙に十分な厚さのアンダーフィル材を均一に配設することができ、かつ半導体素子を基板に対して精度良く接続することのできる基板、半導体装置、基板の製造方法、及び半導体装置の製造方法を提供できる。
次に、図面に基づいて本発明の実施例を説明する。
（第１実施例）
始めに、図４を参照して、本発明の第１実施例の半導体装置６０について説明する。図４は、本発明の第１実施例の半導体装置を示した図である。半導体装置６０は、大略すると基板４０と、半導体素子６３とを有している。半導体装置６０は、半導体素子６３が基板４０に対してフリップチップ接続されると共に、半導体素子本体６４と基板４０との間隙６７にアンダーフィル樹脂６６を配設した構成とされている。アンダーフィル樹脂６６は、基板４０に接続されたはんだバンプ６５を保護して、基板４０と半導体素子６３との間の接続信頼性を向上させるためのものである。半導体素子６３は、半導体素子本体６４に第１の外部接続端子であるはんだバンプ６５が設けられた構成とされている。はんだバンプ６５は、拡散防止膜５６を介して、基板４０の接続パッド４９に接続されている。
次に、図５乃至図７を参照して、本実施例の基板４０について説明する。図５は、第１実施例の基板の断面図（図６に示した基板４０のＥ−Ｅ線方向の断面図）であり、図６は、図５に示した基板をＣ視した図（平面図）であり、図７は、図５に示した基板をＤ視した図である。
基板４０は、大略すると基材４１と、貫通ビア部４７と、配線部４８と、拡散防止膜５２，５６と、ソルダーレジスト５７とを有した構成とされている。基材４１には、貫通ビア部４７及び配線部４８を配設するための開口部７４が形成されている。開口部７４は、貫通ビア部４７が配設される貫通孔７５と、配線部４９が配設される溝部７６とを有した構成とされている。基材４１には、例えば、樹脂基材を用いることができる。なお、以下の説明においては、基材４１として樹脂基材を用いた場合について説明する。
貫通ビア部４７は、基材４１を貫通するよう貫通孔７５に配設されており、溝部７６に配設された配線部４８と一体的に形成されている。貫通ビア部４７は、はんだボール５４を接続するためのものであり、配線部４８の接続パッド４９には、半導体素子６３のはんだバンプ６５が接続される。貫通ビア部４７及び配線部４８は、金属膜４５と、Ｃｕめっき膜４６とにより構成されている。金属膜４５は、電解めっき法によりＣｕめっき膜４６を形成する際の給電層である。金属膜４５には、例えば、無電解めっき法により形成されたＮｉ膜、Ｃｕ膜を用いることができる。
基材４１の面４１Ｂ側に位置する貫通ビア部４７の端部には、拡散防止膜５２が設けられている。拡散防止膜５２は、はんだのぬれ性向上や、貫通ビア部４７に含まれるＣｕがはんだボール５４に拡散することを防止するためのものである。拡散防止膜５２には、例えば、Ｎｉ層／Ａｕ層の積層膜を用いることができる。第２の外部接続端子であるはんだボール５４は、基板４０に半導体素子６３を搭載し、アンダーフィル樹脂６６を充填した後に、拡散防止膜５２上に配設される。はんだボール５４は、他の基板、例えば、マザーボードと基板４０との間を電気的に接続するためのものである。
配線部４８は、基材４１の面４１Ａ側に設けられており、接続パッド４９と配線５１とを有した構成とされている（図６参照）。接続パッド４９は、半導体素子６３のはんだバンプ６５が接続されるものであり、配線５１は、接続パッド４９と貫通ビア部４７との間を電気的に接続するためのものである。配線部４８である接続パッド４９及び配線５１は、基材４１の面４１Ａと面一となるよう構成されている。絶縁層であるソルダーレジスト５７は、基材４１の面４１Ａ側に貫通ビア部４７及び配線５１を覆うと共に、接続パッド４９を露出するよう形成されている。
このように、配線部４８を基材４１の面４１Ａと面一となるよう構成することにより、はんだバンプ６５を接続パッド４９に接続した際、基板４０に設けられたソルダーレジスト５７と半導体素子本体６４との間に形成される間隙６７を均一にすると共に、十分に確保することができる。これにより、間隙６７に十分な厚さのアンダーフィル樹脂６６を均一に配設して、半導体素子６３と基板４０の間の接続信頼性を十分に確保することができる。
ソルダーレジスト５７から露出された接続パッド４９には、拡散防止膜５６が設けられている。拡散防止膜５６は、はんだのぬれ性向上や、接続パッド４９に含まれるＣｕがはんだバンプ６５に拡散することを防止するためのものである。拡散防止膜５６には、例えば、Ｎｉ層／Ａｕ層の積層膜を用いることができる。
次に、図８乃至図２１を参照して、第１実施例の半導体装置６０の製造方法について説明する。図８乃至図２０は、第１実施例の半導体装置の製造工程を示した図であり、図２１は、図１１に示した構造体にＣｕめっき膜を析出成長させた図である。なお、図８乃至図２０において、図４に示した半導体装置６０と同一構成部分には同一の符号を付す。
始めに、図８に示すように、支持部材７１上に金属層７２を設け、金属層７２を介して支持部材７１に基材４１を配設する（基材配設工程）。支持部材７１は、基材４１の厚さＭ１が薄い場合に発生する反りや撓みを抑制するためのものである。支持部材７１には、例えば、エポキシやポリイミド等の樹脂板や、アルミ、銅等の金属板を用いることができる。なお、支持部材７１に金属板を用いる場合には、金属層７２を設ける必要がなく、金属層７２を形成する工程を省略することができる。
このように、支持部材７１上に基材４１を配設して、基板４０の製造を行うことにより、基材４１の厚さＭ１が薄い場合でも、基板４０を精度良く製造することができる。金属層７２は、電解めっき法により拡散防止膜５２を形成する際の給電層である。金属層７２は、例えば、無電解めっき法やスパッタ法により形成することができる。金属層７２の材料には、例えば、Ｃｕ，Ｎｉ，Ａｌ等を用いることができる。なお、金属層７２が設けられた支持部材７１上に、樹脂を塗布して、基材４１を形成しても良い。
次に、図９に示すように、基材４１に、溝部７６と、溝部７６と一体的に形成された貫通孔７５よりなる開口部７４を形成する（開口部形成工程）。この際、金属層７２は、貫通孔７５により露出される。開口部７４は、例えば、ドリルを用いたドリル加工、レーザ加工、微細な金型を用いた金型加工のいずれかの方法により形成することができる。金型加工を用いる場合には、金属層７２が形成された支持部材７１上に、樹脂（図９に示した基材４１に相当する）を塗布又は樹脂フィルム（図９に示した基材４１に相当する）を貼着し、次に、樹脂（又は樹脂フィルム）を半硬化させ、開口部７４を形成するための凸部を有した金型を半硬化状態の樹脂（又は樹脂フィルム）に押し付けて、凸部の形状を転写し、樹脂（又は樹脂フィルム）を加熱して硬化させることで、基材４１に開口部７４が形成される。
続いて、図１０に示すように、金属層７２を給電層として、電解めっき法により貫通孔７５の底部に拡散防止膜５２を形成する。なお、拡散防止膜５２に替えて、はんだボール５４の接合に都合が良いようなはんだ膜（はんだめっき法により形成される）を用いても良い。次に、図１１に示すように、図１０に示した構造体上に金属膜４５を形成する。金属膜４５は、開口部７４にＣｕめっき膜４６を析出成長させるための給電層である。金属膜４５は、例えば、無電解めっき法やスパッタ法により形成することができる。金属膜４５には、例えば、銅やニッケルを用いることができる。
次に、図１２に示すように、基材４１の面４１Ａ上に形成された金属膜４５を研磨により除去して、開口部７４の内壁にのみ金属膜４５を残す（金属膜形成工程）。続いて、図１３に示すように、金属膜４５を給電層として、電解めっき法により開口部７４にＣｕめっき膜４６を析出成長させる（めっき膜形成工程）。なお、図１３において、Ｃｕめっき膜４６Ａは、基材４１の面４１Ａから突出した部分のＣｕめっき膜を示している。
次に、図１４に示すように、基材４１の面４１Ａから突出したＣｕめっき膜４６Ａの研磨を行って、Ｃｕめっき膜４６の面４６Ｂと基材４１の面４１Ａとを面一にする（めっき膜研磨工程）。これにより、溝部７６に形成された配線部４８（接続パッド４９及び配線５１）、及び貫通孔７５に形成された貫通ビア部４７を基材４１の面４１Ａと面一にすることができる。
このように、配線部４８が基材４１の面４１Ａと面一になるよう形成することにより、基材４１の面４１Ａから接続パッド４９及び配線５１が突出することがなくなり、半導体素子６３を基板４０に接続させた際、半導体素子本体６４と基板４０との間隙６７を均一にすると共に、十分に確保することができる。なお、めっき膜形成工程において、Ｃｕめっき膜４６Ａの突出量が少ない場合には、めっき膜研磨工程を省略しても良い。
次に、図１５に示すように、配線５１及び貫通ビア部４７を覆うと共に、接続パッド４９を露出する開口部５７Ａを有したソルダーレジスト５７を形成する（絶縁層形成工程）。続いて、図１６に示すように、めっき法により開口部５７Ａに露出された接続パッド４９上にＮｉ層／Ａｕ層からなる拡散防止膜５６を形成する。なお、拡散防止膜５６に替えて、半導体素子６３の接合に都合が良いようなはんだ膜（はんだめっき法により形成される）を用いても良い。
次に、図１７に示すように、基材４１を支持部材７１に支持した状態で、拡散防止膜５６を介して、半導体素子６３のはんだバンプ６５を接続パッド４９にフリップチップ接続する（半導体素子接続工程）。
このように、支持部材７１により基材４１を支持した状態で、半導体素子６３を接続パッド４９に接続することで、基材４１の厚さＭ１が薄い場合でも、基材４１が撓むことが防止でき、半導体素子６３のはんだバンプ６５を接続パッド４９に対して精度良く接続することができる。
次に、図１８に示すように、半導体素子本体６４とソルダーレジスト５７との間に形成された間隙６７に、アンダーフィル樹脂６６を配設する（アンダーフィル材配設工程）。これにより、間隙６７に十分な厚さのアンダーフィル樹脂６６を均一に配設して、基板４０と半導体素子６３との間の接続信頼性を十分に確保することができる。
次に、図１９に示すように、支持部材７１及び金属層７２の除去処理を行う（支持部材除去工程）。ここで、支持部材７１及び金属層７２の除去処理について説明する。支持部材７１に樹脂板を用いた場合には、支持部材７１を剥離後に、金属層７２をウエットエッチングにより除去する。また、支持部材７１がポリイミド（樹脂）からなり、この表面に無電解銅めっき法で金属層７２が形成された場合には、容易に金属層７２から支持部材７１を剥離させることができる。金属層７２に銅を用いた場合には、銅をウエットエッチングする際に使用されるエッチング液に拡散防止膜５２が溶解されにくいため、金属層７２のみ容易に除去することができる。支持部材７１に金属板を用いた場合には、ウエットエッチングにより除去することができる。また、支持部材７１である金属板を研磨により除去後、ウエットエッチングにより金属層７２の除去を行っても良い。
続いて、図２０に示すように、拡散防止膜５２を介して、はんだボール５４を貫通ビア部４７に接続する。これにより、基板４０に半導体素子６３が接続された半導体装置６０が製造される。
以上説明したように、配線部４８及び貫通ビア部４７が基材４１の面４１Ａと面一となるよう形成することにより、半導体素子本体６４と基板４０との間に形成される間隙６７を均一にすると共に、十分に確保して、間隙６７に十分な厚さのアンダーフィル樹脂６６を配設することができる。これにより、基板４０と半導体素子６３との接続を強固にすることにより、基板４０及び／又は半導体素子６３が破損することを防止できる。また、基材４１の厚さＭ１が薄い場合において、基板４０を精度良く加工すると共に、半導体素子６３のはんだバンプ６５を接続パッド４９に対して精度良く接続することができる。
なお、図２１に示すように、図１１に示した構造体にＣｕめっき膜４６を形成し、続いて、研磨により図１４に示した構造体の形状に加工し、その後、図１５乃至図２０に示した製造工程により半導体装置６０を製造しても良い。
（第２実施例）
始めに、図２２を参照して、本発明の第２実施例の半導体装置１００について説明する。図２２は、本発明の第２実施例の半導体装置を示した図である。半導体装置１００は、大略すると基板８０と、半導体素子６３とを有している。半導体装置１００は、半導体素子６３が基板８０に対してフリップチップ接続され、半導体素子本体６４と基板８０との間隙１１０には、アンダーフィル樹脂９８が配設されている。
半導体素子６３は、半導体素子本体６４と、第１の外部接続端子であるはんだバンプ６５とを有した構成とされている。はんだバンプ６５は、拡散防止膜９５を介して、基材８１の面８１Ａ側に位置する貫通ビア部８７の端部と接続されている。
次に、図２３乃至図２５を参照して、本実施例の基板８０について説明する。図２３は、第２実施例の基板の断面図（図２５に示した基板８０のＦ−Ｆ線方向の断面図）であり、図２４は、図２３に示した基板をＣ視した図（平面図）であり、図２５は、図２３に示した基板をＤ視した図である。
基板８０は、大略すると基材８１と、貫通ビア部８７と、配線部８８と、拡散防止膜９２，９５と、はんだボール９４と、ソルダーレジスト９１とを有した構成とされている。基材８１には、貫通ビア部８７及び配線部８８を配設するための開口部８４が形成されている。開口部８４は、貫通ビア部８７が配設される貫通孔８２と、配線部８８が配設される溝部８３とを有した構成とされている。基材８１には、例えば、樹脂基材を用いることができる。なお、以下の説明においては、基材８１として樹脂基材を用いた場合について説明する。
貫通ビア部８７は、基材８１を貫通するよう貫通孔８２に配設されており、溝部８３に配設された配線部８８と一体的に形成されている。配線部８８が形成されていない側の貫通ビア部８７には、半導体素子６３のはんだバンプ６５が接続される。
このように、半導体素子６３のはんだバンプ６５を配線部８８が形成されていない側の貫通ビア部８７に接続することにより、半導体素子６３と基板８０との間に形成される間隙１１０を均一、かつ十分に確保することができる。これにより、間隙１１０に十分な厚さのアンダーフィル樹脂９８を均一に配設して、半導体素子６３と基板８０との間の接続信頼性を向上させることができる。
貫通ビア部８７及び配線部８８は、金属膜８５と、Ｃｕめっき膜８６とにより構成されている。金属膜８５は、電解めっき法によりＣｕめっき膜８６を形成する際の給電層である。金属膜８５には、例えば、無電解めっき法により形成されたＮｉ膜、Ｃｕ膜を用いることができる。
配線部８８は、接続パッド８９と、配線９０とを有した構成とされている。配線部８８は、基材８１の面８１Ｂ側に貫通ビア部８７と一体的に形成されている。接続パッド８９は、第２の外部接続端子であるはんだボール９４を接続するためのものである。配線９０は、接続パッド８９と貫通ビア部８７との間を電気的に接続するためのものである。配線部８８及び貫通ビア部８７は、基材８１の面８１Ｂと面一となるように形成されている。
このように、配線部８８を基材８１の面８１Ｂと面一となるよう構成することにより、接続パッド８９及び配線９０が基材８１の面８１Ｂから突出することがなくなるため、従来の基板１０よりも基板８０の厚さＭ２を薄くして、基板８０の小型化を図ることができる。
絶縁層であるソルダーレジスト９１は、貫通ビア部８７及び配線９０を覆うと共に、接続パッド８９を露出するよう基材８１に形成されている。ソルダーレジスト９１は、はんだボール９４が接続される際のはんだショートを抑制すると共に、貫通ビア部８７及び配線９０を保護するためのものである。拡散防止膜９２は、ソルダーレジスト９１に露出された接続パッド８９上に設けられている。拡散防止膜９２は、はんだのぬれ性向上や、はんだボール９４に接続パッド８９に含まれるＣｕが拡散することを防止するためのものである。拡散防止膜９２には、例えば、Ｎｉ層／Ａｕ層の積層膜を用いることができる。第２の外部接続端子であるはんだボール９４は、拡散防止膜９２を介して、接続パッド８９に接続されている。はんだボール９４は、他の基板、例えば、マザーボードと基板８０との間を電気的に接続するためのものである。
基材８１を貫通する貫通ビア部８７は、配線部８８と一体的に設けられている。基材８１の面８１Ａ側に位置する貫通ビア部８７の端部には、基材８１の面８１Ａと面一となるよう拡散防止膜９５が設けられている。拡散防止膜９５が設けられた貫通ビア部８７には、半導体素子６３のはんだバンプ６５が電気的に接続される。拡散防止膜９５は、はんだのぬれ性向上や、はんだバンプ６５に貫通ビア部８７に含まれるＣｕが拡散することを防止するためのものである。拡散防止膜９５には、例えば、Ｎｉ層／Ａｕ層の積層膜を用いることができる。
次に、図２６乃至図３６を参照して、第２実施例の基板８０の製造方法について説明する。図２６乃至図３６は、第２実施例の基板の製造工程を示した図であり、図３７は、図３６に示した基板に半導体素子を接続させた半導体装置の断面図である。また、図３８は、図２９に示した構造体にＣｕめっき膜を析出成長させた図である。
始めに、図２６に示すように、支持部材１０１上に金属層１０２を設け、金属層１０２を介して支持部材１０１上に基材８１を配設する（基材配設工程）。支持部材１０１は、基材８１の厚さＭ３が薄い場合に発生する反りや撓みを抑制するためのものである。支持部材１０１には、例えば、エポキシやポリイミド等の樹脂板や、アルミ、銅等の金属板を用いることができる。なお、支持部材１０１に金属板を用いる場合には、金属層１０２を設ける必要がなく、金属層１０２を形成する工程を省略することができる。
このように、支持部材１０１上に基材８１を配設して、基板８０の製造を行うことにより、基材８１の厚さＭ３が薄い場合でも、精度良く基板８０を製造することができる。金属層１０２は、電解めっき法により拡散防止膜９５を形成する際の給電層である。金属層１０２は、例えば、無電解めっき法やスパッタ法により形成することができる。金属層１０２の材料には、例えば、Ｃｕ，Ｎｉ，Ａｌ等を用いることができる。なお、金属層１０２が設けられた支持部材１０１上に、樹脂を塗布して、基材８１を形成しても良い。
次に、図２７に示すように、基材８１に開口部８４を形成する（開口部形成工程）。開口部８４は、溝部８３と、溝部８３と一体的に形成された貫通孔８２とから構成されている。この際、金属層１０２は、貫通孔８２により露出される。開口部８４は、例えば、ドリルを用いたドリル加工、レーザ加工、微細な金型を用いた金型加工のいずれかの方法により形成することができる。金型加工を用いる場合には、金属層１０２が形成された支持部材１０１上に、樹脂（図２７に示した基材８１に相当する）を塗布又は樹脂フィルム（図２７に示した基材８１に相当する）を貼着し、次に、樹脂（又は樹脂フィルム）を半硬化させ、開口部８４を形成するための凸部を有した金型を半硬化状態の樹脂（又は樹脂フィルム）に押し付けて、凸部の形状を転写し、樹脂（又は樹脂フィルム）を加熱して硬化させることで、基材８１に開口部８４が形成される。
続いて、図２８に示すように、金属層１０２を給電層として、電解めっき法により貫通孔８２の底部に、基材８１の面８１Ａと面一となる拡散防止膜９５を形成する。なお、拡散防止膜９５に替えて、半導体素子６３の接合に都合が良いようなはんだ膜（はんだめっき法により形成される）を用いても良い。
このように、半導体素子６３のはんだバンプ６５が接続される拡散防止膜９５を、基材８１の面８１Ａと面一となるよう形成することにより、半導体素子６３が基板８０に接続された際、半導体素子本体６４と基板８０との間に形成される間隙１１０を均一、かつ十分に確保することができる。
次に、図２９に示すように、図２８に示した構造体上に金属膜８５を形成する。金属膜８５は、開口部８４にＣｕめっき膜８６を析出成長させる際の給電層である。金属膜８５は、例えば、無電解めっき法やスパッタ法により形成することができる。金属膜８５には、例えば、銅やニッケルを用いることができる。
次に、図３０に示すように、基材８１の面８１Ｂに形成された金属膜８５を研磨により除去して、開口部８４の内壁にのみ金属膜８５を残す（金属膜形成工程）。続いて、図３１に示すように、金属膜８５を給電層として、電解めっき法により開口部８４に形成された金属膜８５上にＣｕめっき膜８６を析出成長させる（めっき膜形成工程）。なお、図３１において、Ｃｕめっき膜８６Ａは、基材８１の面８１Ｂから突出したＣｕめっき膜を示している。
次に、図３２に示すように、基材８１の面８１Ｂから突出したＣｕめっき膜８６Ａの研磨を行って、研磨後のＣｕめっき膜８６の面８６Ｂと基材８１の面８１Ｂとを面一にする（めっき膜研磨工程）。これにより、溝部８３に形成された配線部８８（図示せず）、及び貫通孔８２に形成された貫通ビア部８７を基材８１の面８１Ｂと面一にすることができる。
このように、配線部８８を基材８１の面８１Ｂと面一となるように形成することにより、従来の基板１０よりも基板８０の厚さＭ２を薄くして、基板８０の小型化を図ることができる。なお、めっき膜形成工程において、Ｃｕめっき膜８６Ａの突出量（基材８１の面８１Ｂからの突出量）が少ない場合には、めっき膜研磨工程を省略しても良い。
次に、図３３に示すように、貫通ビア部８７及び配線９０を覆うと共に、接続パッド８９を露出する開口部９１Ａを有したソルダーレジスト９１を図３２に示した構造体上に形成する（絶縁層形成工程）。続いて、図３４に示すように、めっき法により接続パッド８９上に拡散防止膜９２を形成する。なお、拡散防止膜９２に替えて、はんだボール９４の接合に都合が良いようなはんだ膜（はんだめっき法により形成される）を用いても良い。
次に、図３５に示すように、拡散防止膜９２にはんだボール９４を配設する。これにより、基板８０が製造される。その後、図３６に示すように、支持部材１０１及び金属層１０２の除去処理を行う。ここで、支持部材１０１及び金属層１０２の除去処理について説明する。支持部材１０１に樹脂板を用いた場合には、支持部材１０１を剥離後に、金属層１０２をウエットエッチングにより除去する。また、支持部材１０１がポリイミド（樹脂）からなり、この表面に無電解銅めっき法で金属層１０２が形成された場合には、容易に金属層１０２から支持部材１０１を剥離させることができる。金属層１０２に銅を用いた場合には、銅をウエットエッチングする際に使用されるエッチング液に拡散防止膜９５が溶解されにくいため、金属層１０２のみ容易に除去することができる。支持部材１０１に金属板を用いた場合には、ウエットエッチングにより除去することができる。また、支持部材１０１である金属板を研磨により除去後、ウエットエッチングにより金属層１０２の除去を行っても良い。
続いて、図３７に示すように、半導体素子６３のはんだバンプ６５を、拡散防止膜９５を介して接続パッド８７にフリップチップ接続し、半導体素子本体６４と基板８０との間隙１１０にアンダーフィル樹脂９８を配設することで、半導体装置１００が製造される。
以上説明したような製造方法で基板８０を製造することにより、半導体素子本体６４と基板８０との間の間隙１１０に均一、かつ十分な厚さのアンダーフィル樹脂９８を配設することにより、基板８０と半導体素子６３との間の接続信頼性を十分に確保することができる。また、基材８１の厚さＭ３が薄い場合においても、基板８０を精度良く製造することができる。さらに、配線部８８を基材８１の面８１Ｂと面一となるように形成して、基板８０の厚さＭ２を薄くすることにより、基板８０の小型化を図ることができる。
なお、めっき膜形成工程において、Ｃｕめっき膜８６Ａの突出量（基材８１の面８１Ｂからの突出量）が少ない場合には、めっき膜研磨工程を省略しても良い。また、図３８に示すように、図２９に示した構造体にＣｕめっき膜８６を形成し、続いて、研磨により図３２に示した構造体の形状に加工し、その後、図３３乃至図３６に示した製造工程により基板８０を製造しても良い。
以上、本発明の好ましい実施例について詳述したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。なお、第１及び第２実施例の基板４０，８０において、基材４１，８１は樹脂基材に限定されない。
本発明によれば、半導体素子と基板との間隙に十分な厚さのアンダーフィル樹脂を均一に配設することができ、かつ半導体素子を基板に対して精度良く接続することのできる基板、半導体装置、基板の製造方法、及び半導体装置の製造方法に適用できる。
従来の半導体装置の断面図である。 図１に示した基板の断面図である。 半導体素子が接続された基板と半導体素子との間の拡大図である。 本発明の第１実施例の半導体装置を示した図である。 第１実施例の基板の断面図である。 図５に示した基板をＣ視した図である。 図５に示した基板をＤ視した図である。 第１実施例の半導体装置の製造工程を示した図（その１）である。 第１実施例の半導体装置の製造工程を示した図（その２）である。 第１実施例の半導体装置の製造工程を示した図（その３）である。 第１実施例の半導体装置の製造工程を示した図（その４）である。 第１実施例の半導体装置の製造工程を示した図（その５）である。 第１実施例の半導体装置の製造工程を示した図（その６）である。 第１実施例の半導体装置の製造工程を示した図（その７）である。 第１実施例の半導体装置の製造工程を示した図（その８）である。 第１実施例の半導体装置の製造工程を示した図（その９）である。 第１実施例の半導体装置の製造工程を示した図（その１０）である。 第１実施例の半導体装置の製造工程を示した図（その１１）である。 第１実施例の半導体装置の製造工程を示した図（その１２）である。 第１実施例の半導体装置の製造工程を示した図（その１３）である。 図１１に示した構造体にＣｕめっき膜を析出成長させた図である。 本発明の第２実施例の半導体装置を示した図である。 第２実施例の基板の断面図である。 図２３に示した基板をＣ視した図である。 図２３に示した基板をＤ視した図である。 第２実施例の基板の製造工程を示した図（その１）である。 第２実施例の基板の製造工程を示した図（その２）である。 第２実施例の基板の製造工程を示した図（その３）である。 第２実施例の基板の製造工程を示した図（その４）である。 第２実施例の基板の製造工程を示した図（その５）である。 第２実施例の基板の製造工程を示した図（その６）である。 第２実施例の基板の製造工程を示した図（その７）である。 第２実施例の基板の製造工程を示した図（その８）である。 第２実施例の基板の製造工程を示した図（その９）である。 第２実施例の基板の製造工程を示した図（その１０）である。 第２実施例の基板の製造工程を示した図（その１１）である。 図３６に示した基板に半導体素子を接続させた半導体装置の断面図である。 図２９に示した構造体にＣｕめっき膜を析出成長させた図である。
符号の説明
１０，４０，８０ 基板
１１ 樹脂基材
１１Ａ，１１Ｂ，４１Ａ，４１Ｂ，４６Ｂ，８１Ａ，８１Ｂ，８６Ｂ 面
１２，７５，８２ 貫通孔
１３ 貫通ビア
１４，１７，５１，９０ 配線
１５，１８，４９，８９ 接続パッド
１６，１９，５７，９１ ソルダーレジスト
１６Ａ 上面
２０，６０，１００ 半導体装置
２１，５４，９４ はんだボール
２３，６３ 半導体素子
２４，６５ はんだバンプ
２６，６６，９８ アンダーフィル樹脂
４１，８１ 基材
４５，８５ 金属膜
４６，４６Ａ，８６，８６Ａ Ｃｕめっき膜
４７，８７ 貫通ビア部
４８，８８ 配線部
５２，５６，９２，９５ 拡散防止膜
５７Ａ，７４，８４，９１Ａ 開口部
６３ 半導体素子
６４ 半導体素子本体
６７，１１０ 間隙
７１，１０１ 支持部材
７２，１０２ 金属層
７６，８３ 溝部
Ａ，Ｂ 領域
Ｄ１，Ｄ２ 間隙
Ｈ１ 高さ
Ｍ１〜Ｍ３ 厚さ

Claims (10)

  1. 基材と、半導体素子に設けられた第１の外部接続端子が接続される配線部とを備えた基板において、
    前記配線部と一体的に形成され、前記基材を貫通する貫通ビア部を有しており、
    前記配線部は、該配線部が設けられた側の前記基材の面と面一となるよう構成され、かつ、前記第１の外部接続端子が接続される接続パッドと、該接続パッドと前記貫通ビア部との間を接続する配線とを有しており、
    前記配線部が設けられた側の前記基材には、前記貫通ビア部及び配線を覆うと共に、前記接続パッドを露出する絶縁層を設けたことを特徴とする基板。
  2. 前記配線部が設けられた側とは反対側に位置する前記貫通ビア部には、他の基板と接続するための第２の外部接続端子を設けたことを特徴とする請求項１に記載の基板。
  3. 第１の外部接続端子を備えた半導体素子と、請求項１または２に記載の基板とを備え、
    該基板に接続された半導体素子と前記基板との間には、間隙が形成されており、
    前記間隙には、アンダーフィル材を設けたことを特徴とする半導体装置。
  4. 基材と、他の基板と接続するための第２の外部接続端子が接続される配線部とを備え、第１の外部接続端子を備えた半導体素子が接続される基板において、
    前記基材は、前記基材を貫通すると共に、前記配線部と一体的に形成された貫通ビア部を有しており、
    前記配線部は、該配線部が設けられた側の前記基材の面と面一となるよう構成されており、
    前記第１の外部接続端子は、前記配線部が設けられた側とは反対側の前記基材に位置する前記貫通ビアと接続され、
    前記配線部は、他の基板と接続するための第２の外部接続端子が接続される接続パッドと、該接続パッドと前記貫通ビア部との間を接続する配線とを有しており、
    前記配線部が設けられた側の前記基材には、前記貫通ビア部及び配線を覆うと共に、前記接続パッドを露出する絶縁層を設けたことを特徴とする基板。
  5. 第１の外部接続端子を備えた半導体素子と、請求項４に記載の基板とを備え、
    該基板に接続された半導体素子と前記基板との間には、間隙が形成されており、
    前記間隙には、アンダーフィル材を設けたことを特徴とする半導体装置。
  6. 基材と、半導体素子に設けられた第１の外部接続端子が接続される配線部と、他の基板と接続するための第２の外部接続端子とを備えた基板の製造方法において、
    前記基材に溝部と、該溝部と一体的に形成された貫通孔とよりなる開口部を形成する開口部形成工程と、
    前記開口部の内壁に金属膜を形成する金属膜形成工程と、
    前記金属膜を給電層として、電解めっき法により前記開口部にめっき膜を析出成長させ、前記貫通孔に前記第２の外部接続端子が接続される貫通ビア部を形成すると共に、前記溝部に前記第１の外部接続端子が接続される配線部を形成するめっき膜形成工程とを含み、
    前記配線部は、該配線部が設けられた側の前記基材の面と面一となるよう構成され、かつ、前記第１の外部接続端子が接続される接続パッドと、該接続パッドと前記貫通ビア部との間を接続する配線とを有しており、
    前記貫通ビア部及び配線を覆うと共に、前記接続パッドを露出する絶縁層を前記基材に形成する絶縁層形成工程とを設けたことを特徴とする基板の製造方法。
  7. 前記めっき膜形成工程において、前記めっき膜が前記基材の面よりも突出した際には、前記めっき膜と前記基材の面が面一となるように前記突出しためっき膜を研磨するめっき膜研磨工程を設けたことを特徴とする請求項６に記載の基板の製造方法。
  8. 基材と、配線部とを有した基板と、
    前記配線部に接続される第１の外部接続端子を備えた半導体素子とを備え、
    前記基板に接続された半導体素子と前記基板との間に形成される間隙に、アンダーフィル材を設けた半導体装置の製造方法において、
    前記基材を支持する支持部材に、前記基材を配設する基材配設工程と、
    該基材配設工程後に、請求項６または７に記載の基板の製造方法により前記基板を製造する基板製造工程と、
    該基板製造工程後に、前記第１の外部接続端子を前記配線部に接続する半導体素子接続工程と、
    該半導体素子接続工程後に、前記基板に接続された半導体素子と前記基板との間に形成された間隙に、前記アンダーフィル材を配設するアンダーフィル材配設工程と、
    該アンダーフィル樹脂配設工程後に、前記支持部材を除去する支持部材除去工程とを含んだことを特徴とする半導体装置の製造方法。
  9. 基材と、他の基板と接続するための第２の外部接続端子が接続される配線部とを備え、第１の外部接続端子を備えた半導体素子が接続される基板の製造方法において、
    前記基材に溝部と、該溝部と一体的に形成された貫通孔とよりなる開口部を形成する開口部形成工程と、
    前記開口部の内壁に金属膜を形成する金属膜形成工程と、
    前記金属膜を給電層として、電解めっき法により前記開口部にめっき膜を析出成長させ、前記貫通孔に前記第１の外部接続端子と接続される貫通ビア部を形成すると共に、前記溝部に前記第２の外部接続端子が接続される配線部を形成するめっき膜形成工程とを含み、
    前記配線部は、該配線部が設けられた側の前記基材の面と面一となるよう構成され、かつ、前記第２の外部接続端子が接続される接続パッドと、該接続パッドと前記貫通ビア部との間を接続する配線とを有しており、
    前記貫通ビア部及び配線を覆うと共に、前記接続パッドを露出する絶縁層を前記基材に形成する絶縁層形成工程とを設けたことを特徴とする基板の製造方法。
  10. 前記めっき膜形成工程において、前記めっき膜が前記基材の面よりも突出した際には、前記めっき膜と前記基材の面が面一となるように前記突出しためっき膜を研磨するめっき膜研磨工程を設けたことを特徴とする請求項９に記載の基板の製造方法。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4605155B2 (ja) * 2004-03-29 2011-01-05 日本電気株式会社 半導体装置及びその製造方法
JP2006100385A (ja) 2004-09-28 2006-04-13 Rohm Co Ltd 半導体装置
US11842972B2 (en) 2004-09-28 2023-12-12 Rohm Co., Ltd. Semiconductor device with a semiconductor chip connected in a flip chip manner
JP4790297B2 (ja) * 2005-04-06 2011-10-12 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP4890835B2 (ja) * 2005-10-28 2012-03-07 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR100713932B1 (ko) * 2006-03-29 2007-05-07 주식회사 하이닉스반도체 플립 칩 본디드 패키지
WO2008014633A1 (en) 2006-06-29 2008-02-07 Intel Corporation Apparatus, system, and method for wireless connection in integrated circuit packages
JP4916241B2 (ja) * 2006-07-28 2012-04-11 パナソニック株式会社 半導体装置及びその製造方法
JP5394604B2 (ja) * 2006-09-29 2014-01-22 新光電気工業株式会社 半導体装置及びその製造方法
DE102007034402B4 (de) 2006-12-14 2014-06-18 Advanpack Solutions Pte. Ltd. Halbleiterpackung und Herstellungsverfahren dafür
KR101067216B1 (ko) * 2010-05-24 2011-09-22 삼성전기주식회사 인쇄회로기판 및 이를 구비하는 반도체 패키지
US9368475B2 (en) 2013-05-23 2016-06-14 Industrial Technology Research Institute Semiconductor device and manufacturing method thereof
TWI539572B (zh) 2013-05-23 2016-06-21 財團法人工業技術研究院 半導體裝置及其製造方法
CN106455933B (zh) * 2014-06-20 2018-10-30 奥林巴斯株式会社 缆线连接构造和内窥镜装置
TWI559829B (zh) * 2014-10-22 2016-11-21 矽品精密工業股份有限公司 封裝結構及其製法
JP6552811B2 (ja) * 2014-11-28 2019-07-31 マクセルホールディングス株式会社 パッケージ基板とその製造方法、および半導体装置
JP6476494B2 (ja) * 2015-08-28 2019-03-06 Ｓｈマテリアル株式会社 リードフレーム及び半導体装置、並びにそれらの製造方法
WO2017138299A1 (ja) 2016-02-08 2017-08-17 株式会社村田製作所 高周波モジュールとその製造方法
KR102725285B1 (ko) * 2016-10-13 2024-11-01 삼성디스플레이 주식회사 표시 장치
CN109545691B (zh) * 2018-11-16 2021-03-26 华进半导体封装先导技术研发中心有限公司 一种超薄扇出型封装结构的制造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0557278B1 (en) * 1990-11-15 1994-12-07 International Business Machines Corporation A method of making a multilayer thin film structure
JPH08306745A (ja) * 1995-04-27 1996-11-22 Nitto Denko Corp 半導体装置及びその製造方法
JP3629375B2 (ja) * 1998-11-27 2005-03-16 新光電気工業株式会社 多層回路基板の製造方法
JP3530149B2 (ja) * 2001-05-21 2004-05-24 新光電気工業株式会社 配線基板の製造方法及び半導体装置
JP4056854B2 (ja) * 2002-11-05 2008-03-05 新光電気工業株式会社 半導体装置の製造方法

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