JP4584657B2

JP4584657B2 - 半導体装置

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Publication number: JP4584657B2
Application number: JP2004264836A
Authority: JP
Inventors: 勝弘樋坂
Original assignee: Oki Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2004-09-13
Filing date: 2004-09-13
Publication date: 2010-11-24
Anticipated expiration: 2024-09-13
Also published as: US7402887B2; KR101214517B1; US20060054992A1; KR20060046082A; CN1750207A; JP2006080411A; CN1750207B

Description

本発明は、半導体装置、特に、半導体装置の電気的な不具合を修正するためのヒューズを備えた半導体装置に関する。

メモリ等の半導体装置（ＬＳＩ）の製造工程において発生する電気的な不具合は、製造工程中に発見することが難しく、製造工程の後に実施される電気試験工程において明確になる。このため、ＬＳＩには上記の不具合を修正するために冗長用のヒューズが設けられている。電気試験工程で発見された電気的な不具合は、このヒューズをレーザ光線で切断加工（ヒューズブロー）することにより修正可能となる。

半導体装置の冗長用ヒューズの構造は、例えば、特許文献１に記載されている。この半導体装置では、半導体基板表面に形成されたフィールド絶縁膜上にヒューズが形成されている。ヒューズは第１の絶縁膜に覆われ、ヒューズ上方の第１の絶縁膜上には、ストッパ膜としての導電膜が形成されている。導電膜上には、第１の絶縁膜、保護膜が順次形成され、ヒューズ上方において第１の絶縁膜、保護膜が導電膜をストッパとしてエッチングされ、さらに、露出されたストッパ膜を除去され、開口部が形成されている。このような半導体装置では、ヒューズは、レーザ光線によって絶縁膜とともに切断され、ヒューズ開口部内でヒューズの切断面が外部に露出される。

ヒューズ切断後に行われるスクライビング工程では、ヒューズ切断面が静電気帯電水に曝される。このとき、静電気帯電水からヒューズ切断面、内部回路のトランジスタのゲート電極へと電荷が通過し、内部回路のトランジスタのゲート絶縁膜が破壊される可能性がある。また、スクライビング後に、チップが搭載されているフィルムに帯電した電荷によっても、ヒューズ切断面から内部回路のトランジスタに電荷が侵入し、ゲート絶縁膜の破壊が起こる可能性がある。

半導体装置の内部回路を保護する保護回路が、例えば、特許文献２に記載されている。この内部回路は、接地電位端子（高電位側）と低電圧源端子（低電位側）とに接続されており、負電位で動作する。保護回路は、接地電圧源端子と入力端子との間に接続され入力端子に負極サージが発生した場合に逆方向動作する第１のダイオードと、入力端子と低電位源端子との間に接続され入力端子に負極サージが発生した場合に順方向動作する第２のダイオードと、接地電位端子と低電圧源端子との間に接続されたＮＭＯＳトランジスタと、接地電位端子と低電圧源端子との間の電位差を分圧してＮＭＯＳトランジスタにソース・ゲート間電圧を印加する第１及び第２のキャパシタとから構成されている。第１及び第２のキャパシタは、静電気サージがない通常の場合には、ＮＭＯＳトランジスタのソース・ゲート間電圧が閾値を超えてオンしないように各容量が選択されている。入力端子に負極サージが流入した場合、第１のダイオードには逆方向の静電気サージ電流が流れるため応答時間がかかり、静電気サージは第２のダイオードの順方向に応答し、第２のダイオードから入力端子に静電気サージ電流が流れる。接地電位端子と低電圧源端子との間の電位差は静電気サージの電圧とほぼ同一になり、第１及び第２のキャパシタによって分圧されるＮＭＯＳトランジスタのゲート・ソース間電圧が閾値を超えて、ＮＭＯＳトランジスタがオンし、接地電位端子、ＮＭＯＳトランジスタ、第２のダイオードを介して静電気サージ電流が流れ、内部回路が静電気サージから保護される。
特開平１１−６７０５４号公報特許第３５２６８５３号公報

上述したように、半導体装置の冗長用ヒューズは、例えばレーザによって切断された後のスクライビング工程等において、切断面が外部に曝されるため、切断面から侵入した電荷によって、内部回路のトランジスタのゲート絶縁膜が破壊される虞がある。しかしながら、従来、特許文献２のような入力端子から侵入するＥＳＤサージに対する対策はあったものの、冗長用ヒューズの切断面でのＥＳＤサージについては対策が施されていない。

本発明に係る半導体装置は、半導体基板と、前記半導体基板表面に形成されたフィールド絶縁膜である第１絶縁膜と、前記絶縁膜上に形成されたヒューズと、前記ヒューズを覆う第２絶縁膜と、前記第２絶縁膜を覆うとともに、前記ヒューズの上方において開口部が形成された第３絶縁膜と、前記開口部内で露出するように前記第２絶縁膜上に形成され、基板電位に接続された第１導電膜と、前記開口部内で露出するように前記第２絶縁膜上に形成され、電源電位に接続された第２導電膜と、を備えることを特徴とする。

本発明に係る半導体装置では、開口部内に第１導電膜及び第２導電膜が露出されているため、ヒューズ切断後に開口部内でヒューズ切断面が露出したとしても、ＥＳＤサージによる電荷を第１導電膜及び第２導電膜を介して基板電位及び電源電位に放電することができる。従って、ヒューズ切断面におけるＥＳＤサージの発生を防止し、内部トランジスタのゲート絶縁膜をＥＳＤサージから保護することができる。

（１）第１実施形態
図１は、第１実施形態に係る半導体装置１００の冗長用ヒューズ付近のパターン図である。図２は、図１のＩＩ−ＩＩにおける平面図である。
半導体装置１００は、Ｐ型半導体基板１と、フィールド絶縁膜２と、Ｐ^＋拡散層３と、ヒューズ４と、絶縁膜５と、導電膜７と、絶縁膜８及び保護膜９とを備えている。

Ｐ型半導体基板１は、Ｐ型不純物であるＰやＡｓが添加された基板である。半導体基板１は、ウエハ状態でステージ上に載置され、ステージの電位と同電位である。後述するスクライビング工程ではフィルムを介してステージ上に載置されるが、フィルムが非常に薄く、ウエハとステージ間の容量が非常に大きいため、ステージの電位と同電位である。フィールド絶縁膜２は、Ｐ型半導体基板１の所定領域に、ＬＯＣＯＳ、ＳＴＩ等によって形成された酸化膜等の絶縁膜である。Ｐ^＋拡散層３は、Ｐ型半導体基板１の表面においてフィールド絶縁膜２が形成されない領域（アクティブ領域）に形成されている。

Ｐ^＋拡散層３は、アクティブ領域の所定領域にＰ型不純物であるＢ等を高濃度に添加した拡散層である。Ｐ^＋拡散層３は、図１に示すように、導電膜７を取り囲むように環状に形成され、導電膜７の周縁部と重なっている。Ｐ^＋拡散層３は、基板電位に電気的に接続されている。
ヒューズ４は、フィールド絶縁膜２上の所定領域に形成されている。ヒューズ４は、スパッタ法によるポリシリコン膜、あるいは、ポリシリコンと高融点シリサイド（タングステン、モリブデン、チタン等の高融点金属とシリコンとの共晶膜）との多層膜で形成されている。ヒューズ４は、内部回路のトランジスタ２０に電気的に接続されている。ヒューズ４は、半導体装置１００の電気的な不具合を修正するための冗長用ヒューズであり、電気試験工程で発見された電気的な不具合に応じて、図１のトリミングポイント１１において絶縁膜５とともに、レーザ光線で切断加工（ヒューズブロー）される。

絶縁膜５は、ヒューズ４を覆って半導体基板１上に形成されている。絶縁膜５は、例えばＳｉＨ_４ガスを用いたＣＶＤ法によるＢＰＳＧ膜（リンまたはホウ素をドープしたＳｉＯ２膜）あるいは、ＳｉＯ２膜とＢＰＳＧ膜との多層膜である。また、絶縁膜５には、Ｐ^＋拡散層３を露出する開口部６が形成されている。
導電膜７は、第１層金属配線（１Ｍ）が形成される層に、タングステンＷで形成される。導電膜７は、ヒューズ４の上方において絶縁膜５上に略矩形の島状に形成され、後述する開口部１０を形成するために絶縁膜８及び保護膜９をエッチングする際にエッチングストッパ膜として機能する。導電膜７は、開口部１０よりも一回り大きく形成されている。絶縁膜８及び保護膜９のエッチング後、開口部１０内に残る導電膜７はエッチングにより除去される。この結果、導電膜７は、図１に示すように周縁部が環状に残った形状であり、図２に示すように開口部１０内に断面を露出している。また、導電膜７は、開口部６内にも形成され、開口部６を通じてＰ^＋拡散層３に電気的に接続されている。

絶縁膜８及び保護膜９は、導電膜７を覆うように絶縁膜５上に形成されている。導電膜７、絶縁膜８及び９には、ヒューズ４の上方を開口する開口部１０が形成されている。この半導体装置１００では、導電膜７及びＰ^＋拡散層３が冗長用ヒューズに対するＥＳＤ保護回路を構成する。即ち、導電膜７の断面が開口部１０内に露出し、Ｐ^＋拡散層３を介して基板電位に接続されているので、開口部１０内に侵入した電荷は、ヒューズ切断面ではなく、導電膜７の断面からＰ^＋拡散層３を通って基板電位に放電される。より具体的には、導電膜７から侵入した電荷は、円環状のＰ^＋拡散層３から直下のＰ型半導体基板１に放電される。即ち、導電膜７から侵入した電荷を円環状のＰ^＋拡散層３で広い範囲に拡散させることにより、導電膜７に帯電した電荷を速やかに放電することができる。従って、開口部１０内に侵入した電荷をヒューズ４ではなく、導電膜７に帯電させ速やかに基板電位に放電することができる。なお、Ｐ^＋拡散層３を取り囲むようにさらに第２のＰ^＋拡散層、第２のＰ^＋拡散層を取り囲むように第３のＰ^＋拡散層というように、複数のＰ^＋拡散層３を設ければ、導電膜７に帯電した電荷をさらに速やかに放電することができる。

この半導体装置１００では、開口部１０でヒューズ切断面が露出した状態でスクライビング工程を行い、静電気耐電水が開口部１０内に侵入したとしても、静電気耐電水からの電荷は、ヒューズ切断面ではなく、導電膜７の断面からＰ^＋拡散層３を通って基板電位に放電される。これにより、ヒューズ切断面にＥＳＤサージが発生することを防止でき、ヒューズ４に接続された内部回路のトランジスタ２０のゲート絶縁膜を保護できる。また、スクライビング工程後に、フィルムに載置されたチップをピックアップする際に、帯電したフィルムから開口部１０内に電荷が侵入したとしても、導電膜７及びＰ^＋拡散層３を介して電荷を放電することができる。

また、ＥＳＤ保護回路を構成する導電膜７は、絶縁膜８、９のストッパ膜として使用された後、ヒューズ４の上方を開口する開口部１０の周囲を取り囲むように配置されているため、開口部１０内に露出する複数のヒューズ４に対するＥＳＤ保護対策となる。即ち、複数のヒューズの各ヒューズ毎にＥＳＤ保護回路を設ける場合に比較して、ＥＳＤ保護回路の形成工程が簡易であり、ＥＳＤ保護回路の形成面積の増大も防止できる。

（変形例）
（ａ）上記では、Ｐ^＋拡散層３を導電膜７を取り囲むように形成したが、図３に示すように、導電膜７の周縁部の一部のみに重なるようにしても良い。図３の例では、Ｐ^＋拡散層３は、導電膜７の１の角部に重なるように形成されている。この場合も、上記同様に、Ｐ^＋拡散層３と導電膜７とは、絶縁膜５に形成された開口部６を介して電気的に接続される。

（ｂ）なお、上記では、導電膜７をＷを用いて構成したが、アルミニウム、アルミニウムを主成分とする合金膜（Ａｌ合金膜）等の金属、ポリシリコン、あるいは、ポリシリコンと高融点シリサイド（タングステン、モリブデン、チタン等の高融点金属とシリコンとの共晶膜）との多層膜を用いて構成しても良い。
（ｃ）上記では、絶縁膜５に形成された開口部６を介して導電膜７を直接Ｐ^＋拡散層３に接続したが、導電膜７が最終的に基板電位に接続されれば、導電膜７とＰ^＋拡散層３との接続形態はこれに限られない。例えば、導電膜７を金属配線やポリシリコン配線で引き出し、最終的に基板電位に接続する構成であれば、上記構成と同様の作用効果を奏する。

（２）第２実施形態
図４は、第２実施形態に係る半導体装置１００の冗長用ヒューズ付近の平面図である。図５は、図４のＶ−Ｖにおける断面図である。
本実施形態では、開口部１０内の絶縁膜５上において、複数のヒューズ４に亘って環状をなす導電膜７１及び７２を形成する。導電膜７１及び７２は、第１層金属配線（１Ｍ）が形成される層に、タングステンＷで形成される。導電膜７１の一端は、基板電位に電気的に接続されており、導電膜７２の一端は、電源電位ＶＤＤに電気的に接続されている。ヒューズ４は、図４に示すように、トリミングポイント１１でレーザによって切断される。

この半導体装置１００では、基板電位に電気的に接続された導電膜７１及び電源電位ＶＤＤに電気的に接続された導電膜７２がＥＳＤ保護回路を構成する。即ち、ヒューズ４がレーザにより切断されるとヒューズ切断面が開口部１０内に露出するが、開口部１０内に侵入した電荷は、導電膜７１及び７２を通ってそれぞれ基板電位及び電源電位ＶＤＤに放電される。

この半導体装置１００では、開口部１０でヒューズ切断面が露出した状態でスクライビング工程を行い、静電気耐電水が開口部１０内に侵入したとしても、静電気耐電水からの電荷は、ヒューズ切断面ではなく、導電膜７１及び７２を通って基板電位及び電源電位ＶＤＤに放電される。これにより、ヒューズ切断面にＥＳＤサージが発生することを防止でき、ヒューズ４に接続された内部回路のトランジスタ２０のゲート絶縁膜を保護できる。また、スクライビング工程後に、フィルムに載置されたチップをピックアップする際に、帯電したフィルムから開口部１０内に電荷が侵入したとしても、導電膜７１及び７２を介して電荷を放電することができる。

また、ＥＳＤ保護回路を構成する導電膜７１及び７２は、開口部１０内の複数のヒューズ４に共通に設けているので、複数のヒューズ４に対するＥＳＤ保護対策となる。即ち、複数のヒューズの各ヒューズ毎にＥＳＤ保護回路を設ける場合に比較して、ＥＳＤ保護回路の形成工程が簡易であり、ＥＳＤ保護回路の形成面積の増大も防止できる。
上記では、導電膜７１及び７２をＷ用いて構成したが、アルミニウム、アルミニウムを主成分とする合金膜（Ａｌ合金膜）等の金属、ポリシリコン、あるいは、ポリシリコンと高融点シリサイド（タングステン、モリブデン、チタン等の高融点金属とシリコンとの共晶膜）との多層膜を用いて構成しても良い。

第１実施形態に係る半導体装置の冗長用ヒューズ付近の平面図。図１のＩＩ−ＩＩにおける断面図。変形例に係る半導体装置の冗長用ヒューズ付近の平面図。第２実施形態に係る半導体装置の冗長用ヒューズ付近の平面図。図４のＶ−Ｖにおける平面図。

符号の説明

１半導体基板
２フィールド絶縁膜
３Ｐ^＋拡散層
４ヒューズ
５，８絶縁膜
６開口部
７導電膜
９保護膜
１０開口部
２０内部回路のトランジスタ
７１，７２導電膜
１００半導体装置

Claims

半導体基板と、
前記半導体基板表面に形成されたフィールド絶縁膜である第１絶縁膜と、
前記第１絶縁膜上に形成されたヒューズと、
前記ヒューズを覆う第２絶縁膜と、
前記第２絶縁膜を覆うとともに、前記ヒューズの上方において開口部が形成された第３絶縁膜と、
前記開口部内で露出するように前記第２絶縁膜上に形成され、基板電位に接続された第１導電膜と、
前記開口部内で露出するように前記第２絶縁膜上に形成され、電源電位に接続された第２導電膜と、
を備えることを特徴とする半導体装置。