JP4617645B2 - マトリクス型表示装置およびその駆動方法 - Google Patents

Description

本発明は、行列状に配列された電極配線の交差点に画素が形成され、各配線への印加電圧に応じて画素が発光するようになされた電圧駆動型の表示装置、例えばＦＥＤ（Field Emission Display）やＥＬ（Electroluminescence）ディスプレイ等に好適なマトリクス型表示装置およびその駆動方法に関する。

近年、表示装置の薄型化および平面化が進んでおり、いわゆるフラットパネルディスプレイとして種々の開発がなされている。フラットパネルディスプレイの一つとして、例えば電界放出型カソードを用いたＦＥＤが存在する。このＦＥＤは、視野角を確保したまま諧調を高くすることができ、画質に優れ、生産効率が高く、応答速度も速く、非常に低温の環境下でも動作し、輝度が高く、電力効率も高い等の多くの優れた特徴を持っている。また、ＦＥＤの製造工程は、いわゆるアクティブ・マトリクス方式の液晶ディスプレイの製造工程と比較して簡単であり、製造コストは少なくともアクティブ・マトリクス方式の液晶ディスプレイの４０％〜６０％も低くなると期待されている。

ここで、ＦＥＤの基本構造とその動作を説明する。ＦＥＤは、電界電子放出特性を利用して電界放出型カソードから電子を放出させると共に、その電子を加速電界を印加して加速させ、蛍光体が塗布されたアノード電極に衝突させて発光を得るようにした表示素子である。

電界放出型カソードは、例えば円錐形状のカソード素子（冷陰極素子）と、このカソード素子の底面に電気的に接続されたカソード電極とで構成される。また、カソード電極に対向する側にはカソード素子を介してゲート電極が配置されている。これら対向配置されたカソード電極とゲート電極との間に電圧Ｖｇｃを印加することで、カソード素子から電子が放出される。電界放出型カソードおよびゲート電極に対向する側には、さらに加速電極であるアノード電極が配置されている。このアノード電極に高電圧ＨＶを印加することで、カソード素子から放出された電子が加速され、アノード電極に塗布された蛍光体に衝突して発光がなされる。

一般にＦＥＤでは、ゲート電極を行方向（Ｒｏｗ）配線、カソード電極を列方向（Ｃｏｌｕｍｎ）配線として行列配線を行い、それらの各交差点にカソード素子を配置し、マトリクス状の画素を形成している。そして、列方向配線側から変調信号を入力し、行方向配線側から順次、走査信号を印加して走査を行う。行方向からゲート電極に走査信号として行方向選択電圧Ｖｒｏｗを印加すると共に、列方向からカソード電極に変調信号として列方向駆動電圧Ｖｃｏｌを印加することで、ゲート電極とカソード電極との間に電圧Ｖｇｃで表される電圧差が生じ、それにより発生する電界によって、カソード素子から電子が放出される。このとき、アノード電極に対して高電圧ＨＶを印加しておくと、
ＨＶ＞Ｖｒｏｗ ……（１）
の条件で電子がアノード電極に引きつけられ、これによりアノード電流Ｉａがアノード電極からカソード電極に向かう方向に流れる。このとき、アノード電極の上に蛍光体を塗布しておくと、電子のエネルギーにより蛍光体が発光することになる。

このときのカソード素子における電子放出特性（電流電圧特性（ＩＶ特性））を、図９に示す。横軸は電圧Ｖｇｃ、縦軸は電流Ｉｋを示す。図９に示したように、カソード素子では、ある閾値Ｖｏから微小な電流が流れ始めるものの、あるカットオフ電圧Ｖｏｎ以下では発光に寄与する電子は放出されず、Ｖｇｃとしてカットオフ電圧Ｖｏｎを超える電圧が印加されたときに電子が放出され、発光に寄与する電流が発生する。

また、図９からも分かるように、電子は電圧Ｖｇｃの大きさにより、その放出量が変化し、したがってアノード電流Ｉａも変化する。ここで、蛍光体の発光量すなわち発光輝度Ｌは、
Ｌ∝Ｉａ ……（２）
の関係がある。したがって、電圧Ｖｇｃを変化させるようにすれば、発光輝度Ｌを変化させることができることになる。すなわち、電圧Ｖｇｃの大きさにより電子放出量を制御して任意の発光を得ることができる。このため、電圧Ｖｇｃを表示すべき信号に応じて変調することで輝度変調を実現できる。

ＦＥＤに関する技術の従来例としては、例えば以下の文献記載のものがある。
特開２００１−３２４９５５号公報

上述のように、一般にＦＥＤでは、画素を駆動する電圧を印加するために行列配線構造を有し、行方向から変調信号、列方向から走査信号を入力するような構成となっている。ここで、配線は薄膜で構成するため、ある抵抗率で抵抗値を持つ。このため、画素間の配線長に応じた配線抵抗が発生する。また、行方向配線および列方向配線は画素部分で交差しているため、この交差部分の面積に応じた配線容量（寄生容量）が発生する。フラットパネルディスプレイには、近年大型化への要求があるが、この大型化への課題として、上述の配線負荷（配線抵抗および配線容量）による悪影響が無視できなくなってきている。

例えば、画面が大型化することにより配線長が長くなり、画素までの配線抵抗による電圧降下の発生も大きくなる。ここで、各配線への信号出力を行う駆動デバイスは、各配線の一端側に接続され、各配線には一端側から信号が入力されるようになっている。このため、配線抵抗による電圧降下は駆動デバイスから離れるほど大きくなる。従って、駆動デバイス近傍と遠方とでは電圧差が生じ、同一電圧を印加しても、各画素における印加電圧Ｖｇｃが同一ではなくなり、均一な発光が得られなくなる（いわゆる輝度むらが発生してしまう）という問題が発生する。これを解決する方法として、信号処理で変調信号のレベルを可変させ、各画素の印加電圧の均一化を図ることが考えられるが、この場合、階調劣化が発生し、画質が低下するなどの副作用が発生してしまう。また、上述の特許文献１には、ゲート電圧を調整して表示輝度の変動を抑える発明が記載されているが、配線長による電圧降下を考慮したものとはなっていない。

また、画面の大型化と共に高画素化が進むと、行列配線の交差点も増え、配線容量も増大することになる。配線容量が増大すると、駆動電圧波形の遅延が大きくなり、画素が駆動されるカットオフ電圧Ｖｏｎまで印加電圧Ｖｇｃが上昇せず、発光効率が低下したり、画素位置により電子放出のばらつきが発生し、画面内で均一な発光ができなくなるという問題が発生する。

これらの問題は、ＦＥＤに限らず、行列配線構造を有する他のタイプの表示素子においても同様に発生するものと考えられる。

本発明はかかる問題点に鑑みてなされたもので、その目的は、主として配線負荷に起因する輝度むらの発生を抑え、良好な表示輝度を得ることができるようにしたマトリクス型表示装置およびその駆動方法を提供することにある。

本発明のマトリクス型表示装置は、第１の方向に複数配列された第１の配線と、第１の配線に交差する第２の方向に複数配列された第２の配線とを備え、第１の配線と第２の配線との交差点に画素が形成され、第１の配線への印加電圧と第２の配線への印加電圧との電圧差に応じて、それらの交差点の画素が発光するようになされたマトリクス型表示装置であって、各第１の配線に順次、走査信号を印加する第１の電圧印加手段と、設定された最小基準電圧と最大基準電圧との間で各第２の配線に変調信号を印加する第２の電圧印加手段と、第１および第２の配線に起因する電圧降下量に基づいて、走査信号の電圧を各第１の配線ごとに可変制御すると共に、最小基準電圧と最大基準電圧とを各第２の配線ごとに可変制御する電圧制御手段とを備えたものである。

本発明のマトリクス型表示装置の駆動方法は、第１の方向に複数配列された第１の配線と、第１の配線に交差する第２の方向に複数配列された第２の配線とを備え、第１の配線と第２の配線との交差点に画素が形成され、第１の配線への印加電圧と第２の配線への印加電圧との電圧差に応じて、それらの交差点の画素が発光するようになされたマトリクス型表示装置、を駆動する方法であって、各第１の配線に順次、走査信号を印加するステップと、設定された最小基準電圧と最大基準電圧との間で各第２の配線に変調信号を印加するステップと、第１および第２の配線に起因する電圧降下量に基づいて、走査信号の電圧を各第１の配線ごとに可変制御すると共に、最小基準電圧と最大基準電圧とを各第２の配線ごとに可変制御するステップとを含むものである。

本発明のマトリクス型表示装置およびその駆動方法では、各第１の配線に順次、走査信号が印加されると共に、各第２の配線に変調信号が印加される。変調信号は、設定された最小基準電圧と最大基準電圧との間の値で印加される。走査信号の電圧が各第１の配線ごとに可変制御されると共に、最小基準電圧と最大基準電圧とが各第２の配線ごとに可変制御される。この可変制御は、第１および第２の配線に起因する電圧降下量に基づいて行われる。これにより、配線抵抗による電圧降下に起因して発生する発光輝度のばらつきが、配線構造を変えることなく改善される。

本発明のマトリクス型表示装置およびその駆動方法によれば、第１および第２の配線に起因する電圧降下量に基づいて、走査信号の電圧を各第１の配線ごとに可変制御すると共に、最小基準電圧と最大基準電圧とを各第２の配線ごとに可変制御するようにしたので、配線抵抗による電圧降下に起因して発生する発光輝度のばらつきが、配線構造を変えることなく改善される。このようにして、主として配線負荷に起因する輝度むらの発生が抑えられ、良好な表示輝度を得ることができる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

［第１の実施の形態］
図１は、本発明の第１の実施の形態に係るマトリクス型表示装置の全体構成を示している。図２および図３は、このマトリクス型表示装置における表示パネルの画素部分の概略構造を示している。本実施の形態では、表示パネルとしてＦＥＤを用いた場合を例に説明する。

図１に示したように、このマトリクス型表示装置は、アナログ映像信号をデジタル信号に変換して出力するＡ／Ｄ（アナログ／デジタル）変換部１０と、デジタル映像信号に対して画質調整等の各種の信号処理を施す映像信号処理部１１と、表示パネルを駆動する列方向駆動部１３および行方向駆動部１４とを備えている。なお、映像信号としてデジタル信号を入力する場合には、Ａ／Ｄ変換部１０を構成から省くことができる。

表示パネルは、アノードパネル２０（図２）とカソードパネル３０とを有し、それらが所定間隔をおいて対向配置された構造となっている。アノードパネル２０とカソードパネル３０との間は、略真空状態に保たれている。

アノードパネル２０は、図２に示したように、アノード電極２１と蛍光体層２２とを有している。蛍光体層２２として、Ｒ（赤），Ｇ（緑），Ｂ（青）の蛍光体を用いることで、カラー表示を行うことが可能である。なお、本実施の形態では、説明を簡略化するため、特にカラー表示における各色を区別することなく説明する。

カソードパネル３０は、支持体１７と、この上方に配置された列方向配線１５および行方向配線１６とを有している。列方向配線１５は、列方向（図１のＹ方向）に延在し、行方向（図１のＸ方向）に複数配列されている。列方向配線１５の一端は、列方向駆動部１３に電気的に接続されている。行方向配線１６は、行方向に延在し、列方向に複数配列されている。行方向配線１６の一端は、行方向駆動部１４に電気的に接続されている。このように互いに交差するように行列状に配列された列方向配線１５および行方向配線１６の各交差点にマトリクス状に画素が形成され、列方向配線１５への印加電圧と行方向配線１６への印加電圧との電圧差に応じて、それらの交差点の画素が発光するようになされている。

ここで、本実施の形態において、行方向配線１６が、本発明における「第１の配線」の一具体例に対応し、列方向配線１５が、本発明における「第２の配線」の一具体例に対応する。

次に、図２および図３を参照して画素部分の構造を説明する。カソードパネル３０において、支持体１７の上にはカソード電極３１が形成されている。カソード電極３１の上には、例えば円錐形状のカソード素子（冷陰極素子）３２が設けられている。カソード素子３２は通常、１画素につき複数個設けられる。カソード電極３１とカソード素子３２は、電気的に接続されている。カソード電極３１とカソード素子３２とで、電界放出型カソードが形成されている。

カソード電極３１に対向する側にはカソード素子３２および絶縁体３５を介してゲート電極３３が配置されている。これら対向配置されたカソード電極３１とゲート電極３３との間に電圧Ｖｇｃを印加することで、カソード素子３２から電子ｅが放出されるようになっている。ゲート電極３３において、カソード素子３２に対応する部分には、カソード素子３２から放出された電子ｅが通過する開口３４が設けられている。

アノード電極２１は、カソード素子３２から電子ｅが放出される方向側において、ゲート電極３３に対向配置されている。アノード電極２１は、加速電極の役割を有している。すなわち、アノード電極２１に高電圧ＨＶを印加することで、カソード素子３２から放出された電子ｅがアノード電極２１に向けて加速されるようになっている。

このような画素構造が、カソードパネル３０において行方向配線１６および列方向配線１５の各交差点に形成され、マトリクス状の画素を形成している。一般に、ゲート電極３３が行方向配線１６に、カソード電極３１が列方向配線１５に電気的に接続されている。そして、行方向からゲート電極３３に走査信号として行方向選択電圧Ｖｒｏｗが印加されると共に、列方向からカソード電極３１に変調信号として列方向駆動電圧Ｖｃｏｌが印加されることで、ゲート電極３３とカソード電極３１との間に電圧Ｖｇｃで表される電圧差が生じ、それにより発生する電界によって、カソード素子３２から電子ｅが放出されるようになっている。このとき、アノード電極２１に対して高電圧ＨＶを印加しておくことで、電子ｅがアノード電極２１に引きつけられ、これによりアノード電流Ｉａがアノード電極２１からカソード電極３１に向かう方向に流れる。このとき、アノード電極２１に到達した電子ｅのエネルギーにより、それに対応する位置の蛍光体層２２が発光することになる。

図４に、列方向駆動部１３および行方向駆動部１４の具体的な構成の一例を示す。図４にはまた、配線構造の等価回路を示す。なお、図４では、図示の簡略化を図るため、列方向配線１５および行方向配線１６がそれぞれ３つの配線、Ｌ（ｍ−１），Ｌ（ｍ），Ｌ（ｍ＋１）およびＬ（ｎ−１），Ｌ（ｎ），Ｌ（ｎ＋１）で構成され、縦に３画素、横に３画素のみが形成されているものとしている。Ｄは各画素を示している。

図４に示したように、各列方向配線１５において、各画素間には配線抵抗Ｒｃが存在する。配線抵抗Ｒｃの値は、列方向配線１５の材質や各画素間の長さによって決まるが、各画素はほぼ等間隔で設けられているので、その値は各画素間でほぼ同じと考えられる。一方、各行方向配線１６においても、各画素間には配線抵抗Ｒｒが存在する。配線抵抗Ｒｒの値も、各画素間でほぼ同じと考えられる。

列方向駆動部１３は、各列方向配線１５に変調信号を印加するためのものであり、列方向制御部４１と基準電圧発生回路４２とを有している。列方向制御部４１は、列方向制御回路４３とＤ／Ａ変換回路４４とを含んでいる。Ｄ／Ａ変換回路４４は、各列方向配線１５ごとに設けられている。列方向制御部４１は、映像信号処理部１１（図１）からのデジタル映像信号に応じた変調信号（列方向駆動電圧Ｖｃｏｌ）を、Ｄ／Ａ変換回路４４によってアナログ変調信号に変換して各列方向配線１５に印加するようになっている。

基準電圧発生回路４２は、各列方向配線１５に印加する列方向駆動電圧Ｖｃｏｌの最小基準電圧Ｖｔと最大基準電圧Ｖｂとを発生するための回路である。列方向駆動電圧Ｖｃｏｌは、最小基準電圧Ｖｔと最大基準電圧Ｖｂとの間の電圧値をとる。従来の駆動回路では、一般に各基準電圧Ｖｔ，Ｖｂが各列方向配線１５に対して同一の値に設定されているが、本実施の形態では、各基準電圧Ｖｔ，Ｖｂを各列方向配線１５で異なる値に設定することが可能となっている。基準電圧発生回路４２は、列方向制御回路４３からの指示に従って、各列方向配線１５に最適化された基準電圧Ｖｔ，Ｖｂを発生するようになっている。この各基準電圧Ｖｔ，Ｖｂを各列方向配線１５で可変制御するようにしたことが、本実施の形態における特徴点の１つである。なお、各基準電圧Ｖｔ，Ｖｂの可変制御の具体例については後に詳述する。

行方向駆動部１４は、各行方向配線１６に順次、走査信号を印加するためのものであり、行方向制御部５１と行方向電圧発生回路５２とを有している。行方向制御部５１は、行方向制御回路５３とスイッチング回路５４とを含んでいる。スイッチング回路５４は、各行方向配線１６ごとに設けられている。行方向制御回路５３は、映像信号に含まれる水平・垂直同期信号に基づいて生成されたタイミングパルスに基づいて、スイッチング回路５４をスイッチング制御し、各行方向配線１６に適切なタイミングで走査信号（行方向選択電圧Ｖｒｏｗ）が印加されるようにしている。

行方向電圧発生回路５２は、各行方向配線１６に印加する行方向選択電圧Ｖｒｏｗを発生するための回路である。従来の駆動回路では、一般に行方向選択電圧Ｖｒｏｗが各行方向配線１６に対して同一の値に設定されているが、本実施の形態では、行方向選択電圧Ｖｒｏｗを各行方向配線１６で異なる値に設定することが可能となっている。行方向電圧発生回路５２は、行方向制御回路５３からの指示に従って、各行方向配線１６に最適化された行方向選択電圧Ｖｒｏｗを発生するようになっている。この行方向選択電圧Ｖｒｏｗを各行方向配線１６で可変制御するようにしたことが、本実施の形態におけるもう１つの特徴点である。なお、行方向選択電圧Ｖｒｏｗの可変制御の具体例については後に詳述する。

ここで、本実施の形態において、行方向駆動部１４が、本発明における「第１の電圧印加手段」の一具体例に対応し、列方向駆動部１３が、本発明における「第２の電圧印加手段」の一具体例に対応する。また、本実施の形態において、列方向制御回路４３および行方向制御回路５３が、本発明における「電圧制御手段」の一具体例に対応する。

次に、以上のように構成されたマトリクス型表示装置の動作を説明する。

まず、このマトリクス型表示装置の基本動作を説明する。図１において、Ａ／Ｄ変換部１０に入力されたアナログ映像信号は、デジタル映像信号に変換され、映像信号処理部１１に出力される。映像信号処理部１１では、デジタル映像信号に対して画質調整等の各種の信号処理を施す。映像信号には水平同期信号Ｈおよび垂直同期信号Ｖが含まれており、列方向駆動部１３および行方向駆動部１４は、これら同期信号に基づいて生成された駆動タイミングパルスに基づくタイミングで、表示パネルを駆動する。

行方向駆動部１４は、各行方向配線１６に順次、走査信号として行方向選択電圧Ｖｒｏｗを印加する。列方向駆動部１３は、各列方向配線１５に変調信号として列方向駆動電圧Ｖｃｏｌを印加する。図２および図３に示した画素構造において、ゲート電極３３が行方向配線１６に、カソード電極３１が列方向配線１５に電気的に接続されているので、行方向からゲート電極３３に行方向選択電圧Ｖｒｏｗが印加され、列方向からカソード電極３１に列方向駆動電圧Ｖｃｏｌが印加される。これにより、ゲート電極３３とカソード電極３１との間に電圧Ｖｇｃで表される電圧差が生じ、それにより発生する電界によって、カソード素子３２から電子ｅが放出される。放出された電子ｅは、アノード電極２１によって加速され、アノード電極２１に衝突する。その衝突した電子ｅのエネルギーにより、それに対応する位置の蛍光体層２２が発光する。この発光により、映像表示がなされる。

次に、各配線の駆動動作を、より具体的に説明する。図４に示したように、カソードパネル３０において、列方向配線１５には配線抵抗Ｒｃが、行方向配線１６には配線抵抗Ｒｒが存在する。配線選択時には行方向配線１６および列方向配線１５に微小な電流が流れるので、各配線において、配線抵抗Ｒｒ，Ｒｃに応じた電圧降下が発生し、これにより各画素に印加する電圧Ｖｇｃに差分が生ずる。この電圧降下は、駆動デバイス（列方向駆動部１３および行方向駆動部１４）から離れるほど大きくなり、画素位置に応じて異なるため、輝度むらの発生を招く。

そこで、本実施の形態では、これを補正するために、配線に起因する電圧降下量に基づいて、各配線に印加する駆動電圧の可変制御を行う。ＦＥＤでは、ゲート・カソード電極間の電位差Ｖｇｃによって、カソード素子３２からの電子の放出量、すなわち輝度が決定される。このため、画面内で同一発光輝度を得ようとする場合、Ｖｇｃが各画素で一定であれば電流発光特性は線形であるので、輝度ばらつきは発生しない。通常では、行方向選択電圧Ｖｒｏｗは走査信号であり、どの行に対しても一定であるが、列方向駆動電圧Ｖｃｏｌは変調信号なので各列で出力は同一ではない。そこで、列方向駆動電圧Ｖｃｏｌに関しては、列方向駆動電圧Ｖｃｏｌの最大電圧および最小電圧を基準電圧Ｖｔ，Ｖｂとしてこれを可変させる。

図５に、その電圧設定値の具体例を示す。配線抵抗Ｒｒ，Ｒｃによる電圧降下は−１Ｖとする。また電圧降下を考慮していない場合の初期の設定値が、以下のとおりであるものとする。すなわち、行方向選択電圧Ｖｒｏｗの初期値を３０Ｖ、列方向駆動電圧Ｖｃｏｌにおける最大基準電圧Ｖｔの初期値を２０Ｖ、最小基準電圧Ｖｂの初期値を０Ｖとする。この場合、行方向選択電圧Ｖｒｏｗとして３０Ｖが印加されている状態で、列方向駆動電圧Ｖｃｏｌとして最大基準電圧Ｖｔ＝２０Ｖが与えられると、その差分電圧Ｖｇｃは１０Ｖとなる。また、列方向駆動電圧Ｖｃｏｌとして最小基準電圧Ｖｂ＝０Ｖが与えられると、その差分電圧Ｖｇｃは３０Ｖとなる。カットオフ電圧Ｖｏｎ（図９参照）を１０Ｖとすれば、差分電圧Ｖｇｃが１０Ｖを超えたときから発光がなされ、差分電圧Ｖｇｃが３０Ｖになったときが最大輝度となる。

この場合、電圧降下を考慮すると、例えば以下のように電圧設定を行えばよい。すなわち、行方向選択電圧Ｖｒｏｗとして、行配線Ｌ（ｎ−１），Ｌ（ｎ），Ｌ（ｎ＋１）の順に３５Ｖ，３４Ｖ，３３Ｖを出力する。また、列方向駆動電圧Ｖｃｏｌの最大基準電圧Ｖｔ／最小基準電圧Ｖｂとして、列配線Ｌ（ｍ−１），Ｌ（ｍ），Ｌ（ｍ＋１）の順に、２５Ｖ／５Ｖ，２４Ｖ／４Ｖ，２３Ｖ／３Ｖを設定する。このように設定することで、結果的に、各画素においてその差分電圧Ｖｇｃの範囲は一定となる。

例えば、配線Ｌ（ｎ−１）とＬ（ｍ−１）との交点の画素Ｄ（ｎ−１，ｍ−１）においては、配線抵抗Ｒｒ，Ｒｃによる電圧降下があることで、行方向選択電圧Ｖｒｏｗは３４Ｖ（３５Ｖ−１Ｖ＝３４Ｖ）、最大基準電圧Ｖｔ，最小基準電圧Ｖｂは、２４Ｖ（２５Ｖ−１Ｖ＝２４Ｖ），４Ｖ（５Ｖ−１Ｖ＝４Ｖ）となる。この場合、差分電圧Ｖｇｃの最小値は３４Ｖ−２４Ｖ＝１０Ｖ、最大値は３４Ｖ−４Ｖ＝３０Ｖとなり、上記初期値と同じになる。一方、これとは最も離れた位置にある配線Ｌ（ｎ＋１）とＬ（ｍ＋１）との交点の画素Ｄ（ｎ＋１，ｍ＋１）においては、行方向選択電圧Ｖｒｏｗは３０Ｖ（３３Ｖ−３Ｖ＝３０Ｖ）、最大基準電圧Ｖｔ，最小基準電圧Ｖｂは、２０Ｖ（２３Ｖ−３Ｖ＝２０Ｖ），０Ｖ（３Ｖ−３Ｖ＝０Ｖ）となる。従って、この画素においても差分電圧Ｖｇｃの最小値は１０Ｖ、最大値は３０Ｖとなり、上記初期値と同じになる。すなわち、上記のような電圧設定を行うことで、各画素において同一の差分電圧Ｖｇｃを得ることができる。

なお、以上は行方向選択電圧Ｖｒｏｗと列方向駆動電圧Ｖｃｏｌの基準電圧Ｖｔ，Ｖｂとの双方を可変制御する例であるが、行方向選択電圧Ｖｒｏｗまたは各基準電圧Ｖｔ，Ｖｂの一方のみを、可変制御するようにしても良い。

ところで、このような電圧値の設定を行うにあたり、配線抵抗Ｒｒ，Ｒｃによる電圧降下量をあらかじめ測定しておく必要がある。電圧降下量の測定に関しては、例えば以下の２通りの方法が考えられる。

第１の方法としては、画素を各列、各行ごとに発光させ、各列、各行ごとの放出電流Ｉａを測定する。放出電流Ｉａは、例えばアノード電極２１において測定することができる。電圧降下があると放出電流Ｉａが少なくなり輝度の低下が起きるので、放出電流Ｉａを測定することで、電圧降下量の測定が可能となる。なお、電圧降下量は、各画素間でほぼ同様であると考えられるので、必ずしも各列、各行すべてについて測定せず、代表的な列、行についてのみ測定を行い、その測定値を、測定に用いなかった列、行数に応じて等分割するなどして、各画素間の電圧降下量を求めるようにしてもよい。この第１の方法は、製造時の初期調整作業として導入することが考えられる。このようにして得られた電圧降下量に基づいて、各列方向配線１５および各行方向配線１６に設定すべき最適な電圧値を決定し、例えば各配線と電圧設定値との対応関係を示すテーブルを各駆動部１３，１４の制御回路４３，５３に記憶しておくことで、上記のような電圧の可変制御を行うことができる。

第２の方法としては、画像表示領域外において、カソードパネル３０の上下左右それぞれに測定用のダミー配線およびダミー画素を設け、それらダミー配線ごとに放出電流Ｉａを測定する。その測定値を、ダミー配線間の配線数に応じて等分割するなどして、各画素間の電圧降下量を求めることができる。この第２の方法による測定は、製造時のみならず、実際の使用時において定期的に（例えば電源投入時に毎回自動的に）行うことが考えられる。使用時に測定を行う場合には、例えば各駆動部１３，１４の制御回路４３，５３が、その測定値に基づいて、各列方向配線１５および各行方向配線１６に設定すべき最適な電圧値を算出し、例えば各配線と電圧設定値との対応関係を示すテーブルを記憶しておくことで、上記のような電圧の可変制御を行うことができる。

以上説明したように、本実施の形態によれば、行方向選択電圧Ｖｒｏｗと列方向駆動電圧Ｖｃｏｌの基準電圧Ｖｔ，Ｖｂとを、各配線に起因する電圧降下量に基づいて可変制御するようにしたので、各画素に均一な駆動電圧を印加することができ、配線抵抗による電圧降下に起因して発生する発光輝度のばらつきが、配線構造を変えることなく改善される。このようにして、配線抵抗に起因する輝度むらの発生が抑えられ、良好な表示輝度を得ることができる。本実施の形態では、配線抵抗による電圧低下分を変調信号そのもので補正するのではなく、その基準電圧Ｖｔ，Ｖｂで補正するようにしたので、変調信号そのものを補正した場合に比べて階調劣化が発生することなく補正することが可能である。

［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。

上記第１の実施の形態では、配線抵抗Ｒｃ，Ｒｒによる電圧降下の問題を改善することを目的とし、そのために行方向選択電圧Ｖｒｏｗと列方向駆動電圧Ｖｃｏｌの基準電圧Ｖｔ，Ｖｂとを各行、各列で可変制御するようにした。一方、本実施の形態は、配線抵抗Ｒｃ，Ｒｒと配線容量による駆動電圧波形の遅延に関する問題を改善することを目的としている。なお、本実施の形態に係るマトリクス型表示装置は、表示パネルに対する駆動制御のみが異なり、その全体構成、および表示パネルの画素構造は上記第１の実施の形態と同様である。以下では、本実施の形態に特徴的な部分についてのみ説明する。

図６は、本実施の形態に係るマトリクス型表示装置の駆動部の構成を示している。列方向駆動部１３Ａは、各列方向配線１５に変調信号（列方向駆動電圧Ｖｃｏｌ）を印加するためのものであり、列方向制御部４１Ａと基準電圧発生回路４２Ａとを有している。図示を省略しているが、列方向制御部４１Ａは、図４に示した回路と同様に、列方向制御回路４３とＤ／Ａ変換回路４４とを含んでいる。図４に示した回路では、基準電圧発生回路４２が、各列方向配線１５ごとに最適化された基準電圧Ｖｔ，Ｖｂを発生するようになっていたが、本実施の形態における基準電圧発生回路４２Ａでは、各列方向配線１５で同一の基準電圧Ｖｔ，Ｖｂを発生する。

行方向駆動部１４Ａは、各行方向配線１６に順次、走査信号（行方向選択電圧Ｖｒｏｗ）を印加するためのものであり、行方向制御部５１Ａと行方向電圧発生回路５２Ａとを有している。図示を省略しているが、行方向制御部５１Ａは、図４に示した回路と同様に、行方向制御回路５３とスイッチング回路５４とを含んでいる。図４に示した回路では、行方向電圧発生回路５２が、各行方向配線１６ごとに最適化された行方向選択電圧Ｖｒｏｗを発生するようになっていたが、本実施の形態における行方向電圧発生回路５２Ａでは、行方向選択電圧Ｖｒｏｗとして、各行方向配線１６で同一の電圧を発生する。

行方向電圧発生回路５２Ａはまた、予備電圧Ｖｐｒを発生するようになっている。この予備電圧Ｖｐｒは、駆動電圧波形の遅延を改善するために、行方向選択電圧Ｖｒｏｗを印加するのに先立って、各行方向配線１６に順次、印加されるものである。予備電圧Ｖｐｒの印加タイミングは、行方向制御部５１Ａによって制御されるようになっている。この予備電圧Ｖｐｒを印加するところが、本実施の形態における最大の特徴部分である。予備電圧Ｖｐｒの大きさや、その印加タイミングの具体例については、後に詳述する。

本実施の形態において、行方向駆動部１４Ａが、本発明における「予備電圧印加手段」の一具体例に対応する。

次に、以上のように構成されたマトリクス型表示装置の動作、特に、本実施の形態の特徴部分である予備電圧Ｖｐｒの印加に関する動作を説明する。

予備電圧Ｖｐｒを印加する必要性を説明するために、まず、従来の駆動方法の問題点を説明する。図８（Ａ）〜（Ｃ）はそれぞれ、行方向配線Ｌ（ｎ−１），Ｌ（ｎ），Ｌ（ｎ＋１）に印加される、従来の走査信号のタイミングを示している。図８（Ａ）〜（Ｃ）に示したように、行方向配線Ｌ（ｎ−１），Ｌ（ｎ），Ｌ（ｎ＋１）に順次、パルス状の行方向選択電圧Ｖｒｏｗが走査信号として印加される。図８（Ｄ）は、列方向配線Ｌ（ｍ−１），Ｌ（ｍ），Ｌ（ｍ＋１）に印加される、従来の変調信号のタイミングを示している。変調信号は、アナログ信号なので、図８（Ｄ）ではそれを概念的に示している。

図８（Ｅ）は、特に配線Ｌ（ｎ）におけるゲート・カソード電極間電圧Ｖｇｃの応答タイミングを示している。例えば行方向配線Ｌ（ｎ）と列方向配線Ｌ（ｍ）との交点の画素を発光させるものとする。ＦＥＤでは、ゲート・カソード電極間の電位差Ｖｇｃに応じて、カソード素子３２（図２）から電子が放出される。ここで、ＦＥＤでは、その配線構造上、配線抵抗Ｒｃ，Ｒｒと配線容量とが存在するが、電位差Ｖｇｃの応答に関して、これらの配線負荷による充電時間分の遅延が、特に駆動回路から離れた位置の画素で発生する。このため、特に駆動回路の遠方の画素では、立ち上り時に大きな電流遅延が発生する。一方、ＦＥＤの特性として、第１に低電圧時の電流上昇が少ないというＩＶ特性があることと、第２に電圧Ｖｇｃがカットオフ電圧Ｖｏｎ以下である場合には発光に寄与する電流が得られないという特性がある（図９参照）。このため、電位差Ｖｇｃの応答に図８（Ｅ）に示したような遅延があると、電圧Ｖｇｃがカットオフ電圧Ｖｏｎに達するまでの期間ｔｄの間は、発光に寄与する電流が流れず、またその後も電圧Ｖｇｃが所望の値になるまでの間は、蛍光体にあたる電子量が減少することになる。これにより、輝度の低下が生じる。またこの遅延が発生すると、駆動時間が短くなり、発光効率が低下する。画素数が増加すると１駆動ラインでの寄生容量も増大し、駆動波形の遅延も大きくなる。

そこで、本実施の形態では、上記電流遅延を改善した駆動を行う。これは、ゲート・カソード電極間電圧Ｖｇｃがカットオフ電圧Ｖｏｎ以下では発光しない特性を利用して、自ライン（実際に走査しているライン）より１ライン前にカットオフ電圧Ｖｏｎの近くまで予備電圧Ｖｐｒを印加しておき、自ライン選択時に本来の行方向選択電圧Ｖｒｏｗを印加する方法である。従来の駆動方法では、自ライン選択時には、０Ｖから電圧Ｖｇｃの応答が始まるが、本実施の形態の駆動方法では、カットオフ電圧Ｖｏｎの近くからＶｇｃの応答が始まるので、自ライン選択時における初期の電圧差が小さくなり、立ち上がりの遅延時間が短縮される。これにより、輝度低下を低減することができる。

図７（Ａ）〜（Ｄ）に、本実施の形態により改善された駆動信号のタイミングを示す。例えば行方向配線Ｌ（ｎ）を自ラインとして駆動するときを考えると、これよりも１ライン前の配線Ｌ（ｎ−１）を駆動する時点で、配線Ｌ（ｎ）にカットオフ電圧Ｖｏｎに近い電圧Ｖｐｒを与えておく。配線Ｌ（ｎ）を駆動する時間になったときにＬ（ｎ）に本来の駆動電圧Ｖｒｏｗを印加する（図７（Ａ），（Ｂ）参照）。配線Ｌ（ｎ−１）を駆動中に配線Ｌ（ｎ）に予備電圧Ｖｐｒを印加しても、カットオフ電圧Ｖｏｎ以下であれば発光に寄与する電流は流れない。配線Ｌ（ｎ）に本来の駆動電圧Ｖｒｏｗを加えたときに、実際に発光に寄与する電流が発生する。このようにすれば、図７（Ｅ）に示した電圧Ｖｇｃの応答タイミングを見ればわかるように、電圧Ｖｇｃの遅延時間を予備電圧Ｖｐｒ分だけ改善することができ、遅延による輝度低下を改善することが可能である。

なお、図７（Ａ）〜（Ｃ）では、予備電圧Ｖｐｒを自ライン選択時よりも１Ｈ（水平走査期間）前から印加するようにしているが、予備電圧Ｖｐｒを１Ｈよりも長いまたは短い期間の時点から印加するようにしても良い。

以上説明したように、本実施の形態によれば、各行方向配線１６に走査信号を印加するのに先立って、各行方向配線１６に順次、画素が発光しないレベルの予備電圧Ｖｐｒを印加するようにしたので、配線抵抗Ｒｃ，Ｒｒおよび配線容量による駆動電圧波形の遅延が、配線構造を変えることなく改善され、発光効率の低下と発光輝度のばらつきとが改善される。このようにして、配線負荷に起因する輝度むらの発生が抑えられ、良好な表示輝度を得ることができる。本実施の形態の駆動方法は、従来に比べて予備電圧Ｖｐｒを発生させるだけでよく、駆動回路の複雑化を招くことなく、容易に実施することができる。

［変形例］
上記第１および第２の実施の形態による駆動方法は、組み合わせて実施することも可能である。この組み合わせて実施する場合を変形例として説明する。

まず、上記第１の実施の形態で説明したように、配線抵抗Ｒｃ，Ｒｒによる電圧降下の問題を改善するために、行方向選択電圧Ｖｒｏｗと列方向駆動電圧Ｖｃｏｌの基準電圧Ｖｔ，Ｖｂとを各行、各列で可変制御する。この可変制御の方法は、上記第１の実施の形態で説明したものと同様である。

これに加えてさらに、上記第２の実施の形態で説明したように、駆動電圧波形の遅延に関する問題を改善するために、行方向に予備電圧Ｖｐｒを印加する駆動制御を行う。予備電圧Ｖｐｒの値は、ゲート・カソード電極間電圧Ｖｇｃとカットオフ電圧Ｖｏｎとの関係から算出されるが、上記第１の実施の形態による駆動方法では、電圧Ｖｇｃが一定になるように補正を行っているので、予備電圧Ｖｐｒは電圧Ｖｇｃの補正比率と同様である。よって予備電圧Ｖｐｒの値も、行方向選択電圧Ｖｒｏｗの制御と同様に可変させる。

このようにして２つの駆動方法を組み合わせることで、配線負荷による輝度むらが改善され、画面内で輝度むらのない均一な発光を得ることができると共に、配線負荷による遅延発生の影響を低減できるので、理想駆動波形に近い輝度を得ることができ、発光効率の良い表示装置が実現できる。

なお、本発明は、以上の各実施の形態に限定されず、さらに種々の変形実施が可能である。例えば、以上の各実施の形態では、表示パネルとしてＦＥＤを用いた場合を例に説明したが、ＥＬ型表示パネル等、他のタイプの表示パネルを用いた場合にも、本発明は適用可能である。

本発明の第１の実施の形態に係るマトリクス型表示装置の全体構成を示すブロック図である。 図１に示したマトリクス型表示装置における画素部分の構造を示す断面図である。 図１に示したマトリクス型表示装置における画素部分の構造を示す平面図である。 図１に示したマトリクス型表示装置における駆動部の構成および配線構造の等価回路を示す図である。 図１に示したマトリクス型表示装置における電圧制御の具体例を示す説明図である。 本発明の第２の実施の形態に係るマトリクス型表示装置の駆動部の構成を示すブロック図である。 図６に示したマトリクス型表示装置における各種駆動信号の波形を示すタイミングチャートである。 従来のマトリクス型表示装置における各種駆動信号の波形を示すタイミングチャートである。 ＦＥＤのカソード素子における電子放出特性（電流電圧特性（ＩＶ特性））を示す特性図である。

符号の説明

Ｒｃ，Ｒｒ…配線抵抗、Ｖｃｏｌ…列方向駆動電圧、Ｖｐｒ…予備電圧、Ｖｒｏｗ…行方向選択電圧、１３，１３Ａ…列方向駆動部、１４，１４Ａ…行方向駆動部、１５…列方向配線、１６…行方向配線、２０…アノードパネル、２１…アノード電極、２２…蛍光体層、３０…カソードパネル、３１…カソード電極、３２…カソード素子、３３…ゲート電極、４１，４１Ａ…列方向制御部、４２…基準電圧発生回路、４３…列方向制御回路、４４…Ｄ／Ａ変換回路、５１，５１Ａ…行方向制御部、５２…行方向電圧発生回路、５３…行方向制御回路、５４…スイッチング回路。

Claims (4)

1. 第１の方向に複数配列された第１の配線と、
   前記第１の配線に交差する第２の方向に複数配列された第２の配線とを備え、
   前記第１の配線と前記第２の配線との交差点に画素が形成され、前記第１の配線への印加電圧と前記第２の配線への印加電圧との電圧差に応じて、それらの交差点の画素が発光するようになされたマトリクス型表示装置であって、
   前記各第１の配線に順次、走査信号を印加する第１の電圧印加手段と、
   設定された最小基準電圧と最大基準電圧との間で前記各第２の配線に変調信号を印加する第２の電圧印加手段と、
   前記第１および第２の配線に起因する電圧降下量に基づいて、前記走査信号の電圧を前記各第１の配線ごとに可変制御すると共に、前記最小基準電圧と前記最大基準電圧とを前記各第２の配線ごとに可変制御する電圧制御手段と
   を備えたマトリクス型表示装置。
2. 前記各第１の配線に走査信号を印加するのに先立って、前記各第１の配線に順次、画素が発光しないレベルの予備電圧を印加する予備電圧印加手段、をさらに備えた
   請求項１に記載のマトリクス型表示装置。
3. 第１の方向に複数配列された第１の配線と、
   前記第１の配線に交差する第２の方向に複数配列された第２の配線とを備え、
   前記第１の配線と前記第２の配線との交差点に画素が形成され、前記第１の配線への印加電圧と前記第２の配線への印加電圧との電圧差に応じて、それらの交差点の画素が発光するようになされたマトリクス型表示装置、を駆動する方法であって、
   前記各第１の配線に順次、走査信号を印加するステップと、
   設定された最小基準電圧と最大基準電圧との間で前記各第２の配線に変調信号を印加するステップと、
   前記第１および第２の配線に起因する電圧降下量に基づいて、前記走査信号の電圧を前記各第１の配線ごとに可変制御すると共に、前記最小基準電圧と前記最大基準電圧とを前記各第２の配線ごとに可変制御するステップと
   を含むマトリクス型表示装置の駆動方法。
4. 前記各第１の配線に走査信号を印加するのに先立って、前記各第１の配線に順次、画素が発光しないレベルの予備電圧を印加するステップ、をさらに含む
   ことを特徴とする請求項３に記載のマトリクス型表示装置の駆動方法。

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