JP4632122B2 - モジュール - Google Patents

Description

本発明は、モジュールの配線技術において、情報処理装置などで用いられる半導体装置（メモリ等）が論理値（０又は１等）を決定する際に参照している電圧（参照電圧：Ｖｒｅｆ）に関し、この参照電圧を低ノイズで分配する配線方式に適用して有効な技術に関する。

例えば、情報処理装置に用いられる半導体装置には、参照電圧（Ｖｒｅｆ）が外部から供給され、その電圧を元に論理値を決定するもの（例えばＤＲＡＭ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ等）がある。すなわち、２値論理の場合であれば、Ｖｒｅｆよりある一定電圧以上大きい入力電圧には論理値の１、一定電圧以上小さい入力電圧には論理値の０として読み取る。

近年、半導体装置が取り扱う信号の高速化に伴い、このＶｒｅｆへのノイズ重畳による論理不具合で半導体装置が誤動作を起こす問題が顕在化しつつある。メモリモジュールを例にノイズの種類について考えると、（１）外部のシステムボードからの伝搬ノイズ、（２）メモリ自分自身が発するノイズ、（３）モジュール基板上の他のメモリからの伝搬ノイズ、の３つのノイズが考えられる。

これら全てのノイズを減らす工夫が高速半導体装置では必要である。このような工夫の一つに特許文献１の低域通過フィルタを用いる方法がある。これは、システムボードとメモリモジュール間にＬＰＦを設け、両者間のノイズ伝搬をカットするものである。この方法は（１）のノイズを低減する効果がある。（２）と（３）のノイズに関しては、公知技術で低減する。この公知技術は、大きく２つに分けられる。１つ目は面給電方式、２つ目は線給電方式である。
米国特許第６６４６９４５号明細書（Ｂ１）

しかしながら、前記のような技術では、（ａ）メモリ自分自身が発するノイズの低減が不十分、（ｂ）モジュール上の他のメモリからの伝搬ノイズの低減が不十分、であるというような課題が発生する。面給電方式と線給電方式について、（ａ）と（ｂ）を考えてみる。

面給電方式は、通常の電源（Ｖｄｄ）給電に近い給電方式で、グランド（Ｖｓｓ）面（プレーン）と平行にＶｒｅｆの給電面を設けることで、ＶｒｅｆとＶｓｓのプレーン間を容量的に結合させ、高い周波数領域でＶｒｅｆ−Ｖｓｓ間インピーダンスを低く抑える方式である。低い周波数領域では、デカップリングコンデンサでインピーダンスを低く抑える。この方法は、（ａ）には効果があるが、Ｖｒｅｆ給電網全体が広い周波数領域で一様に低いインピーダンスであるため（ｂ）への効果が小さい。すなわち、同一モジュール基板上のあるメモリから他のメモリまでの伝達インピーダンス（２ｐｏｒｔを有する回路におけるｐｏｒｔ１からｐｏｒｔ２への伝達インピーダンスＺ２１＝Ｖ２／Ｉ１；Ｖ２：ｐｏｒｔ２の出力電圧、Ｉ１：ｐｏｒｔ１からの入力電流）が一様に高くなるため、ノイズが伝搬しやすい。また、給電面がある程度大きいと、面共振を引き起こす場合もあり、ノイズ特性は不安定である。

線給電方式は、信号配線と同様の細い配線で各メモリをデイジーチェーン状に接続する給電方式で、伝達インピーダンスは面給電方式に比べて低く、（ｂ）に対する効果はやや高い。しかし、Ｖｒｅｆ−Ｖｓｓ間のインピーダンスをデカップリングコンデンサのみで低く抑えるため、低い周波数領域のみしかインピーダンスは下がらず、高い周波数ノイズの低減はできない。そのため、（ａ）の効果は小さい。

まとめると、面給電方式は、自己ノイズ低減が○、伝搬ノイズ低減が×であり、線給電方式は、自己ノイズ低減が×、伝搬ノイズ低減が△である。

そこで、本発明は、上記課題（ａ）と（ｂ）を同時に解決し、自己ノイズと伝搬ノイズの両方を効果的に低減することができるモジュールの配線技術を提供することを目的とするものである。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明は、以下の技術１〜３の組み合わせによるＶｒｅｆ配線方法を提供するものである。

技術１：メモリ近傍のＶｒｅｆ−Ｖｓｓ間インピーダンスをデカップリングコンデンサとＶｒｅｆ電源プレーンでＶｓｓと結合させ、広い周波数領域で低インピーダンス化を図る。

技術２：Ｖｒｅｆ電源プレーンは各メモリ毎に個別に設ける。

技術３：Ｖｒｅｆ電源プレーン間を高インピーダンス配線、又は高インピーダンスチップ部品で接続する。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

本発明によれば、前記各技術１〜３の役割により、以下のような効果を得ることができる。

技術１では、デカップリングコンデンサで数百ＭＨｚ以下の低い周波数のインピーダンスを低下させ、Ｖｒｅｆ電源プレーンでＧＨｚ帯の高い周波数のＶｒｅｆ−Ｖｓｓ間インピーダンスを低下させる。これにより、幅広い周波数に渡りノイズを低く抑えることが出来る。

技術２では、各メモリに個別のＶｒｅｆ電源プレーンを持たせることで、伝搬ノイズ低減とプレーン共振の抑制の効果がある。

技術３では、伝達インピーダンスを低下させるように配線やチップ部品を選択することで、伝搬ノイズを極小化できる。また、チップ部品としてチップ抵抗を用いれば、ある抵抗値以上の抵抗を挿入することで更なるノイズ低減効果が生まれる。これは、Ｖｒｅｆ給電網を簡単な２次回路に見立て、２次回路の電気方程式から求められる条件式により、給電回路に発生するノイズ電流が不足減衰から過減衰へと変わるような抵抗を給電回路に挿入するという方法である。

以上から、本発明の給電方式では、自己ノイズ低減が○、伝搬ノイズ低減が◎となり、自己ノイズと伝搬ノイズの両方を効果的に低減することができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

本発明は、参照電圧（Ｖｒｅｆ）を取り扱う半導体装置において、同一基板内にある複数の半導体装置に低ノイズでＶｒｅｆを給電する方法を実現するものであり、以下において、半導体装置の一例としてのメモリを、モジュールの一例としてのメモリモジュールに実装した例で、各実施の形態を具体的に説明する。

（実施の形態１）
図１〜図１１を用いて、実施の形態１におけるメモリモジュールの一例を説明する。なお、図６〜図１１は、本発明の特徴を分かり易くするために、本発明の比較対象となる従来技術を説明するための図である。

実施の形態１は、本発明の基本形である。ここでは、メモリモジュールを想定し、モジュール基板に６枚のメモリが実装されている場合を示すが、メモリの枚数はこれ以上でもこれ以下でも良く、片面実装でも両面実装でも良い。メモリモジュールは、システム基板であるマザーボードに実装されたモジュール用コネクタに差し込まれて使われる。

図１は、Ｖｒｅｆノイズ低減を実現するＶｒｅｆ配線方式を示した説明図であり、Ｖｒｅｆを低ノイズで給電するモジュールのＴＯＰ層の概観図である。実施の形態１のモジュールは、モジュール基板１と、このモジュール基板１上に実装された、メモリ２、マザーボードからのノイズを低減するための低域通過フィルタ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ：ＬＰＦ）又はチップ抵抗の高インピーダンスチップ部品３−１、各メモリ２の周辺部を覆うＶｒｅｆ電源面間を接続する高インピーダンスチップ部品３−２、Ｖｒｅｆ−Ｖｓｓ間のデカップリングコンデンサ５などから構成される。モジュール基板１上には、Ｖｒｅｆ電源面（以後、Ｖｒｅｆプレーンと称する）４が形成されている。特徴は、各メモリ２ごとにＶｒｅｆプレーン４を有し、各Ｖｒｅｆプレーン４間が高インピーダンスチップ部品３−２で接続されていることにある。以下において、このような配線方式で自己ノイズ、及び伝搬ノイズをいかに低減できるかを説明する。

まず、自己ノイズの低減方法とその効果を示すために、メモリ実装部付近を拡大したものを図２に示す。図２中、２０はメモリ実装領域（図２ではメモリを取り外した状態）、４はＶｒｅｆプレーン（４−１，４−２はその一部）、５はデカップリングコンデンサ、３０は図１のＬＰＦ又はチップ抵抗の高インピーダンスチップ部品３−１からＶｒｅｆプレーン４に接続するためのＶｒｅｆ配線、３２−１，３２−２はデカップリングコンデンサ実装パッド（１はＶｒｅｆ側、２はＶｓｓ側）、３３はＶｓｓプレーンへのＶｉａである。

図２を見てわかるように、メモリ実装部のＶｒｅｆピンから２本の給電配線が出ている。１つはデカップリングコンデンサ５への配線３１、もう１つはＶｒｅｆプレーン４−２である。これは、２種類のキャパシタンスをメモリ２のＶｒｅｆラインに接続していることと等価である。ここで、Ｖｒｅｆピンから見たデカップリングコンデンサ５とＶｒｅｆプレーン４のインピーダンスについて考える。

まず、Ｖｒｅｆプレーン４のインピーダンスについて考える。Ｖｒｅｆプレーン４は以下の説明の通り、キャパシタンスと見なせる。モジュール基板１は通常６層〜８層程度であり、ＴＯＰ層（及びＢＯＴＴＯＭ層）が部品実装面で、ＴＯＰ層（及びＢＯＴＴＯＭ層）の直下（直上）の層がグランド（Ｖｓｓ）層である場合が多い。このため、Ｖｒｅｆプレーン４と、誘電体層を挟んだ下層のＶｓｓプレーンで金属の平行平板が形成され、これは容量として振る舞う。この時の容量は、一般的な平板コンデンサの容量計算と同様に概算できる。誘電体の比誘電率をε_r、真空の誘電率をε₀、面間距離をｄ、面の面積をＳとすれば、容量は、

以上の通りである。

ここで、ε₀＝８．８５×１０^-12（Ｆ／ｍ）、ε_r＝４．７、面間距離１００μｍとすると、単位面積当たりのプレーンの容量Ｃ_planeは４１．６ｐＦ／ｃｍ²と得られる。

次に、Ｖｒｅｆプレーン４とメモリ実装領域２０のＶｒｅｆピン間のインダクタンスについて考える。幅ｗ、長さｌ、グランド面からの距離ｄのマイクロストリップ配線のインダクタンスは、真空の透磁率をμ₀とすれば、

以上の式で概算できる。

ここで、μ₀＝４π×１０^-7（Ｈ／ｍ）、ｗ＝０．５ｍｍ、ｄ＝０．１ｍｍとすれば、単位長あたりのインダクタンスＬ_lineは０．２５１ｎＨ／ｍｍと得られる。

次に、デカップリングコンデンサ５のインピーダンスについて考える。メモリ実装部とデカップリングコンデンサ部の経路を考えると、引き出し用の配線３１、デカップリングコンデンサ実装パッド３２−１，３２−２、デカップリングコンデンサ５、デカップリングコンデンサからグランドへのＶｉａ３３の直列回路と見なせる。配線３１、デカップリングコンデンサ実装パッド３２−１，３２−２、グランドへのＶｉａ３３は主にインダクタンスとして取り扱われる。また、デカップリングコンデンサ５は容量と等価直列抵抗（ｅｑｕｉｖａｌｅｎｔ ｓｅｒｉｅｓ ｒｅｓｉｓｔａｎｃｅ：ＥＳＲ）、等価直列インダクタンス（ｅｑｕｉｖａｌｅｎｔ ｓｅｒｉｅｓ ｉｎｄｕｃｔａｎｃｅ：ＥＳＬ）の直列回路で表すことが出来る。

以上を含めて、メモリモジュールを簡易な等価回路で表すと図３のようになる。

図３の点線で囲まれた部分がメモリモジュールであり、その中にある点線で囲まれた領域６−１，６−２，６−３は、図２で示した部分の等価回路である。Ｚ_DRAMはメモリのＶｒｅｆ部分の入力インピーダンス（すなわち、メモリのＶｒｅｆピンとＶｓｓピン間のインピーダンス）、Ｉ_DRAMはメモリが発するＶｒｅｆノイズ電流、Ｃ_pl-1*（＊はａかｂ）はメモリのＶｒｅｆピンから近い部分のプレーンの容量（図２の４−１の部分）、Ｌ_pl-2*はメモリのＶｒｅｆピンからＣ_pl-1*に至るまでのインダクタンス（図２の４−２の部分）、Ｌ_pl-1*は隣接メモリのＶｒｅｆプレーンからの入り口部（あるいはモジュール入り口部）からＣ_pl-1*に至るまでの経路のインダクタンス、Ｃ_pl-2*はメモリのＶｒｅｆピンから遠い部分（すなわち、４−１部分以外の部分）のＶｒｅｆプレーン容量で、Ｌ_pl-3*、Ｌ_pl-4*は先ほどと同様にＣ_pl-2*を有するプレーンの経路のインダクタンスである。また、デカップリングコンデンサの等価回路はＥＳＬのＬ_decap-*、ＥＳＲのＲ_decap-*、容量のＣ_decap-*の直列回路で表され、またデカップリングコンデンサとメモリのＶｒｅｆピンからの経路部分（実装パッド、配線、Ｖｉａ）のインダクタンスをＬ_line-*で表している。また、図１の３−２で表される高インピーダンスチップ部品をＲ_cut-*で表している。

この等価回路を用いて、本発明がいかに（１）自己ノイズ低減、（２）伝播ノイズ低減に有効であるかを説明する。

まず、（１）自己ノイズ低減について説明する。

自己ノイズを減らすには、メモリのＶｒｅｆ−Ｖｓｓ間インピーダンスを低くすることである。これは図３で言うと、Ｐｏｒｔ１とＶｓｓ間のインピーダンスを下げるということである。これを実現するのがメモリ周囲に実装したデカップリングコンデンサとＶｒｅｆプレーンである。２つの異なる容量、インダクタンスを持つインピーダンスラインをＰｏｒｔ１に接続することで、幅広い周波数でインピーダンスを低く保つことができる。デカップリングコンデンサは、大きい容量と大きいインダクタンスで低い周波数のノイズを抑える。Ｖｒｅｆプレーンは、小さい容量と小さいインダクタンスで高い周波数のノイズを抑える。具体的な数値を入れて考えてみる。

ここで、実際のＶｒｅｆプレーンについてインピーダンスを考える。４−１の容量Ｃ_pl-1aのプレーン面積を１ｃｍ²と仮定すると、４１．６ｐＦとなる。また、４−２部分のインダクタンスは、幅０．５ｍｍで長さ２ｍｍを仮定すると、０．５０２ｎＨとなる。なお、Ｌ_pl-3*はＬ_pl-2*より十分大きいため、遠方のプレーン部のインピーダンスは大きくなるため、ここでは考慮しなくてよい。

次に、デカップリングコンデンサのインピーダンスを考える。まず、Ｌ_line-*に含まれる成分の各部のインダクタンスを考える。引き出し配線では、ｗ＝０．１ｍｍ、ｄ＝０．１ｍｍ、ｌ＝４ｍｍとすれば、約５ｎＨとなる。また、実装パッドのインダクタンスはおよそ３ｎＨ（文献：Ｒｉｃｈａｒｄ Ｋ．Ｕｌｒｉｃｈ，ｅｔ ａｌ．，“Ｉｎｔｅｇｒａｔｅｄ Ｐａｓｓｉｖｅ Ｃｏｍｐｏｎｅｎｔ Ｔｅｃｈｎｏｌｏｇｙ”，ｐｐ．１６５，Ｊｏｈｎ Ｗｉｌｅｙ ＆ Ｓｏｎｓ，Ｉｎｃ．，２００３）。Ｖｉａのインダクタンスは、

以上のようになる。

ここで、ｈはＶｉａ長、ＤはＶｉａ径である。ｈ＝１ｍｍ、Ｄ＝０．３ｍｍとすれば、１８．２ｐＨとなる。これらの合計が、デカップリングコンデンサを除く経路のインピーダンスとして取り扱うことが出来る。すなわち、約８ｎＨのインダクタンスと見なせる。

また、デカップリングコンデンサのＬ_decap-*、Ｒ_decap-*、Ｃ_decap-*の各値は、１ｎＨ、１００ｍΩ、０．１μＦと置ける。

ここで、Ｖｒｅｆプレーンとデカップリングコンデンサのインピーダンスラインの共振周波数を求める。共振周波数ではインピーダンスが最も小さくなり、インダクタンスＬと容量Ｃで決まる。インダクタンスＬ_iと容量Ｃ_iによる共振周波数ｆ_resは、

以上のようになる。

ＲＬＣ回路が二つ並列に繋がった場合のインピーダンスプロファイル（インピーダンスの周波数特性）は、図４に示すように２つの共振周波数（ｆ１，ｆ２）を有するＷ字型のインピーダンスプロファイルになる。最初の共振周波数ｆ１はデカップリングコンデンサで決まる。

上述の各種典型的な数値を当てはめていくと、ｆ１〜５ＭＨｚとなる。インダクタンスや容量の値により一桁ほど共振周波数は変わり得、だいたい数ＭＨｚ〜数十ＭＨｚに共振周波数が来るのが一般的である。同様に、Ｖｒｅｆプレーンの共振周波数ｆ２を求めれば、約１０ＧＨｚとなる。一般的には、だいたい１ＧＨｚ〜１０ＧＨｚくらいになる。これにより、数ＭＨｚからＧＨｚレベルまでのインピーダンスを低く抑えることができ、自己ノイズ低減になる。

これは、従来技術の面給電方式でも同じ効果を有する。この方式のモジュール上面図を図６に、等価回路を図７に示す。一方、従来技術の線給電方式では、このようなノイズ低減ができない。図９にあるように、線給電方式では内層の配線３４−３で各メモリへＶｒｅｆを供給しており、ＴＯＰ層のプレーンは電源（Ｖｄｄ）用に使われている。この場合の等価回路は図１０のようになり、ノイズ低減はデカップリングコンデンサのみで行うため、図１１のように低い周波数では低インピーダンスになるものの、高い周波数領域でインピーダンスが高くなるため、高周波ノイズの低減ができない。したがって、自己ノイズを十分低減できない。

次に、（２）伝播ノイズについて考えてみる。

伝播ノイズを減らすには、あるメモリから他のメモリへの経路の伝達インピーダンスＺ２１を小さくすればよい。伝達インピーダンスの定義は、２ポートの伝達経路を考えたとき、Ｚ２１＝Ｖ２（ｐｏｒｔ２の出力電圧）／Ｉ１（ｐｏｒｔ１への入力電流）である。

従来技術の面給電方式では、低インピーダンスのＶｒｅｆプレーンで各メモリ間を接続するため、伝播ロスが小さくＺ２１は大きくなる（図８）。また、従来技術の線給電方式でも、Ｖｒｅｆプレーンと比較すると伝播経路のインピーダンスは高いものの、一定の幅のインピーダンス配線で各メモリに接続しているため、特性インピーダンスが一様であり、伝播ロスはＶｒｅｆプレーンほどではないが小さく、Ｚ２１はやはり大きくなってしまう。このため、従来技術では伝播ノイズの低減が十分できない。

伝播ノイズを低減するためにＺ２１を小さくするには、メモリ間の伝播経路の一部を高いインピーダンスにすれば良い。これの最も良い実施方法は伝播経路に高抵抗を入れることである。図３のＲ_cut-*がそれで、Ｐｏｒｔ２で見たＶｒｅｆ−Ｖｓｓ間インピーダンスより十分大きいインピーダンスを有する抵抗を挿入することで、Ｐｏｒｔ１から見たＰｏｒｔ２のインピーダンスが大きくなり、ノイズ電流がＰｏｒｔ２側に流入しにくくなる。この結果、Ｚ２１が小さくなる。通常の電源ラインでは、抵抗があると電位の降下が起こるので良くないが、Ｖｒｅｆラインはメモリの入力がＨｉｇｈ−Ｚ（高インピーダンス）であるため、電流がほとんど流れないことから問題にならない。そのため、非常に大きい抵抗（＞１ｋΩ）を入れてよい。

抵抗値の決め方であるが、基本的な考え方としては、モジュール上に実装されたメモリのＶｒｅｆ−Ｖｓｓ間インピーダンスに対して、十分に大きい抵抗値を入れればよい。Ｖｒｅｆ−Ｖｓｓ間のインピーダンスは周波数特性を有するため、動作上注意すべき周波数レンジ（通常クロック周波数の数倍程度まで）において、インピーダンスを観測し、その最大値の５〜１０倍以上の抵抗を入れれば良い。電流経路のインピーダンスプロファイルをＬＣＲ直列回路に見立てて、伝播ノイズが減衰するような抵抗値を入れるとなお良い。これは、ｐｏｒｔ１から２に至る経路のインダクタンスＬ_tranと、主にデカップリングコンデンサの容量値Ｃ_decを元に算出することができ、

以上の条件を満たす抵抗を入れればよい。

これは、いわゆるＲＬＣ直列回路の過減衰の条件である。回路の品質を表すパラメータ（Ｑｕａｌｉｔｙ ｆａｃｔｏｒ）Ｑ＜１／２を満たす条件であり、伝播経路の電気回路定数の組み合わせで発生する共振電流が減衰振動を起こさないような条件である。先ほどのＶｒｅｆ−Ｖｓｓ間インピーダンスで決める抵抗値と、過減衰条件の抵抗値のうち、大きい方の抵抗値の条件を満たすように選べば伝播経路のノイズを極力小さくできる。なお、高い周波数の伝播ノイズを特に減らしたい場合は、抵抗ではなくインダクタンス（チップインダクタンスやミアンダ配線による）でも良いが、この場合、過減衰の条件を満たすことが出来ない。なお、抵抗の実装位置は図１ではＶｒｅｆプレーン中央部に配しているが、基本的にＶｒｅｆノイズ伝播経路を長くした方が良い（ノイズ伝播しにくい）ため、Ｖｒｅｆプレーン上部よりは中央や下部の方が良い。

以上のような方法で得られるＺ２１は図５のように小さくなり、伝播ノイズを低減できる。

以上、説明した通り、本発明で実現するＶｒｅｆ配線方式は、（１）自己ノイズ低減、（２）伝播ノイズ低減に有効である。なお、モジュール部入り口に図１にあるようにＬＰＦ又はチップ抵抗の高インピーダンス部品３−１を入れることで、マザーボードからの伝播ノイズも極小化し、全ての面においてＶｒｅｆノイズの低い系を実現することが出来る。

（実施の形態２）
図１２を用いて、実施の形態２におけるメモリモジュールの一例を説明する。

実施の形態２は、各メモリが有するＶｒｅｆプレーンを接続する方法をスター型にしたものである。実施の形態１より、伝播ノイズを低減できるが、ＴＯＰ層と内層に広くＶｒｅｆ配線エリアを必要とするのが特徴である。

配線方法を説明する。まず、コネクタ部からのＶｒｅｆ配線を図１２のＬＰＦの高インピーダンスチップ部品３−１に接続し、ＬＰＦを通過後、Ｖｉａ３４−１で内層にＶｒｅｆ配線を落とす。内層のＶｒｅｆ配線層でＶｉａ３４−２から配線７−２により、モジュールの中央までＶｒｅｆ配線を敷き、上部でＶｉａを介して再度ＴＯＰ層にＶｒｅｆを戻す。Ｖｉａ３４−２でＴＯＰ層に来たＶｒｅｆはＶｒｅｆプレーン４−２に接続される。このＶｒｅｆプレーン４−２にはデカップリングコンデンサ５−１が実装されており、低インピーダンスになっている。Ｖｒｅｆプレーン４−２から細い配線７−１で各メモリ２のＶｒｅｆプレーン４−１に接続される。各メモリ２はＴＯＰ層のＶｒｅｆプレーン４−１とデカップリングコンデンサ５−２で低インピーダンスに設計され、自己ノイズが低減される。

また、伝播ノイズは、必ずＶｒｅｆプレーン４−２を通過するが、ここはデカップリングコンデンサで低インピーダンスに設計されており、また各部への接続はインピーダンスの高い細い配線での接続であるため、ほとんど伝播されない。図１２では、Ｖｒｅｆプレーン４−２をモジュールの中央に配した。これは、スター型トポロジで各メモリに配線するため、配線のしやすさを考慮したためである。モジュール上の配線レイアウトの都合によっては、必ずしも中央でなくてもよく、またＶｒｅｆプレーン４−２を複数に分割して、配線しても良い。

（実施の形態３）
図１３を用いて、実施の形態３におけるメモリモジュールの一例を説明する。

実施の形態３は、実施の形態２の各メモリへの伝播経路に高インピーダンスチップ部品３−２を加えたものである。実施の形態２より、さらに伝播ノイズを低減できるが、ＴＯＰ層と内層に広くＶｒｅｆ配線エリアを必要とする上、部品点数が増えてしまうのが特徴である。なお、高インピーダンスチップ部品３−２の実装位置は種々考えられるが、ＴＯＰ層のＶｒｅｆ配線７−１に他の信号線のクロストーク等のノイズが重畳して伝播してくる可能性を考えると、図１３に示した通り各メモリのＶｒｅｆプレーンへの接続部の付け根に付するのが最も良い。このようにすることで、Ｖｒｅｆプレーンの外からのノイズは必ず高インピーダンスチップ部品３−２を通過することになり、ここでノイズを落とすことができる。

（実施の形態４）
図１４を用いて、実施の形態４におけるメモリモジュールの一例を説明する。

実施の形態４は、従来技術の線給電方式を改良したもので、内層の１層をほとんどＶｒｅｆ配線のために用意し、伝播ノイズを極力減らすようにしたものである。

配線方法を説明する。まず、コネクタ部からのＶｒｅｆ配線を図１４のＬＰＦの高インピーダンスチップ部品３−１に接続し、ＬＰＦを通過後、Ｖｉａ３４−１で内層にＶｒｅｆ配線を落とす。内層のＶｒｅｆ配線層でＶｉａ３４−２から配線７−１により、一つ目のメモリの実装直下に用意したＶｒｅｆプレーン４−１に接続する。Ｖｒｅｆプレーン４−１はメモリのＶｒｅｆピン近くに接続するＶｉａ３４−５を通じてメモリのＶｒｅｆラインに低インダクタンスで接続される。また、ＴＯＰ層にはＶｒｅｆ用のデカップリングコンデンサ５−１が実装され、メモリのＶｒｅｆピンに配線で接続される。各メモリには、このように内層のＶｒｅｆプレーンとＴＯＰ層のデカップリングコンデンサを個別に有し、低インピーダンスに設計され、自己ノイズが低減される。

次のメモリへの接続は内層の配線で行われる。ただし、配線の途中にＶｉａ３４−４があり、ＴＯＰ層へと接続される。ＴＯＰ層に高インピーダンスチップ部品を実装し、これで伝播ノイズをカットする。ＴＯＰ層の８はＶｄｄプレーンである。この高インピーダンスチップ部品は実施の形態１と同様抵抗が良い。抵抗値の条件も実施の形態１と同じである。

この配線方式は、実施の形態１〜３よりも伝播ノイズを減らし、また内層のＶｒｅｆプレーンとメモリ間のインダクタンスが非常に小さくなるため、高周波ノイズ低減にも効果が大きい。ただし、内層１層がほとんどＶｒｅｆ配線、Ｖｒｅｆプレーンのために使われてしまうため、モジュールの総数が増えてしまう欠点がある。

（実施の形態５）
実施の形態１から実施の形態４までは、マザーボードからＶｒｅｆ電圧を供給する方式における低ノイズ配線方式であった。実施の形態５から８は、モジュール内部でＶｒｅｆを生成するときの配線方式を実現する。基本的には、実施の形態１から４の考えを内部生成用に置き換えたものである。ここで、Ｖｒｅｆ内部生成とは、Ｖｒｅｆは通常メモリの電源電圧Ｖｄｄの１／２の電圧値を持つため、モジュール内のＶｄｄとＶｓｓをテブナン終端することで生成することである。ここで、テブナン終端は、同じ抵抗値を持つ２つの抵抗でＶｒｅｆ配線（プレーン）をＶｄｄとＶｓｓにそれぞれ繋ぐことである。

図１５を用いて、実施の形態５におけるメモリモジュールの一例を説明する。

実施の形態５は、実施の形態１をＶｒｅｆ内部生成用にしたものである。実施の形態１との違いは、マザーボードからの配線がないことと、Ｖｒｅｆ生成用のチップ抵抗が２個（１０−１，１０−２）実装されていることである。図１５では、一番左のメモリのＶｒｅｆプレーンでＶｒｅｆを生成しているが、生成する場所はどこのメモリのＶｒｅｆプレーンでも良い。

（実施の形態６）
図１６を用いて、実施の形態６におけるメモリモジュールの一例を説明する。

実施の形態６は、実施の形態２をＶｒｅｆ内部生成用にしたものである。実施の形態２との違いは、マザーボードからの配線がないこと（そのため、内層のＶｒｅｆ配線がない）と、Ｖｒｅｆ生成用のチップ抵抗が２個（１０−１，１０−２）、Ｖｒｅｆプレーン４−２に実装されていることである。

（実施の形態７）
図１７を用いて、実施の形態７におけるメモリモジュールの一例を説明する。

実施の形態７は、実施の形態３をＶｒｅｆ内部生成用にしたものである。実施の形態３との違いは、マザーボードからの配線がないこと（そのため、内層のＶｒｅｆ配線がない）と、Ｖｒｅｆ生成用のチップ抵抗が２個（１０−１，１０−２）、Ｖｒｅｆプレーン４−２に実装されていることである。これは、実施の形態６のＶｒｅｆ配線に高インピーダンスチップ部品３−２が加わったものとも言える。

（実施の形態８）
図１８を用いて、実施の形態８におけるメモリモジュールの一例を説明する。

実施の形態８は、実施の形態４をＶｒｅｆ内部生成用にしたものである。実施の形態４との違いは、マザーボードからの配線がないことと、Ｖｒｅｆ生成用のＶｒｅｆプレーン４−２をＴＯＰ層に設け、そこにＶｒｅｆ生成用のチップ抵抗が２個（１０−１，１０−２）とデカップリングコンデンサ５−１が実装され、そこから各メモリに対して配線されている点である。図１８では、Ｖｒｅｆ生成用のＶｒｅｆプレーンをＴＯＰ層の中央上部に配置したが、これの場所は内層でもよく、また中央でなくても良い。

（実施の形態９）
実施の形態９から実施の形態１４までは、実施の形態１から実施の形態８までの配線方式をレジスタやバッファを有するモジュールに適用した場合である。ここで、レジスタやバッファは高速化するメモリの動作を安定させるために、マザーボードからモジュールに転送されたアドレス、クロックや、データ信号等を溜め込み、モジュール内で分配するためのチップである。

図１９を用いて、実施の形態９におけるメモリモジュールの一例を説明する。

実施の形態９は、実施の形態１をレジスタあるいはバッファ有りのモジュール向けにしたものである。実施の形態１との違いは、ノイズ要因の多い中央のレジスタ又はバッファ２１付近のＶｒｅｆはプレーンではなく配線にして、高インピーダンスチップ部品３−３を間に入れてノイズをカットする。

（実施の形態１０）
図２０を用いて、実施の形態１０におけるメモリモジュールの一例を説明する。

実施の形態１０は、実施の形態３をレジスタあるいはバッファ有りのモジュール向けにしたものである。実施の形態３との違いは、ノイズ要因の多い中央のレジスタ又はバッファ２１付近にはＶｒｅｆプレーンを設けず、両サイドの中央にそれぞれＶｒｅｆはプレーンを設けて各メモリにＶｒｅｆを給電する。なお、実施の形態２をレジスタあるいはバッファ有りのモジュール向けにした場合は、各メモリへ接続するＶｒｅｆ配線の付け根の高インピーダンス部品を取り除いたものになる。

（実施の形態１１）
図２１を用いて、実施の形態１１におけるメモリモジュールの一例を説明する。

実施の形態１１は、実施の形態５をレジスタあるいはバッファ有りのモジュール向けにしたものである。実施の形態３との違いは、ノイズ要因の多い中央のレジスタ又はバッファ２１付近にはＶｒｅｆプレーンを設けず、両サイドのＶｒｅｆプレーンにＶｒｅｆ内部生成用のチップ抵抗１０−１，１０−２を実装する。これにより、Ｖｒｅｆ伝播経路はレジスタ又はバッファ２１付近には存在しないことになり、レジスタ部のノイズが重畳しにくい。

（実施の形態１２）
図２２を用いて、実施の形態１２におけるメモリモジュールの一例を説明する。

実施の形態１２は、実施の形態７をレジスタあるいはバッファ有りのモジュール向けにしたものである。実施の形態３との違いは、ノイズ要因の多い中央のレジスタ又はバッファ２１付近にはＶｒｅｆ生成用のＶｒｅｆプレーン４−２を設けず、両サイドの中央部にＶｒｅｆ生成用Ｖｒｅｆプレーンをそれぞれ一つずつ配置してＶｒｅｆ内部生成用のチップ抵抗１０−１，１０−２を実装する。これにより、Ｖｒｅｆ伝播経路はレジスタ又はバッファ２１付近には存在しないことになり、レジスタ部のノイズが重畳しにくい。なお、実施の形態６をレジスタあるいはバッファ有りのモジュール向けにした場合は、各メモリへ接続するＶｒｅｆ配線の付け根の高インピーダンス部品を取り除いたものになる。

（実施の形態１３）
図２３を用いて、実施の形態１３におけるメモリモジュールの一例を説明する。

実施の形態１３は、実施の形態８をレジスタあるいはバッファ有りのモジュール向けにしたものである。実施の形態３との違いは、ノイズ要因の多い中央のレジスタ又はバッファ２１付近にはＶｒｅｆ生成用のＶｒｅｆプレーン４を設けず、両サイドの中央部にＶｒｅｆ生成用Ｖｒｅｆプレーンをそれぞれ一つずつ配置してＶｒｅｆ内部生成用のチップ抵抗１０−１，１０−２を実装する。これにより、Ｖｒｅｆ伝播経路はレジスタ２１付近には存在しないことになり、レジスタ部のノイズが重畳しにくい。

（実施の形態１４）
実施の形態１４から実施の形態２１は、Ｖｉａで上下間の電気的な接続を行っている３次元実装タイプのモジュールにおける本発明の実施の形態である。

図２４を用いて、実施の形態１４におけるメモリモジュールの一例を説明する。

３次元実装タイプのモジュールでは、モジュールの最下部にインターポーザ４０を有する。インターポーザはＢａｌｌ Ｇｒｉｄ Ａｒｒａｙ（ＢＧＡ）基板で、マザーボードとの電気的接触を得るための基板である。インターポーザから、３次元に実装した各メモリへの電気信号の伝達はＶｉａ４２を介して行われる。各メモリ２−１，２−２はフリップチップパッケージ４１−１，４１−２に実装されており、フリップチップパッケージを介して各種電源、信号がインターポーザから繋がったＶｉａから伝達される。

この発明では、積層するサブ基板であるフリップチップ基板上のＶｒｅｆ配線７−１をチップの周囲をまわるように配線することで、伝播経路を長くしてインダクタンス及び抵抗を大きくし、各メモリ間の伝播ノイズを小さくしている。また、隣接する上下のフリップチップ基板の配線は左右逆周りにすることで、隣接していても伝播経路は非常に長くなる。なお、フリップチップ基板上のＶｒｅｆ配線に、可能であればデカップリングコンデンサを置くと自己ノイズをよく低減できる。また、フリップチップ基板の内層に、Ｖｒｅｆプレーン４を配置すると尚良い。内層の９はＶｓｓプレーンである。また、インターポーザにおいて、マザーボードからのノイズを低減するための高インピーダンスチップ部品３−１を実装する。

（実施の形態１５）
図２５を用いて、実施の形態１５におけるメモリモジュールの一例を説明する。

実施の形態１５は、実施の形態１４と同じ配線構成であるが、Ｖｒｅｆの給電が外部からではなく、インターポーザ上にチップ抵抗１０−１，１０−２を実装して内部生成して給電している。

（実施の形態１６）
図２６を用いて、実施の形態１６におけるメモリモジュールの一例を説明する。

実施の形態１６は、実施の形態１４とほぼ同じ配線構成であるが、フリップチップ上のＶｒｅｆ配線７−１，７−２の途中に高インピーダンスチップ部品３−２，３−３を挿入している。これにより、実施の形態１４よりさらに伝播ノイズの低減を効果的にしているが、部品点数が増えるのが欠点である。なお、高インピーダンスチップ部品は、メモリのＶｒｅｆ入力部から見てデカップリングコンデンサ５−１，５−２よりも遠くに配置する。そうでないと、デカップリングコンデンサの効果を落としてしまう。

（実施の形態１７）
図２７を用いて、実施の形態１７におけるメモリモジュールの一例を説明する。

実施の形態１７は、実施の形態１６と同じ配線構成であるが、Ｖｒｅｆの給電が外部からではなく、インターポーザ上にチップ抵抗１０−１，１０−２を実装して内部生成して給電している。

（実施の形態１８）
図２８を用いて、実施の形態１８におけるメモリモジュールの一例を説明する。

実施の形態１８では、インターポーザから積層するフリップチップに配線するときにスタートポロジをとることにある。すなわち、上限に隣接するメモリ間のＶｒｅｆ配線は直接繋がっていないため、伝播経路が長くなり、インダクタンス及び抵抗が大きくなり、各メモリ間の伝播ノイズを小さくしている。特徴は、実施の形態１４に比べてフリップチップ基板上の配線を必要以上に長くしなくて済むことにあるが、Ｖｉａ数の増加、インターポーザ上の配線の増加、フリップチップ基板の配線パターンを複数用意しなければならないといった欠点がある。

（実施の形態１９）
図２９を用いて、実施の形態１９におけるメモリモジュールの一例を説明する。

実施の形態１９は、実施の形態１８と同じ配線構成であるが、Ｖｒｅｆの給電が外部からではなく、インターポーザ上にチップ抵抗１０−１，１０−２を実装して内部生成して給電している。

（実施の形態２０）
図３０を用いて、実施の形態２０におけるメモリモジュールの一例を説明する。

実施の形態２０は、実施の形態１８とほぼ同じ配線構成であるが、フリップチップ上のＶｒｅｆ配線７−１，７−２の途中に高インピーダンスチップ部品３−２，３−３を挿入している。これにより、実施の形態１８よりさらに伝播ノイズの低減を効果的にしているが、部品点数が増えるのが欠点である。

（実施の形態２１）
図３１を用いて、実施の形態２１におけるメモリモジュールの一例を説明する。

実施の形態２１は、実施の形態２０と同じ配線構成であるが、Ｖｒｅｆの給電が外部からではなく、インターポーザ上にチップ抵抗１０−１，１０−２を実装して内部生成して給電している。

（実施の形態２２）
実施の形態２２から実施の形態２３は、マルチチップモジュールの場合の実施の形態である。

図３２を用いて、実施の形態２２におけるメモリモジュールの一例を説明する。

マルチチップモジュールでは、最下層にマザーボードとの電気接触を取るためのＢＧＡ基板５０があり、その直上にメモリコントローラ６０、さらに上部にメモリ２が実装される。ＢＧＡ基板とメモリ間はワイヤボンドで接続される。ＢＧＡ基板５０には、マザーボードに接続するためのＢＧＡボール５１が設けられている。

実施の形態２２では、ＢＧＡ基板５０からＶｒｅｆ配線７でメモリ２にＶｒｅｆを給電する際に途中に高インピーダンスチップ部品３−１を実装するというものである。高インピーダンスチップ部品３−１の抵抗値の選び方は実施の形態１に従う。

（実施の形態２３）
図３３を用いて、実施の形態２３におけるメモリモジュールの一例を説明する。

実施の形態２３は、実施の形態２２について複数のメモリが実装されているときの配線方法を示したものである。メモリ２−１，２−２毎に個別のワイヤボンドを用い、それぞれに高インピーダンスチップ部品３−１，３−２を実装するというものである。高インピーダンスチップ部品３−１等の抵抗値の選び方は実施の形態１に従う。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、参照電圧を取り扱う、メモリモジュール等の様々な半導体装置を実装したモジュールの設計で利用可能である。

本発明の実施の形態１のメモリモジュールにおいて、Ｖｒｅｆノイズ低減を実現するＶｒｅｆ配線方式を示した説明図である。 本発明の実施の形態１のメモリモジュールにおいて、メモリ実装部付近を拡大した説明図である。 本発明の実施の形態１のメモリモジュールにおいて、Ｖｒｅｆノイズ低減を実現する簡易な等価回路を示した説明図である。 本発明の実施の形態１のメモリモジュールにおいて、Ｖｒｅｆ−Ｖｓｓピン間インピーダンスプロファイルを示した説明図である。 本発明の実施の形態１のメモリモジュールにおいて、図３におけるＰｏｒｔ１−２間の伝達インピーダンスのプロファイルを示した説明図である。 本発明の実施の形態１のメモリモジュールの比較対象となる、従来技術の面給電方式の説明図である。 本発明の実施の形態１のメモリモジュールの比較対象となる、従来技術の面給電方式の簡易な等価回路を示した説明図である。 本発明の実施の形態１のメモリモジュールの比較対象となる、従来技術におけるＰｏｒｔ１−２間の伝達インピーダンスのプロファイルを示した説明図である。 本発明の実施の形態１のメモリモジュールの比較対象となる、従来技術の線給電方式の説明図である。 本発明の実施の形態１のメモリモジュールの比較対象となる、従来技術の線給電方式の簡易な等価回路を示した説明図である。 本発明の実施の形態１のメモリモジュールの比較対象となる、従来技術の線給電方式におけるＶｒｅｆ−Ｖｓｓピン間インピーダンスプロファイルを示した説明図である。 本発明の実施の形態２のメモリモジュールにおいて、Ｖｒｅｆ外部印加＋スタートポロジの配線方式の説明図である。 本発明の実施の形態３のメモリモジュールにおいて、Ｖｒｅｆ外部印加＋スタートポロジ＋高インピーダンス部品の配線方式の説明図である。 本発明の実施の形態４のメモリモジュールにおいて、Ｖｒｅｆ外部印加＋線給電＋高インピーダンス部品の配線方式の説明図である。 本発明の実施の形態５のメモリモジュールにおいて、Ｖｒｅｆ内部生成＋プレーンカスケード接続＋高インピーダンス部品の配線方式の説明図である。 本発明の実施の形態６のメモリモジュールにおいて、Ｖｒｅｆ内部生成＋スタートポロジの配線方式の説明図である。 本発明の実施の形態７のメモリモジュールにおいて、Ｖｒｅｆ内部生成＋スタートポロジ＋高インピーダンス部品の配線方式の説明図である。 本発明の実施の形態８のメモリモジュールにおいて、Ｖｒｅｆ内部生成＋線給電＋高インピーダンス部品の配線方式の説明図である。 本発明の実施の形態９のメモリモジュールにおいて、レジスタ又はバッファがモジュールに実装されている場合のＶｒｅｆ外部印加＋プレーンカスケード接続＋高インピーダンス部品の配線方式の説明図である。 本発明の実施の形態１０のメモリモジュールにおいて、レジスタ又はバッファがモジュールに実装されている場合のＶｒｅｆ外部印加＋スタートポロジ＋高インピーダンス部品の配線方式の説明図である。 本発明の実施の形態１１のメモリモジュールにおいて、レジスタ又はバッファがモジュールに実装されている場合のＶｒｅｆ内部生成＋プレーンカスケード接続＋高インピーダンス部品の配線方式の説明図である。 本発明の実施の形態１２のメモリモジュールにおいて、レジスタ又はバッファがモジュールに実装されている場合のＶｒｅｆ内部生成＋スタートポロジ＋高インピーダンス部品の配線方式の説明図である。 本発明の実施の形態１３のメモリモジュールにおいて、レジスタ又はバッファがモジュールに実装されている場合のＶｒｅｆ内部生成＋線給電＋高インピーダンス部品の配線方式の説明図である。 本発明の実施の形態１４のメモリモジュールにおいて、３次元実装方式におけるＶｒｅｆ配線方式１の説明図である。 本発明の実施の形態１５のメモリモジュールにおいて、３次元実装方式におけるＶｒｅｆ配線方式２の説明図である。 本発明の実施の形態１６のメモリモジュールにおいて、３次元実装方式におけるＶｒｅｆ配線方式３の説明図である。 本発明の実施の形態１７のメモリモジュールにおいて、３次元実装方式におけるＶｒｅｆ配線方式４の説明図である。 本発明の実施の形態１８のメモリモジュールにおいて、３次元実装方式におけるＶｒｅｆ配線方式５の説明図である。 本発明の実施の形態１９のメモリモジュールにおいて、３次元実装方式におけるＶｒｅｆ配線方式６の説明図である。 本発明の実施の形態２０のメモリモジュールにおいて、３次元実装方式におけるＶｒｅｆ配線方式７の説明図である。 本発明の実施の形態２１のメモリモジュールにおいて、３次元実装方式におけるＶｒｅｆ配線方式８の説明図である。 本発明の実施の形態２２のメモリモジュールにおいて、マルチチップモジュールにおけるＶｒｅｆ配線方式１の説明図である。 本発明の実施の形態２３のメモリモジュールにおいて、マルチチップモジュールにおけるＶｒｅｆ配線方式２の説明図である。

符号の説明

１…モジュール基板、２，２−１，２−２…メモリ、３―１，３−２，３−３…高インピーダンスチップ部品、４，４−１，４−２…Ｖｒｅｆプレーン、５，５−１，５−２…デカップリングコンデンサ、６−１，６−２，６−３…等価回路、７，７−１，７−２…Ｖｒｅｆ配線、８…Ｖｄｄプレーン、９…Ｖｓｓプレーン、１０−１，１０−２…チップ抵抗、２０…メモリ実装領域、２１…レジスタ又はバッファ、３０…Ｖｒｅｆ配線、３１…配線、３２−１，３２−２…デカップリングコンデンサ実装パッド、３３…Ｖｉａ（Ｖｓｓ）、３４…Ｖｉａ（Ｖｒｅｆ）、４０…インターポーザ、４１−１，４１−２…フリップチップパッケージ、４２…Ｖｉａ、５０…ＢＧＡ基板、５１…ＢＧＡボール、６０…メモリコントローラ。

Claims (21)

1. 参照電圧を用いる半導体装置と、前記半導体装置を複数実装するモジュール基板とからなるモジュールであって、
   前記モジュール基板はシステム基板に実装され、
   前記モジュール基板に実装された複数の前記半導体装置の参照電圧入力部にはデカップリングコンデンサ及びＶｓｓ層と平行平板を構成する参照電圧電源面が接続され、
   前記デカップリングコンデンサと前記参照電圧電源面を前記半導体装置毎に個別にそれぞれ前記半導体装置の近傍に有しており、
   前記参照電圧は、前記システム基板から前記参照電圧電源面に供給されている、
   ことを特徴とするモジュール。
2. 参照電圧を用いる半導体装置と、前記半導体装置を複数実装するモジュール基板とからなるモジュールであって、
   前記モジュール基板はシステム基板に実装され、
   前記モジュール基板に実装された複数の前記半導体装置の参照電圧入力部にはデカップリングコンデンサ及びＶｓｓ層と平行平板を構成する参照電圧電源面が接続され、
   前記デカップリングコンデンサと前記参照電圧電源面を前記半導体装置毎に個別にそれぞれ前記半導体装置の近傍に有しており、
   前記参照電圧は、前記システム基板から前記参照電圧電源面に供給されており、
   前記モジュール基板上で隣接して実装されている半導体装置の個別の参照電圧電源面が、チップ抵抗あるいはチップインダクタンスあるいは長い信号線で接続されている、
   ことを特徴とするモジュール。
3. 参照電圧を用いる半導体装置と、前記半導体装置を複数実装するモジュール基板とからなるモジュールであって、
   前記モジュール基板はシステム基板に実装され、
   前記モジュール基板に実装された複数の前記半導体装置の参照電圧入力部にはデカップリングコンデンサ及びＶｓｓ層と平行平板を構成する参照電圧電源面が接続され、
   前記デカップリングコンデンサと前記参照電圧電源面を前記半導体装置毎に個別にそれぞれ前記半導体装置の近傍に有しており、
   前記参照電圧は、前記システム基板から前記参照電圧電源面に供給されており、
   前記モジュール基板上には前記半導体装置が個別に有する第１の参照電圧電源面の他に第２の参照電圧電源面があり、
   前記第２の参照電圧電源面にはデカップリングコンデンサが実装され、
   前記第２の参照電圧電源面と前記半導体装置が個別に有する第１の参照電圧電源面との間を個々に配線で接続している、
   ことを特徴とするモジュール。
4. 請求項３記載のモジュールにおいて、
   前記配線が前記第２の参照電圧電源面から前記第１の参照電圧電源面に接続する途中にチップ抵抗あるいはチップインダクタンスを有することを特徴とするモジュール。
5. 参照電圧を用いる半導体装置と、前記半導体装置を複数実装するモジュール基板とからなるモジュールであって、
   前記モジュール基板はシステム基板に実装され、
   前記モジュール基板に実装された複数の前記半導体装置の参照電圧入力部にはデカップリングコンデンサ及びＶｓｓ層と平行平板を構成する参照電圧電源面が接続され、
   前記デカップリングコンデンサと前記参照電圧電源面を前記半導体装置毎に個別にそれぞれ前記半導体装置の近傍に有しており、
   前記参照電圧は、前記システム基板から前記参照電圧電源面に供給されており、
   前記モジュール基板上で隣接して実装されている半導体装置の個別の参照電圧電源面及び前記半導体装置の参照電圧入力部が配線で従属接続されており、
   前記配線には隣接する前記半導体装置間にチップ抵抗あるいはチップインダクタンスを有する、
   ことを特徴とするモジュール。
6. 請求項２〜５のいずれか１項記載のモジュールにおいて、
   前記モジュール基板において参照電圧を複数の半導体装置に配線するための配線経路に実装されているチップ抵抗の値Ｒが、
   配線経路のインダクタンスＬと前記半導体装置の近傍に実装されているデカップリングコンデンサの容量Ｃ_decとの関係で、
   
   
   を満たすことを特徴とするモジュール。
7. 参照電圧を用いる半導体装置と、前記半導体装置を複数実装するモジュール基板とからなるモジュールであって、
   前記モジュール基板はシステム基板に実装され、
   前記モジュール基板に実装された複数の前記半導体装置の参照電圧入力部にはデカップリングコンデンサ及びＶｓｓ層と平行平板を構成する参照電圧電源面が接続され、
   前記デカップリングコンデンサと前記参照電圧電源面を前記半導体装置毎に個別にそれぞれ前記半導体装置の近傍に有しており、
   前記モジュール基板は前記システム基板から参照電圧を供給されており、
   前記モジュール基板の前記システム基板からの参照電圧入力部と前記モジュール基板に実装されている１つ目の前記半導体装置との間に、低域通過フィルタまたはチップ抵抗またはチップインダクタンスを有する、
   ことを特徴とするモジュール。
8. 参照電圧を用いる半導体装置と、前記半導体装置を複数実装するモジュール基板とからなるモジュールであって、
   前記モジュール基板はシステム基板に実装され、
   前記モジュール基板に実装された複数の前記半導体装置の参照電圧入力部にはデカップリングコンデンサ及びＶｓｓ層と平行平板を構成する参照電圧電源面が接続され、
   前記デカップリングコンデンサと前記参照電圧電源面を前記半導体装置毎に個別にそれぞれ前記半導体装置の近傍に有しており、
   前記モジュール基板上にある参照電圧電源面の一つが前記モジュール基板の電源面とグランド面との間に同じ値の抵抗を有し、
   電源電圧の半分の電圧値を参照電圧として内部生成する、
   ことを特徴とするモジュール。
9. 請求項１〜８のいずれか１項記載のモジュールにおいて、
   前記モジュール基板には前記半導体装置の高速動作を補助するためのレジスタまたはバッファが実装されており、
   前記レジスタまたは前記バッファの近傍に参照電圧電源面を配置しない、
   ことを特徴とするモジュール。
10. 参照電圧を用いる半導体装置と、前記半導体装置を複数実装するモジュール基板とからなるモジュールであって、
    前記モジュール基板はシステム基板に実装され、
    前記モジュール基板に実装された複数の前記半導体装置の参照電圧入力部にはデカップリングコンデンサ及びＶｓｓ層と平行平板を構成する参照電圧電源面が接続され、
    前記デカップリングコンデンサと前記参照電圧電源面を前記半導体装置毎に個別にそれぞれ前記半導体装置の近傍に有しており、
    前記参照電圧は、前記システム基板から前記参照電圧電源面に供給されており、
    前記モジュール基板と前記システム基板との間を電気的に接続するためのインターポーザ基板を有し、
    前記半導体装置を封止したサブ基板が複数有り、
    前記サブ基板は前記インターポーザ基板を最下層として積層方向に実装され、
    前記サブ基板間はＶｉａで電気的に接続されている、
    ことを特徴とするモジュール。
11. 請求項１０記載のモジュールにおいて、
    前記インターポーザ基板と複数の前記サブ基板との間の参照電圧配線は一つのＶｉａで接続されており、
    前記サブ基板の参照電圧配線は前記サブ基板上で配線の配線経路が長くなるように配置され、
    前記配線は隣接するサブ基板で配線経路が長くなるように配置され、
    前記配線にはデカップリングコンデンサが実装され、
    前記サブ基板の内層には参照電圧電源面を有する、
    ことを特徴とするモジュール。
12. 請求項１１記載のモジュールにおいて、
    前記サブ基板の参照電圧配線の配線経路にチップ抵抗あるいはチップインダクタンスを有することを特徴とするモジュール。
13. 請求項１０記載のモジュールにおいて、
    前記インターポーザ基板と複数の前記サブ基板との間の参照電圧配線はサブ基板毎に個別のＶｉａで接続されていることを特徴とするモジュール。
14. 請求項１３記載のモジュールにおいて、
    前記サブ基板の参照電圧配線の配線経路にチップ抵抗あるいはチップインダクタンスを有することを特徴とするモジュール。
15. 請求項１２または１４記載のモジュールにおいて、
    前記モジュール基板において参照電圧を複数の半導体装置に配線するための配線経路に実装されているチップ抵抗の値Ｒが、
    各サブ基板とインターポーザ基板の配線経路のインダクタンスＬと前記半導体装置の近傍に実装されているデカップリングコンデンサの容量Ｃ_decとの関係で、
    
    
    を満たすことを特徴とするモジュール。
16. 請求項１０〜１５のいずれか１項記載のモジュールにおいて、
    前記モジュール基板の参照電圧経路において前記インターポーザ基板における参照電圧入力部と前記サブ基板に接続するためのＶｉａとの間に、低域通過フィルタまたはチップ抵抗またはチップインダクタンスを有する、
    ことを特徴とするモジュール。
17. 参照電圧を用いる半導体装置と、前記半導体装置を複数実装するモジュール基板とからなるモジュールであって、
    前記モジュール基板はシステム基板に実装され、
    前記モジュール基板に実装された複数の前記半導体装置の参照電圧入力部にはデカップリングコンデンサ及びＶｓｓ層と平行平板を構成する参照電圧電源面が接続され、
    前記デカップリングコンデンサと前記参照電圧電源面を前記半導体装置毎に個別にそれぞれ前記半導体装置の近傍に有しており、
    前記モジュール基板と前記システム基板との間を電気的に接続するためのインターポーザ基板を有し、
    前記半導体装置を封止したサブ基板が複数有り、
    前記サブ基板は前記インターポーザ基板を最下層として積層方向に実装され、
    前記サブ基板間はＶｉａで電気的に接続されており、
    前記インターポーザ基板上にある参照電圧経路が前記インターポーザ基板の電源面とグランド面との間に同じ値の抵抗を有し、
    電源電圧の半分の電圧値を参照電圧として内部生成する、
    ことを特徴とするモジュール。
18. 請求項１記載のモジュールにおいて、
    前記モジュール基板と前記システム基板との間を電気的に接続するためのインターポーザ基板を有し、
    前記半導体装置を封止したサブ基板が複数有り、
    前記サブ基板は前記インターポーザ基板を最下層として積層方向に実装され、
    前記サブ基板間はワイヤで電気的に接続されている、
    ことを特徴とするモジュール。
19. 請求項１８記載のモジュールにおいて、
    前記インターポーザ基板と複数の前記サブ基板との間の参照電圧配線にはチップ抵抗が実装されていることを特徴とするモジュール。
20. 請求項１８記載のモジュールにおいて、
    前記インターポーザ基板と複数の前記サブ基板との間の参照電圧配線はサブ基板毎に個別のワイヤを有し、
    各ワイヤと前記インターポーザ基板の間にはチップ抵抗が実装されている、
    ことを特徴とするモジュール。
21. 請求項１９または２０記載のモジュールにおいて、
    前記モジュール基板において参照電圧を複数の半導体装置に配線するための配線経路に実装されているチップ抵抗の値Ｒが、
    各サブ基板とインターポーザ基板の配線経路のインダクタンスＬと前記半導体装置の近傍に実装されているデカップリングコンデンサの容量Ｃ_decとの関係で、
    
    を満たすことを特徴とするモジュール。